JP2009135204A - システムインパッケージ - Google Patents

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克信 鈴木
Takao Ikeuchi
隆雄 池内
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文彦 田島
Kazuaki Maehara
和明 前原
Hajime Kawamura
一 河村
Makoto Wakasugi
誠 若杉
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Abstract

【課題】複数の品種に共通に搭載される第１のチップに対する設定信号を必要としても、配線基板における端子数が増加しないようにしたシステムインパッケージを提供する。
【解決手段】システムインパッケージは、複数の品種に共通に搭載される第１のチップ２０と、品種毎に異なる仕様を有する第２のチップ３０と、第１のチップ２０及び第２のチップ３０が搭載され、複数の品種に共通の配線基板と、を有し、第１のチップ２０は、第２のチップ３０から設定信号が供給されるものである。
【選択図】図４

Description

本発明はシステムインパッケージに関し、特に複数の品種に共通に使用されるＣＰＵ（Central Processing Unit）を含むチップと品種毎に異なる配線層とすることで異なる回路構成又は仕様を実現するカスタムチップとが１つのパッケージに搭載されるシステムインパッケージに関する。
近年、多くの機能を少ない実装面積で実現するために、１つの半導体装置の中にシステムを構成する機能ブロックをできるだけ多く集積化することが行われている。このような半導体装置の１つとして、複数の機能ブロックを１つの半導体チップ上に形成するシステムオンチップ（ＳｏＣ：System on a Chip）がある。ＳｏＣでは、１つの半導体プロセスで全ての機能ブロックを実現する。しかしながら、機能ブロックの種類によっては、そのプロセスでは実現できない場合やそのプロセスで製造するには効率が悪い場合がある。例えば、大容量のメモリの搭載が必要になるなどの理由でチップサイズが大きくなりすぎる場合、良品回収率が極端に低下して半導体チップを製造できない場合がある。また、例えば複数の品種において共通して使用する機能（以下、共通機能と称す）と品種毎に異なる仕様の機能（以下、個別機能と称す）をともに実現しようとした場合、ＳｏＣでは、いかなる場合であっても半導体チップの設計と製造を品種毎に行わなければならない。そのため、ＳｏＣは開発期間と開発コストとが増大する問題がある。
このような問題を解決するための半導体装置の形態としてシステムインパッケージ（ＳｉＰ：System in a Package）がある。ＳｉＰは、複数の半導体チップによってシステムを構成し、これらの半導体チップを１つのパッケージに搭載したものである。ＳｉＰでは、例えば最先端の微細プロセスを用いて共通機能を１つの半導体チップ（以下、共通チップと称す）で実現し、品種毎の個別機能を前世代のプロセスを用いて共通チップとは異なる半導体チップ（以下、個別チップと称す）で実現することが可能である。さらに、共通チップは、予め設計及び製造を完了しておき、個別チップのみをユーザーの仕様に合わせて後から設計製造することが可能となり、開発期間の短縮と開発コストの削減が可能である。また、ＳｉＰでは、異なるチップを接続可能であるため、チップサイズの制約はＳｏＣよりも大幅に緩和される。さらに、任意のチップによりシステムを構成できるため、特に製造原価及びコスト面からの制約は、特に緩和される。なお、半導体チップの機能にかかわらず複数の半導体チップを搭載するモジュールをマルチチップモジュール（ＭＣＭ：Multi Chip Module）と称すことがある。
このようなＳｉＰの一例が特許文献１（従来例１）及び特許文献２（従来例２）に開示されている。従来例１、２の半導体装置は、ＳｉＰあるいはＭＣＭであって、チップサイズがもっとも大きな親チップに親チップよりもチップサイズが小さな子チップを積層するものである。この半導体装置において子チップは、裏面に接続端子を有するＢＧＡ（Ball Grid Array）タイプの接続端子を有する。一方、親チップは、表面に子チップの接続端子の位置に対応したパッドを有している。そして、親チップの上に子チップを搭載し、これらを１つのパッケージにする。このように半導体チップを積層されるタイプの実装方法を用いた半導体装置をチップオンチップ（ＣｏＣ：Chip on Chip）と称する。
また、ＳｉＰの他の一例が特許文献３（従来例３）に開示されている。従来例３の半導体装置は、ＳｏＣを開発する段階で不具合を早期に発見するためのＭＣＭである。このＭＣＭは、ＳｏＣに搭載する予定の機能を実現する複数の半導体チップがビルドアップ基板上に搭載されている。特に、ビルドアップ基板上には、論理回路をプログラマブルに変更可能なＦＰＧＡ（Field Programmable Gate Array）を搭載している。これによって、品種毎の個別機能を早期に実現し不具合の検証を行うことが可能である。また、ＳｏＣにおける高速通信や機能の忠実な再現を実現するために、ビルドアップ基板（以下、モジュール基板と称す）上の半導体チップは高密度に実装される必要がある。この高密度実装を実現するために従来例３では、例えばＢＧＡタイプの端子を有し、ＣＳＰ（Chip Size Package）で供給される半導体チップをフェースダウンで実装することで、隣接する半導体チップ間の空き領域を削減している。
特開平１０−１１１８６４号公報 特開２０００−２２３６５７号公報 再表２００２−５７９２１号公報
しかしながら、パッケージ上に設けられたチップの動作設定を外部から入力される制御信号等を用いて行う場合、従来例１〜３では、制御信号を入力する端子をパッケージ上に設ける必要がある。そのため、従来例１〜３では、制御信号に含まれる信号数が増大すると、パッケージ上の端子数が増加し、必要な端子をパッケージ上に確保できない問題がある。
本発明の一態様は、複数の品種に共通に搭載される第１のチップと、品種毎に異なる仕様を有する第２のチップと、前記第１、第２のチップが搭載され、複数の品種に共通の配線基板と、を有し、前記第１のチップは、前記第２のチップから設定信号が供給されるシステムインパッケージである。
本発明のシステムインパッケージでは、第１のチップに対する設定信号が第２のチップから供給される。そのため、第１のチップに対する設定信号の入力端子を配線基板に設ける必要がない。従って、本発明のシステムインパッケージは、配線基板上の端子数を削減することができる。
本発明にかかるシステムインパッケージによれば、配線基板上に設ける端子数を削減することが可能である。
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。なお、以下の説明において例えばパッドやボンディングワイヤ等の複数あるものについては、図面を簡略化するために全てのものに符号を付すことを省略するが、同じ領域にある同じ形状のものは符号を付したものと同じものである。図１に本実施の形態にかかる半導体装置の上面図を示す。本実施の形態にかかる半導体装置は、ＣＰＵを含むシステムが１つのパッケージ内に納められたシステムインパッケージ（以下、単にＳｉＰと称す）である。図１に示すように、本実施の形態にかかるＳｉＰ１は、配線基板１０、第１のチップ（例えば、ＡＳＳＰ（Application Specific Standard Product））２０、第２のチップ（例えば、Ｇ／Ａ（Gate Array））３０を有している。
配線基板１０は、周辺部に基板側パッド１１ａ、１２ａを有している。そして、基板側パッド１１ａ、１２ａに囲まれる領域にＡＳＳＰ２０とＧ／Ａ３０が隣り合って配置される。基板側パッド１１ａは、配線基板１０の周辺部のうちＡＳＳＰ２０が配置される領域の３辺を囲む共通パッド配置領域１１に複数形成される。基板側パッド１２ａは、配線基板１０の周辺部のうちＧ／Ａ３０が配置される領域の３辺を囲む個別パッド配置領域１２に複数形成される。基板側パッド１２ａは、後述するチップ側パッドと接続されるパッドである。また、基板側パッド１１ａ、１２ａは、配線基板１０の裏面に形成されるパッケージ端子と電気的に接続される。このパッケージ端子の詳細は後述する。
ＡＳＳＰ２０は、複数の品種において共通して用いられる共通機能を集積した半導体装置であって、複数のＳｉＰにおいて共通して用いられる。ＡＳＳＰ２０は、例えばＣＰＵ、ＲＯＭ、ＲＡＭに加えて、ＰＣＩコントローラやＵＳＢコントローラ、ＤＡＣなどのＣＰＵの周辺機能を実現する回路を有している。ここで、ＡＳＳＰ２０に備えられるＣＰＵ、ＲＯＭ、ＲＡＭ等は、同一チップ内に格納されるＩＰ（Intellectual Property）コアである。さらに、ＡＳＳＰ２０は、ＣＰＵ等の内部回路の動作クロックを生成する発振器（例えば、ＰＬＬ（Phase Locked Loop））２４を有している。ＡＳＳＰ２０は、周辺部にチップ側パッド２１ａ、第１のパッケージ内接続端子２２ａ及び動作設定端子２３ａを有している。
チップ側パッド２１ａは、Ｇ／Ａ３０と対向しない３辺に沿って定義される外部インタフェース配置領域２１に形成される。第１のパッケージ内接続端子２２ａは、Ｇ／Ａ３０と対向する第１の辺に沿って定義される内部インタフェース配置領域２２に形成される。動作設定端子２３ａは、Ｇ／Ａ３０と対向する第１の辺に沿って定義される動作設定端子配置領域２３に形成される。チップ側パッド２１ａは、基板側パッド１１ａとボンディングワイヤ１３で接続され、配線基板１０の外部と電気的に接続される。第１のパッケージ内接続端子２２ａ及び動作設定端子２３ａは、Ｇ／Ａ３０とボンディングワイヤ１３で接続される。
Ｇ／Ａ３０は、品種毎に異なる個別機能を実現する回路であって、ＳｉＰ１の供給先となるユーザー毎に回路構成とチップサイズとが異なる。また、Ｇ／Ａ３０は、ＡＳＳＰ２０に対する設定信号を生成する他チップ用動作設定回路３４を有する。本実施の形態では、第２のチップとして配線層のみの設計によって所望の機能を実現するゲートアレイを用いた。しかし、この第２のチップは、品種毎に個別に設計されるものであれば良い。特に、トランジスタまでが完成した半完成状態のチップであって、配線部分を個別に形成することが可能な半導体装置であれば、第２のチップの設計及び製造にかかる時間を短縮することができる。第２のチップとしては、例えば複数の論理ゲートに加え少数の機能ブロックまでが完成しておりそれらの組み合わせを配線層で変更するエンベデッドアレイやブロック内配線が完成した機能ブロックを有し、この機能ブロック間の配線を変更して所望の機能を得るスタンダードセルなどが使用可能である。なお、他チップ用動作設定回路３４を用いてＡＳＳＰ２０の動作設定を行う具体的構成については後述する。
Ｇ／Ａ３０は、周辺部にチップ側パッド３１ａ、第２のパッケージ内接続端子３２ａ及び動作設定端子３３ａを有している。チップ側パッド３１ａは、ＡＳＳＰ２０と対向しない３辺に沿って定義される外部インタフェース配置領域３１に形成される。第２のパッケージ内接続端子３２ａは、ＡＳＳＰ２０と対向する第２の辺に沿って定義される内部インタフェース配置領域３２に形成される。動作設定端子３３ａは、ＡＳＳＰ２０と対向する第２の辺に沿って定義される動作設定端子配置領域３２に形成される。チップ側パッド３１ａは、基板側パッド１２ａとボンディングワイヤ１３で接続され、配線基板の外部と電気的に接続される。第２のパッケージ内接続端子３２ａ及び動作設定端子３３ａは、ＡＳＳＰ２０の第１のパッケージ内接続端子２２ａとボンディングワイヤ１３で接続される。さらに、動作設定端子３３ａは、ＡＳＳＰ２０の動作設定端子２３ａが配置される位置と対向する位置に配置される。動作設定端子３３ａと動作設定端子２３ａとをこのような配置関係とすることで、ボンディング工程を簡単にすることができる。
次に、配線基板１０の裏面に配置されるパッケージ端子について説明する。図２に配線基板１０の背面図を示す。図２に示すように、配線基板１０の裏面には、共通仕様端子配置領域１４、個別仕様端子配置領域１５及び自由端子配置領域１６が定義されている。
共通仕様端子配置領域１４には、第１のパッケージ端子１４ａが配置される。第１のパッケージ端子１４ａは、異なる品種となるＳｉＰ間で同じ機能の端子が同じ配置となる端子である。この第１のパッケージ端子１４ａは、表面側に形成される基板側パッド１１ａと配線基板内に形成される配線で接続される。つまり、第１のパッケージ端子１４ａの機能は、実装されるＡＳＳＰ２０の機能とチップ側パッド２１ａの端子配列によって決まる。
個別仕様端子配置領域１５には、第２のパッケージ端子１５ａが配置される。第２のパッケージ端子１５ａは、ＳｉＰの品種に応じて機能及び配置が異なる端子である。この第２のパッケージ端子１５ａは、表面側に形成される基板側パッド１２ａと配線基板内に形成される配線で接続される。つまり、第２のパッケージ端子１５ａの機能は、実装されるＧ／Ａ３０の機能とチップ側パッド３１ａの端子配列によって決まる。
自由端子配置領域１６には、第３のパッケージ端子１６ａが配置される。第３のパッケージ端子１６ａは、例えばＡＳＳＰ２０とＧ／Ａ３０との放熱用端子として使用可能である。この場合、第３のパッケージ端子１６ａは、それぞれ配線基板１０内に形成される配線を介して、ＡＳＳＰ２０とＧ／Ａ３０のチップ裏面に接続される。そして、第３のパッケージ端子１６ａをグランドプレーンや放熱板に接続することで、第３のパッケージ端子１６ａは、放熱用端子として機能する。また、第３のパッケージ端子１６ａを電源供給用の端子として使用しても良い。
ここで、ＳｉＰ１の断面構造について説明する。図３に図１に示すＩＩＩ−ＩＩＩに沿ったＳｉＰ１の断面図を示す。図３に示すように、配線基板１０は、支持基板１７を有する。そして、支持基板１７の両面には複数の配線層１８ａ〜１８ｄが形成される。また、配線基板１０の表面において、配線基板１０の外周部に相当する領域には、基板側パッド１１ａ、１２ａが形成される。さらに、本実施の形態では、配線基板１０上の所定の位置にＡＳＳＰ２０とＧ／Ａ３０が配置されるが、このＡＳＳＰ２０の底面とＧ／Ａ３０の底面とにそれぞれ接するようにグランドプレーンが形成される。配線基板１０の配線層１８ａ〜１８ｄの所望の領域には、それぞれ層内配線が形成される。そして、この層内配線はビア（例えば、ブラインドビアや貫通スルーホール）で接続される。なお、このビアは配線の一部となる。基板内配線１９は、層内配線とビアとによって構成される。この基板内配線１９は、基板側パッド１１ａ、１２ａ及びグランドプレーンと配線基板１０の裏面に形成されるパッケージ端子とを適宜接続する。なお、図面では省略したが、配線基板１０、ＡＳＳＰ２０、Ｇ／Ａ３０及びボンディングワイヤ１３は樹脂等のモールド材料で覆われる。
ここで、本実施の形態においてＡＳＳＰ２０の動作設定を行うための構成について説明する。図４にＡＳＳＰ２０とＧ／Ａ３０のブロック図を示す。なお、図４では、簡単化のため、ＡＳＳＰ２０の動作設定に関わるブロックを中心に示した。
図４に示すように、ＡＳＳＰ２０は、動作設定端子２３ａ、ＰＬＬ２４及び内部回路２７を有する。内部回路２７は、ＡＳＳＰ２０によって提供される機能を実現するための回路を含む。また、この内部回路２７は、ＰＬＬ２４が出力する動作クロックＣＬＫに基づき動作する。ＰＬＬ２４は、内蔵発振器２６及び逓倍率設定回路２５を有する。内蔵発振器２６は、ＰＬＬ２４から出力される動作クロックＣＬＫの基準となる基準クロックｆｉｎを生成する。逓倍率設定回路２５は、動作設定端子２３ａを介して入力される設定信号Ｓ１〜Ｓ４に基づき逓倍率を設定する。そして、逓倍率設定回路２５は、基準クロックｆｉｎを逓倍した周波数の動作クロックＣＬＫを出力する。なお、本実施の形態では、内蔵発振器２６を用いたが、発振器は外部に設置されていても良い。この場合、発振器によって生成されるクロックを他の装置と共用できる効果がある。
Ｇ／Ａ３０は、動作設定端子３３ａ、他チップ用動作設定回路３４及び内部回路３８を有する。内部回路３８は、ユーザーの希望に応じて設計される、品種毎に異なる仕様を有する回路である。他チップ用動作設定回路３４は、ハイクランプ回路３５、ロウクランプ回路３６、分配部３７を有する。ハイクランプ回路３５は、第１の設定電圧（以下、ハイレベル設定信号と称す）ＨＬＳを出力する。このハイレベル設定信号ＨＬＳは、例えばＡＳＳＰ２０の動作電源電圧と同じ電圧値を有する。ロウクランプ回路３６は、第２の設定電圧（以下、ロウレベル設定信号と称す）ＬＬＳを出力する。このロウレベル設定信号ＬＬＳは、例えば、ＡＳＳＰ２０の接地電圧と同じ電圧値を有する。分配部３７は、ハイレベル設定電圧ＨＬＳとロウレベル設定信号ＬＬＳを動作設定端子３３ａのうちどの動作設定端子３３ａから出力させるかを配線の接続形態に基づき設定する。つまり、分配部３７は、設定信号端子３３ａに対してハイレベル設定電圧ＨＬＳ及びロウレベル設定電圧ＬＬＳのいずれを分配するかを設定する。図４に示す例では、４つの動作設定端子３３ａが設けられており、分配部３７から動作設定端子３３ａに与えられる信号が設定信号Ｓ１〜Ｓ４となる。また、図４に示す例では、設定信号Ｓ１、Ｓ３にハイレベル設定信号ＨＬＳが分配され、設定信号Ｓ２、Ｓ４にロウレベル設定信号ＬＬＳが分配される。
ここで、本実施の形態では、ＡＳＳＰ２０の動作設定端子２３ａとＧ／Ａ３０の動作設定端子３３ａとがボンディングワイヤ１３で接続される。そのため、Ｇ／Ａ３０の他チップ用動作設定回路３４において生成された設定信号は、ボンディングワイヤ１３を介してＡＳＳＰ２０に供給される。そして、ＡＳＳＰ２０は、Ｇ／Ａ３０から供給された設定信号に基づきＰＬＬ２４が設定した周波数を有する動作クロックＣＬＫに基づき内部回路２７を動作させる。
上記説明より、本実施の形態にかかるＳｉＰ１では、Ｇ／Ａ３０において生成された設定信号をＡＳＳＰ２０に供給し、供給された設定信号に基づきＡＳＳＰ２０の動作設定を行う。つまり、ＡＳＳＰ２０に対する設定信号を配線基板上に設けられた端子を用いることなくＡＳＳＰ２０に供給することができる。このようなことから、本実施の形態にかかるＳｉＰ１では、配線基板に設けられる端子数を削減することができる。
本実施の形態１にかかるＳｉＰ１は、特に、第１のチップとして市販されるＡＳＳＰや単体で動作可能なＣＰＵ等（以下、これらを単に市販ＡＳＳＰと称す）を用いる場合に有効である。第１のチップとして市販ＡＳＳＰを用いることで、第１のチップに関しては設計工数をなくすことができ、開発期間及び開発コストを大幅に削減することができる。しかし、市販ＡＳＳＰでは、ＰＬＬ等の設定により動作周波数の設定を行うなど、そのチップの動作設定を変更するために外部から設定信号を入力できる仕様とされる。そのため、このような市販ＡＳＳＰをＳｉＰ１の第１のチップとして用いた場合、市販ＡＳＳＰ用の設定信号を外部から入力できるようにする必要がある。しかしながら、ＳｉＰ１の配線基板に設けられる端子数の制限、又は、配線基板の仕様により市販ＡＳＳＰ用の設定信号入力端子を配線基板に設けられない場合がある。これに対して、本実施の形態にかかるＳｉＰ１では、配線基板に設けられたパッケージ端子を設けることなく、第２のチップとして用いられるＧ／Ａ３０側から市販ＡＳＳＰに対する設定信号を供給することができる。つまり、本実施の形態にかかるＳｉＰ１は、配線基板の仕様によらず設定信号を市販ＡＳＳＰに与えることができる。これにより、本実施の形態にかかるＳｉＰ１は、第１のチップとして搭載される市販ＡＳＳＰの仕様によらず、配線基板を複数の品種に対して共通の仕様とすることができる。そのため、本実施の形態にかかるＳｉＰ１によれば、市販ＡＳＳＰを搭載することによる開発期間及びコストの低減に加え、配線基板にかかる開発期間及び開発コストを低減することができ、安価で高性能なＳｉＰ１を短い開発期間で提供することができる。
ここで、本実施の形態にかかるＳｉＰ１とは異なる手法で配線基板に設けられる端子の数を削減する手法を比較例１、２として例示する。そして、比較例との対比により本実施の形態にかかるＳｉＰ１の特有の効果について説明する。
比較例１として考えられる端子削減手法は、ＡＳＳＰ２０内にＡＳＳＰ２０の動作設定情報を格納した格納部を設けるものである。この比較例１を用いることで、外部から設定信号を入力する必要がなくなるため、配線基板上の端子数を削減することが可能である。しかし、ＰＬＬ２４の動作設定のようなＡＳＳＰ２０の基本動作にかかわる設定値は、ＰＬＬ２４が動作しなければ格納部からの情報の読み出しを行うことができない問題がある。さらに、設定の定まらないＰＬＬ２４から出力される動作クロックＣＬＫに基づきＡＳＳＰ２０を動作させた場合、ＡＳＳＰ２０が誤動作する問題がある。また、格納部から常に固定値が出力されるような設定に基づきＡＳＳＰ２０を動作させた場合、動作設定を品種毎に変更することができない問題がある。
これに対して、本実施の形態にかかるＳｉＰ１では、Ｇ／Ａ３０をまず動作させ、ＡＳＳＰ２０に供給する設定信号を確定した後にＡＳＳＰ２０を動作させることで、ＡＳＳＰ２０の誤動作を防止することができる。また、Ｇ／Ａ３０は、品種毎に設計されるため、Ｇ／Ａ３０の設計時点においてＡＳＳＰ２０に対する設定信号を品種毎に設定することができる。つまり、本実施の形態にかかるＳｉＰ１は、品種毎の設定信号の変更を容易に行うことができる。
比較例２として考えられる端子削減手法にかかるＳｉＰ１００の概略図を図５に示す。図５に示すように、比較例２にかかるＳｉＰ１００は、配線基板上に動作設定用パッドＡ〜Ｄを有する。そして、ＡＳＳＰ２０の動作設定端子２３ａは、ボンディングワイヤ１３よって動作設定用パッドＡ〜Ｄとそれぞれ接続される。ＳｉＰ１００では、動作設定用パッドＡ〜Ｄに与える電位を変更することでＡＳＳＰ２０に供給する設定信号を変更する。この動作設定用パッドＡ〜Ｄには、配線基板の基板内部配線を介して電源電圧又は接地電圧が供給される。このように、ＡＳＳＰ２０又はＧ／Ａ３０に供給される電源電圧又は接地電圧を基板内配線を介して動作設定用パッドＡ〜Ｄに分配することで、配線基板のパッケージ端子を増加させることなく設定信号を変更することが可能である。しかしながら、比較例２では、設定信号を変更する毎に配線基板を設計しなければならず、開発期間及び製造期間が増加する問題がある。また、開発コスト及び製造コストも増加する問題がある。
これに対して、本実施の形態にかかるＳｉＰ１では、品種毎に設計されるＧ／Ａ３０の設計と合わせて設定信号の変更を行うことができる。そのため、比較例２において生じた開発期間の増大等の問題は発生しない。つまり本実施の形態にかかるＳｉＰ１では、開発期間及び製造期間の短縮、及び、開発コスト及び製造コストの低減を実現することができる。
実施の形態２
実施の形態２は、他チップ用動作設定回路３４の変形例を示すものである。実施の形態２にかかる他チップ動作設定回路３４ａは、分配部３７に相当する回路として分配器３９を有する。分配器３９は、チップ側パッド３１ａを介して入力される制御信号に基づき動作設定端子３３ａにハイレベル設定信号ＨＬＳ及びロウレベル設定信号ＬＬＳのいずれの電圧を分配するかを変更する。分配器３９の出力は、動作設定端子３３ａに接続される。そして、分配器３９から出力される信号は、それぞれ設定信号Ｓ１〜Ｓ４となる。
分配器３９を用いることで、Ｇ／Ａ３０からＡＳＳＰ２０に供給される設定信号Ｓ１〜Ｓ４の内容を外部からの制御により変更することができる。例えば、設定信号Ｓ１〜Ｓ４の全てにハイレベル設定信号ＨＬＳを供給する設定と、設定信号Ｓ１、Ｓ２に対してハイレベル設定信号ＨＬＳを供給し、設定信号Ｓ３、Ｓ４にロウレベル設定信号を供給する設定とを外部から入力される制御信号に基づき切り替えることも可能である。つまり、実施の形態２で示した変形例によれば、実施の形態１で示した例よりも動作設定に関し高い柔軟性を実現することが可能である。
なお、パッケージ端子に何ら機能が設定されていない空き端子がある場合は、図４における他チップ用動作設定回路３４又は図６における他チップ用動作設定回路３４ａを用いることなく外部から設定信号を入力しても良い。パッケージ端子に余裕がある場合のＳｉＰ１のブロック図を図７に示す。図７に示す例では、チップ側パッド３１ａと動作設定端子３３ａとがそれぞれＧ／Ａ３０上に形成された配線によって接続される。このような形態をとることで、他チップ用動作設定回路３４又は他チップ用動作設定回路３４ａを形成するための面積を削減し、Ｇ／Ａ３０のチップ面積を小さくすることが可能である。
実施の形態３
実施の形態３にかかるＳｉＰ２は、異なるＳｉＰ２間で共通して用いられるＡＳＳＰがＢＧＡタイプの半導体装置である場合を示すものである。このＳｉＰ２の平面図を図８に示す。図８に示すように、ＳｉＰ２では、実施の形態１におけるＡＳＳＰ２０に相当する半導体装置としてＡＳＳＰ５０が配線基板４０上に実装される。なお、ＡＳＳＰ５０にはＰＬＬ２４が搭載されている。ＰＬＬ２４は、ＡＳＳＰ５０に設けられた所定の端子から入力される設定信号に基づき動作クロックＣＬＫの周波数を制御する。そして、ＡＳＳＰ５０においてＧ／Ａ３０に対向する辺に沿った領域の配線基板４０上に第１のパッケージ内接続端子４２ａ及び動作設定端子４３ａが設けられる。第１のパッケージ内接続端子４２ａは、Ｇ／Ａ３０と対向する第１の辺に沿って定義される内部インタフェース配置領域４２に形成される。動作設定端子４３ａは、Ｇ／Ａ３０と対向する第１の辺に沿って定義される動作設定端子配置領域４３に形成される。なお、ＳｉＰ２においても個別パッド配置領域１２及び基板側パッド１２ａに相当する個別パッド配置領域４１及び基板側パッド４１ａを有する。
この第１のパッケージ内接続端子４２ａ及び動作設定端子４３ａは、配線基板内に形成される配線層の基板内配線によってＡＳＳＰ５０の所定の端子と接続される。そして、第１のパッケージ内接続端子４２ａは、Ｇ／Ａ３０の第２のパッケージ内接続端子３２ａとボンディングワイヤ１３で接続される。また、動作設定端子４３ａは、Ｇ／Ａ３０の動作設定端子３３ａとボンディングワイヤ１３で接続される。
また、ＳｉＰ２の配線基板４０においてＡＳＳＰ５０を取り外した場合の平面図を図９に示す。図９に示すように、配線基板４０において、ＡＳＳＰ５０が配置される領域には、ＡＳＳＰ５０の端子が接続される接続端子４４がＡＳＳＰ５０の端子配列に従って形成される。さらに、図８に示すＩＩＩＶ−ＩＩＩＶ線に沿ったＳｉＰ２の断面図を図１０に示す。図１０に示すように、接続端子４４は、配線層４４ａ〜４４ｄに形成される基板内配線４５によって、動作設定端子４３ａ又は第１のパッケージ内接続端子４２ａに接続される。
上記説明より、ＳｉＰ２においても、動作設定端子４３ａを配線基板４０上に形成することで、動作設定端子３２ａを動作設定端子４３ａとボンディングワイヤ１３で接続することが可能である。つまり、ＡＳＳＰ５０の実装方法にかかわらず、実施の形態１と同様にＡＳＳＰ５０に対する設定信号をＧ／Ａ３０から供給することが可能である。つまり、実施の形態３においても、ＡＳＳＰ５０に対する設定信号を外部から供給する必要がないため、実施の形態１と同様に端子数を削減することが可能である。
実施の形態４
実施の形態４は、ＡＳＳＰ２０とＧ／Ａ３０とが直接ボンディングワイヤ１３で接続されず、配線基板上に設けられたパッドを介して接続される例を示すものである。実施の形態４にかかるＳｉＰ３の上面図を図１１に示す。図１１に示すように、ＳｉＰ３では、配線基板６０にＡＳＳＰ２０とＧ／Ａ３０とが搭載される。配線基板６０は、配線基板１０に対してチップ間接続パッド６１ａ、６１ｂ、６２ａ、６２ｂを追加したものである。従って、配線基板６０において配線基板１０と同様のものについては配線基板１０と同じ符号を付して説明を省略する。
チップ間接続パッド６１ａ、６１ｂは、第１のチップ間接続パッド配置領域６１に形成される。第１のチップ間接続パッド配置領域６１は、ＡＳＳＰ２０とＧ／Ａ３０との間の領域に形成される。より具体的には、第１のチップ間接続パッド配置領域６１は、ＡＳＳＰ２０の内部インタフェース配置領域２２とＧ／Ａ３０の内部インタフェース配置領域３２とに挟まれる領域に形成される。また、チップ間接続パッド６１ａは、第１のチップ間接続パッド配置領域６１においてＡＳＳＰ２０側に形成され、チップ間接続パッド６１ｂは、第１のチップ間接続パッド配置領域６１においてＧ／Ａ３０側に形成される。そして、チップ間接続パッド６１ａ、６１ｂは、それぞれ対向するパッドが後述する基板内配線によって接続される。なお、チップ間接続パッド６１ａは、ボンディングワイヤ１３によってＡＳＳＰ２０の第１のパッケージ内接続端子２２ａと接続され、チップ間接続パッド６１ｂは、ボンディングワイヤ１３によってＧ／Ａ３０の第２のパッケージ内接続端子３２ａと接続される。
チップ間接続パッド６２ａ、６２ｂは、第２のチップ間接続パッド配置領域６２に形成される。第２のチップ間接続パッド配置領域６２は、ＡＳＳＰ２０とＧ／Ａ３０との間の領域に形成される。より具体的には、第２のチップ間接続パッド配置領域６２は、ＡＳＳＰ２０の動作設定端子配置領域２３とＧ／Ａ３０の動作設定端子配置領域３３とに挟まれる領域に形成される。また、チップ間接続パッド６２ａは、第２のチップ間接続パッド配置領域６２においてＡＳＳＰ２０側に形成され、チップ間接続パッド６２ｂは、第２のチップ間接続パッド配置領域６２においてＧ／Ａ３０側に形成される。そして、チップ間接続パッド６２ａ、６２ｂは、それぞれ対向するパッドが後述する基板内配線によって接続される。なお、チップ間接続パッド６２ａは、ボンディングワイヤ１３によってＡＳＳＰ２０の動作設定端子２３ａと接続され、チップ間接続パッド６２ｂは、ボンディングワイヤ１３によってＧ／Ａ３０の動作設定端子３３ａと接続される。
次に、図１１に示すＩＩＸ−ＩＩＸ線に沿ったＳｉＰ３の断面図を図１２に示す。図１２においても、配線基板６０において配線基板１０と同様のものについては配線基板１０と同じ符号を付して説明を省略する。図１２に示すように、チップ間接続パッド６２ａ、６２ｂは、配線基板６０の表面において、ＡＳＳＰ２０とＧ／Ａ３０との間の領域に形成される。また、配線基板６０には基板内配線６３が形成されている。そして、この基板内配線６３によって、チップ間接続パッド６２ａ、６２ｂは互いに接続される。
上記説明より、実施の形態４では、ＡＳＳＰ２０とＧ／Ａ３０がボンディングワイヤ１３、チップ間接続パッド６１ａ、６１ｂ、６２ａ、６２ｂ及び基板内配線６３を介して接続される。つまり、実施の形態４は、本発明が２つのチップがボンディングワイヤ１３によって直接接続されるものに限定されるものではなく、基板内配線６３を介して接続されていてもよい例を示すものである。このような接続形態であっても、実施の形態１と同様に配線基板に設けられたパッケージ端子の制限を受けることなくＡＳＳＰ２０の設定を行うことが可能である。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、他チップ用動作設定回路３４にデコーダを搭載し、チップ側パッド３１ａを介して入力される制御信号のデコード結果に基づき分配器３９を動作させても良い。この場合、例えば制御信号をシリアルデータと入力する形態とすることで使用するチップ側パッド３１ａ及びパッケージ端子の数を削減できる。
実施の形態１にかかるＳｉＰの上面図である。 実施の形態１にかかるＳｉＰの背面図である。 実施の形態１にかかるＳｉＰの断面図である。 実施の形態１にかかるＳｉＰにおけるＡＳＳＰ及びＧ／Ａのブロック図である。 実施の形態１にかかるＳｉＰに対する比較例となるＳｉＰの上面図である。 実施の形態２にかかるＳｉＰにおけるＡＳＳＰ及びＧ／Ａのブロック図である。 実施の形態２にかかるＳｉＰにおけるＡＳＳＰ及びＧ／Ａの変形例を示すブロック図である。 実施の形態３にかかるＳｉＰの上面図である。 実施の形態３にかかるＳｉＰにおいてＡＳＳＰを外した場合の上面図である。 実施の形態３にかかるＳｉＰの断面図である。 実施の形態４にかかるＳｉＰの上面図である。 実施の形態４にかかるＳｉＰの断面図である。
符号の説明
１〜３ システムインパッケージ（ＳｉＰ）
１０、４０、６０ 配線基板
１１ 共通パッド配置領域
１２、４１ 個別パッド配置領域
１１ａ、１２ａ、４１ａ 基板側パッド
１８ａ〜１８ｄ、４４ａ〜４４ｄ 配線層
１３ ボンディングワイヤ
１４ 共通仕様端子配置領域
１４ａ、１５ａ、１６ａ パッケージ端子
１５ 個別仕様端子配置領域
１６ 自由端子配置領域
１７ 支持基板
１８ａ〜１８ｄ、４４ａ〜４４ｄ 配線層
１９、６３ 基板内配線
２０、５０ ＡＳＳＰ
３０ Ｇ／Ａチップ
２１、３１ 外部インタフェース配置領域
２１ａ、３１ａ チップ側パッド
２２、３２、４２ 内部インタフェース配置領域
２２ａ、３２ａ 、４２ａ パッケージ内接続端子
２３、３３、４３ 動作設定端子配置領域
２３ａ、３３ａ、４３ａ 動作設定端子
２４ ＰＬＬ
２５ 逓倍率設定回路
２６ 内部発振器
２７、３８ 内部回路
３４ 他チップ用動作設定回路
３５ ハイクランプ回路
３６ ロウクランプ回路
３７、３９ 分配部
４２ パッケージ内接続端子
４４ 接続端子
６１、６２ チップ間接続パッド配置領域
６１ａ、６１ｂ 、６２ａ、６２ｂチップ間接続パッド

Claims (8)

  1. 複数の品種に共通に搭載される第１のチップと、
    品種毎に異なる仕様を有する第２のチップと、
    前記第１、第２のチップが搭載され、複数の品種に共通の配線基板と、を有し、
    前記第１のチップは、前記第２のチップから設定信号が供給されるシステムインパッケージ。
  2. 前記第１のチップ及び前記第２のチップは、それぞれ前記第１のチップと前記第２のチップとが対向する辺に前記設定信号の入出力を行う設定信号端子を有し、前記設定信号端子は、互いに対向する位置に設けられる請求項１に記載のシステムインパッケージ。
  3. 前記第２のチップは、前記設定信号を生成する他チップ用動作設定回路を有する請求項１又は２に記載のシステムインパッケージ。
  4. 前記他チップ用動作設定回路は、第１の論理レベルを示す第１の設定電圧を生成する第１のクランプ回路と、前記第１の論理レベルとは異なる第２の論理レベルを示す第２の設定電圧を示す第２のクランプ回路と、前記設定信号端子に対して前記第１、第２の設定電圧のいずれを分配するかの設定を行う分配部とを有する請求項３に記載のシステムインパッケージ。
  5. 前記分配部は、外部から入力される設定変更信号に基づき前記第１、第２の設定電圧を前記設定信号端子の分配先の設定を変更する請求項４に記載のシステムインパッケージ。
  6. 前記第１のチップは、外部から入力される設定信号が前記第２のチップを介して供給される請求項１又は２に記載のシステムインパッケージ。
  7. 前記設定信号は、前記第２のチップから出力され、前記配線基板を介して前記第１のチップに供給される請求項１乃至６のいずれか１項に記載のシステムインパッケージ。
  8. 前記設定信号は、前記第１のチップに搭載されたＰＬＬに対する制御信号である請求項１乃至７のいずれか１項に記載のシステムインパッケージ。
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