CN101447475A - 系统级封装 - Google Patents

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CN101447475A CNA2008101788295A CN200810178829A CN101447475A CN 101447475 A CN101447475 A CN 101447475A CN A2008101788295 A CNA2008101788295 A CN A2008101788295A CN 200810178829 A CN200810178829 A CN 200810178829A CN 101447475 A CN101447475 A CN 101447475A
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terminal
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池内隆雄
田岛文彦
前原和明
河村一
若杉诚
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NEC Corp
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Abstract

本发明涉及一种系统级封装。该系统级封装包括：对于多个产品类型通用地安装的第一芯片，对于每个产品类型具有不同规格的第二芯片，以及对于多个产品类型通用的布线衬底，在该布线衬底上安装第一芯片和第二芯片。设定信号从第二芯片提供给第一芯片。

Description

系统级封装
技术领域
本发明涉及一种系统级封装，尤其是涉及这样一种系统级封装，其中，将包括中央处理单元(CPU)的且共用于多种类型产品的芯片与具有对于每种类型产品而各异的布线层的用以实现不同电路和规格的定制芯片合并在一个封装中。
背景技术
近来，为了用小的安装区域实现许多功能，在一个半导体器件中集成组成系统的最大可能数目的功能块。这种半导体器件中的其中一种是系统级芯片(SoC)，其中在单个半导体芯片上形成多个功能块。该SoC在一个半导体工艺中实现所有的功能块。然而，有一些种类的功能块不能通过该工艺实现或者不能通过该工艺有效制造半导体芯片。例如，如果芯片由于需要安装高容量存储器等而尺寸太大，则无故障零件的百分比会显著减小，因此导致制造半导体芯片失败。另外，当在SoC中实现以下两种功能时，即，多种产品类型共同使用的功能(其在下文中称为通用功能)和其规格对于每种产品类型不同的功能(其在下文中称为专用功能)，则在任一情况下需要为每个产品类型设计并制造半导体芯片。因此，该SoC花费了很长的开发周期且需要很高开发成本。
作为解决这种问题的半导体器件结构，开发了系统级封装(SiP)。该SiP通过形成具有多个半导体芯片的系统并将半导体芯片集成到一个封装中来配置。利用SiP，例如，可以借助于最先进的优良工艺实现一个半导体芯片(其在下文中称为通用芯片)的通用功能以及可以借助于前一代工艺实现用于每个产品类型的不同于通用芯片的半导体芯片(在下文中称为专用芯片)的专用功能。还可以预先设计并制造通用芯片，然后根据使用者的规格设计并制造专用芯片，因而能够缩短开发周期并降低开发成本。另外，由于SiP允许连接不同芯片，所以与SoC相比，对芯片尺寸的限制会显著减小。另外，由于SiP允许形成具有任意芯片的系统，所以会尤其减少在生产成本和其它成本方面的限制。在其上安装多个半导体芯片的模块，而不考虑它们的功能，其有时被称为多芯片模块(MCM)。
在日本未审专利申请公开No.10-111864(现有技术1)和2000-223657(现有技术2)中公开了SiP的实例。在现有技术1和2中描述的半导体器件是SiP或MCM，其中较小尺寸的子芯片设置在最大尺寸的主芯片的顶面上。在这种半导体器件中，子芯片包括在它背面的球栅格阵列(BGA)类型的连接端子。另一方面，主芯片包括在对应子芯片连接端子的位置处的在它正面上的焊垫。子芯片安装在主芯片的顶面上，由此将它们集成到一个封装上。以这种层叠结构封装半导体芯片的半导体器件称为芯片堆叠(Chip on Chip，CoC)。
在日本国内再公开的PCT公开No.WO2002/57921(现有技术3)中公开了SiP的另一实例。现有技术3的半导体器件是在SoC开发期间的早期用于检测缺陷的MCM。在MCM中，在SoC中实现封装功能的多个半导体芯片安装在增层衬底上。具体地，在逻辑电路中使能可编程变化的现场可编程门阵列(FPGA)安装在增层衬底上。由此可以在早期实现每个产品类型的专用功能并检验是否存在缺陷。另外，为了在SoC中实现高速通信和高度精确的再生产功能，有必要在增层衬底(其在下文中称为模块衬底)上以高密度集成半导体芯片。为了实现高密度集成，例如，在现有技术3中用面向下安置集成具有BGA类型端子的芯片尺寸封装(CSP)中的半导体芯片，由此减少了相邻半导体芯片之间的间隔。
发明内容
然而，本发明人发现了关于现有技术的问题。具体地，在使用外部输入控制信号等执行在封装上安装芯片的操作设定的情况下，在上述现有技术1到3中需要在封装上设置输入控制信号的端子。因此，如果包含在控制信号中的信号数目增加，则封装上的端子数目因此增加，这会导致在封装上不能设置必要端子的问题。
本发明实施例的第一示范性方面是一种系统级封装，其包括第一芯片，对于多个产品类型通用安装；第二芯片，具有用于每个产品类型的不同规格，以及布线衬底，多个产品类型通用的、第一芯片和第二芯片被安装在其中，其中设定信号由第二芯片提供到第一芯片。
在根据本发明的示范性实施例的系统级封装中，第一芯片的设定信号由第二芯片提供。这样消除了在布线衬底上设置用于第一芯片的设定信号的输入端子。由此在根据本发明的示范性实施例的系统级封装中可以减少设置在布线衬底上的端子数目。
根据本发明的示范性实施例的系统级封装能够减少设置在布线衬底上的端子数目。
附图说明
结合附图，由某些示范性实施例的以下描述，上述的和其它示范性方面、优势和特征将变得更加明显，其中：
图1是根据本发明第一示范性实施例的SiP的顶视图；
图2是根据本发明第一示范性实施例的SiP的后视图；
图3是根据本发明第一示范性实施例的SiP的截面图；
图4是根据本发明第一示范性实施例的SiP中的ASSP和G/A的框图；
图5是关于根据本发明第一示范性实施例的SiP的比较实例的SiP的顶视图；
图6是根据本发明第二示范性实施例的SiP中的ASSP和G/A的框图；
图7是示出根据本发明第二示范性实施例的SiP中的ASSP和G/A的可替选实例的框图；
图8是根据本发明第三示范性实施例的SiP的顶视图；
图9是根据本发明的第三示范性实施例移除ASSP的SiP的顶视图；
图10是根据本发明第三示范性实施例的SiP的截面图；
图11是根据本发明第四示范性实施例的SiP的顶视图；以及
图12是根据本发明第四示范性实施例的SiP的截面图。
具体实施方式
[第一示范性实施例]
参考附图在下文中描述本发明的示范性实施例。在下面的描述中，虽然为了简化附图，不是诸如焊垫和接合线的多个元件中的每一个都用附图标记表示，但是位于与用附图标记表示的元件相同的区域中具有相同形状的元件与所表示的元件相同。图1是根据本发明示范性实施例的半导体器件的顶视图。该示范性实施例的半导体器件是一种系统级封装(其在下文中简称为SiP)，其中包括CPU的系统设置在一个封装中。参考图1，该示范性实施例的SiP 1例如包括布线衬底10、第一芯片(例如，专用标准产品(ASSP))20和第二芯片(例如，门阵列(G/A))30。
布线衬底10包括在它外围中的衬底焊垫11a和12a。另外，ASSP20和G/A30在由衬底焊垫11a和12a包围的区域中彼此相邻设置。多个衬底焊垫11a设置在通用焊垫设置区域11中，该区域11围绕在布线衬底10的外围中设置ASSP 20的区域的三个面。多个衬底焊垫12a设置在专用焊垫设置区域12中，该区域12围绕在布线衬底10的外围中设置G/A 30的区域的三个面。衬底焊垫12a是随后描述的连接到芯片焊垫的焊垫。衬底焊垫11a和12a电连接到形成在布线衬底10背面上的封装端子。随后将详细描述封装端子。
ASSP 20是在其上安装多个产品类型共同使用的通用功能的半导体器件，且其由多个SiP共同使用。ASSP 20包括例如CPU、ROM和RAM，且ASSP 20还进一步包括例如实现CPU外围功能的电路，如PCI控制器、USB控制器和DAC。包括在ASSP 20中的CPU、ROM和RAM等是存储在同一芯片中的知识产权(IP)核心。另外，ASSP 20包括产生诸如CPU的内部电路的操作时钟的振荡器(例如，锁相环路(PLL))24。此外，ASSP 20包括在它外围中的芯片焊垫21a、第一封装内连接端子22a和操作设定端子23a。
芯片焊垫21a形成在沿着不面向G/A30的三个面限定的外部接口设置区域21中。第一封装内连接端子22a形成在沿着面向G/A 30的第一面限定的内部接口设置区域22中。操作设定端子23a形成在沿着面向G/A 30的第一面限定的操作设定端子设置区域23中。芯片焊垫21a通过接合线13连接到衬底焊垫11a以与布线衬底10的外部建立电连接。第一封装内连接端子22a以及操作设定端子23a通过接合线13与G/A 30连接。
G/A 30是实现对于每个产品类型不同的专用功能的电路，且它对于被提供有SiP 1的每个用户的具有不同的电路配置和芯片尺寸。G/A30包括产生用于ASSP 20的设定信号的其它芯片操作设定电路34。在该示范性实施例中，仅通过布线层的设计实现所期望功能的门阵列用作为第二芯片。然而，第二芯片可以是对每个产品类型专门设计的任何半导体器件。尤其是，如果第二芯片是具有完整晶体管的半成品芯片，它的布线部分可以分别形成，则能够缩短设计和制造第二芯片的时间。对于第二芯片，可以使用包括多个完整逻辑门和小数目的完整功能块的嵌入阵列，通过布线层会改变它的组合，或者包括具有完整块内布线的功能块的标准单元，其通过改变功能块之间的布线可以实现所期望的功能。随后将描述借助于其它芯片操作设定电路34用于执行ASSP 20的操作设定的具体配置。
G/A 30包括在它外围中的芯片焊垫31a、第二封装内连接端子32a以及操作设定端子33a。芯片焊垫31a形成在沿着不面向ASSP 20的三个面限定的外部接口设置区域31中。第二封装内连接端子32a形成在沿着面向ASSP 20的第二面限定的内部接口设置区域32中。操作设定端子33a形成在沿着面向G/A 30的第二面限定的操作设定端子设置区域33中。芯片焊垫31a通过接合线13连接到衬底焊垫12a，以与布线衬底10的外部建立电连接。第二封装内连接端子32a通过接合线13连接到ASSP 20的第一封装内连接端子22a。操作设定端子33a设置在与其中要设置ASSP 20的操作设定端子23a的位置相对的位置处。以这种位置关系设置操作设定端子33a以及操作设定端子23a便于接合工艺。
在下文中描述在布线衬底10的背面上设置的封装端子。图2是布线衬底10的后视图。参考图2，在布线衬底10的背面上限定通用规格端子设置区域14、专用规格端子设置区域15以及自由端子设置区域16。
第一封装端子14a设置在通用规格端子设置区域14中。第一封装端子14a的功能和布置在不同产品类型的SiP中是相同的。第一封装端子14a通过形成在布线衬底内部的线连接到设置在正面上的衬底焊垫11a。因而，第一封装端子14a的功能通过要安装的ASSP 20的功能和芯片焊垫21a的端子布置来确定。
第二封装端子15a设置在专用规格端子设置区域15中。第二封装端子15a的功能和布置根据SiP的产品类型而不同。第二封装端子15a通过形成在布线衬底内部的线连接到设置在正面上的衬底焊垫12a连接。因而，第二封装端子15a的功能通过要安装的G/A 30的功能和芯片焊垫31a的端子布置来确定。
第三封装端子16a设置在自由端子设置区域16中。第三封装端子16a可以用作例如ASSP 20和G/A 30的散热端子。在这种情况下，第三封装端子16a通过在布线衬底内部形成的线分别连接到与ASSP 20和G/A 30的背面。第三封装端子16a还连接到接地平面或散热板，使得第三封装端子16a用作散热端子。第三封装端子16a还可以用作电源端子。
在下文中描述了SiP 1的截面结构。图3示出沿着图1中的线III-III的SiP 1的截面图。参考图3，布线衬底10包括支撑衬底17。在支撑衬底17的两侧上，形成多个布线层18a到18d。在布线衬底10的正面上，在对应于布线衬底10外围的区域中设置衬底焊垫11a和12a。另外，在该示范性实施例中，ASSP 20和G/A 30设置在布线衬底10上的规定位置，以及形成与ASSP 20的下面和G/A 30的下面接触的接地平面。层内线设置在布线衬底10的布线层18a到18d的期望区域。该层内线通过通路孔(例如，盲孔或通过孔)连接。通路孔用作一部分线。层内线和通路孔形成衬底内线19。衬底内线19使衬底焊垫11a和12a及接地平面与设置在布线衬底10背面上的封装端子适当地连接。虽然没有示出，但是布线衬底10、ASSP 20、G/A 30以及接合线13用诸如树脂的制模材料覆盖。
在下文中描述用于在该示范性实施例中执行ASSP 20的操作设定的配置。图4示出ASSP 20和G/A 30的框图。在图4中，为了简化，主要示出与ASSP 20的操作设定相关的框。
参考图4，ASSP 20包括操作设定端子23a、PLL 24和内部电路27。内部电路27包括用于实现由ASSP 20提供的功能的电路。内部电路27根据由PLL 24输出的操作时钟CLK操作。PLL 24包括内置振荡器26和倍增率设定电路25。内置振荡器26产生用作对由PLL24输出的操作时钟CLK的基准的基准时钟fin。倍增率设定电路25基于通过操作设定端子23a输入的设定信号S1至S4来设定倍增率。然后，倍增率设定电路25通过乘以基准时钟fin的频率来输出操作时钟CLK。虽然在该示范性实施例中使用了内置振荡器26，但是可以将振荡器设置在外面。在这种情况下，可以与另一器件共享由振荡器产生的时钟。
G/A 30包括操作设定端子33a、其它芯片操作设定电路34和内部电路38。内部电路38是其规格对于每个产品类型不同的电路，其根据用户的期望来设计。其它芯片操作设定电路34包括高箝位电路35、低箝位电路36和分配单元37。高箝位电路35输出第一设定电压(其在下文中称为高电平设定信号)HLS。例如，高电平设定信号HLS可以具有与ASSP 20的操作电源电压相同的电压值。低箝位电路36输出第二设定电压(其在下文中称为低电平设定信号)LLS。例如，低电平设定信号LLS可以具有与ASSP 20的接地电压相同的电压值。分配单元37设定通过操作设定端子33a输出的高电平设定信号HLS和低电平设定信号LLS。具体地，分配单元37设定要分配给操作设定端子33a的高电平设定信号HLS和低电平设定信号LLS。在图4示出的实例中，设置四个操作设定端子33a，以及由分配单元37提供到操作设定端子33a的信号是设定信号S1至S4。在图4的实例中，高电平设定信号HLS分配给设定信号S1和S3，且低电平设定信号LLS分配给设定信号S2和S4。
在该示范性实施例中，ASSP 20的操作设定端子23a和G/A 30的操作设定端子33a通过接合线13连接。因此，在G/A 30的其它芯片操作设定电路34中产生的设定信号通过接合线13提供给ASSP 20。然后，ASSP 20根据具有基于从G/A 30提供的设定信号由PLL 24设定的频率的操作时钟CLK来操作内部电路27。
如前所述，在根据示范性实施例的SiP1中，将G/A 30中产生的设定信号提供给ASSP 20，且ASSP 20的操作设定基于提供的设定信号执行。由此在不使用设置在布线衬底上的端子的情况下，将ASSP 20的设定信号提供给ASSP 20。因而，在根据示范性实施例的SiP 1中，可以减少布置在布线衬底上的端子的数目。
当使用市售到的ASSP、可以独立操作的CPU等(其在下文中简称为市售的ASSP)作为第一芯片时，根据本发明第一示范性实施例的SiP 1是特别有效的。使用市售的ASSP作为第一芯片消除对第一芯片的设计工作的需要，由此显著减少开发周期和开发成本。然而，市售的ASSP具有允许输入外部设定信号的规格以便改变芯片的操作设定，如通过设定PLL等来设定操作频率。因而，在使用这种市售的ASSP作为SiP 1的第一芯片的情况下，需要从外部输入市售的ASSP的设定信号。然而，在一些情况下，由于设置在SiP 1的布线衬底上的端子数目或布线衬底的规格的限制，市售的ASSP的设定信号输入端子不能设置在布线衬底上。从这个观点看，在没有在布线衬底上设置封装端子的情况下，根据该示范性实施例的SiP 1使能由G/A30提供的市售的ASSP的设定信号，G/A30用作为第二芯片。因而，不管布线衬底的规格，根据该示范性实施例的SiP 1可以将设定信号提供给市售的ASSP。因此，根据该示范性实施例的SiP 1允许布线衬底具有对于多个产品类型通用的规格，而无需考虑作为第一芯片而被安装的市售的ASSP的规格。因此，在根据该示范性实施例的SiP 1中，通过安装市售的ASSP可以减少开发周期和成本且进一步减少对布线衬底的开发周期和成本，由此用短的开发周期能够提供低成本、高性能的SiP 1。
由根据该示范性实施例的SiP 1以不同方式减少设置在布线衬底上的端子数目的方法在下文中描述为比较实例1和2。另外，通过与比较实例对比，描述了关于根据该示范性实施例的SiP 1的优点。
比较实例1的减少端子数目的一个方法是，在ASSP 20内使用存储ASSP 20的操作设定信息的存储器部分。使用比较实例1消除对外部输入设定信号地需要，由此减少布线衬底上的端子的数目。然而，除非PLL 24操作，否则关于ASSP 20的基本操作的设定值的信息，如PLL 24的操作设定不能从存储器部分读取。另外，如果根据由不固定设定的PLL 24输出的操作时钟CLK来操作ASSP 20，则ASSP 20不能正确地工作。此外，如果基于总是由存储器部分输出的固定值的设定来操作ASSP 20，则不可能改变用于每个产品类型的操作设定。
与其对比，根据该示范性实施例的SiP 1通过首先操作G/A 30以及随后在确定被提供给ASSP 20的设定信号之后操作ASSP 20来防止ASSP 20的故障。另外，由于设计G/A 30用于每个产品类型，所以在设计G/A 30时对每个产品类型可以设定用于ASSP 20的设定信号。由此，根据该示范性实施例的SiP1便于改变用于每个产品类型的设定信号。
图5示出根据比较实例2的减少端子数目的另一方法的SiP 100的示意图。参考图5，根据比较实例2的SiP 100包括布线衬底上的操作设定焊垫A至D。ASSP 20的操作设定端子23a通过接合线13连接到操作设定焊垫A至D。在SiP 100中，通过改变施加到操作设定焊垫A至D的电压来改变提供到ASSP 20的设定信号。通过布线衬底中的衬底内线将电源电压或接地电压提供给操作设定焊垫A至D。通过衬底内线将提供给ASSP 20或G/A 30的电源电压或接地电压分配给操作设定焊垫A至D，可以在不增加布线衬底上的封装端子数目的情况下改变设定信号。然而，每次在比较实例2中改变设定信号需要重新设计布线衬底，导致开发周期和制造周期增加。这也会导致开发成本和制造成本的增加。
与其对比，在根据该示范性实施例的SiP 1中，在设计用于每个产品类型的G/A 30时可以改变设定信号。因而，在比较实例2中产生的问题，如增加开发周期，不会发生在该示范性实施例中。由此，根据该示范性实施例的SiP 1能够缩短开发周期和制造周期，并且降低开发成本和制造成本。
[第二示范性实施例]
在下文中将其它芯片操作设定电路34的可替选实例描述为本发明的第二示范性实施例。根据第二示范性实施例的其它芯片操作设定电路34a包括作为与分配单元37相对应的电路的分配器39。参考图6，分配器39基于通过芯片焊垫31a输入的控制信号切换要分配给操作设定端子33a的高电平设定信号HLS和低电平设定信号LLS。分配器39的输出连接到操作设定端子33a。从分配器39输出的信号用作设定信号S1至S4。
使用分配器39能够改变通过外部控制由G/A 30提供到ASSP 20的设定信号S1至S4。例如，可以基于外部输入控制信号，在将高电平设定信号HLS提供到所有设定信号S1至S4的设定与仅将高电平设定信号HLS到设定信号S1和S2而将低电平设定信号LLS提供到设定信号S3和S4的设定之间转换。因而，第二示范性实施例中描述的可替选实例在操作设定上实现比第一示范性实施例中描述的实例更高的灵活性。
如果有在封装端子中没有功能被设定的未使用端子，则在不使用图4中的其它芯片操作设定电路34或图6中的其它芯片操作设定电路34a的情况下可以外部输入设定信号。图7示出在有足够数目封装端子的情况下的SiP 1的框图。在图7示出的实例中，芯片焊垫31a和操作设定端子33a通过形成在G/A 30上的线连接。这种结构允许减小形成其它芯片操作设定电路34或其它芯片操作设定电路34a的区域，由此使G/A 30的芯片面积更小。
[第三示范性实施例]
根据本发明第三示范性实施例的SiP 2是这样的，对于不同的SiP2共同使用的ASSP是BGA类型的半导体器件。图8示出SiP2的平面图。参考图8，在SiP 2中，ASSP 50安装在布线衬底40上作为与第一示范性实施例中的ASSP 20相对应的半导体器件。PLL 52设置在ASSP50上。PLL 52基于通过设置在ASSP 50上的指定端子输入的设定信号来控制操作时钟CLK的频率。另外，第一封装内连接端子42a和操作设定端子43a设置在沿着面向G/A 30的面的ASSP 50的区域内的布线衬底40上。第一封装内连接端子42a形成在沿着面向G/A30的第一面限定的内部接口设置区域42中。操作设定端子43a形成在沿着面向G/A30的第一面限定的操作设定端子设置区域43中。SiP 2还包括与专用焊垫设置区域12和衬底焊垫12a相对应的专用焊垫设置区域41和衬底焊垫41a。
第一封装内连接端子42a和操作设定端子43a通过形成在布线衬底中的布线层的衬底内线连接到ASSP 50的指定端子。另外，第一封装内连接端子42a通过接合线13连接到G/A 30的第二封装内连接端子32a。同样地，操作设定端子43a通过接合线13连接到G/A 30的操作设定端子33a。
图9示出在从SiP 2的布线衬底40移除ASSP 50的情况下的平面图。参考图9，在要设置ASSP 50的布线衬底40的区域内，根据ASSP50的端子设置来形成要连接ASSP 50的端子的连接端子44。图10示出沿着图8中的线X-X的SiP 2的截面图。参考图10，连接端子44通过形成在布线层44a至44d中的衬底内线45连接到操作设定端子43a或第一封装内连接端子42a。
如上所述，在SiP 2中，通过在布线衬底40上设置操作设定端子43a，操作设定端子43a可以通过接合线13连接到操作设定端子33a。因此，不管安装ASSP 50的方式，可以由如同第一示范性实施例一样的G/A 30提供用于ASSP 50的设定信号。因而，在第三示范性实施例中也不必外部提供用于ASSP 50的设定信号，由此能够像第一示范性实施例一样减少端子的数目。
[第四示范性实施例]
在下文中将ASSP 20和G/A 30通过设置在布线衬底上的焊垫被连接，而不是通过接合线13直接连接的情况描述为本发明第四示范性实施例。图11示出根据第四示范性实施例的SiP 3的顶视图。参考图11，在SiP 3中，ASSP 20和G/A30安装在布线衬底60上。布线衬底60是这样的，芯片间连接焊垫61a、61b、62a和62b增加到布线衬底10上。与布线衬底10的元件相同的布线衬底60的元件由与布线衬底10中一样的相同附图标记表示，且在下面不再重复描述。
芯片间连接焊垫61a和61b形成在第一芯片间连接焊垫设置区域61中。第一芯片间连接焊垫设置区域61形成在ASSP 20和G/A 30之间的区域中。具体地，第一芯片间连接焊垫设置区域61形成在ASSP 20的内部接口设置区域22和G/A 30的内部接口设置区域32之间的区域中。将芯片间连接焊垫61a设置得更靠近第一芯片间连接焊垫设置区域61中的ASSP 20，且将芯片间连接焊垫61b设置得更靠近第一芯片间连接焊垫设置区域61中的G/A 30。彼此相对的芯片间连接焊垫61a和61b通过随后描述的衬底内线连接。另外，芯片间连接焊垫61a通过接合线13连接到ASSP 20的第一封装内连接端子22a，以及芯片间连接焊垫61b通过接合线13连接到G/A 30的第二封装内连接端子32a。
芯片间连接焊垫62a和62b形成在第二芯片间连接焊垫设置区域62中。第二芯片间连接焊垫设置区域62形成在ASSP 20和G/A 30之间的区域中。具体地，第二芯片间连接焊垫设置区域62形成在ASSP 20的操作设定端子设置区域23和G/A 30的操作设定端子设置区域33之间的区域中。将芯片间连接焊垫62a设置得更靠近第二芯片间连接焊垫设置区域62中的ASSP 20，以及将芯片间连接焊垫62b设置得更靠近第二芯片间连接焊垫设置区域62中的G/A 30。彼此相对的芯片间连接焊垫62a和62b通过随后描述的衬底内线连接。另外，芯片间连接焊垫62a通过接合线13连接到ASSP 20的操作设定端子23a，以及芯片间连接焊垫62b通过接合线13连接到G/A 30的操作设定端子33a。
图12示出沿着图11中的线XII-XII的SiP 3的截面图。在图12中，与布线衬底10的元件一样的布线衬底60的元件由与布线衬底10中一样的相同附图标记表示，且在下面不再重复描述。参考图12，芯片间连接焊垫62a和62b设置在布线衬底60正面上的ASSP 20和G/A30之间的区域中。另外，衬底内线63形成在布线衬底60中。芯片间连接焊垫62a和62b通过衬底内线63彼此连接。
如上所述，根据第四示范性实施例，ASSP 20和G/A 30通过接合线13、芯片间连接焊垫61a、61b、62a和62b以及衬底内线63连接。因而，第四示范性实施例用示例的方式示出本发明不限制于通过接合线13直接连接两个芯片的配置，且它们可以通过衬底内线63连接。还使用这种连接结构，可以与第一示范性实施例一样在不限制设置在布线衬底上的封装端子的情况下设定ASSP 20。
本发明不限制于上述示范性实施例，且在不偏离本发明的范围的情况下可以进行各种改变和变更。例如，其它芯片操作设定电路34可以包括解码器，使得分配器39基于通过芯片焊垫31a输入的控制信号的解码结果来操作。在这种情况下，通过输入作为串行数据的控制信号，可以减少芯片焊垫31a和封装端子的数目。
本领域的普通技术人员希望可以组合第一、第二、第三和第四示范性实施例。
虽然已根据几个示范性实施例描述了该发明，但本领域技术人员将认识到，在所附的权利要求的精神和范围内，本发明可以实施各种变更，且本发明不限制于上述实例。
另外，权利要求的范围不由上面描述的示范性实施例限制。
此外，注意，即使在随后审查期间被修改，申请人的目的在于包括所有权利要求要素的等价物。

Claims (12)

1.一种系统级封装，包括：
被安装为对于多个产品类型通用的第一芯片；
对于每个产品类型具有不同的规格的第二芯片，用于给所述第一芯片提供设定信号；以及
通用于多个产品类型的布线衬底，用于在其上安装所述第一芯片和所述第二芯片。
2.根据权利要求1所述的系统级封装，其中
所述第一芯片和所述第二芯片分别包括沿着彼此相面对的所述第一芯片和所述第二芯片的各边的、用于输入和输出所述设定信号的设定信号端子，以及
所述设定信号端子彼此相对地设置。
3.根据权利要求1所述的系统级封装，其中
所述第二芯片包括用于产生所述设定信号的其它芯片操作设定电路。
4.根据权利要求2所述的系统级封装，其中
所述第二芯片包括用于产生所述设定信号的其它芯片操作设定电路。
5.根据权利要求3所述的系统级封装，其中
所述其它芯片操作设定电路包括：第一箝位电路，用于产生表示第一逻辑电平的第一设定电压；第二箝位电路，用于产生表示与所述第一逻辑电平不同的第二逻辑电平的第二设定电压；以及分配单元，执行关于将所述第一设定电压和所述第二设定电压中的哪个分配到所述设定信号端子的设定。
6.根据权利要求4所述的系统级封装，其中
所述其它芯片操作设定电路包括：第一箝位电路，用于产生表示第一逻辑电平的第一设定电压；第二箝位电路，用于产生表示与所述第一逻辑电平不同的第二逻辑电平的第二设定电压；以及分配单元，执行关于将所述第一设定电压和所述第二设定电压中的哪个分配到所述设定信号端子的设定。
7.根据权利要求5所述的系统级封装，其中
所述分配单元基于外部输入设定变化信号而在所述设定信号端子中对所述第一设定电压和所述第二设定电压的分配目的地的设定进行改变。
8.根据权利要求6所述的系统级封装，其中
所述分配单元基于外部输入设定变化信号而在所述设定信号端子中对所述第一设定电压和所述第二设定电压的分配目的地的设定进行改变。
9.根据权利要求1所述的系统级封装，其中
外部输入设定信号被通过所述第二芯片提供给所述第一芯片。
10.根据权利要求2所述的系统级封装，其中
外部输入设定信号被通过所述第二芯片提供给所述第一芯片。
11.根据权利要求1所述的系统级封装，其中
所述设定信号从所述第二芯片输出并通过所述布线衬底提供给所述第一芯片。
12.根据权利要求1所述的系统级封装，其中
所述设定信号是用于在所述第一芯片上安装的锁相环路(PLL)的控制信号。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103119703A (zh) * 2010-09-23 2013-05-22 高通Mems科技公司 集成的无源器件和功率放大器
CN104538385A (zh) * 2015-01-13 2015-04-22 深圳市亚耕电子科技有限公司 多芯片封装结构以及电子设备
CN109417041A (zh) * 2016-02-01 2019-03-01 欧克特沃系统有限责任公司 用于制造电子器件的系统和方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101580175B1 (ko) * 2008-11-14 2016-01-05 삼성전자 주식회사 전자기기의 회로기판 어셈블리
CN105450251A (zh) * 2015-12-07 2016-03-30 中国电子科技集团公司第十研究所 小型化双收双发通用终端系统级封装方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10111864A (ja) 1996-10-09 1998-04-28 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその製造方法
JP2000223657A (ja) 1999-02-03 2000-08-11 Rohm Co Ltd 半導体装置およびそれに用いる半導体チップ
US7091598B2 (en) 2001-01-19 2006-08-15 Renesas Technology Corporation Electronic circuit device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103119703A (zh) * 2010-09-23 2013-05-22 高通Mems科技公司 集成的无源器件和功率放大器
CN103119703B (zh) * 2010-09-23 2016-01-20 高通Mems科技公司 集成的无源器件和功率放大器
CN104538385A (zh) * 2015-01-13 2015-04-22 深圳市亚耕电子科技有限公司 多芯片封装结构以及电子设备
WO2016112780A1 (zh) * 2015-01-13 2016-07-21 深圳信炜科技有限公司 多芯片封装结构以及电子设备
CN109417041A (zh) * 2016-02-01 2019-03-01 欧克特沃系统有限责任公司 用于制造电子器件的系统和方法

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