JPH09120977A - 改善されたパッド配置を有する半導体装置 - Google Patents
改善されたパッド配置を有する半導体装置Info
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- JPH09120977A JPH09120977A JP8222866A JP22286696A JPH09120977A JP H09120977 A JPH09120977 A JP H09120977A JP 8222866 A JP8222866 A JP 8222866A JP 22286696 A JP22286696 A JP 22286696A JP H09120977 A JPH09120977 A JP H09120977A
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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Abstract
(57)【要約】
【課題】 パッド配置をチップ周辺部のみならずチップ
のコア部の機能ブロックの間にも配置して最適配線設計
で高速動作できるようにした改善されたパッド配置を有
する半導体装置を提供すること。 【解決手段】 半導体チップが周辺部とコア部とに分け
られておりコア部に複数の回路ブロックを有する半導体
装置において、マトリックス上に形成された複数の回路
ブロック111〜144と、複数の回路ブロック111〜144間お
よび周辺部に形成された複数のボンディングパッド12，
16とを備え、複数のボンディングパッド12，16のうちデ
ータ入出力パッドは複数の回路ブロックアレイ111〜144
までのデータ経路が最小となる位置に配置され、パッド
と内部回路との間の信号線抵抗を最小化できて高速動作
を可能にする。
のコア部の機能ブロックの間にも配置して最適配線設計
で高速動作できるようにした改善されたパッド配置を有
する半導体装置を提供すること。 【解決手段】 半導体チップが周辺部とコア部とに分け
られておりコア部に複数の回路ブロックを有する半導体
装置において、マトリックス上に形成された複数の回路
ブロック111〜144と、複数の回路ブロック111〜144間お
よび周辺部に形成された複数のボンディングパッド12，
16とを備え、複数のボンディングパッド12，16のうちデ
ータ入出力パッドは複数の回路ブロックアレイ111〜144
までのデータ経路が最小となる位置に配置され、パッド
と内部回路との間の信号線抵抗を最小化できて高速動作
を可能にする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に多数のメモリブロックアレイを有する半導体
メモリ装置のメモリブロックと入出力ピンとの間の配線
抵抗を減らせる改善されたパッド配置を有する半導体装
置に関する。
係り、特に多数のメモリブロックアレイを有する半導体
メモリ装置のメモリブロックと入出力ピンとの間の配線
抵抗を減らせる改善されたパッド配置を有する半導体装
置に関する。
【０００２】
【従来の技術】一般に、半導体装置はリードフレームと
半導体チップを配線連結しリードフレームの外部リード
のみ露出させ残りの部分はモールド樹脂で封止して構成
される。半導体チップのコア部に回路機能ブロックを配
置し、半導体チップの周辺部にリードフレームと電気的
な連結のためのパッドを配置している。半導体装置の高
集積化、高速化、大規模化及び多機能化に応じて半導体
チップサイズが大きくなるにつれ、コア部の内部回路と
周辺部のパッド間との配線長さも相対的に増加し、これ
により配線抵抗も大きくなるので半導体装置の高速動作
の障害の要因として問題になっている。特に、半導体メ
モリ装置の製作時はパッケージのためのリードフレーム
と半導体回路の入出力端子を連結するためのボンディン
グパッドが必要である。該ボンディングパッドにはアド
レス、入力データ、制御クロックと外部入力を半導体メ
モリ装置の周辺回路に連結するための入力パッド、デー
タを周辺回路を経て外部に出力するための出力パッド、
回路に電源を供給するための電源パッドなどがある。
半導体チップを配線連結しリードフレームの外部リード
のみ露出させ残りの部分はモールド樹脂で封止して構成
される。半導体チップのコア部に回路機能ブロックを配
置し、半導体チップの周辺部にリードフレームと電気的
な連結のためのパッドを配置している。半導体装置の高
集積化、高速化、大規模化及び多機能化に応じて半導体
チップサイズが大きくなるにつれ、コア部の内部回路と
周辺部のパッド間との配線長さも相対的に増加し、これ
により配線抵抗も大きくなるので半導体装置の高速動作
の障害の要因として問題になっている。特に、半導体メ
モリ装置の製作時はパッケージのためのリードフレーム
と半導体回路の入出力端子を連結するためのボンディン
グパッドが必要である。該ボンディングパッドにはアド
レス、入力データ、制御クロックと外部入力を半導体メ
モリ装置の周辺回路に連結するための入力パッド、デー
タを周辺回路を経て外部に出力するための出力パッド、
回路に電源を供給するための電源パッドなどがある。
【０００３】図５は従来の半導体メモリ装置におけるパ
ッド配置を示す。通常の半導体メモリ装置ではワードラ
インとビットラインの負荷を減らし、高速、低消費電力
化のための方策としてメモリセルを幾つかのアレイに分
けてチップ１００のコア部に配置し、メモリセルに（あ
るいはメモリセルから）データ入出力のためのデコー
ダ、データライン、内部クロック発生器のような周辺回
路の配置は図５に示していないが、メモリセルアレイ１
１１〜１１４，１２１〜１２４，１３１〜１３４，１４
１〜１４４間やチップ１００の周りの適所に配置され、
チップ１００周辺部にパッド１２が配置される。図５の
ようにボンディングパッドを配置した場合、次のような
問題点を解決することができない。
ッド配置を示す。通常の半導体メモリ装置ではワードラ
インとビットラインの負荷を減らし、高速、低消費電力
化のための方策としてメモリセルを幾つかのアレイに分
けてチップ１００のコア部に配置し、メモリセルに（あ
るいはメモリセルから）データ入出力のためのデコー
ダ、データライン、内部クロック発生器のような周辺回
路の配置は図５に示していないが、メモリセルアレイ１
１１〜１１４，１２１〜１２４，１３１〜１３４，１４
１〜１４４間やチップ１００の周りの適所に配置され、
チップ１００周辺部にパッド１２が配置される。図５の
ようにボンディングパッドを配置した場合、次のような
問題点を解決することができない。
【０００４】第１に、アドレスや制御クロックのような
外部入力は入力バッファのような周辺回路を経て信号が
チップ全体に亘って走ることになるが、高速動作のため
には信号線が短くなけらばならなく、よって通常入力バ
ッファはチップの中央に配置するのが有利であるが、パ
ッドが周辺に位置する場合パッドから入力バッファまで
の距離を縮められない。第２に、データの入出力経路も
中央に配置されたアレイの場合に周辺に配置されたアレ
イより長くなるので高速動作に制限要素となる。第３
に、パワーパッドも周辺に位置するのでチップの中央に
配置されたセルアレイと周辺回路に十分な電源を供給す
るためには厚肉のパワーラインを必要とし、これはチッ
プサイズを増大させる要因となる。もし電源ラインが細
く設計されればパワー供給が不十分なので高速動作を制
限することになる。第４に、この問題点らはメモリ集積
度が増大されチップサイズが増大されるほどさらに著し
く生ずる。
外部入力は入力バッファのような周辺回路を経て信号が
チップ全体に亘って走ることになるが、高速動作のため
には信号線が短くなけらばならなく、よって通常入力バ
ッファはチップの中央に配置するのが有利であるが、パ
ッドが周辺に位置する場合パッドから入力バッファまで
の距離を縮められない。第２に、データの入出力経路も
中央に配置されたアレイの場合に周辺に配置されたアレ
イより長くなるので高速動作に制限要素となる。第３
に、パワーパッドも周辺に位置するのでチップの中央に
配置されたセルアレイと周辺回路に十分な電源を供給す
るためには厚肉のパワーラインを必要とし、これはチッ
プサイズを増大させる要因となる。もし電源ラインが細
く設計されればパワー供給が不十分なので高速動作を制
限することになる。第４に、この問題点らはメモリ集積
度が増大されチップサイズが増大されるほどさらに著し
く生ずる。
【０００５】
【発明が解決しようとする課題】従って、本発明は以上
のような従来の技術の問題点を解決するために、パッド
配置をチップ周辺部のみならずチップのコア部の機能ブ
ロックの間にも配置して最適配線設計で高速動作できる
ようにした改善されたパッド配置を有する半導体装置を
提供することを目的とする。
のような従来の技術の問題点を解決するために、パッド
配置をチップ周辺部のみならずチップのコア部の機能ブ
ロックの間にも配置して最適配線設計で高速動作できる
ようにした改善されたパッド配置を有する半導体装置を
提供することを目的とする。
【０００６】
【課題を解決するための手段】請求項１に記載の発明
は、半導体チップが周辺部とコア部とに分けられており
前記コア部に複数の回路ブロックを有する半導体装置に
おいて、マトリックス上に形成された複数の回路ブロッ
クと、前記複数の回路ブロック間および前記周辺部に形
成された複数のボンディングパッドとを備え、前記複数
のボンディングパッドのうちデータ入出力パッドは前記
複数の回路ブロックアレイまでのデータ経路が最小とな
る位置に配置されることを特徴とする。
は、半導体チップが周辺部とコア部とに分けられており
前記コア部に複数の回路ブロックを有する半導体装置に
おいて、マトリックス上に形成された複数の回路ブロッ
クと、前記複数の回路ブロック間および前記周辺部に形
成された複数のボンディングパッドとを備え、前記複数
のボンディングパッドのうちデータ入出力パッドは前記
複数の回路ブロックアレイまでのデータ経路が最小とな
る位置に配置されることを特徴とする。
【０００７】請求項２に記載の発明は、請求項１に記載
の改善されたパッド配置を有する半導体装置において、
前記データ入出力パッドが一つである場合は前記コア部
のセンタに配置されることを特徴とする。
の改善されたパッド配置を有する半導体装置において、
前記データ入出力パッドが一つである場合は前記コア部
のセンタに配置されることを特徴とする。
【０００８】請求項３に記載の発明は、請求項１に記載
の改善されたパッド配置を有する半導体装置において、
前記データ入出力パッドが複数である場合はコア部のセ
ンタと周辺部との中間に等間隔で配置されることを特徴
とする。
の改善されたパッド配置を有する半導体装置において、
前記データ入出力パッドが複数である場合はコア部のセ
ンタと周辺部との中間に等間隔で配置されることを特徴
とする。
【０００９】請求項４に記載の発明は、請求項１に記載
の改善されたパッド配置を有する半導体装置において、
前記複数のボンディングパッドのうち電源供給パッドは
前記周辺部に配置することを特徴とする。
の改善されたパッド配置を有する半導体装置において、
前記複数のボンディングパッドのうち電源供給パッドは
前記周辺部に配置することを特徴とする。
【００１０】請求項５に記載の発明は、請求項１に記載
の改善されたパッド配置を有する半導体装置において、
前記半導体チップはリードフレームとボールボンディン
グ方式でボンディングされることを特徴とする。
の改善されたパッド配置を有する半導体装置において、
前記半導体チップはリードフレームとボールボンディン
グ方式でボンディングされることを特徴とする。
【００１１】請求項６に記載の発明は、請求項１に記載
の改善されたパッド配置を有する半導体装置において、
前記半導体チップはチップキャリヤとボールボンディン
グ方式でボンディングされることを特徴とする。
の改善されたパッド配置を有する半導体装置において、
前記半導体チップはチップキャリヤとボールボンディン
グ方式でボンディングされることを特徴とする。
【００１２】請求項７に記載の発明は、請求項１に記載
の改善されたパッド配置を有する半導体装置において、
前記各回路ブロックはメモリセルアレイであることを特
徴とする。
の改善されたパッド配置を有する半導体装置において、
前記各回路ブロックはメモリセルアレイであることを特
徴とする。
【００１３】請求項８に記載の発明は、コア部に複数の
メモリセルアレイが配設され周辺部とメモリセルアレイ
間にボンディングパッドが形成された半導体チップと、
前記半導体チップの前記ボンディングパッドとボールボ
ンディングされる複数のソルダボールを有するチップキ
ャリヤとを備えることを特徴とする。従って、本発明で
はアレイとボンディングパッドとの間の配線長さの最適
化設計で高速動作が可能である。
メモリセルアレイが配設され周辺部とメモリセルアレイ
間にボンディングパッドが形成された半導体チップと、
前記半導体チップの前記ボンディングパッドとボールボ
ンディングされる複数のソルダボールを有するチップキ
ャリヤとを備えることを特徴とする。従って、本発明で
はアレイとボンディングパッドとの間の配線長さの最適
化設計で高速動作が可能である。
【００１４】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施例をさらに詳しく説明する。図１ないし図３は
本発明による改善されたパッド配置を有する半導体メモ
リ装置のチップレイアウト状態を示す。
明の実施例をさらに詳しく説明する。図１ないし図３は
本発明による改善されたパッド配置を有する半導体メモ
リ装置のチップレイアウト状態を示す。
【００１５】図１において、本発明の半導体メモリ装置
はチップ１００の周辺に配置されたボンディングパッド
１２のみならず全てのセルアレイ１１１〜１１４，１２
１〜１２４，１３１〜１３４，１４１〜１４４間に配置
されたボンディングパッド１６を含む。このようなパッ
ド配置方式を採用する場合、集積度が増大されチップサ
イズが大きくなった場合も高速で動作する半導体メモリ
装置を製作しうる。このようなパッド配置構造を有する
本発明の半導体装置は次のような利点がある。
はチップ１００の周辺に配置されたボンディングパッド
１２のみならず全てのセルアレイ１１１〜１１４，１２
１〜１２４，１３１〜１３４，１４１〜１４４間に配置
されたボンディングパッド１６を含む。このようなパッ
ド配置方式を採用する場合、集積度が増大されチップサ
イズが大きくなった場合も高速で動作する半導体メモリ
装置を製作しうる。このようなパッド配置構造を有する
本発明の半導体装置は次のような利点がある。
【００１６】第１に、アドレス及び制御クロックの場合
ボンディングパッドを入力バッファの近傍に配置できる
のでボンディングパッドと入力バッファとの間の信号線
が縮まって信号遅延を減らせる。
ボンディングパッドを入力バッファの近傍に配置できる
のでボンディングパッドと入力バッファとの間の信号線
が縮まって信号遅延を減らせる。
【００１７】第２に、データ入出力経路が短縮されデー
タの高速の入出力動作が可能になる。特に、データピン
の数が多数の製品であるほどその効果が増大する。例え
ば、図１に示したようにデータ出力ポート数がＸ１の製
品の場合、一つのパッドをチップ１００の中央のＡ位置
に配置する場合、隅に位置したセルアレイ１１１，１１
４，１４１，１４４のようにＡ位置から最も遠い側に位
置したセルアレイに接近するためにはパッド位置Ａから
２Ｘ＋２Ｙの長さのデータ経路を経るべきである。
タの高速の入出力動作が可能になる。特に、データピン
の数が多数の製品であるほどその効果が増大する。例え
ば、図１に示したようにデータ出力ポート数がＸ１の製
品の場合、一つのパッドをチップ１００の中央のＡ位置
に配置する場合、隅に位置したセルアレイ１１１，１１
４，１４１，１４４のようにＡ位置から最も遠い側に位
置したセルアレイに接近するためにはパッド位置Ａから
２Ｘ＋２Ｙの長さのデータ経路を経るべきである。
【００１８】図２を参照すれば、データ出力ポート数Ｘ
４の製品である場合、四つのパッドをＢ位置に配置すれ
ば最も遠いところに位置したセルまでのデータ経路の長
さはＸ＋Ｙとなる。
４の製品である場合、四つのパッドをＢ位置に配置すれ
ば最も遠いところに位置したセルまでのデータ経路の長
さはＸ＋Ｙとなる。
【００１９】図３を参照すれば、データ出力ポート数Ｘ
８の製品の場合、八つのパッドをＣ位置に配置すればデ
ータ経路の長さがＸ／２＋Ｙまで短縮されそれほど高速
データ入出力が可能になる。
８の製品の場合、八つのパッドをＣ位置に配置すればデ
ータ経路の長さがＸ／２＋Ｙまで短縮されそれほど高速
データ入出力が可能になる。
【００２０】第３に、ＶＣＣ、ＶＳＳのようなパワーパ
ッドをメモリセルアレイの周辺に配置することにより各
アレイとその周辺に配置された回路が消耗するパワーを
十分供給できるようになるので、従来の技術において生
ずるパワーライン抵抗による速度損失(speed loss)が遥
かに縮まる。
ッドをメモリセルアレイの周辺に配置することにより各
アレイとその周辺に配置された回路が消耗するパワーを
十分供給できるようになるので、従来の技術において生
ずるパワーライン抵抗による速度損失(speed loss)が遥
かに縮まる。
【００２１】第４に、チップサイズが増大されればアレ
イをさらに多数に分割し、その間にパッドを配置すれば
チップサイズの増大が高速動作を制限することを妨げ
る。本発明のようにセルアレイ間にパッドが配置された
場合は特別なパッケージ技術が必要である。この技術は
パッケージのボード実装技術の一種のＢＧＡ(BallGrid
Array)技術と類似した方式で具現できる。図４に示した
ように、本発明で提示されたパッド配置方式を採用した
チップをチップキャリヤ２００またはリードフレームに
ボンディングワイヤなしにソルダボール２２とボンディ
ングパッド１２を直接に接続する。すなわち、チップキ
ャリヤ２００側にソルダボール２２を形成する。
イをさらに多数に分割し、その間にパッドを配置すれば
チップサイズの増大が高速動作を制限することを妨げ
る。本発明のようにセルアレイ間にパッドが配置された
場合は特別なパッケージ技術が必要である。この技術は
パッケージのボード実装技術の一種のＢＧＡ(BallGrid
Array)技術と類似した方式で具現できる。図４に示した
ように、本発明で提示されたパッド配置方式を採用した
チップをチップキャリヤ２００またはリードフレームに
ボンディングワイヤなしにソルダボール２２とボンディ
ングパッド１２を直接に接続する。すなわち、チップキ
ャリヤ２００側にソルダボール２２を形成する。
【００２２】
【発明の効果】以上述べたように、本発明ではボンディ
ングパッドを半導体チップの周辺部のみならずコア部の
機能ブロックアレイまたはメモリセルアレイ間に配置す
ることによりパッドと内部回路との間の信号線抵抗を最
小化できて高速動作を可能にする。
ングパッドを半導体チップの周辺部のみならずコア部の
機能ブロックアレイまたはメモリセルアレイ間に配置す
ることによりパッドと内部回路との間の信号線抵抗を最
小化できて高速動作を可能にする。
【図１】 本発明による半導体メモリ装置の改善された
パッド配置を示す図である。
パッド配置を示す図である。
【図２】 本発明による半導体メモリ装置の改善された
パッド配置を示す図である。
パッド配置を示す図である。
【図３】 本発明による半導体メモリ装置の改善された
パッド配置を示す図である。
パッド配置を示す図である。
【図４】 本発明による改善されたパッド配置を有する
半導体装置のボンディング方式を示す図である。
半導体装置のボンディング方式を示す図である。
【図５】 従来の半導体メモリ装置のパッド配置を示す
図である。
図である。
１２，１６ ボンディングパッド ２２ ソルダボール １００ チップ １１１〜１１４，１２１〜１２４，１３１〜１３４，１
４１〜１４４ メモリセルアレイ ２００ チップキャリヤ
４１〜１４４ メモリセルアレイ ２００ チップキャリヤ
Claims (8)
- 【請求項１】 半導体チップが周辺部とコア部とに分け
られており前記コア部に複数の回路ブロックを有する半
導体装置において、 マトリックス上に形成された複数の回路ブロックと、 前記複数の回路ブロック間および前記周辺部に形成され
た複数のボンディングパッドとを備え、 前記複数のボンディングパッドのうちデータ入出力パッ
ドは前記複数の回路ブロックアレイまでのデータ経路が
最小となる位置に配置されることを特徴とする改善され
たパッド配置を有する半導体装置。 - 【請求項２】 前記データ入出力パッドが一つである場
合は前記コア部のセンタに配置されることを特徴とする
請求項１に記載の改善されたパッド配置を有する半導体
装置。 - 【請求項３】 前記データ入出力パッドが複数である場
合はコア部のセンタと周辺部との中間に等間隔で配置さ
れることを特徴とする請求項１に記載の改善されたパッ
ド配置を有する半導体装置。 - 【請求項４】 前記複数のボンディングパッドのうち電
源供給パッドは前記周辺部に配置することを特徴とする
請求項１に記載の改善されたパッド配置を有する半導体
装置。 - 【請求項５】 前記半導体チップはリードフレームとボ
ールボンディング方式でボンディングされることを特徴
とする請求項１に記載の改善されたパッド配置を有する
半導体装置。 - 【請求項６】 前記半導体チップはチップキャリヤとボ
ールボンディング方式でボンディングされることを特徴
とする請求項１に記載の改善されたパッド配置を有する
半導体装置。 - 【請求項７】 前記各回路ブロックはメモリセルアレイ
であることを特徴とする請求項１に記載の改善されたパ
ッド配置を有する半導体装置。 - 【請求項８】 コア部に複数のメモリセルアレイが配設
され周辺部とメモリセルアレイ間にボンディングパッド
が形成された半導体チップと、 前記半導体チップの前記ボンディングパッドとボールボ
ンディングされる複数のソルダボールを有するチップキ
ャリヤとを備えることを特徴とする改善されたパッド配
置を有する半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR199526273 | 1995-08-24 | ||
| KR1019950026273A KR970013307A (ko) | 1995-08-24 | 1995-08-24 | 개선된 패드 배치를 가진 반도체 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09120977A true JPH09120977A (ja) | 1997-05-06 |
Family
ID=19424313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8222866A Withdrawn JPH09120977A (ja) | 1995-08-24 | 1996-08-23 | 改善されたパッド配置を有する半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH09120977A (ja) |
| KR (1) | KR970013307A (ja) |
-
1995
- 1995-08-24 KR KR1019950026273A patent/KR970013307A/ko not_active Application Discontinuation
-
1996
- 1996-08-23 JP JP8222866A patent/JPH09120977A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| KR970013307A (ko) | 1997-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031104 |