KR960002999B1 - 반도체 집적 회로 장치 - Google Patents

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Abstract

내용 없음.

Description

반도체 집적 회로 장치
제1도는 본 발명의 제1실시예의 일부를 잘라낸 것을 표시한 평면도.
제2도는 본 발명의 제2실시예의 일부를 잘라낸 것을 표시한 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 패케지 2 : 반도체 칩
3 : 본딩선 22a,22b : 데이타 버스
본 발명은 반도체 집적 회로 장치에 관한 것으로, 특히 복수 비트의 데이타를 병렬로 입력/출력하는 수단을 구비한 반도체 집적 회로 장치에 관한 것이다.
반도체 집적 회로의 패케지에는 Dual in-bine Package(이하, DIP), Small Out-line Package(이하, QFP), Pin Grid Array 등 많은 종류가 있으나 일반적으로는, DIP, SOP, SOJ 등과 같이, 서로 상대하는 한쌍의 변에 단자열을 구비한 타입(이하, DIP라 총칭)의 패케지가 사용된다.
메모리 장치나 마이크로 프로세서 등의 반도체 집적 회로 장치(이하, IC)에 입력/출력되는 데이타나 어드레스 신호는 통상, 복수비트(예를들자면, 4, 8, 16비트등)의 비트 패라렐 신호이다. 한편 DIP형의 패케지의 IC에서는, 이들 비트 패라렐 신호의 입력/출력 때문에 단자는, 제어 신호원 및 전원과의 접속을 위해서도 필요하므로, 상기한 한쌍의 변의 한편의 단자열만으로는 수용할 수 없다. 거기에서, 이들 비트 패라렐 신호 때문에 단자를 상기한 한쌍의 변이 양편의 단자열로 구성하는 것이 일반적이다.
한편, 패케지 내부에 봉입되는 반도체 칩 위에는, 상기한 한쌍의 변에 각각 대응하는 2개의 변에 따라서, 상기한 단자열의 단자의 각각의 근처에 패드가 형성되어, 그들 패드는 대응하는 단자에 본딩선에 의해 각각 접속된다.
상기한 반도체 칩이 메모리 칩인 경우는, 그 칩 표면에는, 상기한 복수의 단자 및 패드를 통해서 입력/출력되는 상기한 비트 패라렐 신호에 대응해서 지정 어드레스에서의 데이타의 독출/기입을 하는 메모리 셀 어레이부와, 이 지정 어드레스로의 비트 패라렐의 데이타의 수수를 하는 선택ㆍ데이타 전송 제어부가 형성된다.
꼭같이, 상기한 반도체 칩이 마이크로 프로세서인 경우는, 상기한 복수의 단자 및 패드를 통해서 입력/출력되는 비트 패라렐의 데이타 그 자체, 그 데이타 처리의 중간 결과 및 최종 결과를 일시 유지하는 데이타 유지부와, 이 데이타 유지부로부터의 데이타에 대해서 소정의 처리를 하여 상기한 데이타 유지부에 되돌려 주는 데이타 처리부를 포함하는 데이타 처리 회로와, 데이타의 종류나 처리 내용에 응답해서 상기한 복수의 패드, 데이타 유지부 및 처리부의 사이의 데이타의 전송 제어를 하는 선택ㆍ데이타 전송 제어부가 칩 표면에 형성된다.
이들 반도체 칩의 표면에 형성되는 각 회로는, 기능마다에 블럭으로 묶어서 배치ㆍ형성하는 것이 유리하므로, 상기한 메모리 셀 어레이부, 데이타 처리 회로 및 선택ㆍ데이타 전송 제어부 등은, 특히 필요치 아니하는 한, 반도체 칩 위에서 분할되는 일이 없고 각각 한개의 블럭으로서 설치되어 형성된다.
즉, 메모리의 경우는, 상기한 한쌍의 변에 따라서 복수의 패드가 형성되어, 한쌍의 패드열 사이의 영역에, 메모리 셀 어레이부 및 선택ㆍ데이타 전송 제어부가 각각 형성된다.
꼭같이, 마이크로 프로세서의 경우도, 한쌍의 패드열 사이의 영역에, 데이타 처리 회로와, 선택ㆍ데이타 전송 제어부가 상기한 한쌍의 변에 따라서 배치ㆍ형성된다.
이들 반도체 칩 위에서 선택ㆍ데이타 전송 제어부를 형성하는 영역 위에는, 상기한 한쌍의 패드열과 상기한 지정 어드레스와의 사이, 동 패드열과 데이타 보존부와의 사이, 및 이들 데이타 보존부와 데이타 처리부와의 사이의 데이타 전송을 비트 패라렐로 행하기 위한 복수개의 데이타 버스가 형성되어, 이들 데이타 버스는 상기한 한쌍의 패드열이 각각 접속된다.
반도체 칩 위에 상술하는 대로 설치ㆍ형성된 선택ㆍ데이타 전송 제어부 및 데이타 버스는, 이 칩의 상기한 2개의 패드열의 한편에 필연적으로 편중하므로, 한편의 패드열의 복수의 패드와 상기한 데이타 버스와의 사이의 배선이 다른 편의 패드열의 복수의 패드와 상기한 데이타 버스와의 사이의 배선 보다도 짧아진다. 따라서, 이들 배선의 저항 및 배선 용량에 의애 어느 한편의 데이타의 전달 시간이 길어진다. 비트 패라렐 신호의 전달 시간은 그 신호를 구성하는 복수의 패라렐 비트중의 전달에 가장 긴 시간을 요하는 비트의 전달 시간으로 결정되므로, 이 IC의 전체로서의 데이타 전송 시간은 길어져 동작 속도가 늦어진다.
따라서 본 발명의 목적은, 비트 패라렐에 입력/출력되는 데이타의 반도체 칩내에 있어서 전달 시간을 단축한 IC를 제공하는데 있다.
본 발명에 의한 IC의 반도체 칩은, 반도체 기판의 서로 마주하는 한쌍의 변의 각각의 근처에 각각 형성되어 비트 패라렐에 데이타를 중계하는 복수의 패드로 형성되는 제1 및 제2의 패드열과, 상기한 기판상의 제1 및 제2의 패드열 사이의 각각의 대응 패드열로 치우치도록 형성되어 전달된 데이타에 대해서 소정의 처리를 실시하는 제1 및 제2의 내부 회로와, 상기한 제1 및 제2의 패드열의 대응 내부 회로와 각각 접속하여 이들 대응 내부 회로에 대한 데이타를 비트 패라렐에 전달하는 제1 및 제2의 데이타 버스와, 이들 제1 및 제2의 데이타 버스와 각각의 대응 패드열의 복수의 패드를 대응 접속하는 배선을 구비한다.
이 IC에서는, 서로 마주하는 변에 따라서 형성된 제1 및 제2의 패드열의 각각에 대해서 실질적으로 평행하게 각각 데이타 버스가 형성되므로, 각각의 패드와 데이타 버스와의 사이의 배선의 길이를 짧고 그리고 균일하게 할 수가 있어, 따라서 패드를 통해서 전달되는 데이타의 전달 시간이 단축된다.
본 발명의 상기 및 다른 목적, 특징 및 잇점은 첨부한 도면과 관련하여 취해진 이하 본 발명의 상세한 설명에 의해 보다 명백해질 것이다.
제1도를 참조하면 이 도면에 도시한 본 발명의 제1의 실시예의 IC는, 외부 회로와의 사이에서 비트 패라렐에 데이타의 수수를 행하는 복수의 데이타 입출력 단자 IO1 내지 IO4, 전원 단지 Vcc1 및 접지 단자 GND1를 제1의 변(좌변)에, 데이타 입력 단자 IO5 내지 IO8, 전원 단지 Vcc2 및 접지 단자 GND2를 상기한 제1의 변과 서로 마주하는 제2의 변(우변)에 각각 배열한 패케지(1)와, 반도체 기판(20)위의 좌변측 및 우변측에 선대칭적으로 설치ㆍ형성된 내부 회로 영역(21a/21b), 데이타 버스(22a/22b), 데이타 입출력 패드 PI01 내지 PI04/PI05 내지 PI08, 데이타 버퍼 회로 BI01 내지 BI04/BI05 내지 BI08 및 배선(23)을 포함해 패케지(1) 내에 수납된 반도체 칩(2)과, 데이타 입출력 단자 IO1 내지 IO8과 데이타 입출력 패드 PI01 내지 PI08, 전원 단지 Vcc1/Vcc2와 전원용 패드 PP1/PP2, 접지 단자 GND1/GND2와 접지용 패드 PG1/PG2를 각각 마주 접속하는 본딩선(3)을 구비한다.
반도체 칩(2)에 대해서 더욱 상술하면, 메모리 장치를 구성하는 이 반도체 칩(2)은, 기판(20)의 좌변 및 우변과 평행한 중심선(20A)의 좌측에서 상기한 중심선(20A)의 인접 영역에 메모리 셀 어레이부(211a)와 그 외측 영역에 열선택ㆍ데이타 전송 회로(212a)를 포함하는 상기한 내부 회로 영역(21a)과, 좌변에 가장 근접한 영역의 상기한 데이타 입출력 단자 IO1 내지 IO4, 전원 단자 Vcc1 및 접지 단자 GND1에 각각 대응하여 또한 근접한 위치에 형성된 데이타 입출력 패드 PI01 내지 PI04, 전원용 패드 PP1 및 접지용 패드 PG1과, 열선택ㆍ데이타 전송 회로(212a)의 좌변측 겉가장자리와 데이타 입출력 패드(PI01 내지 PI04)와의 사이의 영역에 형성된 데이타 버퍼 회로(BI01 내지 BI04)와, 열선택ㆍ데이타 전송 회로(212a)의 좌변측 겉가장자리에 따라 형성되어 데이타 버퍼 회로 (BI01 내지 BI04) 및 열선택ㆍ데이타 전송 회로(212a) 사이의 데이타를 비트 패라렐에 전달하는 데이타 버스(22a)와, 데이타 버퍼 회로 (BI01 내지 BI04)와 데이타 입출력 버퍼 PI01 내지 PI04 및 데이타 버스(22a)와의 사이에 형성되어 이들을 대응 비트 마다에 접속하는 배선(23)을 구비한다. 또한, 전원용 패드 PP1 및 접지용 패드 GND1과 메모리 셀 어레이부(211a), 열선택ㆍ데이타 전송 회로(212a) 및 데이타 버퍼 회로(BI01 내지 BI04)와의 사이에도 배선(23)이 형성되어 있으나, 이들 배선은 제1도에는 도시되어 있지 않다. 또한, 상기한 중심선(20A)의 우측에는, 이 중심선(20A)에 대해서 대칭으로, 메모리 셀 어레이부(211b) 및 열선택ㆍ데이타 전송회로(212a)를 포함하는 내부 회로 영역(21b)과, 데이타 입출력 패드(PI05 내지 PI08), 전원용 패드(PP2)및 접지용 패드(PG2)와, 데이타 버퍼 회로(BI05 내지 BI08)과, 데이타 버스(22b)와 배선(23)을 구비한다.
외부 회로로부터 패케지(1)의 좌변 및 우변의 데이타 입출력 단자(IO1 내지 IO4/IO5 내지 IO8)의 비트 패라렐에, 공급된 데이타는, 이들 단자에 근접해서 형성된 데이타 입출력 패드(PI01 내지 PI04/PI05 내지 PI08) 및 데이타 버퍼 회로(BI01 내지 BI04/BI05 내지 BI08)을 통과해서 좌변측 및 우변측의 데이타 버스(22a/22b)에 각각 전달된다. 열선택ㆍ데이타 전송회로(212a/212b)는, 열 어드레스 신호(제1도에는 표시되지 아니함)에 응답하여 선택한 메모리 셀 어레이부(211a/211b)의 열에, 데이타 버스(22a/22b)에 전달된 데이타를 전송한다. 메모리 셀 어레이부(211a/211b)는, 상기한 열의 행 어드레스 신호(제1도에는 표시되지 아니함)에 응답하여 선택한 행의 메모리 셀에 전송된 상기한 데이타를 기입한다. 열 어드레스 신호 및 행 어드레스 신호에 의해 선택된 메모리 셀의 기억 데이타의 독출은, 상술한 역의 경로로 행해진다.
종래의 IC는, 상술한 대로, 데이타 입출력 단자 및 데이타 입출력 패드를 패케지 및 반도체 칩의 좌변 및 우변에 각각 분할하여 설치ㆍ형성하고 있는데 대해, 그 내부 회로는, 동일 기능의 것을 한개의 블럭으로 정리하여 설치ㆍ형성하고 있다. 즉, 상술한 제1도와 대응하는 종래의 IC에서는 반도체 칩 위에는, 메모리 셀 어레이부 및 열선택ㆍ데이타 전송 회로가 각각 한개, 이것에 수반하는 데이타 버스도 한개 형성되어 있을 뿐이다. 이와같은 경우, 열선택ㆍ데이타 전송 회로 및 이 회로에 부수하는 데이타 버스는 반도체 칩의 좌변측 또는 우변측으로 치우치지 않을 수 없다. 따라서, 좌변 및 우변에 형성된 데이타 입출력 패드와 데이타 버스와의 사이의 배선의 길이가 균일하지 않고, 따라서 각각의 배선에 의해 전달되는 데이타의 전달 시간에 차가 생긴다. 상술하는 대로, 비트 패라렐 신호의 전달 시간은 구성 비트중 전달에 최장의 시간을 요하는 비트의 전달 시간에 의해 정해지므로, 상술한 종래의 IC의 내부에 있어서 데이타 전달 시간은 필연적으로 길어진다.
이것에 대해 본 발명에 의한 IC는, 상기한 좌변 및 우변에 형성된 데이타 입출럭 패드(PI01 내지 PI04/PI05 내지 PI08)의 각각에 대해, 열선택ㆍ데이타 전송 회로(212a/212b) 및 데이타 버스(22a/22b)를 근접 설치하고 있으므로, 이들 패드와 데이타 버스와의 사이의 거리가 균일하고 또한 짧아져, 상기한 데이타 전달 시간이 단축된다.
제1도와 동일한 구성 소자에 동일한 참조 숫자의 첨부하여 표시한 제2도를 참조하면, 본 발명의 제2의 실시예의 IC에 있어서 반도체 칩(2a)은, 기판(20)의 좌변 및 우변의 데이타 입출력 패드열(PI01 내지 PI04 및 PI05 내지 PI08)의 각각을 서로 인접하는 2개의 단열로 나누어(제2도의 실시예에서는, 데이타 입출력 패드 대 PI01ㆍPI02/PI03ㆍPI04/PI05ㆍPI06/PI07ㆍPI08의 4개의 단열), 이들 단열의 각각에 메모리 셀 어레이부 및 열선택ㆍ데이타 전송 회로를 포함하는 내부 회로 영역 및 데이타 버스를 대응시켜서 설치(21c, 22c/21d, 22d/21e, 22e/21f, 22f)함과 함께, 데이타 입출력 버퍼 회로(BI01 내지 BI08)도 동일하게 상기한 단열에 각각 대응시켜서 설치(BI01ㆍBI02/BI03ㆍBI04/BI05ㆍBI06/BI07ㆍBI08)한다. 구성 요소를 상술하는 대로 설치하므로서, 이 실시예는 데이타 입출력 패드의 상기한 단열 대응의 비트 패라렐 코드 워드 단위로 데이타의 기입/독출을 한다.
이 실시예에 있어서는 데이타 버스(22c 내지 22f)도 제1도의 실시예 보다도 짧아져 있으므로, 데이타의 전달 시간은 더욱 단축된다.
또한, 상술한 2개의 실시예에 있어서는, 데이타 입출력 패드, 데이타 버스 및 내부 회로 영역등의 설치가, 중심선에 대해서 좌우 대칭으로 되어 있으나, 이들 패드 및 회로등의 설치는 반드시 좌우 대칭으로 할 필요는 없다. 예를들자면, 제어 신호원 및 전원의 접속 위치나 주변 회로와의 위치 관계를 고려하여, 상기한 패드 및 회로등을 가장 적합하게 설치한다.
상술한 2개의 실시예의 메모리에 표시되는 본 발명의 기술적 사상은 마이크로 프로세서에도 그대로 적용된다. 그 경우는, 상술한 내부 회로(21a/21b/21c/21d)에 대응하는 내부 회로는, 데이타 버스 경우의 데이타의 일시 기억을 위한 데이타 유지부와, 그들 데이타에 대해서 소정의 처리를 실시하여 상기한 데이타 버스에 출력하는 데이타 처리부와, 이들 데이타 유지부 및 데이타 처리부와 복수의 데이타 입출력 패드와의 사이의 데이타 전송을 상기한 데이타 버스를 통해서 선택적으로 행하는 선택ㆍ데이타 전송 제어부를 포함한다.
비록, 본 발명이 특정 실시예에 관하여 설명되었다 하더라도 상기 설명은 제한 의미로 고안되지는 않았다. 본 발명의 다른 실시예와 마찬가지로, 상기 설명된 실시예의 다양한 변경은, 본 발명의 설명을 참조하면, 이 분야의 기술에 숙련된 자에게는 명백할 것이다. 따라서, 첨부된 청구범위는 본 발명의 참 범위내에 있는 한 어떠한 변경 또는 실시예도 커버할 것이다.

Claims (5)

  1. 반도체 집적 회로 장치에 있어서, 실질적으로 정방형의 반도체 기판의 서로 상대하는 한쌍의 변이 각각의 근처에 소정의 간격으로 각각 형성된 복수개의 본딩 패드로 형성되는 제1 및 제2의 본딩 패드열과, 상기한 반도체 기판의 표면의 상기한 제1 및 제2의 본딩 패드열 사이의 대응 본딩 패드열로 치우친 영역에 각각 형성된 제1 및 제2의 내부 회로와, 이들 제1 및 제2의 내부 회로에 각각 대응 접속되어 각각 대응 본딩 패드열에 각각 평행하게 설치 형성된 제1 및 제2의 데이타 버스와, 이들 제1 및 제2의 데이타 버스 와의 대응 본딩 패드열의 복수의 본딩 패드 사이를 같은 길이로 접속하는 개별 접속 수단을 포함하는 반도체 칩과, 상기한 복수개의 본딩 패드에 각각 접속된 복수개의 외부 접속 단자로 형성되며 상기한 제1 및 제2의 본딩 패드열의 각각과 각각 실질적으로 평행하게 설치되어 외부 이용 장치 사이에서 병렬 복수 비트의 디지탈 신호의 수수를 행하는 제1 및 제2의 외부 접속 단자를 포함하고 상기한 반도체 칩을 기밀하게 고정 수용하는 하우징 수단을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서, 상기한 제1 및 제2의 본딩 패드열의 복수의 본딩 패드를 각각 최소한 2개의 단열로 또한 동일 단열내에서는 서로 인접하도록 나누어, 이들 단열의 각각에 상기한 내부 회로 및 데이타 버스를 각각 대응시켜서 설치하여 이들 단열마다 상기한 디지탈 신호의 수수를 행하는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제1항에 있어서, 상기한 내부 회로가, 복수의 메모리 셀 열을 구비하여 이들 메모리 셀 열마다 데이타의 기입/독출을 하는 메모리 셀 어레이부와, 상기한 반도체 기판위의 제1 및 제2의 데이타 버스의 각각에 각각 근접시켜 형성되고 상기한 복수의 메모리 셀 열중의 소정의 메모리 셀 열을 선택해서 이 선택된 메모리 셀 열과 상기한 데이타 버스 사이의 데이타 전송 제어를 하는 열선택ㆍ데이타 전송 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제1항에 있어서, 상기한 내부 회로가, 상기한 데이타 버스를 통해서 전달된 데이타를 일시 기억하여 상기한 데이타 버스로 출력하는 데이타 유지부와, 상기한 데이타 버스를 통해서 전달된 데이타에 대해서 소정의 처리를 실시하여 상기한 데이타 버스에 출력하는 데이타 처리부와, 상기한 데이타 버스를 통과해서 선택적으로 행하는 선택ㆍ전송 제어부를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제1항에 있어서, 상기한 제1 및 제2의 본딩 열의 복수의 본딩 패드중의 미리 정해진 것과 대응 데이타 버스와의 사이에 상기한 개별 접속 수단에 의해 접속된 복수의 데이타 입출력 버퍼 회로가 설치된 반도체 집적 회로 장치.
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