JP6420680B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に端子数が異なる半導体装置を提供するのに適した半導体チップを備える半導体装置に関する。

周縁部に電極パッドが配置された半導体チップを備えた半導体装置は、例えば特許文献１に記載されている。

特開２００６−１３４１０７号公報

半導体装置の品種展開を図るために、同じ構成を備えた半導体チップを、互いに外部端子（ピン）数が異なるパッケージに封止して、半導体装置として、提供することが行われる場合がある。このような品種展開で、ピン数の少ない半導体装置を提供することにより、提供する半導体装置の価格を低減することが可能となる。

ピン数の少ない半導体装置を提供する場合には、ピン数を減らすために、半導体チップの周縁部に配置されている電極パッドの一部を、半導体装置のピンに接続しないようにすることが行われる。例えば、１回のアクセスで、複数ビットを並列的に入出力する入出力ポート（以下、ポートとも称する）を考えた場合、それぞれのビットに対応した電極パッドが、半導体チップに配置される。ピン数を減らすために、それぞれのビットに対応する複数の電極パッドのうちの特定の電極パッドを、ピンに接続しないようにすることが行われる。このようにすると、ピン数の少ない半導体装置では、ポートの配列において、歯抜けが生じることになる。これは、ポートのビット数が多くなればなるほど、顕在化することになる。

対策として、半導体チップにセレクタ等を設けて、ピン数の少ない半導体装置毎に、ピンを入れ替えることが考えられる。例えば、入出力ポートと、アナログ信号あるいは高速インタフェース回路とで、半導体装置のピンを兼用することが考えられる。この場合には、半導体装置毎に、入出力ポートとアナログ信号（あるいは高速インタフェース回路）とを、セレクタで入れ替えることになる。このようにすると、兼用しているピンを、入出力ポートのピンとして用いることが可能となり、歯抜けを低減することが可能となる。しかしながら、セレクタの影響により、アナログ信号あるいは高速インタフェース回路の特性が変化することが危惧され、入れ替えることが難しい。

また、それぞれ歯抜けが生じている複数のポートを組み合わせて、入出力のビット数を増やすことが考えられる。しかしながら、この場合には、複数回のアクセスが必要となり、半導体装置の使い勝手が悪くなる。

特許文献１には、周縁部に配置された電極パッドを有する半導体チップは開示されているが、品種展開は記載されていない。勿論、品種展開で、半導体装置の使い勝手が悪くなることも認識されていない。

本発明の目的は、使い勝手のよい半導体装置を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、半導体装置は、複数の辺によって囲まれた主面と、主面に配置された複数の電極パッドを備える半導体チップと、それぞれワイヤによって電極パッドに接続された複数のリードを備えている。ここで、複数の電極パッドは、複数のビットが、時間的に並列に供給される複数の第１電極パッドを含み、複数の第１電極パッドは、第２電極パッドと第３電極パッドを含み、第２電極パッドと第３電極パッドとの間には、複数の第１電極パッドとは異なる第４電極パッドが配置されている。

品種展開により、ピン数の少ない半導体装置を提供する際には、第２電極パッドと第３電極パッドとの間に配置された第４電極パッドが、リードに接続されないようにする。ここで、リードは、半導体装置のピンに相当するため、複数のビットが、時間的に並列に供給されるリード（ピン）の数が減少するのを防ぐことが可能となる。すなわち、入出力ポートの歯抜けを低減することが可能となり、使い勝手のよい半導体装置を提供することが可能となる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

使い勝手のよい半導体装置を提供することができる。

実施の形態１に係わる半導体装置の構成を示す模式的な平面図である。 実施の形態１に係わる半導体装置のポートとパッケージとの関係を示す図である。 実施の形態１に係わる半導体チップの要部の構成を示すブロック図である。 実施の形態１に係わる半導体チップの構造を模式的に示す平面図である。 実施の形態２に係わる半導体装置の構成を示す模式的な平面図である。 実施の形態２に係わる半導体チップの構造を模式的に示す平面図である。 実施の形態３に係わる電子装置の構成を示す平面図である。 実施の形態１に係わる半導体装置の平面を示す平面図である。 実施の形態１に係わる半導体装置の平面を示す平面図である。 実施の形態１に係わる半導体チップを搭載したリードフレームの平面を示す平面図である。 実施の形態１に係わる半導体チップを搭載したリードフレームの平面を示す平面図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。

（実施の形態１）
＜品種展開＞
図１は、実施の形態１に係わる半導体装置の構成を示す模式的な平面図である。同図において、ＣＨＰは、半導体チップを示している。先ず、図１を用いて、半導体チップＣＨＰを、互いにピン数の異なる半導体装置へ品種展開することについて説明する。ここでは、品種展開する半導体装置として、１２０ピンの端子を備えた半導体装置１００、８０ピンの端子を備えた半導体装置２００および６４ピンの端子を備えた半導体装置３００を例として説明する。勿論、例であって、これらのピン数に限定されるものではない。

品種展開においては、半導体チップＣＨＰが、１２０ピンの端子を有するパッケージに封止（パッケージング）されて、半導体装置１００として提供される。また、同じ構成を有する半導体チップＣＨＰが、８０ピンの端子を有するパッケージに封止されて、半導体装置２００として提供され、半導体チップＣＨＰが、６４ピンのパッケージに封止されて、半導体装置３００として提供される。これにより、同じ構成を有する半導体チップＣＨＰを備え、ピン数が１２０ピン、８０ピンおよび６４ピンと、互いに異なる半導体装置１００、２００および３００が提供されることになる。

同じ構成を有する半導体チップＣＨＰを用いて、品種展開を行う場合、半導体チップＣＨＰは、例えば最もピン数の多い半導体装置に合わせて、設計される。図１では、最もピン数の多い半導体装置１００は、１２０ピンの端子を備えているため、１２０ピンの端子に合わせて、半導体チップＣＨＰは設計される。すなわち、半導体チップＣＨＰは、１２０ピンの端子のそれぞれに対応する複数の電極パッドを備えるように、設計される。これらの電極パッドは、半導体チップＣＨＰの主面に配置され、当該半導体チップＣＨＰをパッケージに封止する際に、半導体チップの主面に配置された電極パッドが、対応するピンに電気的に接続される。

なお、半導体チップＣＨＰには、最もピン数の多い半導体装置のピン数よりも多くの電極パッドを、その主面に設けてもよい。この場合、一部の電極パッドは、半導体装置のピンには接続されず、例えば半導体チップＣＨＰをパッケージに封止する前のテストの工程等で用いられる。また、半導体チップＣＨＰの主面に配置される電極パッドの数は、半導体装置のピン数よりも少なくてもよい。この場合には、一部の電極パッドが、例えば、半導体装置の複数のピンに接続される。

半導体装置１００、２００および３００のそれぞれは、４辺を有しており、それぞれの辺にピンが設けられている。半導体装置１００は、それぞれの辺に３０個のピンが設けられ、全体として１２０個のピンが設けられている。同様に、半導体装置２００では、それぞれの辺に２０個のピンが設けられ、全体として８０個のピンが設けられており、半導体装置３００では、それぞれの辺に１６個のピンが設けられ、全体として６４個のピンが設けられている。同図においては、図面が複雑になるのを避けるために、それぞれの辺の端部に設けられているピンについてのみ、符号が付されている。例えば、半導体装置１００を例にすると、半導体装置１００に設けられている１２０個のピンのうち、１番、３０番、３１番、６０番、６１番、９０番、９１番および１２０番のピンについてのみ、番号の符号が付されている。半導体装置２００、３００についても同様である。特に制限されないが、平面視で見た場合、ピンの番号は、同図の左下から反時計回りで、増えるように、付されている。

図１において、半導体装置１００、２００および３００は、半導体チップＣＨＰを封止するためのパッケージであると見なすこともできる。このように見なした場合、ピンは、パッケージのピンと見なすことができる。パッケージのピンを、半導体チップＣＨＰの対応する電極パッドに接続することにより、パッケージのピンが、半導体装置のピンとして機能する。

品種展開においては、半導体装置１００用のパッケージのピン１〜１２０に、半導体チップＣＨＰの対応する電極パッドを接続することにより、半導体装置１００が提供され、半導体装置２００用のパッケージのピン１〜８０に、半導体チップＣＨＰの対応する電極パッドを接続することにより、半導体装置２００が提供される。同様に、半導体装置３００用のパッケージのピン１〜６４に、半導体チップＣＨＰの対応する電極パッドを接続することにより、半導体装置３００が提供される。

先ず、半導体装置１００を例にして説明する。半導体装置１００用のパッケージのピン１〜１２０に、半導体チップＣＨＰの対応する電極パッドを接続することにより、半導体装置１００のピン１〜１２０は、複数の入出力ポート、制御端子および電源端子として機能する。図１において、上辺側に設けられたピン６１〜９０は、ポートＰ０およびＰ４として割り当てられ、ポートとして機能し、右辺側に設けられたピン３１〜６０は、ポートＰ１およびＰ５として割り当てられ、ポートとして機能し、左辺側に設けられたピン９１〜１２０も、ポートＰ３およびＰ７として割り当てられ、ポートとして機能する。

また、同図において、下辺側に設けられたピン１〜１３および１８〜３０は、ポートＰ２およびＰ６として割り当てられ、ポートとして機能する。下辺側に設けられたピン１７は、リセット信号が供給されるリセット入力端子Ｃ１として割り当てられ、リセット入力端子として機能し、ピン１６は、クロック信号が供給されるクロック入力端子Ｃ２として割り当てられ、クロック入力端子として機能し、ピン１５および１４は電源端子として割り当てられ、電源端子として機能する。この場合、ピン１５は、接地電圧が供給される接地電圧端子Ｃ３として機能し、ピン１４は、電源電圧が供給される電源電圧端子Ｃ４として機能する。

この実施の形態１において、半導体装置１００のポートＰ０〜Ｐ３のそれぞれは、１回のアクセスにより、時間的に並列に１６ビットの入力あるいは出力が行われるポートであり、ポートＰ４、Ｐ５およびＰ７のそれぞれは、１回のアクセスにより、時間的に並列に１４ビットの入力あるいは出力が行われるポートである。また、ポートＰ６は、１回のアクセスにより、時間的に並列に１０ビットの入力あるいは出力が行われるポートである。

半導体装置１００の上辺において、ポートＰ０（第１ポート）は、２個のポートＰ０−１（第２ポート）、Ｐ０−２（第３ポート）により構成されており、ポートＰ０−１とポートＰ０−２との間に、ポートＰ４（第４ポート）が挟まれるように配置されている。すなわち、ピン８３〜９０に、ポートＰ０−１の機能が割り当てられ、ピン６１〜６８に、ポートＰ０−２の機能が割り当てられており、ピン６８と８３との間に挟まれたピン６９〜８２に、ポートＰ４が割り当てられている。ここで、ポートＰ０−１、Ｐ０−２のそれぞれは、８ビットの入力あるいは出力が行われるポートであるが、１回のアクセスにより、実質的に同時に動作し、１６ビットのポートとして機能する。言い換えるならば、ポートＰ０（第１ポート）は、２個のポートＰ０−１（第２ポート）、Ｐ０−２（第３ポート）に分割されていると見なすことができる。

また、半導体装置１００の右辺において、ポートＰ１（第１ポート）は、２個のポートＰ１−１（第２ポート）、Ｐ１−２（第３ポート）により構成されており、ポートＰ１−１とポートＰ１−２との間に、ポートＰ５（第４ポート）が挟まれるように配置されている。すなわち、ピン５３〜６０に、ポートＰ１−１の機能が割り当てられ、ピン３１〜３８に、ポートＰ１−２の機能が割り当てられており、ピン３８と５３との間に挟まれたピン３９〜５２に、ポートＰ５が割り当てられている。ここでも、ポートＰ１−１、Ｐ１−２のそれぞれは、８ビットの入力あるいは出力が行われるポートであるが、１回のアクセスにより、実質的に同時に動作し、１６ビットのポートとして機能する。

同様に、半導体装置１００の左辺において、ポートＰ３（第１ポート）は、２個のポートＰ３−１（第２ポート）、Ｐ３−２（第３ポート）により構成されており、ポートＰ３−１とポートＰ３−２との間に、ポートＰ７（第４ポート）が挟まれるように配置されている。すなわち、ピン１１３〜１２０に、ポートＰ３−１の機能が割り当てられ、ピン９１〜９８に、ポートＰ３−２の機能が割り当てられており、ピン９８と１１３との間に挟まれたピン９９〜１１２に、ポートＰ７が割り当てられている。ここでも、ポートＰ３−１、Ｐ３−２のそれぞれは、８ビットの入力あるいは出力が行われるポートであるが、１回のアクセスにより、実質的に同時に動作し、１６ビットのポートとして機能する。

また、半導体装置１００の下辺において、ポートＰ２（第１ポート）は、２個のポートＰ２−１（第２ポート）、Ｐ２−２（第３ポート）により構成されている。ポートＰ２−１とポートＰ２−２との間に、ポートＰ６（第４ポート）、リセット入力端子Ｃ１、クロック入力端子Ｃ２、接地電圧端子Ｃ３および電源電圧端子Ｃ４が挟まれるように配置されている。すなわち、ピン２３〜３０に、ポートＰ２−１の機能が割り当てられ、ピン１〜８に、ポートＰ２−２の機能が割り当てられており、ピン８と２３との間に挟まれたピン９〜２２に、ポートＰ６、リセット入力端子Ｃ１、クロック入力端子Ｃ２、接地電圧端子Ｃ３および電源電圧端子Ｃ４が割り当てられている。

ポートＰ６も、２個のポートＰ６−１、Ｐ６−２により構成されており、ポートＰ６−１は、ピン１８〜２２に割り当てられ、ポートＰ６−２は、ピン９〜１３に割り当てられている。リセット入力端子Ｃ１、クロック入力端子Ｃ２、接地電圧端子Ｃ３および電源電圧端子Ｃ４は、ポートＰ６−１とＰ６−２に挟まれるように、ピン１４〜１７に割り当てられている。ポートＰ６は、１回のアクセスにより時間的に並列に１０ビットの入力あるいは出力が行われる入出力ポートであり、ポートＰ６を構成するポートＰ６−１およびＰ６−２は、それぞれ５ビットの入出力ポートとなっている。

半導体装置１００のピン１〜１２０は、半導体チップＣＨＰの主面に配置された対応する電極パッドに接続される。品種展開の際には、半導体装置２００（３００）のピン１〜８０（１〜６４）が、半導体チップＣＨＰの主面に配置された対応する電極パッドに接続されることになる。

先ず、品種展開で、８０ピンの半導体装置２００を提供する場合を説明する。半導体装置１００のピンに接続されていた半導体チップＣＨＰの電極パッドは、図１において、矢印付きの１点鎖線２２０で示すように、半導体装置２００のピンへ接続されるように変更される。

すなわち、半導体装置１００のピン１〜８、１４〜１７および２３〜３０に接続されていた半導体チップＣＨＰの電極パッドは、半導体装置２００のピン１〜８、９〜１２および１３〜２０に接続され、半導体装置１００のピン３１〜３９、４５〜４６および５２〜６０に接続されていた半導体チップＣＨＰの電極パッドは、半導体装置２００のピン２１〜２９、３０〜３１および３２〜４０に接続される。同様に、半導体装置１００のピン６１〜６９、７５〜７６、８２〜９０に接続されていた半導体チップＣＨＰの電極パッドは、半導体装置２００のピン４１〜４９、５０〜５１および５２〜６０に接続され、半導体装置１００のピン９１〜９９、１０５〜１０６および１１２〜１２０に接続されていた半導体チップＣＨＰの電極パッドは、半導体装置２００のピン６１〜６９、７０〜７１および７２〜８０に接続される。

これにより、ポートＰ０−１は、半導体装置２００のピン５３〜６０に割り当てられ、ポートＰ０−２は、半導体装置２００のピン４１〜４８に割り当てられ、ポートＰ４は、半導体装置２００のピン４９〜５２に割り当てられる。同様に、ポートＰ１−１は、半導体装置２００のピン３３〜４０に割り当てられ、ポートＰ１−２は、半導体装置２００のピン２１〜２８に割り当てられ、ポートＰ５は、半導体装置２００のピン２９〜３２に割り当てられる。ポートＰ３−１は、半導体装置２００のピン７３〜８０に割り当てられ、ポートＰ３−２は、半導体装置２００のピン６１〜６８に割り当てられ、ポートＰ７は、半導体装置２００のピン６９〜７２に割り当てられる。

また、ポートＰ２−１は、半導体装置２００のピン１３〜２０に割り当てられ、ポートＰ２−２は、半導体装置２００のピン１〜８に割り当てられ、リセット入力端子Ｃ１、クロック入力端子Ｃ２、接地電圧端子Ｃ３および電源電圧端子Ｃ４は、半導体装置２００のピン１２〜９へ割り当てられる。８０ピンの半導体装置２００においては、ポートＰ６−１およびＰ６−２は、ピンへ割り当てられない。

次に、品種展開で、６４ピンの半導体装置３００を提供する場合を説明する。半導体装置２００のピンに接続されていた半導体チップＣＨＰの電極パッドを、図１において、矢印付きの破線３２０で示すように、半導体装置３００のピンへ接続するように変更する。すなわち、半導体装置２００のピン１〜６、９〜１２および１５〜２０に接続されていた半導体チップＣＨＰの電極パッドは、半導体装置３００のピン１〜６、７〜１０および１１〜１６に接続され、半導体装置２００のピン２１〜２７、３０〜３１および３４〜４０に接続されていた半導体チップＣＨＰの電極パッドは、半導体装置３００のピン１７〜２３、２４〜２５および２６〜３２に接続される。同様に、半導体装置２００のピン４１〜４７、５０〜５１、５４〜６０に接続されていた半導体チップＣＨＰの電極パッドは、半導体装置３００のピン３３〜３９、４０〜４１および４２〜４８に接続され、半導体装置２００のピン６１〜６７、７０〜７１および７４〜８０に接続されていた半導体チップＣＨＰの電極パッドは、半導体装置３００のピン４９〜５５、５６〜５７および５８〜６４に接続される。

これにより、ポートＰ０−１は、半導体装置３００のピン４２〜４８に割り当てられ、ポートＰ０−２は、半導体装置３００のピン３３〜３９に割り当てられ、ポートＰ４は、半導体装置３００のピン４０、４１に割り当てられる。同様に、ポートＰ１−１は、半導体装置３００のピン２６〜３２に割り当てられ、ポートＰ１−２は、半導体装置３００のピン１７〜２３に割り当てられ、ポートＰ５は、半導体装置３００のピン２４、２５に割り当てられる。ポートＰ３−１は、半導体装置３００のピン５８〜６４に割り当てられ、ポートＰ３−２は、半導体装置３００のピン４９〜５５に割り当てられ、ポートＰ７は、半導体装置３００のピン５６、５７に割り当てられる。

また、ポートＰ２−１は、半導体装置３００のピン１１〜１６に割り当てられ、ポートＰ２−２は、半導体装置３００のピン１〜６に割り当てられ、リセット入力端子Ｃ１、クロック入力端子Ｃ２、接地電圧端子Ｃ３および電源電圧端子Ｃ４は、半導体装置３００のピン７〜１０へ割り当てられる。６４ピンの半導体装置３００においても、ポートＰ６−１およびＰ６−２は、ピンへ割り当てられない。

このように、ピン数の少ない半導体装置２００、３００を提供する際には、２個のポート（第２ポートおよび第３ポート）により構成されたポート（第１ポート）のビット数を維持することを優先にし、２個のポート間に配置しているポート（第４ポート）のビット数を減らす。

上記したようにして、品種展開を図った場合のポートＰ０〜Ｐ７のビット数の変化が、図２に示されている。それぞれ２個のポート（第２ポートおよび第３ポート）により構成されたポートＰ０〜Ｐ３（第１ポート）は、品種展開の際に、それぞれのポート間に配置されているポート（第４ポート）を構成するピンを半導体チップの電極パッドに接続しないようにすることにより、ピン数の少ない半導体装置においても、ビット数が大幅に減ることを防ぐことが可能となっている。すなわち、ポートＰ０〜Ｐ３は、品種展開において、１２０ピンのパッケージから８０ピンのパッケージへ変更した場合でも、１回のアクセスで１６ビットの処理を継続し行うことが可能である。また、６４ピンのパッケージへ変更した場合でも、ポートＰ０、Ｐ１およびＰ３は、１回のアクセスで１４ビットの処理が可能であり、ポートＰ２においても、１２ビットの処理が可能となる。

これにより、同じ構成を有する半導体チップＣＨＰを用いて、ピン数が互いに異なる半導体装置１００、２００および３００を、品種展開において提供することが可能となる。また、少ないピン数の半導体装置２００あるいは３００を提供する場合、１個のポート（例えば、ポートＰ０）を構成する複数のポート（Ｐ０−１、Ｐ０−２）間に配置されているポート（ポートＰ４）を構成するピン（ピン６９〜８２）と半導体チップＣＨＰとの間の接続を行わないようにする。これにより、１回のアクセスにより時間的に並列に入出力されるポート（ポートＰ０）のビット数が大幅に減少するのを低減することが可能となり、使い勝手が悪くなるのを低減することが可能となる。

＜半導体チップの構成＞
図３は、半導体チップＣＨＰの要部の構成を示すブロック図である。この実施の形態における半導体チップＣＨＰは、特に制限されないが、マイクロコントローラ、メモリインタフェース回路、ポートＰ０〜Ｐ７のそれぞれを構成する複数の入出力回路部およびポートＰ０〜Ｐ７のそれぞれに対応した複数のレジスタを備えている。

同図において、ＣＰＵは、マイクロコントローラ（以下、マイコンとも称する）を示している。マイコンＣＰＵは、図示しないメモリに格納されたプログラムに従って動作する。マイコンＣＰＵは、プログラムに従って動作するとき、ポートＰ０〜Ｐ７を介して、半導体装置の外部との間でデータの送受信を行う。

ポートＰ０〜Ｐ７のそれぞれを構成する入出力回路部およびポートＰ０〜Ｐ７のそれぞれに対応した複数のレジスタは、特に制限されないが、ポートＰ０〜Ｐ７間において、互いに同じ構成を有している。そのため、図３には、ポートＰ０を構成する入出力回路部およびポートＰ０に対応した複数のレジスタが示されている。残りのポートＰ１〜Ｐ７についても、同様な構成の入出力回路部および複数のレジスタを備えている。ここでは、図３に示したポートＰ０を例にして説明し、残りのポートＰ１〜Ｐ７については説明を省略する。

ポートＰ０は、入出力回路部を介して、時間的に並列に１６ビット（Ｂ０）〜（Ｂ１５）の入力または出力を行う。そのため、ポートＰ０の入出力回路部は、１６個の単位入出力回路部４０３（Ｂ０）〜４０３（Ｂ１５）を有している。ここで、単位入出力回路部４０３（Ｂ０）〜４０３（Ｂ１５）は、ポートＰ０が時間的に並列に入力または出力する１６ビットのビット（Ｂ０）〜ビット（Ｂ１５）に１対１に対応している。単位入出力回路部の構成は、互いに同じであるため、図３には、単位入出力回路部４０３（Ｂ０）の構成のみが詳しく示されている。なお、単位入出力回路部は、本明細書においては、単に、入出力回路部と称する場合もある。

図３に示した単位入出力回路部４０３（Ｂ０）を用いて、単位入出力回路部４０３（Ｂ０）〜４０３（Ｂ１５）を説明する。単位入出力回路部４０３（Ｂ０）は、半導体チップＣＨＰの主面に配置された電極パッド４０４と、単位入出力回路４０３Ｃを備えている。単位入出力回路４０３Ｃは、出力バッファＯＢ、入力バッファＩＢおよびセレクタＳ１〜Ｓ３を有している。

出力バッファＯＢは、入力ノード、出力ノードおよび制御ノードを有している。出力バッファＯＢの制御ノードには、セレクタＳ１からの出力信号が制御信号として供給される。セレクタＳ１からの出力信号がロウレベルのとき、出力バッファＯＢは、出力ノードをハイインピーダンス状態にする。一方、セレクタＳ１からの出力信号がハイレベルのときに、出力バッファＯＢは、入力ノードに供給されている電圧に従った電圧を有する出力信号を、出力ノードから出力し、対応する電極パッド４０４に供給する。

入力バッファＩＢは、入力ノードと出力ノードとを備え、対応する電極パッド４０４に供給されている入力信号が、入力ノードに供給される。入力バッファＩＢは、入力ノードに供給された入力信号の電圧に従った電圧を有する出力信号を形成して、出力ノードからセレクタＳ３へ供給する。

セレクタＳ１〜Ｓ３のそれぞれは、選択ノードＳ、共通ノードＰ、端子０および１を有しており、選択ノードＳに供給される制御信号の電圧（論理値）に従って、共通ノードＰを端子０または端子１に接続する。この場合、選択ノードＳに供給されている制御信号の電圧（論理値）がロウレベル（論理値０）のとき、セレクタＳ１〜Ｓ３のそれぞれは、端子０を共通ノードＰへ接続する。これに対して、制御信号の電圧（論理値）がハイレベル（論理値１）のときには、共通ノードＰと端子１とを接続する。

ポートＰ０に対応するレジスタとしては、ポートＰ０のデータ方向を指定する方向レジスタＤＲ、入力レジスタＩＲおよび出力レジスタＯＲが、半導体チップＣＨＰに設けられている。ポートＰ０を介して、時間的に並列に１６ビットの入力または出力が行われるため、方向レジスタＤＲ、入力レジスタＩＲおよび出力レジスタＯＲのそれぞれは、１６ビットのレジスタである。

特に制限されないが、ポートＰ０は、入出力ポートとメモリインタフェース回路ＭＩＦのポートと兼用されている。ポートＰ０を、入出力ポートとして用いるか、メモリインタフェース回路ＭＩＦ用のポートとして用いるかは、機能レジスタＦＲによって定められる。機能レジスタＦＲは、複数のビットを有するレジスタである。ポートＰ１〜Ｐ７のそれぞれも、入出力ポートと他の機能用のポートとで兼用される。機能レジスタＦＲのそれぞれのビットにセットされた値によって、ポートＰ０〜Ｐ７を入出力ポートとして用いるのか他の機能用のポートとして用いるのかが定められる。すなわち、機能レジスタＦＲは、ポートＰ０〜Ｐ７に対して共通のレジスタとなっている。機能レジスタＦＲのビット（Ｂ）が、ポートＰ０を、入出力ポートとして用いるのか、メモリインタフェース回路ＭＩＦ用のポートとして用いるのかを定めるビットである。

方向レジスタＤＲ、入力レジスタＩＲ、出力レジスタＯＲおよび機能レジスタＦＲのそれぞれには、アドレスが割り当てられている。すなわち、マイコンＣＰＵが、それぞれのレジスタに割り当てられたアドレスを、アドレスバスＡＢに出力すると、選択回路ＳＥＬが、アドレスバスＡＢ上のアドレスを識別し、それぞれのレジスタに割り当てられたアドレスであるか否かを判定し、選択信号ＣＳＤ、ＣＳＩ、ＣＳＯ、ＣＳＦを発生する。例えば、マイコンＣＰＵが、機能レジスタＦＲに割り当てられたアドレスを、アドレスバスＡＢへ出力すると、選択回路ＳＥＬは、選択信号ＣＳＦをハイレベルにする。これにより、機能レジスタＦＲが選択され、マイコンＣＰＵからデータバスＤＢに出力されているデータが、機能レジスタＦＲに書き込まれる。

マイコンＣＰＵから、機能レジスタＦＲのビット（Ｂ）へ、論理値０を書き込むと、機能レジスタＦＲのビット（Ｂ）からは、ロウレベル（論理値０）の制御信号が、セレクタＳ１〜Ｓ３の選択ノードＳへ供給される。一方、機能レジスタＦＲのビット（Ｂ）へ、論理値１を書き込むと、機能レジスタＦＲのビット（Ｂ）からは、ハイレベル（論理値１）の制御信号が、セレクタＳ１〜Ｓ３の選択ノードＳへ供給される。

セレクタＳ１の端子１には、方向レジスタＤＲのビット（Ｂ０）が接続され、セレクタＳ２の端子１には、出力レジスタＯＲのビット（Ｂ０）が接続され、セレクタＳ３の端子１には、入力レジスタＩＲのビット（Ｂ０）が接続されている。また、セレクタＳ１〜Ｓ３の端子０には、メモリインタフェース回路ＭＩＦが接続されている。

入出力回路部４０３（Ｂ０）は、ポートＰ０を介して時間的に並列に入力または出力される１６ビットの内のビット（Ｂ０）に対応する。そのため、入出力回路部４０３（Ｂ０）に含まれているセレクタＳ１〜Ｓ３の端子１には、方向レジスタＤＲ、出力レジスタＯＲおよび入力レジスタＩＲのそれぞれのビット（Ｂ０）が接続されている。対応するビット（Ｂ０）〜（Ｂ１５）に従って、入出力回路部４０３（Ｂ０）〜４０３（Ｂ１５）内のセレクタＳ１〜Ｓ３の端子１に接続される方向レジスタＤＲ、出力レジスタＯＲおよび入力レジスタＩＲのそれぞれのビットが変わる。例えば、ビット（Ｂ１５）に対応する入出力回路部４０３（Ｂ１５）に含まれるセレクタＳ１〜Ｓ３のそれぞれの端子１には、方向レジスタＤＲ、出力レジスタＯＲおよび入力レジスタＩＲのそれぞれのビット（Ｂ１５）が接続される。

マイコンＣＰＵが、機能レジスタＦＲに割り当てられたアドレスをアドレスバスＡＢへ出力し、機能レジスタＦＲを選択し、機能レジスタＦＲのビット（Ｂ）に論理値０を書き込んだ場合、セレクタＳ１は、メモリインタフェース回路ＭＩＦからの信号を、制御信号として出力バッファＯＢの制御ノードに供給する。また、セレクタＳ２は、メモリインタフェース回路ＭＩＦからの信号を出力バッファＯＢの入力ノードに供給し、セレクタＳ３は、入力バッファＩＢの出力信号を、メモリインタフェース回路ＭＩＦへ供給する。メモリインタフェース回路ＭＩＦは、特に制限されないが、アドレスバスＡＢおよびデータバスＤＢに接続されており、メモリインタフェースに関する制御信号の送受信を行う。

例えば、セレクタＳ１を介してメモリインタフェース回路ＭＩＦから、出力バッファＯＢの制御ノードに、ハイレベルの制御信号が供給されると、メモリインタフェース回路ＭＩＦからの出力が、セレクタＳ２を介して、出力バッファＯＢの入力ノードに供給され、メモリインタフェース回路ＭＩＦからの出力が、電極パッド４０４に伝えられ、ポートＰ０から出力されることになる。これに対して、セレクタＳ１を介してメモリインタフェース回路ＭＩＦから、出力バッファＯＢの制御ノードに、ロウレベルの制御信号が供給されると、出力バッファＯＢの出力ノードは、ハイインピーダンス状態となる。このとき、電極パッド４０４に供給されている入力信号は、入力バッファＩＢおよびセレクタＳ３を介して、メモリインタフェース回路ＭＩＦへ供給されることになる。

次に、ポートＰ０を入出力ポートとして用いる場合を説明する。マイコンＣＰＵが、機能レジスタＦＲに割り当てられたアドレスをアドレスバスＡＢへ出力する。これにより、機能レジスタＦＲが選択され、マイコンＣＰＵから、データバスＤＢを介して、機能レジスタＦＲのビット（Ｂ）へ論理値１が書き込まれ、機能レジスタＦＲのビット（Ｂ）からは、論理値１が、セレクタＳ１〜Ｓ３の選択ノードＳへ供給される。これにより、セレクタＳ１〜Ｓ３のそれぞれは、端子１と共通ノードＰとを接続する。

セレクタＳ１は、端子１に供給されている方向レジスタＤＲのビット（Ｂ０）のレベルを、出力バッファＯＢの制御ノードへ制御信号として供給する。マイコンＣＰＵは、予め、ポートＰ０のビット（Ｂ０）を入力ポートとして用いるか、出力ポートとして用いるかを定めておく。すなわち、方向レジスタＤＲに割り当てられたアドレスを、マイコンＣＰＵは、アドレスバスＡＢへ出力する。選択回路ＳＥＬは、アドレスバスＡＢにおけるアドレスが、方向レジスタＤＲに割り当てられたアドレスであると判定すると、選択信号ＣＳＤをハイレベルにする。選択信号ＣＳＤがハイレベルとなることにより、方向レジスタＤＲが選択され、選択された方向レジスタＤＲの各ビット（Ｂ０）〜（Ｂ１５）には、マイコンＣＰＵからデータバスＤＢに供給されたデータが、方向を示すデータとして書き込まれる。

例えば、方向レジスタＤＲのビット（Ｂ０）〜（Ｂ１５）に論理値１が書き込まれると、論理値１に対応したハイレベルが、制御信号として、入出力回路部４０３（Ｂ０）〜４０３（Ｂ１５）内の出力バッファＯＢの制御ノードに供給される。これにより、入出力回路部４０３（Ｂ０）〜４０３（Ｂ１５）内の出力バッファＯＢは、入力ノードに供給される出力レジスタＯＲの各ビットにおける論理値に従った電圧に対応した電圧を有する出力信号を形成して、対応する電極パッド４０４へ供給することが可能となる。

マイコンＣＰＵは、出力レジスタＯＲに割り当てたアドレスをアドレスバスＡＢへ出力する。このとき、マイコンＣＰＵは、出力すべきデータをデータバスＤＢへ出力する。選択回路ＳＥＬは、アドレスバスＡＢにおけるアドレスが、出力レジスタＯＲに割り当てられたアドレスであると判定すると、選択信号ＣＳＯをハイレベルにする。これにより、出力レジスタＯＲが選択され、出力レジスタＯＲは、データバスＤＢにおけるデータを、各ビット（Ｂ０）〜（Ｂ１５）へ書き込む。出力レジスタＯＲに書き込まれたデータは、入出力回路部４０３（Ｂ０）〜４０３（Ｂ１５）内のセレクタＳ２を介して、出力バッファＯＢに供給され、出力バッファＯＢは、出力レジスタＯＲに書き込まれたデータに応じた出力信号を形成して、対応する電極パッド４０４へ供給する。すなわち、出力レジスタＯＲのそれぞれのビットが、対応する電極パッド４０４に結合されることになる。

これにより、出力レジスタＯＲへの１回のアクセスにより、１６ビットのデータが、時間的に並列にポートＰ０に対応する電極パッド４０４へ供給されることになる。

また、方向レジスタＤＲを選択したとき、方向レジスタＤＲのそれぞれのビット（Ｂ０）〜（Ｂ１５）に、論理値０を書き込むと、入出力回路部４０３（Ｂ０）〜４０３（Ｂ１５）内の出力バッファＯＢの制御ノードには、ロウレベルの制御信号が供給されることになる。この場合には、それぞれの出力バッファＯＢの出力ノードはハイインピーダンス状態となる。このとき、電極パッド４０４における信号は、入力バッファＩＢおよびセレクタＳ３を介して、入力レジスタＩＲ内の対応するビットに供給され、格納される。すなわち、入力レジスタＩＲの各ビットが、対応する電極パッド４０４に結合されることになる。

マイコンＣＰＵは、入力レジスタＩＲに割り当てたアドレスをアドレスバスＡＢへ出力することにより、入力レジスタＩＲが選択され、入力レジスタＩＲは、データバスＤＢへ、格納しているデータを供給する。このとき、マイコンＣＰＵは、データバスＤＢにおけるデータを読み取る。これにより、マイコンＣＰＵは、入力レジスタＩＲへの１回のアクセスにより、ポートＰ０を構成する電極パッド４０４に供給されている１６ビットのデータを、時間的に並列に読み取ることが可能となる。

方向レジスタＤＲのそれぞれのビット（Ｂ０）〜（Ｂ１５）に対して、論理値１または論理値０を書き込む例を説明したが、論理値１と論理値０とを混在して、方向レジスタＤＲに書き込むようにしてもよいことは言うまでもない。このようにすることにより、ポートＰ０のビット毎に、入力と出力とを設定することが可能である。

＜半導体チップの構造＞
図４は、実施の形態１に係わる半導体チップＣＨＰの構造を模式的に示す平面図である。模式的にではあるが、図４の配置は、実際の配置に合わせて描かれている。

半導体チップＣＨＰは、平面視において、４個の辺Ｅ１〜Ｅ４と、辺Ｅ１〜Ｅ４によって囲まれた主面を有している。ここで、辺Ｅ３は、辺Ｅ１に対向し、辺Ｅ２は、辺Ｅ４に対向し、辺Ｅ２およびＥ４のそれぞれは、辺Ｅ１および辺Ｅ３と交差している。同図において、４００は、内部回路を示している。内部回路４００としては、例えば、図３を用いて説明したマイコンＣＰＵ、レジスタＦＲ、ＯＲ、ＤＲ、ＩＲ、選択回路ＳＥＬ、メモリインタフェース回路ＭＩＦ、アドレスバスＡＢおよびデータバスＤＢ等が含まれている。また、同図において、４０１は、電源電圧を供給する電源配線を示し、４０２は、接地電圧を供給する電源配線を示している。電源配線４０１および４０２は、辺Ｅ１〜Ｅ４に沿って、半導体チップＣＨＰの周縁部に配置されている。図４において、複数の４０３は、図３で説明した入出力回路部を示している。入出力回路部４０３は、半導体チップＣＨＰの周縁部に、辺Ｅ１〜Ｅ４に沿って配置されている。入出力回路部４０３のそれぞれは、図３で説明したように入出力回路４０３Ｃと、電極パッド４０４とを有している。入出力回路部４０３が、半導体チップＣＨＰの周縁部に、辺Ｅ１〜Ｅ４に沿って配置されているため、電極パッド４０４も、半導体チップＣＨＰの周縁部に、辺Ｅ１〜Ｅ４に沿って配置されている。

この実施の形態１においては、ポートＰ０およびＰ４を構成する入出力回路部４０３は、半導体チップＣＨＰの辺Ｅ１に沿って配置されている。また、ポートＰ１およびＰ５を構成する入出力回路部４０３は、半導体チップＣＨＰの辺Ｅ２に沿って配置され、ポートＰ２およびＰ６を構成する入出力回路部４０３は、半導体チップＣＨＰの辺Ｅ３に沿って配置され、ポートＰ３およびＰ７を構成する入出力回路部４０３は、半導体チップＣＨＰの辺Ｅ４に沿って配置されている。

ポートＰ０〜Ｐ３およびＰ６のそれぞれは、図１に示したように、２個のポートにより構成されている。これに合わせて、ポートＰ０〜Ｐ３およびＰ６のそれぞれを構成する入出力回路部４０３も、２組のグループにより構成されている。ポートＰ０（第１ポート）を例にして説明すると、ポートＰ０（第１ポート）を構成する第１グループの入出力回路部は、ポートＰ０−１（第２ポート）に対応する第２グループの入出力回路部とポートＰ０−２（第３ポート）に対応する第３グループの入出力回路部とにより構成されている。ポートＰ０−１およびＰ０−２のそれぞれは、８ビットであるため、これに合わせて、第２グループの入出力回路部および第３グループの入出回路部は、それぞれ８個の入出力回路部により構成されている。

図４においては、第２グループの入出力回路部を構成する８個の入出力回路部が、入出力回路部４０３（Ｂ０）〜４０３（Ｂ７）として描かれ、第３グループの入出力回路部を構成する８個の入出力回路部が、入出力回路部４０３（Ｂ８）〜４０３（Ｂ１５）として描かれている。第２グループの入出力回路部４０３（Ｂ０）〜４０３（Ｂ７）および第３グループの入出力回路部４０３（Ｂ８）〜４０３（Ｂ１５）のそれぞれは、半導体チップＣＨＰの辺Ｅ１に沿って、この入出力回路部４０３（Ｂ０）〜４０３（Ｂ７）と入出力回路部４０３（Ｂ８）〜４０３（Ｂ１５）の行が辺Ｅ１と平行するように配置されている。また、第２グループの入出力回路部４０３（Ｂ０）〜４０３（Ｂ７）は、辺Ｅ１の一方の端側に配置され、第３グループの入出力回路部４０３（Ｂ８）〜４０３（Ｂ１５）は、辺Ｅ１の他方の端側に配置されている。ポートＰ４（第４ポート）を構成する第４グループの入出力回路部４０３（Ｂ０）〜４０３（Ｂ１３）のそれぞれも、半導体チップＣＨＰの辺Ｅ１に沿って、この第４グループの入出力回路部４０３（Ｂ０）〜４０３（Ｂ１３）の行が、辺Ｅ１と平行するように配置されている。この実施の形態１においては、第２グループの入出力回路部４０３（Ｂ０）〜４０３（Ｂ７）と第３グループの入出力回路部４０３（Ｂ８）〜４０３（Ｂ１５）との間に、ポートＰ４（第４ポート）を構成する第４グループの入出力回路部４０３（Ｂ０）〜４０３（Ｂ１３）が挟まれるように、配置されている。すなわち、第４グループの入出力回路部４０３（Ｂ０）〜４０３（Ｂ１３）は、辺Ｅ１の中央近辺に配置されている。

ポートＰ０およびＰ４を構成する入出力回路部４０３は、図３で説明したように、電極パッド４０４を有している。ポートＰ０（第１ポート）を構成する入出力回路部４０３（Ｂ０）〜４０３（Ｂ１５）のそれぞれの電極パッド４０４も、半導体チップＣＨＰの辺Ｅ１に沿って、これらの電極パッド４０４の行が辺Ｅ１と平行するように配置されている。また、ポートＰ４（第４ポート）を構成する入出力回路部４０３（Ｂ０）〜４０３（Ｂ１３）の電極パッド４０４も、半導体チップＣＨＰの辺Ｅ１に沿って、これらの電極パッド４０４の行が辺Ｅ１と平行するように配置されている。この実施の形態１においては、ポートＰ４（第４ポート）を構成する入出力回路部４０３（Ｂ０）〜４０３（Ｂ１３）が、ポートＰ０−１に対応する第２グループの入出力回路部４０３（Ｂ０）〜４０３（Ｂ７）とポートＰ０−２を構成する第３グループの入出力回路部４０３（Ｂ８）〜４０３（Ｂ１５）との間に配置されている。そのため、ポートＰ４（第４ポート）を構成する第４グループの入出力回路部４０３（Ｂ０）〜４０３（Ｂ１３）における電極パッド４０４も、第２グループの入出力回路部４０３（Ｂ０）〜４０３（Ｂ７）の電極パッド４０４とポートＰ０−２を構成する第３グループの入出力回路部４０３（Ｂ８）〜４０３（Ｂ１５）の電極パッド４０４との間に配置されている。

ポートＰ０（第１ポート）を構成する第１グループの入出力回路部４０３（Ｂ０）〜４０３（Ｂ１５）の電極パッド４０４を第１電極パッドと、ポートＰ０−１（第２ポート）を構成する第２グループの入出力回路部４０３（Ｂ０）〜４０３（Ｂ７）の電極パッド４０４を第２電極パッドと、ポートＰ０−２（第３ポート）を構成する第３グループの入出力回路部４０３（Ｂ８）〜４０３（Ｂ１５）の電極パッド４０４を第３電極パッドと見なすことができる。この場合、ポートＰ４（第４ポート）を構成する第４グループの入出力回路部４０３（Ｂ０）〜４０３（Ｂ１３）の電極パッド４０４は第４電極パッドと見なすことができる。このように見なした場合、第１電極パッドは、複数であり、半導体チップＣＨＰの辺Ｅ１に沿って配置された第２電極パッドと第３電極パッドを備えており、辺Ｅ１に沿って配置された第４電極パッドは、第２電極パッドと第３電極パッドとの間に配置されていることになる。

半導体チップＣＨＰの辺Ｅ１に沿って配置されたポートＰ０、Ｐ４を構成する入出力回路部４０３について説明したが、他の辺Ｅ２〜Ｅ４に沿って配置されたポートＰ１〜Ｐ３およびＰ５〜Ｐ７についても、同様である。

すなわち、半導体チップＣＨＰの辺Ｅ２に沿って、ポートＰ１−１、Ｐ１−２を構成する第２グループ、第３グループの入出力回路部４０３と、ポートＰ５を構成する第４グループの入出力回路部４０３が配置されている。ポートＰ５を構成する第４グループの入出力回路部４０３は、ポートＰ１−１を構成する第２グループの入出力回路部４０３とポートＰ１−２を構成する第３グループの入出力回路部４０３との間に配置されている。これに合わせて、ポートＰ４の入出力回路部４０３内の電極パッド４０４は、ポートＰ１−１の入出力回路部４０３内の電極パッド４０４とポートＰ１−２の入出力回路部４０３内の電極パッド４０４との間に配置されている。勿論、これらの電極パッド４０４は、半導体チップＣＨＰの辺Ｅ２に沿って配置されている。

また、半導体チップＣＨＰの辺Ｅ４に沿って、ポートＰ３−１、Ｐ３−２を構成する第２グループ、第３グループの入出力回路部４０３とポートＰ７を構成する第４グループの入出力回路部４０３が配置されている。ポートＰ７を構成する第４グループの入出力回路部４０３は、ポートＰ３−１を構成する第２グループの入出力回路部４０３とポートＰ３−２を構成する第３グループの入出力回路部４０３との間に配置されている。これに合わせて、ポートＰ７の入出力回路部４０３内の電極パッド４０４は、ポートＰ３−１の入出力回路部４０３内の電極パッド４０４とポートＰ３−２の入出力回路部４０３内の電極パッド４０４との間に配置されている。勿論、これらの電極パッド４０４は、半導体チップＣＨＰの辺Ｅ４に沿って配置されている。

半導体チップＣＨＰの辺Ｅ３には、この辺Ｅ３に沿って、ポートＰ２−１、Ｐ２−２、Ｐ６−１およびＰ６−２を構成する入出力回路部４０３が配置されている。また、辺Ｅ３には、この辺Ｅ３に沿って電極パッドＣ１ａ、Ｃ２ａ、Ｃ３ａおよびＣ４ａが配置されている。電極パッドＣ１ａ、Ｃ２ａ、Ｃ３ａおよびＣ４ａは、ポートＰ６−１を構成する入出力回路部４０３と、ポートＰ６−２を構成する入出力回路部４０３との間に配置されている。また、電極パッドＣ１ａ、Ｃ２ａ、Ｃ３ａおよびＣ４ａと、ポートＰ６−１を構成する入出力回路部４０３と、ポートＰ６−２を構成する入出力回路部４０３は、ポートＰ２−１を構成する第２グループの入出力回路部４０３と、ポートＰ２−２を構成する第３グループの入出力回路部４０３との間に配置されている。

ポートＰ２−１、Ｐ２−２、Ｐ６−１およびＰ６−２のそれぞれを構成する入出力回路部４０３内の電極パッド４０４と電極パッドＣ１ａ、Ｃ２ａ、Ｃ３ａおよびＣ４ａとを見た場合、これらの入出力回路部４０３内の電極パッド４０４と電極パッドＣ１ａ、Ｃ２ａ、Ｃ３ａおよびＣ４ａも、半導体チップＣＨＰの辺Ｅ３に沿って配置されている。また、電極パッドＣ１ａ、Ｃ２ａ、Ｃ３ａおよびＣ４ａは、ポートＰ６−１の入出力回路部４０３内の電極パッド４０４とポートＰ６−２の入出力回路部４０３内の電極パッド４０４との間に配置されている。さらに、電極パッドＣ１ａ、Ｃ２ａ、Ｃ３ａおよびＣ４ａと、ポートＰ６−１およびＰ６−２の入出力回路部４０３内の電極パッド４０４は、ポートＰ２−１の入出力回路部４０３内の電極パッド４０４とポートＰ２−２の入出力回路部４０３内の電極パッド４０４との間に配置されている。

辺Ｅ３に沿って配置された電極パッドＣ１ａは、パッケージに封止されたとき、リセット入力端子Ｃ１に接続され、電極パッドＣ２ａは、クロック入力端子Ｃ２に接続され、電極パッドＣ３ａは、接地電圧端子Ｃ３に接続され、電極パッドＣ４ａは、電源電圧端子Ｃ４に接続される。電極パッドＣ３ａは、電源配線４０２に接続され、電極パッドＣ４ａは、電源配線４０１に接続されている。また、電極パッドＣ３ａおよびＣ４ａは、内部回路４００にも接続されており、接地電圧端子Ｃ３に接地電圧が供給され、電源電圧端子Ｃ４に電源電圧が供給されることにより、内部回路４００および電源配線４０１、４０２へ動作用の電源電圧が供給される。

辺Ｅ３に沿って配置された電極パッドＣ１ａは、パッケージに封止したとき、リセット入力端子Ｃ１に接続され、電極パッドＣ２ａは、クロック入力端子Ｃ２に接続される。電極パッドＣ１ａおよびＣ２ａは、内部回路４００に接続されている。特に制限されないが、電極パッドＣ１ａおよびＣ２ａは、図３に示したマイコンＣＰＵに接続される。これにより、クロック入力端子Ｃ２に供給されるクロック信号に従って、マイコンＣＰＵは動作する。また、リセット入力端子Ｃ１に供給されるリセット信号によって、マイコンＣＰＵをリセットすることが可能となっている。

これらの電極パッドＣ１ａ、Ｃ２ａ、Ｃ３ａおよびＣ４ａは、ポートＰ２−１およびＰ６−１の入出力回路部４０３内の電極パッド４０４と、ポートＰ２−２およびＰ６−２の入出力回路部４０３内の電極パッド４０４との間に配置されている。そのため、これらの電極パッドＣ１ａ、Ｃ２ａ、Ｃ３ａおよびＣ４ａは、半導体チップＣＨＰの辺Ｅ３のほぼ中央に配置されることになる。また、ポートＰ６−１、Ｐ６−２を構成する入出力回路部４０３は、ピン数の少ない半導体装置を提供するとき、それぞれ内の電極パッド４０４は、半導体装置のピンに接続されない。そのため、ポートＰ６−１、Ｐ６−２は、第４ポートと見なし、ポートＰ６−１、Ｐ６−２を構成する入出力回路部４０３は、第４グループの入出力回路部と見なすことができる。

なお、電極パッド４０４およびＣ１ａ、Ｃ２ａ、Ｃ３ａおよびＣ４ａは、半導体装置のピンと電気的に接続できるように、半導体チップＣＨＰの主面に形成されている。

入出力回路部４０３は、図３において説明したので、図４においては簡略化して描かれている。また、図４が複雑になるのを避けるために、辺Ｅ１に沿って配置された入出力回路部４０３についてのみ、ポートＰ０−１、Ｐ０−２およびＰ４との関係が示されている。辺Ｅ２に沿って配置された入出力回路部については、ポートＰ１−１を構成する入出力回路部４０３（Ｂ０）と、ポートＰ１−２を構成する入出力回路部４０３（Ｂ１５）のみを示し、他の入出力回路部は省略されている。同様に、辺Ｅ３に沿って配置された入出力回路部については、ポートＰ２−１を構成する入出力回路部４０３（Ｂ０）と、ポートＰ２−２を構成する入出力回路部４０３（Ｂ１５）のみを示し、他の入出力回路部は省略されている。また、辺Ｅ４に沿って配置された入出力回路部についても、ポートＰ３−１を構成する入出力回路部４０３（Ｂ０）と、ポートＰ３−２を構成する入出力回路部４０３（Ｂ１５）のみを示し、他の入出力回路部は省略されている。

入出力回路部４０３を構成する入出力回路４０３Ｃについても、図４においては、図面の複雑化を避けるために、出力バッファＯＢ（図３）の一部の構成のみが示されており、入力バッファＩＢおよびセレクタＳ１〜Ｓ３は省略されている。この実施の形態において、出力バッファＯＢは、電極パッド４０４と電源配線４０１との間に接続されたＰチャンネル型電界効果トランジスタ４０５と、電極パッド４０４と電源配線４０２との間に接続されたＮチャンネル型電界効果トランジスタ４０６とを備えている。トランジスタ４０５と４０６は、セレクタＳ１からの制御信号がロウレベルのとき、ともにオフ状態となり、電極パッド４０４をハイインピーダンス状態にする。一方、セレクタＳ１からの制御信号がハイレベルのときには、セレクタＳ２からの信号に従って、トランジスタ４０５または４０６がオン状態となり、電極パッド４０４へセレクタＳ２からの信号に従った電圧を供給する。

＜半導体装置の構造＞
半導体チップＣＨＰの主面に配置された電極パッド４０４およびＣ１ａ、Ｃ２ａ、Ｃ３ａおよびＣ４ａは、半導体装置のピンと電気的に接続される。

＜＜１２０ピン半導体装置＞＞
先ず、１２０ピンの半導体装置１００を提供する場合、半導体チップＣＨＰの主面に配置された、ポートＰ０−１、Ｐ０−２、Ｐ１−１、Ｐ１−２、Ｐ２−１、Ｐ２−２、Ｐ３−１、Ｐ３−２、Ｐ４、Ｐ５、Ｐ６−１、Ｐ６−２およびＰ７を構成する入出力回路部４０３のそれぞれの電極パッド４０４の全てと、ピン１４〜１７を除く半導体装置１００の全てのピンとが電気的に接続される。また、半導体チップＣＨＰの主面に配置された電極パッドＣ４ａ、Ｃ３ａ、Ｃ２ａおよびＣ１ａは、半導体装置１００のピン１４〜１７に電気的に接続される。このとき、入出力回路部４０３の電極パッド４０４は、対応するピンに接続する。

すなわち、ポートＰ０−１を構成する入出力回路部４０３内のパッド４０４は、ポートＰ０−１が割り当てられた半導体装置１００のピンに接続され、ポートＰ０−２を構成する入出力回路部４０３内のパッド４０４は、ポートＰ０−２が割り当てられた半導体装置１００のピンに接続され、ポートＰ４を構成する入出力回路部４０３内のパッド４０４は、ポートＰ４が割り当てられた半導体装置１００のピンに接続される。同様にして、ポートＰ１−１を構成する入出力回路部４０３内のパッド４０４は、ポートＰ１−１が割り当てられた半導体装置１００のピンに接続され、ポートＰ１−２を構成する入出力回路部４０３内のパッド４０４は、ポートＰ１−２が割り当てられた半導体装置１００のピンに接続され、ポートＰ５を構成する入出力回路部４０３内のパッド４０４は、ポートＰ５が割り当てられた半導体装置１００のピンに接続される。

また、ポートＰ２−１を構成する入出力回路部４０３内のパッド４０４は、ポートＰ２−１が割り当てられた半導体装置１００のピンに接続され、ポートＰ２−２を構成する入出力回路部４０３内のパッド４０４は、ポートＰ２−２が割り当てられた半導体装置１００のピンに接続され、ポートＰ６−１を構成する入出力回路部４０３内のパッド４０４は、ポートＰ６−１が割り当てられた半導体装置１００のピンに接続され、ポートＰ６−２を構成する入出力回路部４０３内のパッド４０４は、ポートＰ６−２が割り当てられた半導体装置１００のピンに接続される。

同様に、ポートＰ３−１を構成する入出力回路部４０３内のパッド４０４は、ポートＰ３−１が割り当てられた半導体装置１００のピンに接続され、ポートＰ３−２を構成する入出力回路部４０３内のパッド４０４は、ポートＰ３−２が割り当てられた半導体装置１００のピンに接続され、ポートＰ７を構成する入出力回路部４０３内のパッド４０４は、ポートＰ７が割り当てられた半導体装置１００のピンに接続される。

図１に示すように、半導体チップＣＨＰの辺Ｅ１に対向する半導体装置１００の辺においては、ポートＰ０−１が、辺の一方の端部側に設けられたピンに割り当てられ、ポートＰ０−２が、辺の他方の端部側に設けられたピンに割り当てられている。また、ポートＰ４は、辺Ｅ１に対向する半導体装置１００の辺の中央部分に配置されたピンに割り当てられている。そのため、ポートＰ０−１、Ｐ０−２およびＰ４のそれぞれにおいて、半導体チップＣＨＰに配置された電極パッド４０４と、半導体装置１００のピンとが対向するようになり、ワイヤにより、容易に電極パッド４０４と半導体装置１００のピントを接続することが可能となる。

ポートＰ０−１、Ｐ０−２およびＰ４を例にして述べたが、その他のポートおよび端子Ｃ１、Ｃ２、Ｃ３およびＣ４についても同様である。すなわち、辺Ｅ２においては、ポートＰ１−１、Ｐ１−２およびＰ５のそれぞれにおいて、半導体チップＣＨＰに配置された電極パッド４０４と、半導体装置１００のピンとが対向するようになる。また、辺Ｅ４においては、ポートＰ３−１、Ｐ３−２およびＰ７のそれぞれにおいて、半導体チップＣＨＰに配置された電極パッド４０４と、半導体装置１００のピンとが対向するようになる。さらに、辺Ｅ３においては、ポートＰ２−１、Ｐ２−２、Ｐ６−１、Ｐ６−２および端子Ｃ１、Ｃ２、Ｃ３、Ｃ４のそれぞれにおいて、半導体チップＣＨＰに配置された電極パッド４０４および電極パッドＣ１ａ、Ｃ２ａ、Ｃ３ａおよびＣ４ａと、半導体装置１００のピンとが対向するようになる。

＜＜８０ピン半導体装置＞＞
８０ピンの半導体装置２００を提供する場合、半導体チップＣＨＰの主面に配置された、ポートＰ０−１、Ｐ０−２、Ｐ１−１、Ｐ１−２、Ｐ２−１、Ｐ２−２、Ｐ３−１およびＰ３−２を構成する入出力回路部４０３のそれぞれの電極パッド４０４は、半導体装置２００のピンと電気的に接続される。一方、半導体チップＣＨＰの主面に配置された、ポートＰ４、Ｐ５、Ｐ７については、これらを構成する入出力回路部４０３のうち、一部の入出力回路部４０３内の電極パッド４０４が、半導体装置２００のピンと電気的に接続され、残りの入出力回路部４０３内の電極パッド４０４は、半導体装置２００のピンに接続されない。また、ポートＰ６−１、Ｐ６−２を構成する入出力回路部４０３のそれぞれの電極パッド４０４は、半導体装置２００のピンと電気的に接続されない。

すなわち、ポートＰ０−１を構成する入出力回路部４０３内の電極パッド４０４は、半導体装置２００のピン５３〜６０に接続され、ポートＰ０−２を構成する入出力回路部４０３内の電極パッド４０４は、半導体装置２００のピン４１〜４８に接続される。また、ポートＰ１−１を構成する入出力回路部４０３内の電極パッド４０４は、半導体装置２００のピン３３〜４０に接続され、ポートＰ１−２を構成する入出力回路部４０３内の電極パッド４０４は、半導体装置２００のピン２１〜２８に接続される。

さらに、ポートＰ２−１を構成する入出力回路部４０３内の電極パッド４０４は、半導体装置２００のピン１３〜２０に接続され、ポートＰ２−２を構成する入出力回路部４０３内の電極パッド４０４は、半導体装置２００のピン１〜８に接続される。また、ポートＰ３−１を構成する入出力回路部４０３内の電極パッド４０４は、半導体装置２００のピン７３〜８０に接続され、ポートＰ３−２を構成する入出力回路部４０３内の電極パッド４０４は、半導体装置２００のピン６１〜６８に接続される。

一方、ポートＰ４については、ポートＰ４を構成する入出力回路部４０３のうち、４個の入出力回路部４０３の電極パッド４０４が、半導体装置２００のピンに接続され、残りの１０個の入出力回路部４０３の電極パッド４０４は、半導体装置２００のピンに接続されない。ポートＰ４は、１４ビット（Ｂ０）〜（Ｂ１３）であるが、この１４ビットのうち、ビット（Ｂ０）、（Ｂ６）、（Ｂ７）および（Ｂ１３）に相当する４個の入出力回路部４０３（Ｂ０）、４０３（Ｂ６）、４０３（Ｂ７）、４０３（Ｂ１３）の電極パッド４０４が、半導体装置２００のピン４９〜５２に接続される。残りの１０ビット（Ｂ１）〜（Ｂ５）、（Ｂ８）〜（Ｂ１２）に相当する１０個の入出力回路部４０３（Ｂ１）〜４０３（Ｂ５）、４０３（Ｂ８）〜４０３（Ｂ１２）の電極パッド４０４は、半導体装置２００のピンに接続されない。

同様に、１４ビットのポートＰ５についても、１４ビットのうちの４ビットであるビット（Ｂ０）、（Ｂ６）、（Ｂ７）および（Ｂ１３）に相当する４個の入出力回路部４０３（Ｂ０）、４０３（Ｂ６）、４０３（Ｂ７）、４０３（Ｂ１３）の電極パッド４０４が、半導体装置２００のピン２９〜３２に接続される。残りの１０ビット（Ｂ１）〜（Ｂ５）、（Ｂ８）〜（Ｂ１２）に相当する１０個の入出力回路部４０３（Ｂ１）〜４０３（Ｂ５）、４０３（Ｂ８）〜４０３（Ｂ１２）の電極パッド４０４は、半導体装置２００のピンに接続されない。また、１４ビットのポートＰ７についても、１４ビットのうちの４ビットであるビット（Ｂ０）、（Ｂ６）、（Ｂ７）および（Ｂ１３）に相当する４個の入出力回路部４０３（Ｂ０）、４０４（Ｂ６）、４０３（Ｂ７）、４０３（Ｂ１３）の電極パッド４０４が、半導体装置２００のピン６９〜７２に接続される。残りの１０ビット（Ｂ１）〜（Ｂ５）、（Ｂ８）〜（Ｂ１２）に相当する１０個の入出力回路部４０３（Ｂ１）〜４０３（Ｂ５）、４０３（Ｂ８）〜４０３（Ｂ１２）の電極パッド４０４は、半導体装置２００のピンに接続されない。

８０ピンの半導体装置２００においても、図１に示すように、半導体チップＣＨＰの辺Ｅ１に対向する半導体装置１００の辺においては、ポートＰ０−１が、辺の一方の端部側に設けられたピンに割り当てられ、ポートＰ０−２が、辺の他方の端部側に設けられたピンに割り当てられている。また、ポートＰ４は、辺Ｅ１に対向する半導体装置１００の辺の中央部分に配置されたピンに割り当てられている。そのため、ポートＰ０−１、Ｐ０−２およびＰ４のそれぞれにおいて、半導体チップＣＨＰに配置された電極パッド４０４と、半導体装置２００のピンとが対向するようになり、ワイヤにより、容易に電極パッド４０４と半導体装置１００のピンとを接続することが可能となる。

ポートＰ０−１、Ｐ０−２およびＰ４を例にして述べたが、その他のポートおよび端子Ｃ１、Ｃ２、Ｃ３およびＣ４についても同様である。

＜＜６４ピン半導体装置＞＞
６４ピンの半導体装置３００を提供する場合、半導体チップＣＨＰの主面に配置された、ポートＰ０−１、Ｐ０−２、Ｐ１−１、Ｐ１−２、Ｐ２−１、Ｐ２−２、Ｐ３−１、Ｐ３−２、Ｐ４、Ｐ５およびＰ７を構成する入出力回路部４０３のうち、一部の入出力回路部４０３内の電極パッド４０４が、半導体装置３００のピンと電気的に接続され、残りの入出力回路部４０３内の電極パッド４０４は、半導体装置３００のピンに接続されない。また、ポートＰ６−１、Ｐ６−２を構成する入出力回路部４０３のそれぞれの電極パッド４０４は、半導体装置３００のピンと電気的に接続されない。

すなわち、８ビットのポートＰ０−１を構成する８個の入出力回路部のうちの７個の入出力回路部４０３（Ｂ０）〜４０３（Ｂ６）内の電極パッド４０４が、半導体装置３００のピン４２〜４８に接続される。また、８ビットのポートＰ０−２を構成する８個の入出力回路部のうちの７個の入出力回路部４０３（Ｂ９）〜４０３（Ｂ１５）内の電極パッド４０４が、半導体装置３００のピン３３〜３９に接続される。さらに、８ビットのポートＰ１−１を構成する８個の入出力回路部のうちの７個の入出力回路部４０３（Ｂ０）〜４０３（Ｂ６）内の電極パッド４０４が、半導体装置３００のピン２６〜３２に接続される。また、８ビットのポートＰ１−２を構成する８個の入出力回路部のうちの７個の入出力回路部４０３（Ｂ９）〜４０３（Ｂ１５）内の電極パッド４０４が、半導体装置３００のピン１７〜２３に接続される。

さらに、８ビットのポートＰ２−１を構成する８個の入出力回路部のうちの６個の入出力回路部４０３（Ｂ０）〜４０３（Ｂ５）内の電極パッド４０４が、半導体装置３００のピン１１〜１６に接続され、８ビットのポートＰ２−２を構成する８個の入出力回路部のうちの６個の入出力回路部４０３（Ｂ１０）〜４０３（Ｂ１５）内の電極パッド４０４が、半導体装置３００のピン１〜６に接続される。また、８ビットのポートＰ３−１を構成する８個の入出力回路部のうちの７個の入出力回路部４０３（Ｂ０）〜４０４（Ｂ６）内の電極パッド４０４が、半導体装置３００のピン５８〜６４に接続され、８ビットのポートＰ３−２を構成する８個の入出力回路部のうちの７個の入出力回路部４０３（Ｂ９）〜４０３（Ｂ１５）内の電極パッド４０４が、半導体装置３００のピン４９〜５５に接続される。

一方、ポートＰ４については、１４ビットのポートＰ４を構成する１４個の入出力回路部４０３のうち、２個の入出力回路部４０３（Ｂ６）、４０３（Ｂ７）内の電極パッド４０４が、半導体装置２００のピン４０、４１に接続され、残りの１２個の入出力回路部４０３の電極パッド４０４は、半導体装置２００のピンに接続されない。

同様に、１４ビットのポートＰ５についても、１４ビットのうちの２ビットであるビット（Ｂ６）、（Ｂ７）に相当する２個の入出力回路部４０３（Ｂ６）、４０３（Ｂ７）の電極パッド４０４が、半導体装置２００のピン２４、２５に接続される。残りの１２ビットに相当する１２個の入出力回路部の電極パッド４０４は、半導体装置３００のピンに接続されない。また、１４ビットのポートＰ７についても、１４ビットのうちの２ビットであるビット（Ｂ６）、（Ｂ７）に相当する２個の入出力回路部４０４（Ｂ６）、４０３（Ｂ７）の電極パッド４０４が、半導体装置３００のピン５６、５７に接続される。残りの１２ビットに相当する１２個の入出力回路部４０３の電極パッド４０４は、半導体装置３００のピンに接続されない。

６４ピンの半導体装置３００においても、図１に示すように、半導体チップＣＨＰの辺Ｅ１に対向する半導体装置３００の辺においては、ポートＰ０−１が、辺の一方の端部側に設けられたピンに割り当てられ、ポートＰ０−２が、辺の他方の端部側に設けられたピンに割り当てられている。また、ポートＰ４は、辺Ｅ１に対向する半導体装置１００の辺の中央部分に配置されたピンに割り当てられている。そのため、ポートＰ０−１、Ｐ０−２およびＰ４のそれぞれにおいて、半導体チップＣＨＰに配置された電極パッド４０４と、半導体装置３００のピンとが対向するようになり、ワイヤにより、容易に電極パッド４０４と半導体装置３００のピンとを接続することが可能となる。

ポートＰ０−１、Ｐ０−２およびＰ４を例にして述べたが、その他のポートおよび端子Ｃ１、Ｃ２、Ｃ３およびＣ４についても同様である。

図１０は、実施の形態１に係わる半導体チップＣＨＰを搭載したリードフレームの平面を示す平面図である。図１、図２および図４においては、最もピン数の多い半導体装置として、１２０ピンの半導体装置を例にして説明したが、図面が複雑になるのを避けるために、図１０には、最もピン数の多い半導体装置として１００ピンを例にして説明する。

図１および図２においては、１２０ピンの半導体装置の場合、ポートＰ４、Ｐ５およびＰ７は、それぞれ１４ビットとされ、ポートＰ６は、１０ビットとされ、ポートＰ０〜Ｐ３は、それぞれ１６ビットとされていた。これに対して、１００本が最も多いピン数の半導体装置とする図１０の例においては、ポートＰ４、Ｐ５およびＰ７は、それぞれ９ビットとされ、ポートＰ６は６ビットとされる。図１０の例においても、ポートＰ０〜Ｐ３は、それぞれ１６ビットに維持されている。また、ポートＰ０〜Ｐ３のそれぞれが、２個の８ビットのポートにより構成されていることは、図１の例と同じである。ピン数の少ない半導体装置を提供する場合には、図１の例と同じく、２個のポート間に配置されたポート（ポートＰ４、Ｐ５およびＰ７）のビット数が、優先的に減らされる。

ポートＰ４、Ｐ５およびＰ７のそれぞれのビット数が減ったことにより、図１０で説明する半導体チップＣＨＰにおいては、これらのポートを構成する入出力回路部４０３の数が少なくなっている。しかしながら、図１０で説明する入出力回路４０３の配置は、図４と同じである。

図１０において、６００Ｌは、１００本のピンを有する１００ピンＬＱＦ（Ｌｏｗ Ｐｒｏｆｉｌｅ Ｑｕａｄ Ｆｌａｔ）パッケージのリードフレームの一部を示している。同図において、６０２は、リードであり、１００本のリード６０２がある。同図においては、左下から反時計回りに、リード６０２に、１〜１００のピン番号が付されている。

半導体チップＣＨＰは、図４において説明したように、４個の辺Ｅ１〜Ｅ４と、４個の辺Ｅ１〜Ｅ４によって囲われた主面を有している。また、それぞれの辺Ｅ１〜Ｅ４に沿って、入出力回路部４０３が、図４に示したように配置されている。図４において、説明したように、入出力回路部４０３に含まれる電極パッド４０４も、それぞれの辺Ｅ１〜Ｅ４に沿って配置されている。図１０には、それぞれの辺Ｅ１〜Ｅ４に沿って配置された電極パッド４０４が、辺Ｅ１〜Ｅ４と平行に配置された電極パッドの行あるいは列として示されている。

半導体チップＣＨＰの主面に配置された電極パッド４０４は、ワイヤ６０１によって、対応するリードの一方の端部に電気的に接続される。図１０においては、図面が複雑になるため、辺Ｅ１に沿って配置された電極パッド４０４と、辺Ｅ１に対向するリード６０２（ピン番号５１〜７５）との間が、ワイヤ６０１によって接続された部分のみが描かれている。図１０には示していないが、辺Ｅ２〜Ｅ４に沿って配置された電極４０４と、辺Ｅ２〜Ｅ４に対向するリード６０２（ピン番号２６〜５０、１〜２５、７６〜１００）との間も、ワイヤ６０１によって電気的に接続されている。

リードフレーム６００Ｌと半導体チップＣＨＰの周縁部に配置された電極パッド４０４との間が、ワイヤ６０１によって電気的に接続されたあと、１００ピンＬＱＦパッケージに封止される。このとき、リード６０２の他方の端部が、パッケージの外部へ突出するように封止される。１００ピンＬＱＦパッケージに封止された状態の半導体装置が、図８に６００として示されている。図８において、ＭＫは、パッケージに付されたマークを示している。リード６０２の他方の端部は、図８に示すように、パッケージのそれぞれの辺から突出しており、半導体装置の端子（ピン）となる。また、同図において、１、２５、２６、５０、５１、７５、７６および１００は、突出したリード６０２の端部、すなわち半導体装置のピンの番号を示している。

半導体チップＣＨＰの主面には、辺Ｅ１〜Ｅ４に沿って、入出力回路部４０３が配置され、電極パッド４０４が配置されている。それぞれの電極パッド４０４を、対応するリード６０２にワイヤ６０１により接続して、パッケージに封止することにより、１００ピンＬＱＦパッケージをパッケージとした半導体装置を提供することができる。この場合、ポートＰ０〜Ｐ３のそれぞれは、２個のポートに分けられて、半導体装置のピンに割り当てられているが、半導体チップＣＨＰにおいても、ポートＰ０〜Ｐ３のそれぞれを構成する入出力回路部４０３（電極パッド４０４を含む）は、図４において説明したように、同じく２個に分けられている。そのため、図１０に示すように、電極パッド４０４と対応するリード６０１の一方の端部とを、ワイヤ６０２により容易に接続することが可能である。

図１１は、実施の形態１に係わる半導体チップＣＨＰを搭載したリードフレームの平面を示す平面図である。図１１には、品種展開により、図１０に示した半導体チップＣＨＰと同じ構成を有する半導体チップＣＨＰを６４ピンＬＱＦパッケージに封止した場合が示されている。

半導体装置のピン数が、６４本となるため、図２に示したように、ポートＰ０、Ｐ１およびＰ３は、１４ビットとなり、ポートＰ２は、１２ビットとなり、ポートＰ４、Ｐ５およびＰ７は、２ビットとなり、ポート６は、０ビットとなる。

図１１には、図１０と同様に、半導体チップＣＨＰの辺Ｅ１に沿って配置された電極パッド４０４と対応するリード６０２（ピン番号３３〜４８）とが、ワイヤ６０１により接続されている部分のみが示されており、残りのリード６０２も対応する電極に接続されているが、同図では省略されている。リード６０２と半導体チップＣＨＰとをワイヤ６０１によって接続したあと、パッケージに封止することにより、図９に示すような、６４ピンＬＱＦパッケージに封止された状態の半導体装置６１０が、提供される。図９において、ＭＫは、パッケージに付されたマークを示している。リード６０２の他方の端部は、図９に示すように、パッケージのそれぞれの辺から突出しており、半導体装置の端子（ピン）となる。また、同図において、１、１６、１７、３２、３３、４８、４９および６４は、突出したリード６０２の端部、すなわち半導体装置のピンの番号を示している。

図１１において、ワイヤ６０１により接続されている電極パッド４０４と対応するリード６０２（ピン番号３３〜４８）を例にして、次に説明する。

半導体チップＣＨＰの辺Ｅ１に沿って、図４に示すように、ポートＰ０−１を構成する第２グループの入出力回路部４０３（Ｂ０）〜４０３（Ｂ７）と、ポートＰ４を構成する第４グループの入出力回路部４０３と、ポートＰ０−２を構成する第３グループの入出力回路部４０３（Ｂ８）〜４０３（Ｂ１５）が配置されている。この場合、ポートＰ４を構成する第４グループの入出力回路部４０３は、第２グループの入出力回路部４０３（Ｂ０）〜４０３（Ｂ７）と第３グループの入出力回路部４０３（Ｂ８）〜４０３（Ｂ１５）との間に配置されている。電極パッド４０４で見た場合、第２グループの入出力回路部４０３（Ｂ０）〜４０３（Ｂ７）内の電極パッド４０４（第２電極パッド）と第３グループの入出力回路部４０３（Ｂ８）〜４０３（Ｂ１５）内の電極バッド４０４（第３電極パッド）との間に、ポートＰ４を構成する第４グループの入出力回路部４０３内の電極パッド（第４電極パッド）が配置されている。

品種展開に際して、ピン数の少ない半導体装置を提供するときには、ポートＰ０〜Ｐ３のビット数を、ポートＰ４〜Ｐ７に対して優先的に維持する。言い換えるならば、ポートＰ４〜Ｐ７のビット数を、優先的に減らす。

図１に示すように、ポートＰ０は、半導体チップＣＨＰの辺Ｅ１に対応する半導体装置の辺において、２個に分けて、割り当てられている。すなわち、ポートＰ０は、図１において半導体装置の左側にピンに割り当てられたポートＰ０−１と、半導体装置の右側のピンに割り当てられたポートＰ０−２とにより構成されている。また、ポートＰ０−１とＰ０−２との間のピンに、ポートＰ４が割り当てられている。

６４ピン数の半導体装置を提供する場合、ポートＰ４のビット数を減らすため、ポートＰ４を構成する複数の入出力回路部４０３のうち、半導体チップＣＨＰの辺Ｅ１の中央部に配置された入出力回路部を残し、それ以外の入出力回路部内の電極パッド４０４とリード６０２との間の接続を行わないようにする。これにより、ポートＰ０−１およびＰ０−２により構成されるポートＰ０のビット数が、減るのを抑制しながら、ピン数の少ない半導体装置を提供することが可能となる。

また、ポートＰ０を構成するポートＰ０−１とＰ０−２のうち、ポートＰ０−１を構成する入出力回路部４０３は、半導体チップＣＨＰの辺Ｅ１に沿って左側に配置され、ポートＰ０−２を構成する入出力回路部４０３は、半導体チップＣＨＰの辺Ｅ１に沿って右側に配置されている。すなわち、ポートＰ０−１を構成する入出力回路４０３と、ポートＰ０−１が割り当てられた半導体装置のピンとが対向するようになり、ポートＰ０−２を構成する入出力回路４０３と、ポートＰ０−２が割り当てられた半導体装置のピンとが対向するようになる。また、ピン数の少ない半導体装置を提供する場合、ポートＰ４を構成する入出力回路部４０３のうち、辺Ｅ１の中央部分に配置された入出力回路部４０３の電極パッド４０４が、リード６０２に接続されるようになる。

これにより、辺Ｅ１の両端側において、リード６０２と電極パッド４０４とを接続するワイヤの進入角度φ（辺Ｅ１とワイヤ６０１との間の角度）と、辺Ｅ１の中央部において、リード６０２と電極パッド４０４とを接続するワイヤ６０１の進入角度φとが小さくなるのを防ぐことが可能となる。ワイヤ６０１の進入角度φが小さいと、ワイヤ６０１間の接触が危惧され、不良が発生する可能性が生じる。また、進入角度φが小さいと、ワイヤ６０１が長くなることが考えられ、特性の悪化が危惧される。

辺Ｅ１に沿って配置されるポートＰ０およびＰ４を例にして説明したが、他の辺Ｅ２〜Ｅ４に沿って配置されるポートＰ１〜Ｐ３およびＰ５〜Ｐ７についても、同様である。

実施の形態１においては、品種展開で、ピン数の少ない半導体装置を提供する場合でも、１回のアクセスで、時間的に並列に入力または出力することが可能なポートのビット数の減少を抑制することが可能である。例えば、図２に示すように、８０ピンの半導体装置を提供する場合には、１２０ピンの半導体装置と同様に、１回のアクセスで１６ビット入力／出力が可能なポートを維持することができる。また、６４ピンの半導体装置を提供する場合でも、１回のアクセスで、最大１４ビット入力／出力が可能なポートを維持することができる。すなわち、ピン数の少ないパッケージに半導体チップＣＨＰを格納しても、マイコンＣＰＵが一回にアクセスできるポートのビット数の削減を最小限に抑えることができる。さらに、同一のポートは、半導体装置の複数の辺に分散させずに、半導体装置の一辺に集約できる。そのため、使い勝手のよい半導体装置を提供することができる。

なお、実施の形態１では、半導体チップＣＨＰおよび半導体装置の四辺に配置するポートについて説明したが、例えば高精度のアナログ機能などを備え、ポートと兼用が難しい用途向けの半導体装置などでは、半導体チップＣＨＰと半導体装置の一辺にのみポート（例えばポートＰ０−１、Ｐ０−２およびＰ４）を配置する構成としてもよい。すなわち、ポートを配置する辺の数に制限されるものではない。

また、実施の形態１においては、ポートとして、入力と出力とを有するポートを例として説明したが、これに限定されるものではない。すなわち、ポートは、入力専用のポートであってもよいし、出力専用のポートであってもよい。

また、半導体チップＣＨＰの電極パッドと半導体装置のピンが、より多くなる場合、例えば、２０８ピンのような場合、１回のアクセスで、時間的に並列に入力または／および出力が可能な追加の第１ポートを設け、この追加の第１ポートを第２ポートと第３ポートにより構成し、図１に示したポートＰ０およびＰ４に追加してもよい。この場合、第２ポートと第３ポートとの間に、図１に示したポートＰ０−１、Ｐ４およびＰ０−２が挟まれるようにすればよい。すなわち、１回のアクセスで入力または／出力可能なポートを、複数の分け、順次追加するように配置してもよい。

（実施の形態２）
図５は、実施の形態２に係わる半導体装置の構成を示す模式的な平面図である。また、図６は、実施の形態２に係わる半導体チップＣＨＰの構造を模式的に示す平面図である。図５に示す半導体装置の構成は、図１に示した半導体装置の構成に類似し、図６に示す半導体チップＣＨＰの構造は、図４に示した半導体チップの構造に類似している。そのため、ここでは、相違点を主に説明する。

＜半導体装置の構成＞
実施の形態２においては、実施の形態１で述べたポートＰ４、Ｐ５およびＰ７のそれぞれが、２個のポートに分けられる。また、実施の形態２では、半導体装置に電源電圧端子が追加される。

図５において、Ｐ４−１およびＰ４−２は、ポートであり、この２個のポートＰ４−１、Ｐ４−２によって、実施の形態１で述べたポートＰ４が構成される。ただし、実施の形態１では、ポートＰ４は、１２０ピンの半導体装置の場合、１４ビットであったが、実施の形態２においては、ポートＰ４−１およびＰ４−２によって、２ビット少ない１２ビットのポートＰ４が構成される。１２０ピンの半導体装置の場合には、ポートＰ４−１およびＰ４−２により構成されたポートＰ４は、１回のアクセスにより、時間的に並列に１２ビットの入力または出力が可能である。

また、Ｐ５−１およびＰ５−２も、ポートであり、この２個のポートＰ５−１、Ｐ５−２によって、実施の形態１で述べたポートＰ５が構成される。ただし、実施の形態１では、ポートＰ５は、１２０ピンの半導体装置の場合、１４ビットであったが、実施の形態２においては、ポートＰ５−１およびＰ５−２によって、２ビット少ない１２ビットのポートＰ５が構成される。１２０ピンの半導体装置の場合には、ポートＰ５−１およびＰ５−２により構成されたポートＰ５は、１回のアクセスにより、時間的に並列に１２ビットの入力または出力が可能である。

さらに、Ｐ７−１およびＰ７−２は、ポートであり、この２個のポートＰ７−１、Ｐ７−２によって、実施の形態１で述べたポートＰ７が構成される。ただし、実施の形態１では、ポートＰ７は、１２０ピンの半導体装置の場合、１４ビットであったが、実施の形態２においては、ポートＰ７−１およびＰ７−２によって、２ビット少ない１２ビットのポートＰ７が構成される。１２０ピンの半導体装置の場合には、ポートＰ７−１およびＰ７−２により構成されたポートＰ７は、１回のアクセスにより、時間的に並列に１２ビットの入力または出力が可能である。

１２０ピンの半導体装置１００の場合、ポートＰ４−１は、半導体装置１００のピン７７〜８２に割り当てられ、ポートＰ４−２は、半導体装置１００のピン６９〜７４に割り当てられる。８０ピンの半導体装置２００の場合、ポートＰ４−１は、半導体装置２００のピン５２に割り当てられ、ポートＰ４−２は、半導体装置２００のピン４９に割り当てられる。さらに、６４ピンの半導体装置３００の場合には、ポートＰ４−１およびＰ４−２は、半導体装置３００のピンに割り当てられない。

ポートＰ４−１が割り当てられたピンとポートＰ４−２が割り当てられたピンとの間のピンには、電源電圧端子Ｃ８および接地電圧端子Ｃ７が割り当てられる。すなわち、１２０ピンの半導体装置１００の場合、半導体装置１００のピン７５および７６に電源電圧端子Ｃ８および接地電圧端子Ｃ７が割り当てられ、８０ピンの半導体装置２００の場合、半導体装置２００のピン５０および５１に電源電圧端子Ｃ８および接地電圧端子Ｃ７が割り当てられる。６４ピンの半導体装置３００の場合には、ポートＰ４−１、Ｐ４−２の割り当てがなくなり、ポートＰ４−１、Ｐ４−２の代わりに、電源電圧端子Ｃ８および接地電圧端子Ｃ７が、半導体装置のピン４０、４１に割り当てられる。

同様に、１２０ピンの半導体装置１００の場合、ポートＰ５−１は、半導体装置１００のピン４７〜５２に割り当てられ、ポートＰ５−２は、半導体装置１００のピン３９〜４４に割り当てられる。８０ピンの半導体装置２００の場合、ポートＰ５−１は、半導体装置２００のピン３２に割り当てられ、ポートＰ５−２は、半導体装置２００のピン２９に割り当てられる。さらに、６４ピンの半導体装置３００の場合には、ポートＰ５−１およびＰ５−２は、半導体装置３００のピンに割り当てられない。

ポートＰ５−１が割り当てられたピンとポートＰ５−２が割り当てられたピンとの間のピンには、電源電圧端子Ｃ１０および接地電圧端子Ｃ９が割り当てられる。すなわち、１２０ピンの半導体装置１００の場合、半導体装置１００のピン４５および４６に電源電圧端子Ｃ１０および接地電圧端子Ｃ９が割り当てられ、８０ピンの半導体装置２００の場合、半導体装置２００のピン３０および３１に電源電圧端子Ｃ１０および接地電圧端子Ｃ９が割り当てられる。６４ピンの半導体装置３００の場合には、ポートＰ５−１、Ｐ５−２の割り当てがなくなり、ポートＰ５−１、Ｐ５−２の代わりに、電源電圧端子Ｃ１０および接地電圧端子Ｃ９が、半導体装置３００のピン２４、２５に割り当てられる。

また、１２０ピンの半導体装置１００の場合、ポートＰ７−１は、半導体装置１００のピン１０７〜１１２に割り当てられ、ポートＰ７−２は、半導体装置１００のピン９９〜１０４に割り当てられる。８０ピンの半導体装置２００の場合、ポートＰ７−１は、半導体装置２００のピン７２に割り当てられ、ポートＰ７−２は、半導体装置２００のピン６９に割り当てられる。さらに、６４ピンの半導体装置３００の場合には、ポートＰ７−１およびＰ７−２は、半導体装置３００のピンに割り当てられない。

ポートＰ７−１が割り当てられたピンとポートＰ７−２が割り当てられたピンとの間のピンには、電源電圧端子Ｃ６および接地電圧端子Ｃ５が割り当てられる。すなわち、１２０ピンの半導体装置１００の場合、半導体装置１００のピン１０５および１０６に電源電圧端子Ｃ６および接地電圧端子Ｃ５が割り当てられ、８０ピンの半導体装置２００の場合、半導体装置２００のピン７０および７１に電源電圧端子Ｃ６および接地電圧端子Ｃ５が割り当てられる。６４ピンの半導体装置３００の場合には、ポートＰ７−１、Ｐ７−２の割り当てがなくなり、ポートＰ７−１、Ｐ７−２の代わりに、電源電圧端子Ｃ６および接地電圧端子Ｃ５が、半導体装置３００のピン５６、５７に割り当てられる。

実施の形態１と同様に、ピン数の少ない半導体装置を提供する場合、矢印を付した一点鎖線２２０または矢印を付した破線３２０で示すように、ポートＰ０〜Ｐ７、リセット入力端子Ｃ１、クロック入力端子Ｃ２、電源電圧端子Ｃ３〜Ｃ１０のそれぞれを割り当てる半導体装置のピンが変わる。

＜半導体チップの構成＞
実施の形態２に係わる半導体チップＣＨＰにおいては、ポートＰ４が１２ビットへ変更されるため、ポートＰ４を構成する入出力回路部４０３の個数が、１４個から１２個に変更され、６個の入出力回路部４０３によって、ポートＰ４−１が構成され、残りの６個の入出力回路部４０３によって、ポートＰ４−２が構成される。この場合、特に制限されないが、ポートＰ４−１およびＰ４−２のそれぞれは、連続して配置された入出力回路部４０３によって構成されている。図６において、Ｃ７ａおよびＣ８ａは、半導体チップＣＨＰの辺Ｅ１に沿って配置された電極パッドである。電極パッドＣ７ａおよびＣ８ａは、ポートＰ４−１を構成する入出力回路部４０３内の電極パッド４０４とポートＰ４−２を構成する入出力回路部４０３内の電極パッド４０４との間に配置されている。

電極パッドＣ７ａは、電源配線４０２および内部回路４００に接続され、電極パッドＣ８ａは、電源配線４０１および内部回路４００に接続されている。この電極パッドＣ７ａは、ワイヤにより、接地電圧端子Ｃ７に接続され、電極パッドＣ８ａは、ワイヤにより、電源電圧端子Ｃ８に接続される。

ポートＰ５およびＰ７についても、そのビット数が１２ビットへ変更されるため、ポートＰ５およびＰ７のそれぞれを構成する入出力回路部４０３の個数が、１４個から１２個に変更される。ポートＰ４と同様に、６個の入出力回路部４０３によって、ポートＰ５−１とＰ７−１が構成され、残りの６個の入出力回路部４０３によって、ポートＰ５−２とＰ７−２が構成される。ポートＰ４−１およびＰ４−２と同様に、ポートＰ５−１およびＰ５−２（ポートＰ７−１およびＰ７−２）のそれぞれは、連続して配置された入出力回路部４０３によって構成されている。

図６において、Ｃ９ａおよびＣ１０ａは、半導体チップＣＨＰの辺Ｅ２に沿って配置された電極パッドである。電極パッドＣ９ａおよびＣ１０ａは、ポートＰ５−１を構成する入出力回路部４０３内の電極パッド４０４とポートＰ５−２を構成する入出力回路部４０３内の電極パッド４０４との間に配置されている。

電極パッドＣ９ａは、電源配線４０２および内部回路４００に接続され、電極パッドＣ１０ａは、電源配線４０１および内部回路４００に接続されている。この電極パッドＣ９ａは、ワイヤにより、接地電圧端子Ｃ９に接続され、電極パッドＣ１０ａは、ワイヤにより、電源電圧端子Ｃ１０に接続される。

また、図６において、Ｃ５ａおよびＣ６ａは、半導体チップＣＨＰの辺Ｅ４に沿って配置された電極パッドである。電極パッドＣ５ａおよびＣ６ａは、ポートＰ７−１を構成する入出力回路部４０３内の電極パッド４０４とポートＰ７−２を構成する入出力回路部４０３内の電極パッド４０４との間に配置されている。

電極パッドＣ５ａは、電源配線４０２および内部回路４００に接続され、電極パッドＣ６ａは、電源配線４０１および内部回路４００に接続されている。この電極パッドＣ５ａは、ワイヤにより、接地電圧端子Ｃ５に接続され、電極パッドＣ６ａは、ワイヤにより、電源電圧端子Ｃ６に接続される。

この実施の形態２においては、半導体チップＣＨＰのそれぞれの辺Ｅ１〜Ｅ４に、電源配線４０１および４０２に接続された電極パッドＣ３ａ、Ｃ４ａ〜Ｃ９ａ、Ｃ１０ａが配置され、電極パッドＣ３ａ〜Ｃ１０ａは、半導体装置の接地電圧端子および電源電圧端子に接続される。これにより、半導体装置のポートに負荷を接続し、比較的高い電流がポートを流れても、電圧配線４０１および４０２の抵抗によって発生する電圧降下を低減することが可能となる。例えば、半導体装置のポートに負荷として、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を接続した場合、ＬＥＤを駆動するためには、数十ｍＡの電流が要求される。電圧配線４０１、４０２が、例えば１個の電極パッド（Ｃ３ａ、Ｃ４ａ）を介して接地電圧および電源電圧に接続されていると、ＬＥＤを駆動する電流によって、電圧配線４０１、４０２に発生する電圧降下が大きくなり、ＬＥＤに印加される電圧が低下し、ＬＥＤを駆動することが困難になることが考えられる。

また、この実施の形態２においては、電源電圧および接地電圧が供給される電極パッドＣ３ａ〜Ｃ１０ａのそれぞれが、半導体チップＣＨＰの辺Ｅ１〜Ｅ４の中央部に配置されることになる。半導体チップＣＨＰの辺Ｅ１に沿って配置される電極パッドＣ７ａおよびＣ８ａを例にして説明すると、これらの電極パッドは、ポートＰ０−１およびＰ４−１を構成する入出力回路部４０３内の電極パッド４０４と、ポートＰ０−２およびＰ４−２を構成する入出力回路部４０３内の電極パッド４０４との間に配置される。そのため、電極パッドＣ７ａおよびＣ８ａは、辺Ｅ１の中央部に配置されることになる。これにより、図１１で説明したように、ピン数の少ない半導体装置を提供するとき、ワイヤの接触あるいはワイヤが長くなるのを防ぐことが可能となる。

実施の形態１と同様に、実施の形態２においても、ピン数の少ない半導体装置を提供するとき、マイコンＣＰＵが１回でアクセスできるポートのビット数の削減を最小限に抑えることができる。また、実施の形態２においては、十分な電流駆動能力を有するポートを提供することができる。さらに、１回でアクセスすることが可能なポートを、半導体装置の辺間で分散させず、半導体装置の一辺に集約することができる。これにより、使い勝手のよい半導体装置を提供することができる。

実施の形態１と同様に、実施の形態２においても、半導体チップＣＨＰと半導体装置の一辺にのみポート（例えばポートＰ０−１、Ｐ０−２およびＰ４）を配置する構成としてもよい。すなわち、ポートを配置する辺の数に制限されるものではない。また、ポートとして、入力と出力とを有するポートを例として説明したが、これに限定されるものではない。すなわち、ポートは、入力専用のポートであってもよいし、出力専用のポートであってもよい。

また、半導体チップＣＨＰの電極パッドと半導体装置のピンが、より多くなる場合、例えば、２０８ピンのような場合、１回のアクセスで、時間的に並列に入力または／および出力が可能な追加の第１ポートを設け、この追加の第１ポートを第２ポートと第３ポートにより構成し、図５に示したポートＰ０およびＰ４に追加してもよい。この場合、第２ポートと第３ポートとの間に、図４に示したポートＰ０−１、Ｐ４およびＰ０−２が挟まれるようにすればよい。すなわち、１回のアクセスで入力または／出力可能なポートを、複数の分け、順次追加するように配置してもよい。

（実施の形態３）
図７は、実施の形態３に係わる電子装置の構成を示す平面図である。ここで、電子装置は、マイコンＣＰＵを内蔵する半導体装置と、マイコンＣＰＵによりアクセスされる半導体メモリとを備えている。

図７において、ＢＯＤは、基板を示しており、５００は、基板ＢＯＤに実装された半導体メモリを示している。特に制限されないが、半導体メモリ５００は、スタティック型半導体メモリが例として示されている。同図において、１００、２００および３００は、半導体装置を示している。品種展開により、半導体装置１００、２００および３００が提供され、電子装置の価格および／または電子装置に要求される機能に従って、提供されている半導体装置１００、２００または３００のいずれか１個が、基板ＢＯＤに実装される。

図７に示している半導体装置１００、２００、３００および半導体チップＣＨＰは、実施の形態２と同じである。そのため、説明の都合上で必要な部分を除き、半導体装置１００、２００、３００および半導体チップＣＨＰの説明は省略する。

半導体メモリ５００は、電源電圧端子Ｖｃｃ、接地電圧端子ＧＮＤ、アドレス入力端子Ａ０〜Ａ１６、データ入出力端子ＤＱ０〜ＤＱ７、チップセレクト端子ＣＳ１＃、ＣＳ２、ライトイネーブル端子ＷＥ＃、出力イネーブル端子ＯＥ＃およびノンコネクト端子ＮＣを備えている。

ここで、ノンコネクト端子ＮＣは、機能が割り当てられていない端子を意味している。また、チップセレクト端子ＣＳ１＃とＣＳ２は、この半導体メモリ５００を選択する信号が供給される端子である。チップセレクト端子ＣＳ＃１にロウレベルの選択信号を供給する、またはチップセレクト端子ＣＳ２にハイレベルの選択信号を供給することにより、半導体メモリ５００は選択される。図７においては、チップセレクト端子ＣＳ２が、接地電圧５０１に接続されているため、半導体メモリ５００を選択するか否かは、チップセレクト端子ＣＳ１＃へ供給する選択信号の電圧によって定められることになる。半導体メモリ５００の電源電圧端子Ｖｃｃは、電源電圧５０２に接続され、接地電圧端子ＧＮＤは、接地電圧５０１に接続されている。スタティック型半導体メモリの動作は、周知であるため、半導体メモリ５００の動作は省略する。

基板ＢＯＤは、第１配線層と第２配線層を有する多層配線基板である。同図において、５０３は、基板ＢＯＤの第１配線層に形成された配線を示している。第１配線層に形成された複数の配線５０３によって、半導体メモリ５００の端子（ピン）と半導体装置３００、２００または１００の端子（ピン）とが接続されている。ここでは、先ず、１２０ピンの半導体装置１００が、基板ＢＯＤに実装され、半導体メモリ５００に接続されている場合を説明する。

半導体メモリ５００のデータ入出力端子ＤＱ０〜ＤＱ２およびアドレス入力端子Ａ６、Ａ７、Ａ１２、Ａ１４およびＡ１６は、半導体装置１００のポートＰ０−１に、第１配線層の配線５０３によって接続されている。また、半導体メモリ５００のデータ入出力端子ＤＱ３〜ＤＱ６、アドレス入力端子Ａ８、Ａ１３、Ａ１５およびライトイネーブル端子ＷＥ＃は、半導体装置１００のポートＰ０−２に、第１配線層の配線５０３によって接続されている。

また、半導体メモリ５００のアドレス入力端子Ａ０〜Ａ５は、第１配線層の配線５０３によって、半導体装置１００のポートＰ３−２に接続され、半導体メモリ５００のデータ入出力端子ＤＱ７、アドレス入力端子Ａ９、Ａ１０、Ａ１１、チップセレクト端子ＣＳ１＃および出力イネーブル端子ＯＥ＃は、第１配線層の配線５０３によって、ポートＰ１−１に接続されている。

さらに、半導体装置１００の電源電圧端子Ｃ８と半導体メモリ５００の電源電圧端子Ｖｃｃは、第１配線層の配線５０３によって、電源電圧５０２に接続されている。また、半導体装置１００の接地電圧端子Ｃ７、半導体メモリ５００の接地電圧端子ＧＮＤおよびチップセレクト端子ＣＳ２は、第２配線層に形成された配線によって、接地電圧５０１に接続されている。なお、図７においては、第２配線層に形成された配線は、破線で示されており、第１配線層に形成された配線５０３は、実線で示されている。また、第１配線層の配線は、図面が煩雑になるのを避けるために、半導体メモリ５００のアドレス入力端子Ａ５、Ａ９に接続された配線にのみ、符号５０３を付し、残りの第１配線層の配線については、符号が省略されている。

また、半導体装置１００のポートＰ４−１およびＰ４−２は、第２配線層に形成された配線に接続され、基板ＢＯＤに実装されている他の部品に接続されている。

半導体装置１００の他のポートＰ１−２、Ｐ２−１、Ｐ２−２、Ｐ３−１、Ｐ５−１、Ｐ５−２、Ｐ６−１、Ｐ６−２、Ｐ７−１およびＰ７−２も、基板ＢＯＤに実装された他の部品に接続されているが、これらの接続は、図７では省略されている。さらに、電源電圧端子Ｃ４、Ｃ６、Ｃ１０および接地電圧端子Ｃ３、Ｃ５、Ｃ９は、電源電圧５０２および接地電圧５０１に接続され、クロック入力端子Ｃ２およびリセット入力端子Ｃ１も、基板ＢＯＤに実装された他の部品に接続されているが、図７では省略されている。

この実施の形態３においては、少ないピン数の半導体装置を提供する際に、優先的にビット数が維持されるポートＰ０（Ｐ０−１、Ｐ０−２）、Ｐ１（Ｐ１−１、Ｐ１−２）、Ｐ２（Ｐ２−１、Ｐ２−２）およびＰ３（Ｐ３−１、Ｐ３−２）のうち、ポートＰ０−１、Ｐ０−２、Ｐ１−１およびＰ３−２に、半導体メモリ５００のアドレス入力端子、データ入出力端子および制御端子（ＷＥ＃、ＣＳ１＃、ＯＥ＃）が接続されている。そのため、１２０ピンの半導体装置１００の代わりに、８０ピンの半導体装置２００あるいは６４ピンの半導体装置３００を用いても、ポートＰ０−１、Ｐ０−２、Ｐ１−１およびＰ３−２が存在する。

また、ピン数の少ない半導体装置を提供する際に、優先的にビット数が削減されるポート（例えばポートＰ４−１、Ｐ４−２）が、優先的にビット数を維持するポート（ポートＰ０−１、Ｐ０−２）間に配置されている。そのため、ポートＰ４−１、Ｐ４−２のビット数を削減しても、ポートＰ０−１、Ｐ０−２のビット配列は維持される。すなわち、少ないビット数の半導体装置２００、３００においても、ポート内のビット配置が維持されている。これにより、ピン数の多い半導体装置１００の代わりに、ピン数の少ない半導体装置２００、３００を用いる場合であっても、半導体装置と半導体メモリ５００との位置関係は一定となる。なお、半導体装置３００を用いる場合、ポートＰ０−１、Ｐ０−２のそれぞれは、７ビットとなり、半導体メモリ５００のアドレス入力端子Ａ１５およびＡ１６に接続されるピンが、半導体装置３００には存在しない。この場合には、半導体メモリ５００のアドレス入力端子Ａ１５およびＡ１６を電源電圧５０２または接地電圧５０１へ接続すればよい。

実施の形態３によれば、ピン数の多い半導体装置１００の代わりに、ピン数の少ない半導体装置２００、３００を用いても、半導体メモリ５００と接続することができる。この場合、半導体装置と半導体メモリとの位置関係は、半導体装置のピン数によらず常に一定となり、使い勝手のよい半導体装置を提供することができる。例えば、半導体装置を組み込む最終電子装置が低機能のときには、少ピンパッケージを用いた半導体装置３００を使用し、最終電子装置が高機能のときは、多ピンパッケージの半導体装置１００を使用するといった場合でも、当該半導体装置を実装する基板ＢＯＤは、半導体メモリと半導体装置との位置関係が変わらないので、基板ＢＯＤにおける配線の再設計が容易になる。

また、半導体メモリ５００を使用しない場合でも、実施の形態２と同様に、少ピンパッケージに半導体チップＣＨＰを格納しても、マイコンＣＰＵが１回のアクセスできるポートのビット数の削減を最小限に抑えることができ、かつ、十分な電流駆動能力を得ることができる。また、ピン数が異なっても、ポートは、分散せずに、半導体装置の一辺に集約でき、使い勝手のよい半導体装置を提供することができる。

なお、実施の形態３では、半導体メモリ５００を用いて説明したが、半導体メモリ５００は他の半導体装置、例えばＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）物理層を集積した半導体装置とのインタフェースに、優先的にビット数を維持するポートを用いてもよく、インタフェースする半導体装置は、半導体メモリに限定されるものではない。

また、実施の形態１〜３において、それぞれのポートは、他の機能と兼用するようにしてもよい。例えば、図３においては、メモリインタフェース回路ＭＩＦとの兼用を示したが、これに限定されず、種々のものとの兼用が可能である。

ポートの応用例は、種々存在する。実施の形態３では、半導体メモリとのインタフェースにポートを用いる例を示したが、これ以外にも多くの応用例が存在する。例えば、半導体装置のポートに複数のＬＥＤを接続し、複数のＬＥＤを駆動することにより、時刻、温度等の表示を行う。あるいは、半導体装置の外部に複数のスイッチ、例えばテンキーを設け、ポートを介して、テンキーの状態を、半導体装置に読み込み、マイコンＣＰＵによって処理すると言うような例がある。

実施の形態１〜３において説明したように、半導体装置は、複数のポートを有している。それぞれのポートに対して、図３で説明したように、入力レジスタＩＲおよび出力レジスタＯＲが設けられている。そのため、マイコンＣＰＵは、１個のポートに対して、入力あるいは出力するときには、１回のアクセスで行うことが可能であるが、複数のポートを用いるときには、異なるレジスタ（入力レジスタＩＲまたは出力レジスタ）をアクセスする必要があり、アクセス回数が増加し、使い勝手が低下する。例えば、外部に設けたＬＥＤを用いて時刻表示を行うとき、ポートのビット数が不足する場合には、複数ポートを用いることが考えられる。この場合には、時刻表示のために、マイコンＣＰＵが複数のポートへアクセスを行い、表示時刻を切り替えることが必要となる。

表示時刻を切り替えている途中で、例えばマイコンＣＰＵに割り込みが発生した場合、表示切り替えの途中で、マイコンＣＰＵの処理は、割込みルーチンへ分岐し、ＬＥＤの一部の表示が切り替え以前の状態になってしまい、意図した表示とならない期間が発生することが考えられる。これに対して、表示の切り替え中は、割込み禁止の処置を行うことや、割込みルーチンへ分岐後に表示切り替え中であれば、表示切り替えを優先して実行するなど、マイコンＣＰＵに実行させるプログラムを工夫する必要がある。

これに対して、実施の形態１〜３によれば、ピン数の少ない半導体装置を提供する場合でも、１回のアクセスによって、時間的に並列に入力あるいは出力されるポートのビット数が減るのを抑制することが可能である。そのため、使い勝手のよい半導体装置を提供することが可能となる。

一方、半導体装置を実装する基板ＢＯＤのコストを削減するには、基板ＢＯＤを単層基板あるいは層数がなるべく少ない多層配線基板とすることが望ましい。この場合、半導体装置のポートと半導体メモリのような部品は、単層基板の配線あるいは同じ層の配線で接続することが望ましい。このようにするためには、ポートは、半導体装置のピンの一部分に集約することが望ましい。

一方、品種展開により、同じ構成の半導体チップＣＨＰを元に、ピン数や形状の異なるパッケージに格納して半導体装置を提供するのが一般的となっている。ピン数の少ないパッケージに、半導体チップＣＨＰを格納する場合、連続して配置された電極パッドをワイヤによってリードに接続するのは、進入角度φなどの製造制約により難しい。

実施の形態１〜３によれば、第１ポート（例えば、Ｐ０）が、第２ポート（Ｐ０−１）と第３ポート（Ｐ０−２）とにより構成され、半導体チップＣＨＰの辺に沿って、第２ポートを構成する第２電極パッドと第３ポートを構成する第３電極パッドが配置され、第２電極パッドと第３電極パッドとの間に、ポートを構成する第４電極パッドが配置される。ピン数の少ない半導体装置を提供する際には、第４電極パッドとリードとの接続が行われず、第２電極パッドとリードおよび第３電極パッドとリードとの接続が行われる。これにより、ピン数の少ない半導体装置を提供する際には、辺の中央部分に配置されている第４電極パッドとリードとをワイヤにより接続しなくて済むため、進入角度φが小さくなることを防ぐことが可能となる。

また、半導体チップＣＨＰの辺に沿って、連続して配置されている第２電極パッドおよび第３電極パッドのそれぞれは、対応するリードに接続することができるため、ポートを半導体装置のピンの一部分に集約することが可能である。これにより、品種展開で、基板ＢＯＤのコストの削減を図ることが可能な半導体装置を提供することが可能となる。

なお、実施の形態１〜３において、リセット入力端子Ｃ１およびクロック入力端子Ｃ２が接続される電極パッドＣ１ａおよびＣ２ａも、半導体チップＣＨＰの辺Ｅ３の中央部分に配置されるため、ワイヤによりリードに接続する際に、進入角度φが小さくなるのを防ぐことが可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１００、２００、３００ 半導体装置
４００ 内部回路
４０３、４０３（Ｂ０）〜４０３（Ｂ１５） 入出力回路部
４０４、Ｃ１ａ〜Ｃ１０ａ 電極パッド
６０１ ワイヤ
６０２ リード
ＣＨＰ 半導体チップ
ＣＰＵ マイコン
Ｅ１〜Ｅ４ 辺
Ｐ０−１、Ｐ０−２、Ｐ１−１、Ｐ１−２、Ｐ２−１、Ｐ２−２，Ｐ３−１、Ｐ３−２、Ｐ４、Ｐ４−１、Ｐ４−２、Ｐ５、Ｐ５−１、Ｐ５−２、Ｐ６、Ｐ６−１、Ｐ６−２、Ｐ７、Ｐ７−１、Ｐ７−２ ポート
ＩＲ 入力レジスタ
ＯＲ 出力レジスタ
Ｓ１〜Ｓ３ セレクタ

Claims (7)

1. 複数の辺によって囲まれた主面と、前記主面に配置された複数の電極パッドを備える半導体チップと、それぞれワイヤによって電極パッドに接続された複数のリードを備える半導体装置であって、
   前記複数の電極パッドは、複数のビットが、時間的に並列に供給される複数の第１電極パッドを含み、
   前記複数の第１電極パッドは、第２電極パッドと第３電極パッドを含み、前記第２電極パッドと前記第３電極パッドとの間には、前記複数の第１電極パッドとは異なる第４電極パッドが配置され、
   前記第２電極パッド、前記第３電極パッドおよび前記第４電極パッドは、前記複数の辺の内の一辺に沿って配置され、
   前記一辺に沿って配置された前記第２電極パッドおよび前記第３電極パッドのそれぞれは、ワイヤによりリードに接続され、
   前記一辺に沿って配置された前記第４電極パッドは、ワイヤにより、リードに接続された電極パッドと、リードに接続されていない電極パッドとを備えている、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記半導体チップは、前記複数のビットを生成する内部回路を備え、前記内部回路から、前記複数のビットが、時間的に並列に、前記第２電極パッドおよび前記第３電極パッドへ供給される、半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記半導体装置の外部から、前記複数のビットが、時間的に並列に、前記第２電極パッドおよび前記第３電極パッドへ供給される、半導体装置。
4. 請求項１に記載の半導体装置において、
   前記第４電極パッドは、複数であり、複数のビットが、時間的に並列に供給される電極パッドを備えている、半導体装置。
5. 請求項１に記載の半導体装置において、
   前記第４電極パッドは、電圧が供給される電極パッドを含んでいる、半導体装置。
6. 請求項１に記載の半導体装置において、
   前記一辺に沿って配置された前記第１電極パッド、前記第２電極パッドおよび前記第３電極パッドの全てが、ワイヤにより、リードに接続されている、半導体装置。
7. 請求項２に記載の半導体装置において、
   前記内部回路は、前記複数のビットに対応するビットを有するレジスタを含み、前記レジスタのビットが、前記第２電極パッドおよび前記第３電極パッドに結合される、半導体装置。
   

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