JP6230588B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特にデータ処理性能の低下を防止するのに適した半導体装置に関する。

半導体プロセスの微細化により１チップに搭載可能な回路規模が増大している。それにより、ロジックＬＳＩでは、システムに必要な多くの機能ブロックが１チップに実装可能になっている。そのため、ロジックＬＳＩでは、より多くのデータ処理が行われるようになっている。それに伴い、ロジックＬＳＩとメモリとの間のデータ転送性能を向上させて、システム全体のデータ処理性能を向上させることが要求されている。

さらに、ロジックＬＳＩでは、メモリが同時に読み書き可能な最大データ幅のデータよりも、大きなデータ幅のデータを処理する機能ブロックが実装されるようになっている。このような状況においても、ロジックＬＳＩとメモリとの間のデータ転送性能を向上させて、システム全体のデータ処理性能を向上させることが要求されている。

関連する技術が特許文献１及び特許文献２に開示されている。

特許文献１に開示されたデータ幅可変メモリは、４個のメモリを組み合わせて、処理できるデータ幅を８，１６，３２ビットというように変化させることを可能にしている。

特許文献２に開示されたマルチポートメモリは、複数の入出力ポートと複数のメモリバンクとの間の、コマンド、アドレス及び入出力データの信号経路を任意に設定可能な経路切り替え回路を備え、選択したメモリバンクに対して、任意に選択した複数個の入出力ポートを割り当てる。

特開平９−２３１１３１号公報 特開２００９−２３０７７６号公報

特許文献１に開示されたデータ幅可変メモリは、１つのＣＰＵ（機能ブロック）との間で任意のデータ幅のデータ転送を行うことができるが、入力可能なアドレス信号が１系統のみであるため、複数のＣＰＵ（機能ブロック）との間で複数のデータ転送を同時に行うことができない。仮に、複数のＣＰＵとの間で複数のデータ転送を行おうとした場合、調停回路等を用いることにより、それぞれのデータ転送が順番に行われる必要がある。そのため、このデータ幅可変メモリでは、データ処理性能が低下するという問題があった。

このように、関連する技術では、複数の機能ブロックとの間で複数のデータ転送を行おうとした場合、データ処理性能が低下してしまうという問題があった。

本発明にかかる半導体装置は、複数のバスインターフェイス回路と、バスインターフェイス回路のそれぞれに対応して設けられたメモリコアと、メモリコアに入力されるアクセス制御信号を選択する選択回路とを有する。

上述のような回路構成により、データ処理性能の低下を防止することができる。

本発明により、データ処理性能の低下を防止することが可能な半導体装置を提供することができる。

本発明の実施の形態１にかかる半導体集積回路を示すブロック図である。 本発明の実施の形態１にかかる半導体集積回路を示すブロック図である。 本発明の実施の形態２にかかる半導体集積回路を示すブロック図である。 本発明の実施の形態３にかかる半導体集積回路を示すブロック図である。 本発明の実施の形態１にかかるメモリの一部を示す回路図である。 本発明の実施の形態４にかかる半導体集積回路を示すブロック図である。 本発明の実施の形態４にかかる半導体集積回路を示すブロック図である。 本発明の実施の形態５にかかる半導体集積回路を示すブロック図である。 本発明の実施の形態６にかかる半導体集積回路を示すブロック図である。 本発明の実施の形態４にかかるメモリの一部を示す回路図である。 本発明の実施の形態４にかかるメモリの一部を示す回路図である。 本発明の実施の形態４にかかるメモリの信号経路を説明するための図である。 本発明の実施の形態４にかかるメモリの信号経路を説明するための図である。 本発明の実施の形態７にかかる半導体集積回路を示す断面図である。 本発明の実施の形態７にかかる半導体集積回路を示すブロック図である。 本発明の実施の形態７にかかる半導体集積回路の実装例を示す図である。 本発明の実施の形態７にかかる半導体集積回路の他の実装例を示す図である。 本発明の実施の形態１〜３にかかるメモリの応用例を示す図である。 本発明のメモリが搭載されたネットワーク装置を示す図である。 本発明に至る前の構想にかかる半導体集積回路を示すブロック図である。

まず、本発明の実施の形態を説明する前に、本発明に至る前に本発明者らが検討した構成について説明する。本発明者らは、データ幅の大きなデータ信号を送受信する機能ブロックが実装されたロジックＬＳＩと、メモリと、の間のデータ転送性能を向上させるために、図１２に示すような構成を検討した。

図１２は、本発明に至る前の構想にかかる半導体集積回路を示すブロック図である。図１２に示す半導体集積回路は、データ幅の大きなデータ信号を送受信する機能ブロックに対して複数のメモリを備え、当該機能ブロックと当該複数のメモリとの間でデータ信号の受け渡しを行っている。以下、具体的に説明する。

図１２に示す半導体集積回路は、複数の機能ブロックを有する集積回路１００１と、メモリ１００２−１〜１００２−４と、を備える。各機能ブロックは、データ信号（データ）、データの読み書きを制御するコマンド信号、及び、データの読み書き対象となる記憶領域を指定するアドレス信号、からなる一組の信号群（チャンネル）を用いて、メモリ１００２−１〜１００２−４にアクセスする。以下の説明では、「アクセス」は、機能ブロック等の外部回路とメモリとの間で行われるデータ信号、アドレス信号及びコマンド信号の受け渡し、を意味する。また、以下の説明では、アドレス信号及びコマンド信号をまとめてアクセス制御信号と称す場合がある。

メモリ１００２−１〜１００２−４は、それぞれメモリコア１００６−１〜１００６−４を有し、それぞれインターフェイス回路１００５−１〜１００５−４を有する。

メモリコア１００６−１〜１００６−４は、それぞれ、データを記憶するためのメモリセル（記憶領域）を複数有する。メモリコア１００６−１〜１００６−４では、アドレス信号によって指定されたメモリセルに対しデータが書き込まれ、又は、アドレス信号によって指定されたメモリセルに記憶されたデータが読み出される。データの読み出し及び書き込みは、コマンド信号に含まれるライトイネーブル信号によって切り替えられる。

なお、メモリコア１００６−１〜１００６−４は、それぞれ、最大でｎビット（ｎは自然数）のデータ幅のデータを同時に読み出し又は書き込みできるものとする。

インターフェイス回路１００５−１〜１００５−４は、それぞれ、集積回路１００１からメモリコア１００６−１〜１００６−４へのアクセスをインターフェイスする。インターフェイス回路１００５−１〜１００５−４は、それぞれｎビット幅のデータ信号をインターフェイスすることが可能である。

集積回路１００１は、例えば、ソフトウェアによりその構成を変更可能なＦＰＧＡ（Field Programmable Gate Array）である。デジタル家電等の組み込み機器やネットワーク装置の分野では、ＦＰＧＡの共通基板（プラットフォーム）を用いて複数の派生製品を提供することができる。以下では、集積回路１００１がＦＰＧＡである場合を例に説明する（以下、ＦＰＧＡ１００１と称す）。

ＦＰＧＡ１００１は、プログラミングされることにより、２つの独立した機能ブロック１００３−１，１００３−２と、インターフェイス回路１００４−１，１００４−２と、を有する。

なお、機能ブロック１００３−１，１００３−２は、それぞれ、メモリコアが同時に読み書き可能な最大データ幅のデータよりも、大きなデータ幅のデータを送受信するものとする。具体的には、機能ブロック１００３−１，１００３−２は、それぞれ、２ｎビットのデータ幅のデータを送受信するものとする。

インターフェイス回路１００４−１は、機能ブロック１００３−１から２つのメモリ１００２−１，１００２−２へのアクセスをインターフェイスする。インターフェイス１００４−２は、機能ブロック１００３−２から２つのメモリ１００２−３，１００２−４へのアクセスをインターフェイスする。インターフェイス回路１００４−１，１００４−２は、それぞれ２ｎビット幅のデータ信号をインターフェイスすることが可能である。

機能ブロック１００３−１は、作業用データの一時退避等を目的として、メモリ１００２−１，１００２−２にアクセスする。

例えば、メモリにデータの書き込みを行う場合、機能ブロック１００３−１は、２ｎビット幅のデータＤＱ[２ｎ−１：０］＿Ａ（［］内はビット番号。以下、他のデータ信号名及びアドレス信号名においても同じ。［］の記載を省略し、単に「データＤＱ＿Ａ」等と称す場合がある）及び対応するアクセス制御信号ＣＴＬ＿Ａを、インターフェイス回路１００４−１を介してメモリ１００２−１，１００２−２に対して送信する。メモリ１００２−１では、インターフェイス回路１００５−１にｎビット幅分のデータＤＱ[ｎ−１：０］＿Ａが供給され、メモリ１００２−２では、インターフェイス回路１００５−２に残りのｎビット幅分のデータＤＱ[２ｎ−１：ｎ］＿Ａが供給される。そして、インターフェイス回路１００５−１に供給されたデータＤＱ[ｎ−１：０］＿Ａは、メモリコア１００６−１に入力され、インターフェイス回路１００５−２に供給されたデータＤＱ[２ｎ−１：ｎ］＿Ａは、メモリコア１００６−２に入力される。このとき、機能ブロック１００３−１から送信されたアクセス制御信号ＣＴＬ＿Ａは、メモリ１００２−１，１００２−２の何れにも供給される。それにより、メモリコア１００６−１には、ｎビット幅のデータＤＱ[ｎ−１：０］＿Ａが書き込まれ、メモリコア１００６−２には、残りのｎビット幅のデータＤＱ[２ｎ−１：ｎ］＿Ａが書き込まれる。

一方、メモリからデータの読み出しを行う場合、機能ブロック１００３−１は、アクセス制御信号ＣＴＬ＿Ａを、インターフェイス回路１００４−１を介してメモリ１００２−１，１００２−２に対して送信する。このアクセス制御信号ＣＴＬ＿Ａは、メモリ１００２−１，１００２−２の何れにも供給される。それにより、メモリコア１００６−１からｎビット幅のデータＤＱ[ｎ−１：０］＿Ａが読み出され、メモリコア１００６−２から残りのｎビット幅のデータＤＱ[２ｎ−１：ｎ］＿Ａが読み出される。機能ブロック１００３−１は、メモリ１００２−１，１００２−２からそれぞれ読み出されたｎビット幅のデータＤＱ[ｎ−１：０］＿Ａ及びｎビット幅のデータＤＱ[２ｎ−１：ｎ］＿Ａを、２ｎビット幅のデータＤＱ[２ｎ−１：０］＿Ａとして受信する。

同様に、機能ブロック１００３−２は、作業用データの一時退避等を目的として、メモリ１００２−３，１００２−４にアクセスする。

例えば、メモリにデータの書き込みを行う場合、機能ブロック１００３−２は、２ｎビット幅のデータＤＱ[２ｎ−１：０］＿Ｂ及び対応するアクセス制御信号ＣＴＬ＿Ｂを、インターフェイス回路１００４−２を介してメモリ１００２−３，１００２−４に対して送信する。メモリ１００２−３では、インターフェイス回路１００５−３にｎビット幅分のデータＤＱ[ｎ−１：０］＿Ｂが供給され、メモリ１００２−４では、インターフェイス回路１００５−４に残りのｎビット幅分のデータＤＱ[２ｎ−１：ｎ］＿Ｂが供給される。そして、インターフェイス回路１００５−３に供給されたデータＤＱ[ｎ−１：０］＿Ｂは、メモリコア１００６−３に入力され、インターフェイス回路１００５−４に供給されたデータＤＱ[２ｎ−１：ｎ］＿Ｂは、メモリコア１００６−４に入力される。このとき、機能ブロック１００３−２から送信されたアクセス制御信号ＣＴＬ＿Ｂは、メモリ１００２−３，１００２−４の何れにも供給される。それにより、メモリコア１００６−３には、ｎビット幅のデータＤＱ[ｎ−１：０］＿Ｂが書き込まれ、メモリコア１００６−４には、残りのｎビット幅のデータＤＱ[２ｎ−１：ｎ］＿Ｂが書き込まれる。

一方、メモリからデータの読み出しを行う場合、機能ブロック１００３−２は、アクセス制御信号ＣＴＬ＿Ｂを、インターフェイス回路１００４−２を介してメモリ１００２−３，１００２−４に対して送信する。このアクセス制御信号ＣＴＬ＿Ｂは、メモリ１００２−３，１００２−４の何れにも供給される。それにより、メモリコア１００６−３からｎビット幅のデータＤＱ[ｎ−１：０］＿Ｂが読み出され、メモリコア１００６−４から残りのｎビット幅のデータＤＱ[２ｎ−１：ｎ］＿Ｂが読み出される。機能ブロック１００３−２は、メモリ１００２−３，１００２−４からそれぞれ読み出されたｎビット幅のデータＤＱ[ｎ−１：０］＿Ｂ及びｎビット幅のデータＤＱ[２ｎ−１：ｎ］＿Ｂを、２ｎビット幅のデータＤＱ[２ｎ−１：０］＿Ｂとして受信する。

このように、図１２に示す半導体集積回路は、データ幅の大きなデータ信号を送受信する機能ブロックに対して複数のメモリを備え、当該機能ブロックと当該複数のメモリとの間でデータ信号の受け渡しを行っていた。

しかしながら、図１２に示す半導体集積回路では、各機能ブロックに対して複数のメモリが設けられる必要があるため、半導体集積回路全体としての部品点数が多くなる。具体的には、図１２に示す半導体集積回路の部品点数は、ＦＰＧＡ１００１及びメモリ１００２−１〜１００２−４の合計５つである。それにより、これらチップ間を接続する信号線の本数が増大し、ボード上の配線が混雑してしまう。特に、各機能ブロックから送信されたアクセス制御信号（アドレス信号及びコマンド信号）は、複数のメモリの何れにも供給される必要がある。そのため、アクセス制御信号を伝達するための信号線の配線長が増大し、ボート上の配線が混雑してしまう。その結果、タイミング調整や、クロストーク等の特性を抑えること、等が困難になるという問題があった。

また、ＦＰＧＡ１００１は、上記したようにソフトウェアによりその構成を変更可能である。そのため、図１２に示す半導体集積回路では、一度システムボードが構築された後でも、ＦＰＧＡ１００１の構成を変更することにより、システムの仕様を変更することが可能である。しかしながら、ボード上の配線までは変更できないため、ＦＰＧＡ１００１に設けられた機能ブロックを大きなデータ幅のデータを送受信する機能ブロックに変更することができないという問題があった。仮に、大きなデータ幅のデータを送受信する機能ブロックに変更する場合には、別途、システムボードが構築される必要があるため、設計工数が増大するという問題があった。

以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の記号を付し、重複する説明は省略する。

実施の形態１
図１は、本発明の実施の形態１にかかるメモリ（半導体装置）を備えた半導体集積回路を示すブロック図である。本実施の形態にかかるメモリでは、複数のインターフェイス回路がそれぞれ複数のメモリコアうち異なるメモリコアに対してデータ信号をインターフェイスできるように、複数のインターフェイスと複数のメモリコアとの間にデータ信号の経路が設定されている。それにより、本実施の形態にかかるメモリは、同一のメモリコアに対し複数の機能ブロックから同時にアクセスされないため、調停回路による調停が不要となり、データ処理性能の低下を抑制することができる。

さらに、本実施の形態にかかるメモリは、アクセス制御信号（アドレス信号及びコマンド信号）が供給されるインターフェイス回路と、切替信号ＭＯＤＥ１に基づいて選択された何れか１つ以上のメモリコアと、の間にアクセス制御信号の経路を設定する選択回路（経路切替回路）を備える。そのため、本実施の形態にかかるメモリは、外部回路から供給されるデータ信号のデータ幅に関わらず、当該データ信号に対応するアクセス制御信号を何れか一つのインターフェイス回路から受信する構成となる。それにより、本実施の形態にかかる半導体集積回路では、アクセス制御信号を伝達するための信号線の配線長が従来よりも短くなり、ボード上の配線混雑が抑制される。その結果、タイミング調整や、クロストーク等の特性を抑えること、等が従来よりも容易になる。換言すると、本実施の形態に係る半導体集積回路は、設計制約を満たす設計が困難になることを抑制することができる。以下、具体的に説明する。

図１に示す半導体集積回路は、複数の機能ブロックを有する集積回路（外部回路）１０１と、メモリ１０２と、を備える。なお、集積回路１０１は、例えば、ソフトウェアによりその構成を変更可能なＦＰＧＡ（Field Programmable Gate Array）である。以下では、集積回路１０１がＦＰＧＡである場合を例に説明する（以下、ＦＰＧＡ１０１と称す）。

メモリ１０２は、独立にアクセス可能な４つのメモリコア１０６−１〜１０６−４と、インターフェイス回路１０５−１〜１０５−４と、選択回路（経路切替回路）１０７−１，１０７−２と、を備える。ＦＰＧＡ１０１とメモリ１０２との間では、外部バスを介して信号伝達が行われる。なお、メモリコア１０６−１を第１のメモリコア、メモリコア１０６−２と第２のメモリコアと称する場合がある。インターフェイス回路１０５−１を第１のバスインターフェイス回路、インターフェイス回路１０５−２を第２のバスインターフェイス回路と称する場合がある。

メモリコア１０６−１〜１０６−４は、それぞれ、データを記憶するためのメモリセル（記憶領域）を複数有する。メモリコア１０６−１〜１０６−４では、アドレス信号によって指定されたメモリセルに対しデータが書き込まれ、又は、アドレス信号によって指定されたメモリセルに記憶されたデータが読み出される。データの読み出し及び書き込みは、コマンド信号に含まれるライトイネーブル信号によって切り替えられる。

なお、本実施の形態では、メモリコア１０６−１〜１０６−４が、ぞれぞれ、最大でｎビット（ｎは自然数）のデータ幅のデータを同時に読み出し又は書き込みできる場合を例に説明する。

インターフェイス回路１０５−１〜１０５−４は、それぞれ、ＦＰＧＡ１０１とメモリコア１０６−１〜１０６−４との間で行われるデータ信号の受け渡しをインターフェイスする。つまり、インターフェイス回路１０５−１〜１０５−４と、メモリコア１０６−１〜１０６−４と、の間には、１対１の関係でデータ信号の経路が設定されている。なお、インターフェイス回路（第１のバスインターフェイス回路）１０５−１とメモリコア（第１のメモリコア）１０６−１とを結合するデータ信号の経路を、第１のデータバスと称する場合がある。インターフェイス回路（第２のバスインターフェイス回路）１０５−２とメモリコア（第２のメモリコア）１０６−２とを結合するデータ信号の経路を、第２のデータバスを称する場合がある。

さらに、インターフェイス回路１０５−１〜１０５−４は、それぞれ、ＦＰＧＡ１０１からメモリコア１０６−１〜１０６−４の何れかに対するアクセス制御信号の受け渡しをインターフェイスする。インターフェイス回路１０５−１〜１０５−４は、それぞれｎビット幅のデータ信号をインターフェイスすることが可能である。

選択回路１０７−１は、外部（ＦＰＧＡ１０１）から供給される切替信号ＭＯＤＥ１に基づいて、インターフェイス回路１０５−１，１０５−２の何れかと、メモリコア１０６−２と、の間にアクセス制御信号の経路を設定する回路である。換言すると、選択回路１０７−１は、外部から供給される切替信号ＭＯＤＥ１に基づいて、インターフェイス回路１０５−１に供給されるアクセス制御信号（第１のアクセス制御信号）、又は、インターフェイス回路１０５−２に供給されるアクセス制御信号（第２のアクセス制御信号）を選択し、メモリコア１０６−２に対して出力する回路である。図１の例では、ＦＰＧＡ１０１からＨレベルの切替信号ＭＯＤＥ１が供給されている。そのため、選択回路１０７−１は、インターフェイス回路１０５−２とメモリコア１０６−２との間にアクセス制御信号の経路を設定する。つまり、選択回路１０７−１は、インターフェイス回路１０５−２に供給されるアクセス制御信号を選択し、メモリコア１０６−２に対して出力する。

インターフェイス回路１０５−１とメモリコア１０６−１との間には、アクセス制御信号の経路が設定されている。そのため、メモリコア１０６−１には、インターフェイス回路１０５−１を介してアクセス制御信号（第１のアクセス制御信号）が入力される。

選択回路１０７−３は、外部（ＦＰＧＡ１０１）から供給される切替信号ＭＯＤＥ１に基づいて、インターフェイス回路１０５−３，１０５−４の何れかと、メモリコア１０６−４と、の間にアクセス制御信号の経路を設定する回路である。換言すると、選択回路１０７−３は、外部から供給される切替信号ＭＯＤＥ１に基づいて、インターフェイス回路１０５−３に供給されるアクセス制御信号、又は、インターフェイス回路１０５−４に供給されるアクセス制御信号、を選択し、メモリコア１０６−４に対して出力する回路である。図１の例では、ＦＰＧＡ１０１からＨレベルの切替信号ＭＯＤＥ１が供給されている。そのため、選択回路１０７−３は、インターフェイス回路１０５−４とメモリコア１０６−４との間にアクセス制御信号の経路を設定する。つまり、選択回路１０７−３は、インターフェイス回路１０５−４に供給されるアクセス制御信号を選択し、メモリコア１０６−４に対して出力する。

インターフェイス回路１０５−３とメモリコア１０６−３との間には、アクセス制御信号の経路が設定されている。そのため、メモリコア１０６−３には、インターフェイス回路１０５−３を介してアクセス制御信号が入力される。

ＦＰＧＡ１０１は、プログラミングされることにより、４つの独立した機能ブロック１０３−１〜１０３−４と、インターフェイス回路１０４−１〜１０４−４と、を有する。

なお、本実施の形態では、機能ブロック１０３−１〜１０３−４が、それぞれ、メモリコアが処理可能な最大データ幅のデータと同じデータ幅のデータを送受信する場合を例に説明する。つまり、機能ブロック１０３−１〜１０３−４は、それぞれ、ｎビットのデータ幅のデータを送受信する。

インターフェイス回路１０４−１〜１０４−４は、それぞれ、機能ブロック１０３−１〜１０３−４とメモリ１０２との間で行われるデータ信号及びアクセス制御信号の受け渡しをインターフェイスする。インターフェイス回路１０４−１〜１０４−４は、それぞれｎビット幅のデータ信号をインターフェイスすることが可能である。なお、ＦＰＧＡ１０１は、図示していないが、機能ブロック１０３−１〜１０３−４やメモリ１０２に供給されるクロック信号を生成する回路や、後述する切替信号ＭＯＤＥ１を生成する回路をさらに有する。

機能ブロック１０３−１〜１０３−４は、作業用データの一時退避等を目的として、メモリ１０２にアクセスする。図１の例では、機能ブロック１０３−１〜１０３−４は、それぞれ、メモリ１０２に設けられたメモリコア１０６−１〜１０６−４との間でデータ信号及びアクセス制御信号の受け渡しを行う。

例えば、メモリにデータの書き込みを行う場合、機能ブロック１０３−１は、ｎビット幅のデータＤＱ［ｎ−１：０］＿Ａ及び対応するアクセス制御信号ＣＴＬ＿Ａを、インターフェイス回路１０４−１を介してメモリ１０２に対して送信する。メモリ１０２では、メモリコア１０６−１が、ｎビット幅のデータＤＱ［ｎ−１：０］＿Ａ及びアクセス制御信号ＣＴＬ＿Ａを、インターフェイス回路１０５−１を介して受信する。それにより、メモリコア１０６−１には、ｎビット幅のデータＤＱ［ｎ−１：０］＿Ａが書き込まれる。

同様にして、機能ブロック１０３−２は、ｎビット幅のデータＤＱ［ｎ−１：０］＿Ｂ及び対応するアクセス制御信号ＣＴＬ＿Ｂを、インターフェイス回路１０４−２を介してメモリ１０２に対して送信する。メモリ１０２では、メモリコア１０６−２が、ｎビット幅のデータＤＱ［ｎ−１：０］＿Ｂ及びアクセス制御信号ＣＴＬ＿Ｂを、インターフェイス回路１０５−２を介して受信する。それにより、メモリコア１０６−２には、ｎビット幅のデータＤＱ［ｎ−１：０］＿Ｂが書き込まれる。同様にして、機能ブロック１０３−３は、ｎビット幅のデータＤＱ［ｎ−１：０］＿Ｃ及び対応するアクセス制御信号ＣＴＬ＿Ｃを、インターフェイス回路１０４−３を介してメモリ１０２に対して送信する。メモリ１０２では、メモリコア１０６−３が、ｎビット幅のデータＤＱ［ｎ−１：０］＿Ｃ及びアクセス制御信号ＣＴＬ＿Ｃを、インターフェイス回路１０５−３を介して受信する。それにより、メモリコア１０６−３には、ｎビット幅のデータＤＱ［ｎ−１：０］＿Ｃが書き込まれる。同様にして、機能ブロック１０３−４は、ｎビット幅のデータＤＱ［ｎ−１：０］＿Ｄ及び対応するアクセス制御信号ＣＴＬ＿Ｄを、インターフェイス回路１０４−４を介してメモリ１０２に対して送信する。メモリ１０２では、メモリコア１０６−４が、ｎビット幅のデータＤＱ［ｎ−１：０］＿Ｄ及びアクセス制御信号ＣＴＬ＿Ｄを、インターフェイス回路１０５−４を介して受信する。それにより、メモリコア１０６−４には、ｎビット幅のデータＤＱ［ｎ−１：０］＿Ｄが書き込まれる。

一方、メモリからデータの読み出しを行う場合、機能ブロック１０３−１は、アクセス制御信号ＣＴＬ＿Ａを、インターフェイス回路１０４−１を介してメモリ１０２に対して送信する。メモリ１０２では、メモリコア１０６−１が、アクセス制御信号ＣＴＬ＿Ａを、インターフェイス回路１０５−１を介して受信する。それにより、メモリコア１０６−１からｎビット幅のデータＤＱ［ｎ−１：０］＿Ａが読み出される。

同様にして、機能ブロック１０３−２は、アクセス制御信号ＣＴＬ＿Ｂを、インターフェイス回路１０４−２を介してメモリ１０２に対して送信する。メモリ１０２では、メモリコア１０６−２が、アクセス制御信号ＣＴＬ＿Ｂを、インターフェイス回路１０５−２を介して受信する。それにより、メモリコア１０６−２からｎビット幅のデータＤＱ［ｎ−１：０］＿Ｂが読み出される。機能ブロック１０３−３は、アクセス制御信号ＣＴＬ＿Ｃを、インターフェイス回路１０４−３を介してメモリ１０２に対して送信する。メモリ１０２では、メモリコア１０６−３が、アクセス制御信号ＣＴＬ＿Ｃを、インターフェイス回路１０５−３を介して受信する。それにより、メモリコア１０６−３からｎビット幅のデータＤＱ［ｎ−１：０］＿Ｃが読み出される。同様にして、機能ブロック１０３−４は、アクセス制御信号ＣＴＬ＿Ｄを、インターフェイス回路１０４−４を介してメモリ１０２に対して送信する。メモリ１０２では、メモリコア１０６−４が、アクセス制御信号ＣＴＬ＿Ｄを、インターフェイス回路１０５−４を介して受信する。それにより、メモリコア１０６−４からｎビット幅のデータＤＱ［ｎ−１：０］＿Ｄが読み出される。

このようにして、図１の例では、機能ブロック１０３−１とメモリコア１０６−１との間でｎビット幅のデータＤＱ＿Ａ及びアクセス制御信号ＣＴＬ＿Ａの受け渡しが行われる。機能ブロック１０３−２とメモリコア１０６−２との間でｎビット幅のデータＤＱ＿Ｂ及びアクセス制御信号ＣＴＬ＿Ｂの受け渡しが行われる。機能ブロック１０３−３とメモリコア１０６−３との間でｎビット幅のデータＤＱ＿Ｃ及びアクセス制御信号ＣＴＬ＿Ｃの受け渡しが行われる。また、機能ブロック１０３−４とメモリコア１０６−４との間でｎビット幅のデータ信号ＤＱ＿Ｄ及びアクセス制御信号ＣＴＬ＿Ｄの受け渡しが行われる。

このように、機能ブロック１０３−１〜１０３−４は、それぞれ異なるメモリコア１０６−１〜１０６−４との間でデータ信号の受け渡しを行う。そのため、本実施の形態にかかるメモリ１０２は、同一のメモリコアに対し複数の機能ブロックから同時にアクセスされないため、調停回路による調停が不要となり、データ処理性能の低下を抑制することができる。

なお、図１の例では、ＦＰＧＡ１０１がｎビット幅のデータを送受信する４つの機能ブロック１０３−１〜１０３−４を備えた場合を例に説明したが、これに限られない。機能ブロックの数は任意に変更可能である。ここで、ＦＰＧＡ１０１がｎビット幅のデータを送受信する３つの機能ブロック１０３−１〜１０３−３を備えている場合、メモリ１０２のインターフェイス回路１０５−４には、ＦＰＧＡ１０１からデータ信号等は供給されない。この場合、インターフェイス回路１０５−４には、固定信号（所定の論理レベルの電圧）が供給される。それにより、入力端子オープンによるフローティングを防ぐことができる。なお、インターフェイス回路１０５−１〜１０５−４にそれぞれ固定信号が供給されるか否かは、切替信号ＭＯＤＥ１に基づいて決定される。

また、ＦＰＧＡ１０１は、例えば、機能ブロックが送信するデータのデータ幅に応じた信号レベルの切替信号ＭＯＤＥ１を生成し、メモリ１０２に対して出力する。あるいは、ＦＰＧＡ１０１は、メモリ１０２にアクセスを必要とする機能ブロックの数に応じた信号レベルの切替信号ＭＯＤＥ１を生成し、メモリ１０２に対して出力する。また、ＦＰＧＡ１０１は、クロック信号ＣＫを生成しメモリ１０２に対して出力する。メモリコア１０６−１〜１０６−４は、このクロック信号ＣＫに同期して動作する。

図２Ａに示す半導体集積回路は、図１に示すＦＰＧＡ１０１を再プログラミングしてＦＰＧＡ２０１としたものである。具体的には、ＦＰＧＡ２０１は、再プログラミングされることにより、２つの独立した機能ブロック２０３−１，２０３−２と、インターフェイス回路２０４−１，２０４−２と、を有する。以下では、主として図１に示す半導体集積回路とは異なる点について説明する。

なお、本実施の形態では、機能ブロック２０３−１，２０３−２が、それぞれ、メモリコアが処理可能な最大データ幅のデータより大きなデータ幅のデータを送受信する場合を例に説明する。具体的には、機能ブロック２０３−１，２０３−２は、それぞれ、２ｎビットのデータ幅のデータを送受信する。また、インターフェイス回路２０４−１，２０４−２は、それぞれ２ｎビット幅のデータ信号をインターフェイスすることが可能である。

図２Ａの例では、ＦＰＧＡ２０１からメモリ１０２に対してＬレベルの切替信号ＭＯＤＥ１が供給されている。そのため、メモリ１０２において、選択回路１０７−１は、インターフェイス回路１０５−１とメモリコア１０６−２との間にアクセス制御信号の経路を設定する。つまり、選択回路１０７−１は、インターフェイス回路１０５−１に供給されるアクセス制御信号を選択し、メモリコア１０６−２に対して出力する。また、選択回路１０７−３は、インターフェイス回路１０５−３とメモリコア１０６−４との間にアクセス制御信号の経路を設定する。つまり、選択回路１０７−３は、インターフェイス回路１０５−３に供給されるアクセス制御信号を選択し、メモリコア１０６−４に対して出力する。

つまり、インターフェイス回路１０５−１とメモリコア１０６−１，１０６−２との間にアクセス制御信号の経路が設定され、インターフェイス回路１０５−３とメモリコア１０６−３，１０６−４との間にアクセス制御信号の経路が設定される。なお、データ信号の経路は、図１の場合と同様に、インターフェイス回路１０５−１〜１０５−４と、メモリコア１０６−１〜１０６−４と、の間に１対１の関係で設定されている。

ＦＰＧＡ２０１において、インターフェイス回路２０４−１，２０４−２は、それぞれ、機能ブロック２０３−１，２０３−２とメモリ１０２との間で行われるデータ信号及びアクセス制御信号の受け渡しをインターフェイスする。

機能ブロック２０３−１，２０３−２は、作業用データの一時退避等を目的として、メモリ１０２にアクセスする。図２Ａの例では、機能ブロック２０３−１は、メモリ１０２に設けられたメモリコア１０６−１，１０６−２との間でデータ信号及びアクセス制御信号の受け渡しを行い、機能ブロック２０３−２は、メモリ１０２に設けられたメモリコア１０６−３，１０６−４との間でデータ信号及びアクセス制御信号の受け渡しを行う。

例えば、メモリにデータの書き込みを行う場合、機能ブロック２０３−１は、２ｎビット幅のデータＤＱ［２ｎ−１：０］＿Ａ及び対応するアクセス制御信号ＣＴＬ＿Ａを、インターフェイス回路２０４−１を介してメモリ１０２に対して送信する。メモリ１０２では、メモリコア１０６−１が、ｎビット幅分のデータＤＱ［ｎ−１：０］＿Ａをインターフェイス回路１０５−１を介して受信し、メモリコア１０６−２が、残りのｎビット幅分のデータＤＱ［２ｎ−１：ｎ］＿Ａをインターフェイス回路１０５−２を介して受信する。このとき、機能ブロック２０３−１から送信されたアクセス制御信号ＣＴＬ＿Ａは、インターフェイス回路１０５−１にのみ供給される。そして、アクセス制御信号ＣＴＬ＿Ａは、インターフェイス回路１０５−１を介して、メモリコア１０６−１，１０６−２の何れにも入力される。それにより、メモリコア１０６−１には、ｎビット幅分のデータＤＱ［ｎ−１：０］＿Ａが書き込まれ、メモリコア１０６−２には、残りのｎビット幅分のデータＤＱ［２ｎ−１：ｎ］＿Ａが書き込まれる。

同様にして、機能ブロック２０３−２は、２ｎビット幅のデータＤＱ［２ｎ−１：０］＿Ｂ及び対応するアクセス制御信号ＣＴＬ＿Ｂを、インターフェイス回路２０４−２を介してメモリ１０２に対して送信する。メモリ１０２では、メモリコア１０６−３が、ｎビット幅分のデータＤＱ［ｎ−１：０］＿Ｂをインターフェイス回路１０５−３を介して受信し、メモリコア１０６−４が、残りのｎビット幅分のデータＤＱ［２ｎ−１：ｎ］＿Ｂをインターフェイス回路１０５−４を介して受信する。このとき、機能ブロック２０３−２から送信されたアクセス制御信号ＣＴＬ＿Ｂは、インターフェイス回路１０５−３にのみ供給される。そして、アクセス制御信号ＣＴＬ＿Ｂは、インターフェイス回路１０５−３を介して、メモリコア１０６−３，１０６−４の何れにも入力される。それにより、メモリコア１０６−３には、ｎビット幅分のデータＤＱ［ｎ−１：０］＿Ｂが書き込まれ、メモリコア１０６−４には、残りのｎビット幅分のデータＤＱ［２ｎ−１：ｎ］＿Ｂが書き込まれる。

一方、メモリからデータの読み出しを行う場合、機能ブロック２０３−１は、アクセス制御信号ＣＴＬ＿Ａを、インターフェイス回路２０４−１を介してメモリ１０２に対して送信する。このアクセス制御信号ＣＴＬ＿Ａは、インターフェイス回路１０５−１にのみ供給される。そして、アクセス制御信号ＣＴＬ＿Ａは、インターフェイス回路１０５−１を介して、メモリコア１０６−１，１０６−２の何れにも入力される。それにより、メモリコア１０６−１からｎビット幅分のデータＤＱ［ｎ−１：０］＿Ａが読み出され、メモリコア１０６−２から残りのｎビット幅分のデータＤＱ［２ｎ−１：ｎ］＿Ａが読み出される。

同様にして、機能ブロック２０３−２は、アクセス制御信号ＣＴＬ＿Ｂを、インターフェイス回路２０４−２を介してメモリ１０２に対して送信する。このアクセス制御信号ＣＴＬ＿Ｂは、インターフェイス回路１０５−３にのみ供給される。そして、アクセス制御信号ＣＴＬ＿Ｂは、インターフェイス回路１０５−３を介して、メモリコア１０６−３，１０６−４の何れにも入力される。それにより、メモリコア１０６−３からｎビット幅分のデータＤＱ［ｎ−１：０］＿Ｂが読み出され、メモリコア１０６−４から残りのｎビット幅分のデータＤＱ［２ｎ−１：ｎ］＿Ｂが読み出される。

このようにして、機能ブロック２０３−１とメモリコア１０６−１，１０６−２との間で２ｎビット幅のデータＤＱ＿Ａ及びアクセス制御信号ＣＴＬ＿Ａの受け渡しが行われる。機能ブロック２０３−２とメモリコア１０６−３，１０６−４との間で２ｎビット幅のデータＤＱ＿Ｂ及びアクセス制御信号ＣＴＬ＿Ｂの受け渡しが行われる。

このように、機能ブロック２０３−１，２０３−２は、それぞれ異なるメモリコア１０６−１〜１０６−４との間でデータ信号の受け渡しを行う。そのため、本実施の形態にかかるメモリ１０２は、同一のメモリコアに対し複数の機能ブロックから同時にアクセスされないため、調停回路による調停が不要となり、データ処理性能の低下を抑制することができる。

さらに、図１及び図２Ａに示す本発明にかかる半導体集積回路では、図１２に示す従来技術の半導体集積回路と比較して、半導体集積回路全体としての部品点数が少ない。具体的には、図１及び図２Ａに示す半導体集積回路の部品点数は、ＦＰＧＡ１０１（２０１）及びメモリ１０２の合計２つである。それにより、本発明にかかる半導体集積回路では、これらチップ間を接続する信号線の本数が従来技術の場合よりも少なくなり、ボード上の配線の混雑は抑制される。特に、図２Ａの例のように、機能ブロックによって送受信されるデータのデータ幅が大きく、当該データがメモリ内の複数のインターフェイス回路に分かれて供給される場合でも、当該機能ブロックから送信されるアクセス制御信号は、メモリ内の一つのインターフェイス回路にのみ供給される。そのため、本発明にかかる半導体集積回路では、アクセス制御信号を伝達するための信号線の配線長が従来技術の場合よりも短くなり、ボード上の配線の混雑が抑制される。その結果、本発明にかかる半導体集積回路では、タイミング調整や、クロストークなどの特性を抑えること、等が、従来技術の場合よりも容易になる。

さらに、本発明にかかる半導体集積回路では、一度システムボードが構築された後に、機能ブロックを大きなデータ幅のデータを送受信する機能ブロックに変更する場合でも、ボード上の配線を変更する必要がない。そのため、本発明にかかる半導体集積回路は、従来技術と異なり、別途システムボードを構築する必要が無いため、設計工数の増大を抑制することができる。

なお、図２Ａの例では、ＦＰＧＡ２０１が２ｎビット幅のデータを送受信する２つの機能ブロック２０３−１，２０３−２を備えた場合を例に説明したが、これに限られない。機能ブロックの数は任意に変更可能である。ここで、ＦＰＧＡ２０１が２ｎビット幅のデータを送受信する１つの機能ブロック２０３−１を備えている場合、メモリ１０２のインターフェイス回路１０５−３，１０５−４には、ＦＰＧＡ２０１からデータ信号等は供給されない。この場合、インターフェイス回路１０５−３，１０５−４には、固定信号（所定の論理レベルの電圧）が供給される。それにより、入力端子オープンによるフローティングを防ぐことができる。なお、インターフェイス回路１０５−１〜１０５−４にそれぞれ固定信号が供給されるか否かは、切替信号ＭＯＤＥ１に基づいて決定される。

（メモリ１０２の具体的な構成例）
次に、メモリ１０２の具体的な構成例について、図３を用いて説明する。図３は、図１及び図２Ａに示すメモリ１０２に設けられたインターフェイス回路１０５−１，１０５−２及び選択回路１０７−１の一部を示す回路図である。図３は、主としてアドレス信号及びコマンド信号の信号経路上の回路構成を示している。なお、インターフェイス回路１０５−３，１０５−４及び選択回路１０７−３も、インターフェイス回路１０５−１，１０５−２及び選択回路１０７−１と同様の回路構成である。

図３に示すように、インターフェイス回路１０５−１，１０５−２及び選択回路１０７−１は、それぞれ、複数の論理ゲートにより構成されている。なお、図３の例では、特性をできるだけ同じにするため、何れのインターフェイス回路も同一の回路構成としている。また、図３では、選択回路１０７−１から出力される２種類のアクセス制御信号に対しそれぞれ新たな符号を付すことにより、それらを明示的に区別している。

図３に示すように、インターフェイス回路１０５−１には、コマンド信号として、チップセレクト信号ＣＳＮ＿Ａ、ライトイネーブル信号ＷＥＮ＿Ａ及びリフレッシュ信号ＲＥＦＮ＿Ａが供給される。さらに、インターフェイス回路１０５−１には、ｍ（ｍは自然数）ビット幅のアドレス信号Ａ０＿Ａ〜Ａ（ｍ−１）＿Ａが供給される。これらの信号群をまとめてアクセス制御信号ＣＴＬ＿Ａと称す。

また、インターフェイス回路１０５−２には、コマンド信号として、チップセレクト信号ＣＳＮ＿Ｂ、ライトイネーブル信号ＷＥＮ＿Ｂ及びリフレッシュ信号ＲＥＦＮ＿Ｂが供給され得る。さらに、インターフェイス回路１０５−２には、ｍビット幅のアドレス信号Ａ０＿Ｂ〜Ａ（ｍ−１）＿Ｂが供給され得る。これらの信号群をまとめてアクセス制御信号ＣＴＬ＿Ｂと称す。

選択回路１０７−１は、インターフェイス回路１０５−１に供給されたアクセス制御信号ＣＴＬ＿Ａを、常に、チップセレクト信号ＣＳＮ＿ｃ１、ライトイネーブル信号ＷＥＮ＿ｃ１、リフレッシュ信号ＲＥＦＮ＿ｃ１及びアドレス信号Ａ０＿ｃ１〜Ａ（ｍ−１）＿ｃ１としてメモリコア１０６−１に対して出力する。

さらに、選択回路１０７−１は、切替信号ＭＯＤＥ１に基づいて、インターフェイス回路１０５−１に供給されたアクセス制御信号ＣＴＬ＿Ａ、又は、インターフェイス回路１０５−２に供給されたアクセス制御信号ＣＴＬ＿Ｂ、を選択し、チップセレクト信号ＣＳＮ＿ｃ２、ライトイネーブル信号ＷＥＮ＿ｃ２、リフレッシュ信号ＲＥＦＮ＿ｃ２及びアドレス信号Ａ０＿ｃ２〜Ａ（ｍ−１）＿ｃ２としてメモリコア１０６−２に対して出力する。

例えば、切替信号ＭＯＤＥ１がＨレベルの場合、選択回路１０７−１は、インターフェイス回路１０５−２に供給されたアクセス制御信号ＣＴＬ＿Ｂを、チップセレクト信号ＣＳＮ＿ｃ２、ライトイネーブル信号ＷＥＮ＿ｃ２、リフレッシュ信号ＲＥＦＮ＿ｃ２及びアドレス信号Ａ０＿ｃ２〜Ａ（ｍ−１）＿ｃ２としてメモリコア１０６−２に対して出力する。

一方、切替信号ＭＯＤＥ１がＬレベルの場合、選択回路１０７−１は、インターフェイス回路１０５−１に供給されたアクセス制御信号ＣＴＬ＿Ａを、チップセレクト信号ＣＳＮ＿ｃ２、ライトイネーブル信号ＷＥＮ＿ｃ２、リフレッシュ信号ＲＥＦＮ＿ｃ２及びアドレス信号Ａ０＿ｃ２〜Ａ（ｍ−１）＿ｃ２としてメモリコア１０６−２に対して出力する。

なお、図３に示すメモリ１０２の回路構成は一例に過ぎず、同様の処理を実行できる他の構成に変更可能であることは言うまでもない。

実施の形態２
本実施の形態では、図１及び図２Ａに示すメモリ１０２の第１の変形例について、図２Ｂを用いて説明する。図２Ｂに示す半導体集積回路は、ＦＰＧＡ２０１ｂと、メモリ１０２の変形例としてメモリ１０２ｂと、を備える。ここで、ＦＰＧＡ２０１ｂとメモリ１０２ｂとの間では、３ｎビット幅のデータ信号の受け渡しが行われる。

メモリ１０２ｂは、メモリ１０２と比較して、選択回路の構成が異なる。具体的には、メモリ１０２ｂは、選択回路１０７−３に代えて選択回路１０７−２を備える。メモリ１０２ｂのその他の回路構成については、メモリ１０２の場合と同様であるため、その説明を省略する。

選択回路１０７−２は、外部（ＦＰＧＡ２０１ｂ）から供給される切替信号ＭＯＤＥ１に基づいて、インターフェイス回路１０５−１，１０５−３の何れかと、メモリコア１０６−３と、の間にアクセス制御信号の経路を設定する回路である。換言すると、選択回路１０７−２は、外部から供給される切替信号ＭＯＤＥ１に基づいて、インターフェイス回路１０５−１に供給されるアクセス制御信号（第１のアクセス制御信号）、又は、インターフェイス回路１０５−３に供給されるアクセス制御信号（第３のアクセス制御信号）を選択し、メモリコア（第３のメモリコア）１０６−３に対して出力する。図２Ｂの例では、ＦＰＧＡ２０１ｂからＬレベルの切替信号ＭＯＤＥ１が供給されている。そのため、選択回路１０７−２は、インターフェイス回路１０５−１とメモリコア１０６−３との間にアクセス制御信号の経路を設定する。つまり、選択回路１０７−２は、インターフェイス回路１０５−１に供給されるアクセス制御信号を選択し、メモリコア１０６−３に対して出力する。

なお、仮にＦＰＧＡ２０１ｂからＨレベルの切替信号ＭＯＤＥ１が供給される場合には、選択回路１０７−２は、インターフェイス回路１０５−３とメモリコア１０６−３との間にアクセス制御信号の経路を設定する。つまり、選択回路１０７−２は、インターフェイス回路１０５−３に供給されるアクセス制御信号を選択し、メモリコア１０６−３に対して出力する。

また、選択回路１０７−１は、上記したように、切替信号ＭＯＤＥ１がＬレベルの場合、インターフェイス回路１０５−１とメモリコア１０６−２との間にアクセス制御信号の経路を設定する。つまり、選択回路１０７−１は、インターフェイス回路１０５−１に供給されるアクセス制御信号を選択し、メモリコア１０６−２に対して出力する。

つまり、インターフェイス回路１０５−１とメモリコア１０６−１〜１０６−３との間にアクセス制御信号の経路が設定される。そのため、メモリコア１０６−１〜１０６−３には、何れもインターフェイス回路１０５−１を介して共通のアクセス制御信号が入力される。その他、インターフェイス回路１０５−４とメモリコア１０６−４との間には、アクセス制御信号の経路が設定されている。そのため、メモリコア１０６−４には、インターフェイス回路１０５−４を介してアクセス制御信号が入力される。

なお、データ信号の経路は、図１及び図２Ａの場合と同様に、インターフェイス回路１０５−１〜１０５−４と、メモリコア１０６−１〜１０６−４と、の間に１対１の関係で設定されている。なお、インターフェイス回路（第３のバスインターフェイス回路）１０５−３とメモリコア（第３のメモリコア）１０６−３とを結合するデータ信号の経路を、第３のデータバスと称する場合がある。

ＦＰＧＡ２０１ｂは、プログラミングされることにより、２つの独立した機能ブロック２０３ｂ−１，２０３ｂ−２と、インターフェイス回路２０４ｂ−１，２０４ｂ−２と、を有する。なお、本実施の形態では、機能ブロック２０３ｂ−１が、３ｎビットのデータ幅のデータを送受信し、機能ブロック２０３ｂ−２が、ｎビットのデータ幅のデータを送受信する場合を例に説明する。

インターフェイス回路２０４ｂ−１，２０４ｂ−２は、それぞれ、機能ブロック２０３ｂ−１，２０３ｂ−２とメモリ１０２ｂとの間で行われるデータ信号及びアクセス制御信号の受け渡しをインターフェイスする。インターフェイス回路２０４ｂ−１は、３ｎビット幅のデータ信号をインターフェイス可能であり、インターフェイス回路２０４ｂ−２は、ｎビット幅のデータ信号をインターフェイスすることが可能である。

機能ブロック２０３ｂ−１，２０３ｂ−２は、作業用データの一時退避等を目的として、メモリ１０２ｂにアクセスする。図２Ｂの例では、機能ブロック２０３ｂ−１は、メモリ１０２ｂに設けられたメモリコア１０６−１〜１０６−３との間でデータ信号及びアクセス制御信号の受け渡しを行い、機能ブロック２０３ｂ−２は、メモリ１０２ｂに設けられたメモリコア１０６−４との間でデータ信号及びアクセス制御信号の受け渡しを行う。

例えば、メモリにデータの書き込みを行う場合、機能ブロック２０３ｂ−１は、３ｎビット幅のデータＤＱ［３ｎ−１：０］＿Ａ及び対応するアクセス制御信号ＣＴＬ＿Ａを、インターフェイス回路２０４ｂ−１を介してメモリ１０２ｂに対して送信する。メモリ１０２ｂでは、メモリコア１０６−１が、ｎビット幅分のデータＤＱ［ｎ−１：０］＿Ａをインターフェイス回路１０５−１を介して受信し、メモリコア１０６−２が、ｎビット幅分のデータＤＱ［２ｎ−１：ｎ］＿Ａをインターフェイス回路１０５−２を介して受信し、残りのｎビット幅分のデータＤＱ［３ｎ−１：２ｎ］＿Ａをインターフェイス回路１０５−３を介して受信する。このとき、機能ブロック２０３ｂ−１から送信されたアクセス制御信号ＣＴＬ＿Ａは、インターフェイス回路１０５−１にのみ供給される。そして、アクセス制御信号ＣＴＬ＿Ａは、インターフェイス回路１０５−１を介して、メモリコア１０６−１〜１０６−３の何れにも入力される。それにより、メモリコア１０６−１には、ｎビット幅分のデータＤＱ［ｎ−１：０］＿Ａが書き込まれ、メモリコア１０６−２には、ｎビット幅分のデータＤＱ［２ｎ−１：ｎ］＿Ａが書き込まれ、メモリコア１０６−３には、残りのｎビット幅分のデータＤＱ［３ｎ−１：２ｎ］＿Ａが書き込まれる。

また、機能ブロック２０３ｂ−２は、ｎビット幅のデータＤＱ［ｎ−１：０］＿Ｂ及び対応するアクセス制御信号ＣＴＬ＿Ｂを、インターフェイス回路２０４ｂ−２を介してメモリ１０２ｂに対して送信する。メモリ１０２ｂでは、メモリコア１０６−４が、ｎビット幅のデータＤＱ［ｎ−１：０］＿Ｂ及び対応するアクセス制御信号ＣＴＬ＿Ｂを、インターフェイス回路１０５−４を介して受信する。それにより、メモリコア１０６−４には、ｎビット幅のデータＤＱ［ｎ−１：０］＿Ｂが書き込まれる。

一方、メモリからデータの読み出しを行う場合、機能ブロック２０３ｂ−１は、アクセス制御信号ＣＴＬ＿Ａを、インターフェイス回路２０４ｂ−１を介してメモリ１０２ｂに対して送信する。機能ブロック２０３ｂ−１から送信されたアクセス制御信号ＣＴＬ＿Ａは、インターフェイス回路１０５−１にのみ供給される。そして、アクセス制御信号ＣＴＬ＿Ａは、インターフェイス回路１０５−１を介して、メモリコア１０６−１〜１０６−３の何れにも入力される。それにより、メモリコア１０６−１からｎビット幅分のデータＤＱ［ｎ−１：０］＿Ａが読み出され、メモリコア１０６−２からｎビット幅分のデータＤＱ［２ｎ−１：ｎ］＿Ａが読み出され、メモリコア１０６−３から残りのｎビット幅分のデータＤＱ［３ｎ−１：２ｎ］＿Ａが読み出される。

また、機能ブロック２０３ｂ−２は、アクセス制御信号ＣＴＬ＿Ｂを、インターフェイス回路２０４ｂ−２を介してメモリ１０２ｂに対して送信する。メモリ１０２ｂでは、メモリコア１０６−４が、アクセス制御信号ＣＴＬ＿Ｂを、インターフェイス回路１０５−４を介して受信する。それにより、メモリコア１０６−４からｎビット幅のデータＤＱ［ｎ−１：０］＿Ｂが読み出される。

このようにして、図２Ｂの例では、機能ブロック２０３ｂ−１とメモリコア１０６−１〜１０６−３との間で３ｎビット幅のデータＤＱ＿Ａ及びアクセス制御信号ＣＴＬ＿Ａの受け渡しが行われる。機能ブロック２０３ｂ−２とメモリコア１０６−４との間でｎビット幅のデータＤＱ＿Ｂ及びアクセス制御信号ＣＴＬ＿Ｂの受け渡しが行われる。このとき、各アクセス制御信号は、メモリ１０２ｂの一つのインターフェイス回路にのみ供給される。

このように、３ｎビット幅のデータ信号の受け渡しを行う構成であっても、本実施の形態にかかるメモリ１０２ｂ及びそれを備えた半導体集積回路は、実施の形態１の場合と同様の効果を奏することができる。

実施の形態３
本実施の形態では、図１及び図２Ａに示すメモリ１０２の第２の変形例について、図２Ｃを用いて説明する。図２Ｃに示す半導体集積回路は、ＦＰＧＡ２０１ｃと、メモリ１０２の変形例としてメモリ１０２ｃと、を備える。ここで、ＦＰＧＡ２０１ｃとメモリ１０２ｃとの間では、４ｎビット幅のデータ信号の受け渡しが行われる。

メモリ１０２ｃは、メモリ１０２と比較して、選択回路の構成が異なる。具体的には、メモリ１０２ｃは、３つの選択回路１０７−１〜１０７−３を備える。これら選択回路１０７−１〜１０７−３のそれぞれの回路構成及び動作については、上記しているので、その説明を省略する。

図２Ｃの例では、ＦＰＧＡ２０１ｃからＬレベルの切替信号ＭＯＤＥ１が供給されている。そのため、選択回路１０７−１は、インターフェイス回路１０５−１とメモリコア１０６−２との間にアクセス制御信号の経路を設定し、選択回路１０７−２は、インターフェイス回路１０５−１とメモリコア１０６−３との間にアクセス制御信号の経路を設定し、選択回路１０７−３は、インターフェイス回路１０５−１とメモリコア１０６−４との間にアクセス制御信号の経路を設定する。つまり、インターフェイス回路１０５−１とメモリコア１０６−１〜１０６−４との間にアクセス制御信号の経路が設定される。そのため、メモリコア１０６−１〜１０６−４には、何れもインターフェイス回路１０５−１を介して共通のアクセス制御信号が入力される。

なお、データ信号の経路は、図１及び図２Ａの場合と同様に、インターフェイス回路１０５−１〜１０５−４と、メモリコア１０６−１〜１０６−４と、の間に１対１の関係で設定されている。

ＦＰＧＡ２０１ｃは、プログラミングされることにより、１つの独立した機能ブロック２０３ｃ−１と、インターフェイス回路２０４ｃ−１と、を有する。なお、本実施の形態では、機能ブロック２０３ｃ−１が、４ｎビットのデータ幅のデータを送受信する場合を例に説明する。

インターフェイス回路２０４ｃ−１は、機能ブロック２０３ｃ−１とメモリ１０２ｃとの間で行われるデータ信号及びアクセス制御信号の受け渡しをインターフェイスする。インターフェイス回路２０４ｃ−１は、４ｎビット幅のデータ信号をインターフェイスすることが可能である。

機能ブロック２０３ｃ−１は、作業用データの一時退避等を目的として、メモリ１０２ｃにアクセスする。図２Ｃの例では、機能ブロック２０３ｃ−１は、メモリ１０２ｃに設けられたメモリコア１０６−１〜１０６−４との間でデータ信号及びアクセス制御信号の受け渡しを行う。

例えば、メモリにデータの書き込みを行う場合、機能ブロック２０３ｃ−１は、４ｎビット幅のデータＤＱ［４ｎ−１：０］＿Ａ及び対応するアクセス制御信号ＣＴＬ＿Ａを、インターフェイス回路２０４ｃ−１を介してメモリ１０２ｃに対して送信する。メモリ１０２ｃでは、メモリコア１０６−１が、ｎビット幅分のデータＤＱ［ｎ−１：０］＿Ａをインターフェイス回路１０５−１を介して受信し、メモリコア１０６−２が、ｎビット幅分のデータＤＱ［２ｎ−１：ｎ］＿Ａをインターフェイス回路１０５−２を介して受信し、ｎビット幅分のデータＤＱ［３ｎ−１：２ｎ］＿Ａをインターフェイス回路１０５−３を介して受信し、残りのｎビット幅分のデータＤＱ［４ｎ−１：３ｎ］＿Ａをインターフェイス回路１０５−４を介して受信する。このとき、機能ブロック２０３ｃ−１から送信されたアクセス制御信号ＣＴＬ＿Ａは、インターフェイス回路１０５−１にのみ供給される。そして、アクセス制御信号ＣＴＬ＿Ａは、インターフェイス回路１０５−１を介して、メモリコア１０６−１〜１０６−４の何れにも入力される。それにより、メモリコア１０６−１には、ｎビット幅分のデータＤＱ［ｎ−１：０］＿Ａが書き込まれ、メモリコア１０６−２には、ｎビット幅分のデータＤＱ［２ｎ−１：ｎ］＿Ａが書き込まれ、メモリコア１０６−３には、ｎビット幅分のデータＤＱ［３ｎ−１：２ｎ］＿Ａが書き込まれ、メモリコア１０６−４には、残りのｎビット幅分のデータＤＱ［４ｎ−１：３ｎ］＿Ａが書き込まれる。

一方、メモリからデータの読み出しを行う場合、機能ブロック２０３ｃ−１は、アクセス制御信号ＣＴＬ＿Ａを、インターフェイス回路２０４ｃ−１を介してメモリ１０２ｃに対して送信する。機能ブロック２０３ｃ−１から送信されたアクセス制御信号ＣＴＬ＿Ａは、インターフェイス回路１０５−１にのみ供給される。そして、アクセス制御信号ＣＴＬ＿Ａは、インターフェイス回路１０５−１を介して、メモリコア１０６−１〜１０６−４の何れにも入力される。それにより、メモリコア１０６−１からｎビット幅分のデータＤＱ［ｎ−１：０］＿Ａが読み出され、メモリコア１０６−２からｎビット幅分のデータＤＱ［２ｎ−１：ｎ］＿Ａが読み出され、メモリコア１０６−３からｎビット幅分のデータＤＱ［３ｎ−１：２ｎ］＿Ａが読み出され、メモリコア１０６−４から残りのｎビット幅分のデータＤＱ［４ｎ−１：３ｎ］＿Ａが読み出される。

このようにして、図２Ｃの例では、機能ブロック２０３ｃ−１とメモリコア１０６−１〜１０６−４との間で４ｎビット幅のデータＤＱ＿Ａ及びアクセス制御信号ＣＴＬ＿Ａの受け渡しが行われる。このとき、アクセス制御信号ＣＴＬ＿Ａは、メモリ１０２ｃの一つのインターフェイス回路にのみ供給される。

このように、４ｎビット幅のデータ信号の受け渡しを行う構成であっても、本実施の形態にかかるメモリ１０２ｃ及びそれを備えた半導体集積回路は、実施の形態１の場合と同様の効果を奏することができる。

実施の形態４
図４は、本発明の実施の形態４にかかるメモリ（半導体装置）を備えた半導体集積回路を示すブロック図である。実施の形態１〜３にかかるメモリでは、機能ブロックによって大きなデータ幅のデータが送受信される場合、複数のメモリコアにて同時にデータの読み書きが行われるため、消費電力が増大してしまう可能性がある。一方、本実施の形態にかかるメモリでは、機能ブロックによって大きなデータ幅のデータが送受信される場合でも、複数のメモリコアにて同時にデータの読み書きが行われないため、消費電力の増大が抑制される。以下、具体的に説明する。

図４に示す半導体集積回路は、ＦＰＧＡ４０１と、メモリ４０２と、を備える。なお、ＦＰＧＡ４０１は、図１に示すＦＰＧＡ１０１と同様の回路構成である。機能ブロック４０３−１〜４０３−４は、それぞれ、図１における機能ブロック１０３−１〜１０３−４に対応する。インターフェイス回路４０４−１〜４０４−４は、それぞれ、図１におけるインターフェイス回路１０４−１〜１０４−４に対応する。したがって、機能ブロック４０３−１〜４０３−４は、それぞれ、ｎビットのデータ幅のデータを送受信する。

メモリ４０２において、インターフェイス回路４０５−１〜４０５−４は、ぞれぞれ、図１におけるインターフェイス回路１０５−１〜１０５−４に対応する。メモリコア４０６−１〜４０６−４は、それぞれ、図１におけるメモリコア１０６−１〜１０６−４に対応する。なお、本実施の形態では、メモリコア４０６−１〜４０６−４が、それぞれ、最大で２ｎビットのデータ幅のデータを同時に読み出し又は書き込みできる場合を例に説明する。

また、メモリ４０２は、図１に示すメモリ１０２と比較して、選択回路１０７−１，１０７−３に代えて選択回路４０７−１，４０７−２を備える。以下では、主として選択回路４０７−１，４０７−２について説明する。

選択回路４０７−１は、外部（ＦＰＧＡ４０１）から供給される切替信号ＭＯＤＥ２に基づいて、インターフェイス回路４０５−１，４０５−２と、メモリコア４０６−１，４０６−２と、の間にデータ信号及びアクセス制御信号の経路を設定する回路である。選択回路４０７−２は、外部ら供給される切替信号ＭＯＤＥ２に基づいて、インターフェイス回路４０５−３，４０５−４と、メモリコア４０６−３，４０６−４と、の間にデータ信号及びアクセス制御信号の経路を設定する回路である。

図４の例では、ＦＰＧＡ４０１からＨレベルの切替信号ＭＯＤＥ２が供給されている。この場合、選択回路４０７−１は、インターフェイス回路４０５−１と、メモリコア４０６−１と、の間にデータ信号及びアクセス制御信号の経路を設定するとともに、インターフェイス回路４０５−２と、メモリコア４０６−２と、の間にデータ信号及びアクセス制御信号の経路を設定する。また、選択回路４０７−２は、インターフェイス回路４０５−３と、メモリコア４０６−３と、の間にデータ信号及びアクセス制御信号の経路を設定するとともに、インターフェイス回路４０５−４と、メモリコア４０６−４と、の間にデータ信号及びアクセス制御信号の経路を設定する。

機能ブロック４０３−１〜４０３−４は、それぞれ、メモリ４０２に設けられたメモリコア４０６−１〜４０６−４との間でデータ信号及びアクセス制御信号の受け渡しを行う。具体的には、機能ブロック４０３−１とメモリコア４０６−１との間でデータＤＱ＿Ａ及びアクセス制御信号ＣＴＬ＿Ａの受け渡しが行われる。機能ブロック４０３−２とメモリコア４０６−２との間でデータＤＱ＿Ｂ及びアクセス制御信号ＣＴＬ＿Ｂの受け渡しが行われる。機能ブロック４０３−３とメモリコア４０６−３との間でデータＤＱ＿Ｃ及びアクセス制御信号ＣＴＬ＿Ｃの受け渡しが行われる。また、機能ブロック４０３−４とメモリコア４０６−４との間でデータ信号ＤＱ＿Ｄ及びアクセス制御信号ＣＴＬ＿Ｄの受け渡しが行われる。

なお、上記したように、メモリコア４０６−１は、２ｎビット幅のデータを同時に読み出し又は書き込みできる。それに対し、メモリコア４０６−１にアクセスする機能ブロック４０３−１は、ｎビット幅のデータを送受信する。そのため、メモリコア４０６−１において、上位ｎビットのデータが記憶される記憶領域と、下位ｎビットのデータが記憶される記憶領域と、のうち何れの記憶領域が用いられるかは、例えば、機能ブロック４０３−１から送信されるアドレス信号の最上位ビットの値に基づいて決定される。

同様に、メモリコア４０６−２は、２ｎビット幅のデータを同時に読み出し又は書き込みできる。それに対し、メモリコア４０６−２にアクセスする機能ブロック４０３−２は、ｎビット幅のデータを送受信する。そのため、メモリコア４０６−２において、上位ｎビットのデータが記憶される記憶領域と、下位ｎビットのデータが記憶される記憶領域と、のうち何れの記憶領域が用いられるかは、例えば、機能ブロック４０３−２から送信されるアドレス信号の最上位ビットの値に基づいて決定される。

同様に、メモリコア４０６−３は、２ｎビット幅のデータを同時に読み出し又は書き込みできる。それに対し、メモリコア４０６−３にアクセスする機能ブロック４０３−３は、ｎビット幅のデータを送受信する。そのため、メモリコア４０６−３において、上位ｎビットのデータが記憶される記憶領域と、下位ｎビットのデータが記憶される記憶領域と、のうち何れの記憶領域が用いられるかは、例えば、機能ブロック４０３−３から送信されるアドレス信号の最上位ビットの値に基づいて決定される。

同様に、メモリコア４０６−４は、２ｎビット幅のデータを同時に読み出し又は書き込みできる。それに対し、メモリコア４０６−４にアクセスする機能ブロック４０３−４は、ｎビット幅のデータを送受信する。そのため、メモリコア４０６−４において、上位ｎビットのデータが記憶される記憶領域と、下位ｎビットのデータが記憶される記憶領域と、のうち何れの記憶領域が用いられるかは、例えば、機能ブロック４０３−４から送信されるアドレス信号の最上位ビットの値に基づいて決定される。

このように、本実施の形態にかかるメモリ４０２は、同時アクセスできない記憶領域に対し複数の機能ブロックから同時にアクセスされないため、調停回路による調停が不要となり、データ処理性能の低下を抑制することができる。

なお、図４の例では、ＦＰＧＡ４０１がｎビット幅のデータを送受信する４つの機能ブロック４０３−１〜４０３−４を備えた場合を例に説明したが、これに限られない。機能ブロックの数は任意に変更可能である。ここで、ＦＰＧＡ４０１がｎビット幅のデータを送受信する３つの機能ブロック４０３−１〜４０３−３を備えている場合、メモリ４０２のインターフェイス回路４０５−４には、ＦＰＧＡ４０１からデータ信号等は供給されない。この場合、インターフェイス回路４０５−４には、固定信号（所定の論理レベルの電圧）が供給される。それにより、入力端子オープンによるフローティングを防ぐことができる。なお、インターフェイス回路４０５−１〜４０５−４にそれぞれ固定信号が供給されるか否かは、切替信号ＭＯＤＥ２に基づいて決定される。

図５Ａに示す半導体集積回路は、図４に示すＦＰＧＡ４０１を再プログラミングしてＦＰＧＡ５０１としたものである。具体的には、ＦＰＧＡ５０１は、再プログラミングされることにより、２つの独立した機能ブロック５０３−１，５０３−２と、インターフェイス回路５０４−１，５０４−２と、を有する。

なお、ＦＰＧＡ５０１は、図２Ａに示すＦＰＧＡ２０１と同様の回路構成である。機能ブロック５０３−１，５０３−２は、それぞれ、図２Ａにおける機能ブロック２０３−１，２０３−２に対応する。インターフェイス回路５０４−１，５０４−２は、それぞれ、図２Ａにおけるインターフェイス回路２０４−１，２０４−２に対応する。したがって、機能ブロック５０３−１，５０３−２は、それぞれ、２ｎビットのデータ幅のデータを送受信する。

図５Ａの例では、ＦＰＧＡ５０１からメモリ４０２に対してＬレベルの切替信号ＭＯＤＥ２が供給されている。この場合、メモリ４０２において、選択回路４０７−１は、インターフェイス回路４０５−１，４０５−２と、メモリコア４０６−１と、の間に第１のデータ信号経路を設定するとともに、インターフェイス回路４０５−１とメモリコア４０６−１との間に、第１のアクセス制御信号経路を設定する。さらに、選択回路４０７−１は、インターフェイス回路４０５−１，４０５−２と、メモリコア４０６−２と、の間に第２のデータ信号経路を設定するとともに、インターフェイス回路４０５−１とメモリコア４０６−１との間に、第２のアクセス制御信号経路を設定する。

より具体的には、インターフェイス回路４０５−１と、メモリコア４０６−１において下位ｎビットのデータが記憶される記憶領域と、の間にｎビット幅分の第１のデータ信号経路が設定される。インターフェイス回路４０５−２と、メモリコア４０６−１において上位ｎビットのデータが記憶される記憶領域と、の間に残りのｎビット幅分の第１のデータ信号経路が設定される。そして、インターフェイス回路４０５−１とメモリコア４０６−１との間に、第１のアクセス制御信号経路が設定される。さらに、インターフェイス回路４０５−１と、メモリコア４０６−２において上位ｎビットのデータが記憶される記憶領域と、の間にｎビット幅分の第２のデータ信号経路が設定される。インターフェイス回路４０５−２と、メモリコア４０６−２において下位ｎビットのデータが記憶される記憶領域と、の間に残りのｎビット幅分の第２のデータ信号経路が設定される。そして、インターフェイス回路４０５−１とメモリコア４０６−２との間に、第２のアクセス制御信号経路が設定される。

なお、メモリアクセスに何れの経路が用いられるかは、例えば、インターフェイス回路４０５−１に供給されるアドレス信号の最上位ビットの値に基づいて決定される。以下では、メモリアクセスに第１のデータ信号経路及び第１のアクセス制御信号経路が用いられる場合を例に説明する。これは、後述するメモリ４０２の具体的回路構成の説明においても同様である。したがって、図５Ａには、第１のデータ信号経路及び第１のアクセス制御信号経路を実線で示し、他の信号経路を破線で示している。

この場合、機能ブロック５０３−１は、メモリコア４０６−１との間でデータ信号及びアクセス制御信号の受け渡しを行う。

同様にして、メモリ４０２において、選択回路４０７−２は、インターフェイス回路４０５−３，４０５−４と、メモリコア４０６−３と、の間に第１のデータ信号経路を設定するとともに、インターフェイス回路４０５−３とメモリコア４０６−３との間に、第１のアクセス制御信号経路を設定する。さらに、選択回路４０７−２は、インターフェイス回路４０５−３，４０５−４と、メモリコア４０６−４と、の間に第２のデータ信号経路を設定するとともに、インターフェイス回路４０５−３とメモリコア４０６−４との間に、第２のアクセス制御信号経路を設定する。

より具体的には、インターフェイス回路４０５−３と、メモリコア４０６−３において下位ｎビットのデータが記憶される記憶領域と、の間にｎビット幅分の第１のデータ信号経路が設定される。インターフェイス回路４０５−４と、メモリコア４０６−３において上位ｎビットのデータが記憶される記憶領域と、の間に残りのｎビット幅分の第１のデータ信号経路が設定される。そして、インターフェイス回路４０５−３とメモリコア４０６−３との間に、第１のアクセス制御信号経路が設定される。さらに、インターフェイス回路４０５−３と、メモリコア４０６−４において上位ｎビットのデータが記憶される記憶領域と、の間にｎビット幅分の第２のデータ信号経路が設定される。インターフェイス回路４０５−４と、メモリコア４０６−４において下位ｎビットのデータが記憶される記憶領域と、の間に残りのｎビット幅分の第２のデータ信号経路が設定される。そして、インターフェイス回路４０５−３とメモリコア４０６−４との間に、第２のアクセス制御信号経路が設定される。

なお、メモリアクセスに何れの経路が用いられるかは、例えば、インターフェイス回路４０５−３に供給されるアドレス信号の最上位ビットの値に基づいて決定される。以下では、メモリアクセスに第１のデータ信号経路及び第１のアクセス制御信号経路が用いられる場合を例に説明する。したがって、図５Ａには、第１のデータ信号経路及び第１のアクセス制御信号経路を実線で示し、他の信号経路を破線で示している。

この場合、機能ブロック５０３−２は、メモリコア４０６−３との間でデータ信号及びアクセス制御信号の受け渡しを行う。

例えば、メモリにデータの書き込みを行う場合、機能ブロック５０３−１は、２ｎビット幅のデータＤＱ［２ｎ−１：０］＿Ａ及び対応するアクセス制御信号ＣＴＬ＿Ａを、インターフェイス回路５０４−１を介してメモリ４０２に対して送信する。メモリ４０２では、インターフェイス回路４０５−１にｎビット幅分のデータＤＱ［ｎ−１：０］＿Ａが供給され、インターフェイス回路４０５−２に残りのｎビット幅分のデータＤＱ［２ｎ−１：ｎ］＿Ａが供給される。そして、インターフェイス回路４０５−１，４０５−２にそれぞれ供給されたデータＤＱ［ｎ−１：０］＿Ａ及びデータＤＱ［２ｎ−１：ｎ］＿Ａは、２ｎビット幅のデータＤＱ［２ｎ−１：０］＿Ａとして、メモリコア４０６−１に入力される。このとき、機能ブロック５０３−１から送信されたアクセス制御信号ＣＴＬ＿Ａは、インターフェイス回路４０５−１にのみ供給される。そして、アクセス制御信号ＣＴＬ＿Ａは、インターフェイス回路４０５−１を介して、メモリコア４０６−１に入力される。それにより、メモリコア４０６−１には、２ｎビット幅のデータＤＱ［２ｎ−１：０］＿Ａが書き込まれる。このとき、メモリコア４０６−２は動作していない。

同様にして、機能ブロック５０３−２は、２ｎビット幅のデータＤＱ［２ｎ−１：０］＿Ｂ及び対応するアクセス制御信号ＣＴＬ＿Ｂを、インターフェイス回路５０４−２を介してメモリ４０２に対して送信する。メモリ４０２では、インターフェイス回路４０５−３にｎビット幅分のデータＤＱ［ｎ−１：０］＿Ｂが供給され、インターフェイス回路４０５−４に残りのｎビット幅分のデータＤＱ［２ｎ−１：ｎ］＿Ｂが供給される。そして、インターフェイス回路４０５−３，４０５−４にそれぞれ供給されたデータＤＱ［ｎ−１：０］＿Ｂ及びデータＤＱ［２ｎ−１：ｎ］＿Ｂは、２ｎビット幅のデータＤＱ［２ｎ−１：０］＿Ｂとして、メモリコア４０６−３に入力される。このとき、機能ブロック５０３−２から送信されたアクセス制御信号ＣＴＬ＿Ｂは、インターフェイス回路４０５−３にのみ供給される。そして、アクセス制御信号ＣＴＬ＿Ｂは、インターフェイス回路４０５−３を介して、メモリコア４０６−３に入力される。それにより、メモリコア４０６−３には、２ｎビット幅のデータＤＱ［２ｎ−１：０］＿Ｂが書き込まれる。このとき、メモリコア４０６−４は動作していない。

一方、メモリからデータの読み出しを行う場合、機能ブロック５０３−１は、アクセス制御信号ＣＴＬ＿Ａを、インターフェイス回路５０４−１を介してメモリ４０２に対して送信する。このアクセス制御信号ＣＴＬ＿Ａは、インターフェイス回路４０５−１にのみ供給される。そして、アクセス制御信号ＣＴＬ＿Ａは、インターフェイス回路４０５−１を介して、メモリコア４０６−１に入力される。それにより、メモリコア４０６−１から２ｎビット幅のデータＤＱ［２ｎ−１：０］＿Ａが読み出される。なお、読み出されたデータＤＱ［２ｎ−１：０］＿Ａは、ｎビット幅のデータＤＱ［ｎ−１：０］＿Ａ及びデータＤＱ［２ｎ−１：ｎ］＿Ａに分けられ、それぞれインターフェイス回路４０５−１，４０５−２を介して、機能ブロック５０３−１側に送信される。このとき、メモリコア４０６−２は動作していない。

同様にして、機能ブロック５０３−２は、アクセス制御信号ＣＴＬ＿Ｂを、インターフェイス回路５０４−２を介してメモリ４０２に対して送信する。このアクセス制御信号ＣＴＬ＿Ｂは、インターフェイス回路４０５−３にのみ供給される。そして、アクセス制御信号ＣＴＬ＿Ｂは、インターフェイス回路４０５−３を介して、メモリコア４０６−３に入力される。それにより、メモリコア４０６−３から２ｎビット幅のデータＤＱ［２ｎ−１：０］＿Ｂが読み出される。なお、読み出されたデータＤＱ［２ｎ−１：０］＿Ｂは、ｎビット幅のデータＤＱ［ｎ−１：０］＿Ｂ及びデータＤＱ［２ｎ−１：ｎ］＿Ｂに分けられ、それぞれインターフェイス回路４０５−３，４０５−４を介して、機能ブロック５０３−２側に送信される。このとき、メモリコア４０６−４は動作していない。

このようにして、図５Ａの例では、機能ブロック５０３−１とメモリコア４０６−１との間で２ｎビット幅のデータＤＱ＿Ａ及びアクセス制御信号ＣＴＬ＿Ａの受け渡しが行われる。機能ブロック５０３−２とメモリコア４０６−３との間で２ｎビット幅のデータＤＱ＿Ｂ及びアクセス制御信号ＣＴＬ＿Ｂの受け渡しが行われる。このとき、各アクセス制御信号は、メモリ４０２の一つのインターフェイス回路にのみ供給される。

このように、本実施の形態にかかるメモリ４０２は、同時アクセスできない記憶領域に対し複数の機能ブロックから同時にアクセスされないため、調停回路による調停が不要となり、データ処理性能の低下を抑制することができる。

そのほか、本実施の形態にかかるメモリ４０２は、実施の形態１〜３と同様の効果を奏することができる。

さらに、本実施の形態にかかるメモリ４０２では、機能ブロックによって大きなデータ幅のデータが送受信される場合でも、複数のメモリコアにて同時にデータの読み書きが行われないため、消費電力の増大が抑制される。

なお、図５Ａの例では、ＦＰＧＡ５０１が２ｎビット幅のデータを送受信する２つの機能ブロック５０３−１，５０３−２を備えた場合を例に説明したが、これに限られない。機能ブロックの数は任意に変更可能である。ここで、ＦＰＧＡ５０１が２ｎビット幅のデータを送受信する１つの機能ブロック５０３−１を備えている場合、メモリ４０２のインターフェイス回路４０５−３，４０５−４には、ＦＰＧＡ４０１からデータ信号等は供給されない。この場合、インターフェイス回路４０５−３，４０５−４には、固定信号（所定の論理レベルの電圧）が供給される。それにより、入力端子オープンによるフローティングを防ぐことができる。なお、インターフェイス回路４０５−１〜４０５−４にそれぞれ固定信号が供給されるか否かは、切替信号ＭＯＤＥ２に基づいて決定される。

（メモリ４０２の具体的な構成例）
次に、メモリ４０２の具体的な構成例について、図６Ａ、図６Ｂ、図７Ａ及び図７Ｂを参照しつつ説明する。図６Ａ及び図６Ｂは、図４及び図５Ａに示すメモリ４０２に設けられたインターフェイス回路４０５−１，４０５−２及び選択回路４０７−１の一部を示す回路図である。図６Ａは主としてアドレス信号及びコマンド信号の信号経路上の回路構成を示し、図６Ｂは主としてデータ信号の信号経路上の回路構成を示す。

また、図７Ａ及び図７Ｂは、図６Ａ及び図６Ｂにおけるインターフェイス回路４０５−１，４０５−２とメモリコア４０６−１，４０６−２との間の信号経路の関係を表した図である。より具体的には、図７Ａは、第１のメモリコア信号（後述）として選択されるインターフェイス信号を、切替信号ＭＯＤＥ２の信号レベル毎に表した図である。図７Ｂは、第２のメモリコア信号（後述）として選択されるインターフェイス信号を、切替信号ＭＯＤＥ２の信号レベル毎に表した図である。なお、図７Ａ及び図７Ｂにおいて、インターフェイス回路４０５−１，４０５−２と外部（ＦＰＧＡ）との間の信号を「インターフェイス信号」と称す。

インターフェイス回路４０５−３，４０５−４とメモリコア４０６−３，４０６−４との間の信号経路の関係については、インターフェイス回路４０５−１，４０５−２とメモリコア４０６−１，４０６−２との間の信号経路の関係と同様であるため、その説明を省略する。

図６Ａ及び図６Ｂに示すように、インターフェイス回路４０５−１，４０５−２及び選択回路４０７−１は、複数の論理ゲートにより構成されている。なお、図６Ａ及び図６Ｂの例では、特性をできるだけ同じにするため、何れのインターフェイス回路も同一の回路構成としている。また、図６Ａ及び図６Ｂでは、第１及び第２メモリコア信号（後述）に対してそれぞれ新たな符号を付すことにより、それらを明示的に区別している。

図６Ａに示すように、インターフェイス回路４０５−１には、コマンド信号として、チップセレクト信号ＣＳＮ＿Ａ、ライトイネーブル信号ＷＥＮ＿Ａ及びリフレッシュ信号ＲＥＦＮ＿Ａが供給される。さらに、インターフェイス回路４０５−１には、ｍ（ｍは自然数）ビット幅のアドレス信号Ａ０＿Ａ〜Ａ（ｍ−１）＿Ａが供給される。なお、最上位ビットのアドレス信号Ａ（ｍ−１）＿Ａは、上記したように、データ信号の読み書き対象となる記憶領域を選択するために用いられる。これらの信号群をまとめてアクセス制御信号ＣＴＬ＿Ａと称す。

また、インターフェイス回路４０５−２には、コマンド信号として、チップセレクト信号ＣＳＮ＿Ｂ、ライトイネーブル信号ＷＥＮ＿Ｂ及びリフレッシュ信号ＲＥＦＮ＿Ｂが供給され得る。さらに、インターフェイス回路４０５−２には、ｍビット幅のアドレス信号Ａ０＿Ｂ〜Ａ（ｍ−１）＿Ｂが供給され得る。なお、最上位ビットのアドレス信号Ａ（ｍ−１）＿Ｂは、上記したように、データ信号の読み書き対象となる記憶領域を選択するために用いられる。これらの信号群をまとめてアクセス制御信号ＣＴＬ＿Ｂと称す。

例えば、切替信号ＭＯＤＥ２がＨレベルの場合、選択回路４０７−１は、インターフェイス回路４０５−１に供給されたアクセス制御信号ＣＴＬ＿Ａを、チップセレクト信号ＣＳＮ＿ｃ１、ライトイネーブル信号ＷＥＮ_ｃ１、リフレッシュ信号ＲＥＦＮ＿ｃ１及びアドレス信号Ａ０＿ｃ１〜Ａ（ｍ−２）＿ｃ１（図７Ａにおいてこれらの信号を第１のメモリコア信号と称す）としてメモリコア４０６−１に対して出力する。さらに、選択回路４０７−１は、インターフェイス回路４０５−２に供給されたアクセス制御信号ＣＴＬ＿Ｂを、チップセレクト信号ＣＳＮ＿ｃ２、ライトイネーブル信号ＷＥＮ_ｃ２、リフレッシュ信号ＲＥＦＮ＿ｃ２及びアドレス信号Ａ０＿ｃ２〜Ａ（ｍ−２）＿ｃ２（図７Ｂにおいてこれらの信号を第２のメモリコア信号と称す）としてメモリコア４０６−２に対して出力する。

一方、切替信号ＭＯＤＥ２がＬレベルの場合、選択回路４０７−１は、インターフェイス回路１０５−１に供給されたアクセス制御信号ＣＴＬ＿Ａを、チップセレクト信号ＣＳＮ＿ｃ１、ライトイネーブル信号ＷＥＮ_ｃ１、リフレッシュ信号ＲＥＦＮ＿ｃ１及びアドレス信号Ａ０＿ｃ１〜Ａ（ｍ−２）＿ｃ１としてメモリコア４０６−１に対して出力する。なお、このとき、選択回路４０７−１は、インターフェイス回路１０５−１に供給されたアクセス制御信号ＣＴＬ＿Ａを、チップセレクト信号ＣＳＮ＿ｃ２、ライトイネーブル信号ＷＥＮ_ｃ２、リフレッシュ信号ＲＥＦＮ＿ｃ２及びアドレス信号Ａ０＿ｃ２〜Ａ（ｍ−２）＿ｃ２としてメモリコア４０６−２に対しても出力している。ただし、本例では、最上位ビットのアドレス信号Ａ（ｍ−１）＿Ａの値に基づき、データの読み書き対象としてメモリコア４０６−１が選択されている場合について説明しているため、ここでは特に言及しない。

次に、図６Ｂに示すように、インターフェイス回路４０５−１は、外部（ＦＰＧＡ）との間で、ｎビット幅のデータＤＱ０＿Ａ〜ＤＱ（ｎ−１）＿Ａを送受信する。なお、データＤＱ０＿Ａ〜ＤＱ（ｎ−１）＿Ａは、図４及び図５ＡにおけるデータＤＱ［ｎ−１：０］＿Ａに相当する。インターフェイス回路４０５−２は、外部（ＦＰＧＡ）との間で、ｎビット幅のデータＤＱ０＿Ｂ〜ＤＱ（ｎ−１）＿Ｂを送受信する。なお、データＤＱ０＿Ｂ〜ＤＱ（ｎ−１）＿Ｂは、図４におけるデータＤＱ［ｎ−１：０］＿Ｂ、図５ＡにおけるデータＤＱ［２ｎ−１：ｎ］＿Ａに相当する。信号ＩＥＮ，ＯＥＮは、それぞれデータの読み出し及び書き込みを許可するイネーブル信号である。

例えば、切替信号ＭＯＤＥ２がＨレベルの場合、選択回路４０７−１は、インターフェイス回路４０５−１と、メモリコア４０６−１と、の間にデータ信号の経路を設定するとともに、インターフェイス回路４０５−２と、メモリコア４０６−２と、の間にデータ信号の経路を設定する。

それにより、データ書き込み時において、外部からインターフェイス回路４０５−１に供給されたｎビット幅のデータＤＱ０＿Ａ〜ＤＱ（ｎ−１）＿Ａは、書き込みデータＤ０＿ｃ１〜Ｄ（ｎ−１）＿ｃ１（第１のメモリコア信号）としてメモリコア４０６−１に入力される（書き込まれる）。外部からインターフェイス回路４０５−２に供給されたｎビット幅のデータＤＱ０＿Ｂ〜ＤＱ（ｎ−１）＿Ｂは、書き込みデータＤ０＿ｃ２〜Ｄ（ｎ−１）＿ｃ２（第２のメモリコア信号）としてメモリコア４０６−２に入力される（書き込まれる）。

また、データ読み出し時において、メモリコア４０６−１から読み出されたｎビット幅のデータＱ０＿ｃ１〜Ｑ（ｎ−１）＿ｃ１（第１のメモリコア信号）は、インターフェイス回路４０５−１を介して、データＤＱ０＿Ａ〜ＤＱ（ｎ−１）＿Ａとして外部に出力される。メモリコア４０６−２から読み出されたｎビット幅のデータＱ０＿ｃ２〜Ｑ（ｎ−１）＿ｃ２（第２のメモリコア信号）は、インターフェイス回路４０５−２を介してＤＱ０＿Ｂ〜ＤＱ（ｎ−１）＿Ｂとして外部に出力される。

一方、切替信号ＭＯＤＥ２がＬレベルの場合、選択回路４０７−１は、インターフェイス回路４０５−１，４０５−２と、メモリコア４０６−１と、の間に第１のデータ信号経路を設定する。なお、このとき、選択回路４０７−１は、インターフェイス回路４０５−１，４０５−２と、メモリコア４０６−２と、の間にも第２のデータ信号経路を設定する。ただし、本例では、最上位ビットのアドレス信号Ａ（ｍ−１）＿Ａの値に基づき、データの読み書き対象としてメモリコア４０６−１が選択されている場合について説明している。そのため、メモリアクセスには第１のデータ信号経路が用いられる。

それにより、データ書き込み時において、外部からインターフェイス回路４０５−１に供給されたｎビット幅のデータＤＱ０＿Ａ〜ＤＱ（ｎ−１）＿Ａは、書き込みデータＤ０＿ｃ１〜Ｄ（ｎ−１）＿ｃ１としてメモリコア４０６−１に入力される（書き込まれる）。外部からインターフェイス回路４０５−２に供給された残りのｎビット幅のデータＤＱ０＿Ｂ〜ＤＱ（ｎ−１）＿Ｂ（図５ＡにおけるデータＤＱ［２ｎ−１：ｎ］＿Ａに相当）は、書き込みデータＤｎ＿ｃ１〜Ｄ（２ｎ−１）＿ｃ１としてメモリコア４０６−１に入力される（書き込まれる）。

また、データ読み出し時において、メモリコア４０６−１から読み出された２ｎビット幅のデータＱ０＿ｃ１〜Ｑ（２ｎ−１）＿ｃ１は、ｎビット幅のデータＱ０＿ｃ１〜Ｑ（ｎ−１）＿ｃ１及びｎビット幅のデータＱｎ＿ｃ１〜Ｑ（２ｎ−１）＿ｃ１に分けられ、それぞれインターフェイス回路４０５−１，４０５−２を介して、データＤＱ０＿Ａ〜ＤＱ（ｎ−１）＿Ａ及びデータＤＱ０＿Ｂ〜ＤＱ（ｎ−１）＿Ｂ（図５ＡにおけるデータＤＱ［２ｎ−１：ｎ］＿Ａに相当）として外部に出力される。

なお、図６Ａ及び図６Ｂに示すメモリ４０２の回路構成は一例に過ぎず、同様の処理を実行できる他の構成に変更可能であることは言うまでもない。

実施の形態５
本実施の形態では、図４及び図５Ａに示すメモリ４０２の第１の変形例について、図５Ｂを用いて説明する。図５Ｂに示す半導体集積回路は、ＦＰＧＡ５０１ｂと、メモリ４０２の変形例としてメモリ４０２ｂと、を備える。ここで、ＦＰＧＡ５０１ｂとメモリ４０２ｂとの間では、３ｎビット幅のデータ信号の受け渡しが行われる。

なお、ＦＰＧＡ５０１ｂは、図２Ｂに示すＦＰＧＡ２０１ｂと同様の回路構成である。機能ブロック５０３ｂ−１，５０３ｂ−２は、それぞれ、図２Ｂにおける機能ブロック２０３ｂ−１，２０３ｂ−２に対応する。インターフェイス回路５０４ｂ−１，５０４ｂ−２は、それぞれ、図２Ｂにおけるインターフェイス回路２０４ｂ−１，２０４ｂ−２に対応する。したがって、機能ブロック５０３ｂ−１は、３ｎビットのデータ幅のデータを送受信し、機能ブロック５０３ｂ−２は、ｎビットのデータ幅のデータを送受信する。

メモリ４０２ｂは、メモリ４０２と比較して、選択回路の構成が異なる。具体的には、メモリ４０２ｂは、選択回路４０７−１，４０７−２に代えて選択回路４０７−３を備える。なお、本実施の形態では、メモリコア４０６−１〜４０６−４が、それぞれ、最大で３ｎビットのデータ幅のデータを同時に読み出し又は書き込みできる場合を例に説明する。

選択回路４０７−３は、外部（ＦＰＧＡ５０１ｂ）から供給される切替信号ＭＯＤＥ２に基づいて、インターフェイス回路４０５−１〜４０５−３と、メモリコア４０６−１〜４０６−３と、の間にデータ信号及びアクセス制御信号の経路を設定する回路である。

図５Ｂの例では、ＦＰＧＡ５０１ｂからメモリ４０２ｂに対してＬレベルの切替信号ＭＯＤＥ２が供給されている。この場合、メモリ４０２ｂにおいて、選択回路４０７−３は、インターフェイス回路４０５−１〜４０５−３と、メモリコア４０６−１と、の間に第１のデータ信号経路を設定するとともに、インターフェイス回路４０５−１とメモリコア４０６−１との間に、第１のアクセス制御信号経路を設定する。さらに、選択回路４０７−３は、インターフェイス回路４０５−１〜４０５−３と、メモリコア４０６−２と、の間に第２のデータ信号経路を設定するとともに、インターフェイス回路４０５−１とメモリコア４０６−２との間に、第２のアクセス制御信号経路を設定する。さらに、選択回路４０７−３は、インターフェイス回路４０５−１〜４０５−３と、メモリコア４０６−３と、の間に第３のデータ信号経路を設定するとともに、インターフェイス回路４０５−１とメモリコア４０６−３との間に、第３のアクセス制御信号経路を設定する。

なお、メモリアクセスに何れの経路が用いられるかは、例えば、インターフェイス回路４０５−１に供給されるアドレス信号の上位２ビットの値に基づいて決定される。以下では、メモリアクセスに第１のデータ信号経路及び第１のアクセス制御信号経路が用いられる場合を例に説明する。したがって、図５Ｂには、第１のデータ信号経路及び第１のアクセス制御信号経路を実線で示し、他の信号経路を破線で示している。

この場合、機能ブロック５０３ｂ−１は、メモリコア４０６−１との間でデータ信号及びアクセス制御信号の受け渡しを行う。

なお、仮にＦＰＧＡ５０１ｂからＨレベルの切替信号ＭＯＤＥ２が供給されている場合には、選択回路４０７−３は、インターフェイス回路４０５−１とメモリコア４０６−１との間、インターフェイス回路４０５−２とメモリコア４０６−２との間、及び、インターフェイス回路４０５−３とメモリコア４０６−３との間に、それぞれ、データ信号及びアクセス制御信号の経路を設定する。

例えば、メモリにデータの書き込みを行う場合、機能ブロック５０３ｂ−１は、３ｎビット幅のデータＤＱ［３ｎ−１：０］＿Ａ及び対応するアクセス制御信号ＣＴＬ＿Ａを、インターフェイス回路５０４ｂ−１を介してメモリ４０２ｂに対して送信する。メモリ４０２ｂでは、インターフェイス回路４０５−１にｎビット幅分のデータＤＱ［ｎ−１：０］＿Ａが供給され、インターフェイス回路４０５−２にｎビット幅分のデータＤＱ［２ｎ−１：ｎ］＿Ａが供給され、インターフェイス回路４０５−３に残りのｎビット幅分のデータＤＱ［３ｎ−１：２ｎ］＿Ａが供給される。そして、インターフェイス回路４０５−１〜４０５−３にそれぞれ供給されたデータＤＱ［ｎ−１：０］＿Ａ、データＤＱ［２ｎ−１：ｎ］＿Ａ及びデータＤＱ［３ｎ−１：２ｎ］＿Ａは、３ｎビット幅のデータＤＱ［３ｎ−１：０］＿Ａとして、メモリコア４０６−１に入力される。このとき、機能ブロック５０３ｂ−１から送信されたアクセス制御信号ＣＴＬ＿Ａは、インターフェイス回路４０５−１にのみ供給される。そして、アクセス制御信号ＣＴＬ＿Ａは、インターフェイス回路４０５−１を介して、メモリコア４０６−１に入力される。それにより、メモリコア４０６−１には、３ｎビット幅のデータＤＱ［３ｎ−１：０］＿Ａが書き込まれる。このとき、メモリコア４０６−２，４０６−３は動作していない。

一方、メモリからデータの読み出しを行う場合、機能ブロック５０３ｂ−１は、アクセス制御信号ＣＴＬ＿Ａを、インターフェイス回路５０４ｂ−１を介してメモリ４０２に対して送信する。このアクセス制御信号ＣＴＬ＿Ａは、インターフェイス回路４０５−１にのみ供給される。そして、アクセス制御信号ＣＴＬ＿Ａは、インターフェイス回路４０５−１を介して、メモリコア４０６−１に入力される。それにより、メモリコア４０６−１から３ｎビット幅のデータＤＱ［３ｎ−１：０］＿Ａが読み出される。なお、読み出されたデータＤＱ［３ｎ−１：０］＿Ａは、ｎビット幅のデータＤＱ［ｎ−１：０］＿Ａ、データＤＱ［２ｎ−１：ｎ］＿Ａ及びデータＤＱ［３ｎ−１：２ｎ］＿Ａに分けられ、それぞれインターフェイス回路４０５−１〜４０５−３を介して、機能ブロック５０３ｂ−１側に送信される。このとき、メモリコア４０６−２，４０６−３は動作していない。

このようにして、図５Ｂの例では、機能ブロック５０３−１とメモリコア４０６−１との間で３ｎビット幅のデータＤＱ＿Ａ及びアクセス制御信号ＣＴＬ＿Ａの受け渡しが行われる。このとき、アクセス制御信号ＣＴＬ＿Ａは、メモリ４０２ｂの一つのインターフェイス回路にのみ供給される。

機能ブロック５０３ｂ−２とメモリコア４０６−４との関係については、図２Ａにおける機能ブロック２０３ｂ−２とメモリコア１０６−４との関係と同様であるため、その説明を省略する。

このように、３ｎビット幅のデータ信号の受け渡しを行う構成であっても、本実施の形態にかかるメモリ４０２ｂ及びそれを備えた半導体集積回路は、実施の形態４の場合と同様の効果を奏することができる。

実施の形態６
本実施の形態では、図４及び図５Ａに示すメモリ４０２の第２の変形例について、図５Ｃを用いて説明する。図５Ｃに示す半導体集積回路は、ＦＰＧＡ５０１ｃと、メモリ４０２の変形例としてメモリ４０２ｃと、を備える。ここで、ＦＰＧＡ５０１ｃとメモリ４０２ｃとの間では、４ｎビット幅のデータ信号の受け渡しが行われる。

なお、ＦＰＧＡ５０１ｃは、図２Ｃに示すＦＰＧＡ２０１ｃと同様の回路構成である。機能ブロック５０３ｃ−１は、図２Ｃにおける機能ブロック２０３ｃ−１に対応する。インターフェイス回路５０４ｃ−１は、図２Ｃにおけるインターフェイス回路２０４ｃ−１に対応する。したがって、機能ブロック５０３ｃ−１は、４ｎビットのデータ幅のデータを送受信する。

メモリ４０２ｃは、メモリ４０２と比較して、選択回路の構成が異なる。具体的には、メモリ４０２ｃは、選択回路４０７−１，４０７−２に代えて選択回路４０７−４を備える。なお、本実施の形態では、メモリコア４０６−１〜４０６−４が、それぞれ、最大で４ｎビットのデータ幅のデータを同時に読み出し又は書き込みできる場合を例に説明する。

選択回路４０７−４は、外部（ＦＰＧＡ５０１ｃ）から供給される切替信号ＭＯＤＥ２に基づいて、インターフェイス回路４０５−１〜４０５−４と、メモリコア４０６−１〜４０６−４と、の間にデータ信号及びアクセス制御信号の経路を設定する回路である。

図５Ｃの例では、ＦＰＧＡ５０１ｃからメモリ４０２ｃに対してＬレベルの切替信号ＭＯＤＥ２が供給されている。この場合、メモリ４０２ｃにおいて、選択回路４０７−４は、インターフェイス回路４０５−１〜４０５−４と、メモリコア４０６−１と、の間に第１のデータ信号経路を設定するとともに、インターフェイス回路４０５−１とメモリコア４０６−１との間に、第１のアクセス制御信号経路を設定する。さらに、選択回路４０７−４は、インターフェイス回路４０５−１〜４０５−４と、メモリコア４０６−２と、の間に第２のデータ信号経路を設定するとともに、インターフェイス回路４０５−１とメモリコア４０６−２との間に、第２のアクセス制御信号経路を設定する。さらに、選択回路４０７−４は、インターフェイス回路４０５−１〜４０５−４と、メモリコア４０６−３と、の間に第３のデータ信号経路を設定するとともに、インターフェイス回路４０５−１とメモリコア４０６−３との間に、第３のアクセス制御信号経路を設定する。さらに、選択回路４０７−４は、インターフェイス回路４０５−１〜４０５−４と、メモリコア４０６−４と、の間に第４のデータ信号経路を設定するとともに、インターフェイス回路４０５−１とメモリコア４０６−４との間に、第４のアクセス制御信号経路を設定する。

なお、メモリアクセスに何れの経路が用いられるかは、例えば、インターフェイス回路４０５−１に供給されるアドレス信号の上位２ビットの値に基づいて決定される。以下では、メモリアクセスに第１のデータ信号経路及び第１のアクセス制御信号経路が用いられる場合を例に説明する。したがって、図５Ｃには、第１のデータ信号経路及び第１のアクセス制御信号経路を実線で示し、他の信号経路を破線で示している。

この場合、機能ブロック５０３ｃ−１は、メモリコア４０６−１との間でデータ信号及びアクセス制御信号の受け渡しを行う。

なお、仮にＦＰＧＡ５０１ｃからＨレベルの切替信号ＭＯＤＥ２が供給されている場合には、選択回路４０７−４は、インターフェイス回路４０５−１とメモリコア４０６−１との間、インターフェイス回路４０５−２とメモリコア４０６−２との間、インターフェイス回路４０５−３とメモリコア４０６−３との間、及び、インターフェイス回路４０５−４とメモリコア４０６−４との間に、それぞれ、データ信号及びアクセス制御信号の経路を設定する。

例えば、メモリにデータの書き込みを行う場合、機能ブロック５０３ｃ−１は、４ｎビット幅のデータＤＱ［４ｎ−１：０］＿Ａ及び対応するアクセス制御信号ＣＴＬ＿Ａを、インターフェイス回路５０４ｃ−１を介してメモリ４０２ｃに対して送信する。メモリ４０２ｃでは、インターフェイス回路４０５−１にｎビット幅分のデータＤＱ［ｎ−１：０］＿Ａが供給され、インターフェイス回路４０５−２にｎビット幅分のデータＤＱ［２ｎ−１：ｎ］＿Ａが供給され、インターフェイス回路４０５−３にｎビット幅分のデータＤＱ［３ｎ−１：２ｎ］＿Ａが供給され、インターフェイス回路４０５−４に残りのｎビット幅分のデータＤＱ［４ｎ−１：３ｎ］＿Ａが供給される。そして、インターフェイス回路４０５−１〜４０５−４にそれぞれ供給されたデータＤＱ［ｎ−１：０］＿Ａ、データＤＱ［２ｎ−１：ｎ］＿Ａ、データＤＱ［３ｎ−１：２ｎ］＿Ａ及びデータＤＱ［４ｎ−１：３ｎ］＿Ａは、４ｎビット幅のデータＤＱ［４ｎ−１：０］＿Ａとして、メモリコア４０６−１に入力される。このとき、機能ブロック５０３ｃ−１から送信されたアクセス制御信号ＣＴＬ＿Ａは、インターフェイス回路４０５−１にのみ供給される。そして、アクセス制御信号ＣＴＬ＿Ａは、インターフェイス回路４０５−１を介して、メモリコア４０６−１に入力される。それにより、メモリコア４０６−１には、４ｎビット幅のデータＤＱ［４ｎ−１：０］＿Ａが書き込まれる。このとき、メモリコア４０６−２〜４０６−４は動作していない。

一方、メモリからデータの読み出しを行う場合、機能ブロック５０３ｃ−１は、アクセス制御信号ＣＴＬ＿Ａを、インターフェイス回路５０４ｃ−１を介してメモリ４０２に対して送信する。このアクセス制御信号ＣＴＬ＿Ａは、インターフェイス回路４０５−１にのみ供給される。そして、アクセス制御信号ＣＴＬ＿Ａは、インターフェイス回路４０５−１を介して、メモリコア４０６−１に入力される。それにより、メモリコア４０６−１から４ｎビット幅のデータＤＱ［４ｎ−１：０］＿Ａが読み出される。なお、読み出されたデータＤＱ［４ｎ−１：０］＿Ａは、ｎビット幅のデータＤＱ［ｎ−１：０］＿Ａ、データＤＱ［２ｎ−１：ｎ］＿Ａ、ＤＱ［３ｎ−１：２ｎ］＿Ａ及びデータＤＱ［４ｎ−１：３ｎ］＿Ａに分けられ、それぞれインターフェイス回路４０５−１〜４０５−４を介して、機能ブロック５０３ｃ−１側に送信される。このとき、メモリコア４０６−２〜４０６−４は動作していない。

つまり、図５Ｃの例では、機能ブロック５０３−１とメモリコア４０６−１との間で４ｎビット幅のデータＤＱ＿Ａ及びアクセス制御信号ＣＴＬ＿Ａの受け渡しが行われる。このとき、アクセス制御信号ＣＴＬ＿Ａは、メモリ４０２ｃの一つのインターフェイス回路にのみ供給される。

このように、４ｎビット幅のデータ信号の受け渡しを行う構成であっても、本実施の形態にかかるメモリ４０２ｃ及びそれを備えた半導体集積回路は、実施の形態４の場合と同様の効果を奏することができる。

実施の形態７
図８Ａは、図１に示す半導体集積回路を構成するＦＰＧＡ１０１及びメモリ１０２を一つのパッケージに封入した場合における当該パッケージの断面図である。また、図８Ｂは、図８Ａに示す半導体集積回路を示すブロック図である。なお、図８Ａ及び図８Ｂに示すＦＰＧＡ８１１及びメモリ８１３は、それぞれ、図１における、ＦＰＧＡ１０１及びメモリ１０２に対応する。

図８Ａに示すように、ＦＰＧＡ８１１のチップはインターポーザ基板８１２上に上向きに実装される。メモリ８１３のチップは、ＦＰＧＡ８１１のチップ上に下向きに実装される。さらに、ＦＰＧＡ８１１とメモリ８１３との間には、ＦＰＧＡ８１１に接するように再配線層８１４が形成されている。この再配線層８１４には、ＦＰＧＡ８１１とメモリ８１３とを接続する信号線、ＦＰＧＡ８１１又はメモリ８１３の各チップからパッケージ外に引き出される各種信号線、及び、電源線が配線されている。なお、再配線層８１４とメモリ８１３のチップとの間にはバンプ電極８１５が設けられ、再配線層８１４に配線された信号線とメモリ８１３とを電気的に接続している。

また、バンプ電極８１５と再配線層８１４に配線された対応する信号線との接着位置がずれないようにするため、メモリ８１３のチップと再配線層８１４との間には充填材８１６が充填される。

ＦＰＧＡ８１１又はメモリ８１３からパッケージ外に引き出される信号線及び電源線は、再配線層８１４及びボンディング線８１７を介して、インターポーザ基板８１２に形成された信号線に接続される。このインターポーザ基板８１２に形成された信号線は、当該インターポーザ基板８１２の下側に設けられたはんだボール８１８に電気的に接続される。

図８Ｂにおいて、ＦＰＧＡ８１１とメモリ８１３との間は、いずれも図示しない再配線層８１４及びバンプ電極８１５にて形成された各種信号線を介して電気的に接続される。さらに、ＦＰＧＡ８１１又はメモリ８１３からパッケージ外に引き出される信号線及び電源線は、いずれも図示しない再配線層８１４、ボンディング線８１７、インターポーザ基板８１２及びはんだボール８１８を介してパッケージ外部と電気的に接続される。

さらに、ＦＰＧＡ８１１及びメモリ８１３は、ＦＰＧＡ８１１とメモリ８１３との間を接続する各種信号線の接続状況を検査するために、それぞれＩＥＥＥ１１４９．１相当のＪＴＡＧ回路８２４，８２５を備える。なお、ＪＴＡＧ回路８２４，８２５は、仕様に従い縦続接続されている。

メモリ８１３は、切替信号ＭＯＤＥ１を生成するレジスタ８２６をさらに備える。レジスタ８２６は、ＪＴＡＧ回路８２４，８２５からの制御信号に応じた信号レベルの切替信号ＭＯＤＥ１を生成する。つまり、レジスタ８２６は、ＪＴＡＧ回路８２４，８２５によって制御されることにより、任意の信号レベルの切替信号ＭＯＤＥ１を生成する。それにより、メモリ８１３では電源投入後の初期テストにおいて、インターフェイス回路とメモリコアとの間の信号経路が任意に変更される。なお、初期テスト以外の通常動作時においても、レジスタ８２６から所望の信号レベルの切替信号ＭＯＤＥ１を出力させることが可能である。そのため、メモリ１０２の場合と比較して切替信号ＭＯＤＥ１を外部から受信するための専用端子が不要となる。

図９Ａ及び図９Ｂは、図８Ａに示す半導体集積回路のパッケージをシステムボードに搭載した場合のイメージ図である。図９Ａ及び図９Ｂに示すように、システムボード９１１，９１２には、それぞれ、ＦＰＧＡ８１１及びメモリ８１３が封入されたパッケージ９１３，９１４と、不揮発性メモリ９１５と、が搭載されている。なお、不揮発性メモリ９１５には、ＦＰＧＡ８１１の回路構成を決定するためのプログラムと、メモリ８１３内の選択回路に供給される切替信号ＭＯＤＥ１を設定するための情報と、が格納されている。システム起動時において、不揮発性メモリ９１５に格納されたプログラム及び切替信号ＭＯＤＥ１の設定情報は、ＪＴＡＧ回路８２４，８２５（図９Ａ及び図９Ｂにおいて不図示）を介してそれぞれＦＰＧＡ８１１及びメモリ８１３に伝達される。

なお、図９Ａは、ＦＰＧＡ８１１が図１に示すＦＰＧＡ１０１と同様の回路構成となるように、不揮発性メモリ９１５に格納されるプログラム及び切替信号ＭＯＤＥ１の設定情報を調整した場合の例である。つまり、図９Ａの例では、ＦＰＧＡ８１１は、メモリ８１３にアクセスを必要とする機能ブロックを比較的多く備えている。そのため、メモリ８１３に設けられた複数のインターフェイス回路はいずれもＦＰＧＡ８１１との間で実際に使用される（活性化される）。

一方、図９Ｂは、ＦＰＧＡ８１１が図２Ａに示すＦＰＧＡ２０１と同様の回路構成となるように、不揮発性メモリ９１５に格納されるプログラム及び切替信号ＭＯＤＥ１の設定情報を調整した場合の例である。つまり、図９Ｂの例では、ＦＰＧＡ８１１には、メモリ８１３にアクセスを必要とする機能ブロックの数が比較的少ない。そのため、メモリ８１３に設けられた複数のインターフェイス回路のうちいくつかはＦＰＧＡ８１１との間では使用されない（非活性化される）。ここで、メモリ８１３側の非活性のインターフェイス回路と対になったＦＰＧＡ８１１側のインターフェイス回路は、例えば、電気的に接続されたパッケージのはんだボール８１８（図９Ｂにおいて不図示）を介して、他の周辺デバイス９２１に接続され、他の目的に用いられる。

このように、ＦＰＧＡ及びメモリのチップが一つのパッケージに封入され各チップの交換が困難な状況であっても、ＦＰＧＡは他の周辺デバイスとの間で信号伝達を行うことができる。そのため、ＦＰＧＡ本来の汎用性は維持される。

本実施の形態では、図１に示す半導体集積回路を構成するＦＰＧＡ１０１及びメモリ１０２を一つのパッケージに封入した場合について説明したが、これに限られない。他の実施の形態にかかる半導体集積回路についても同様のことが言える。

なお、本発明は上記実施の形態１〜７に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態１〜７では、メモリが４つのインターフェイス回路と４つのメモリコアを備えた場合を例に説明したが、これに限られず、任意の数のインターフェイス回路及び任意の数のメモリコアを備えた回路構成に適宜変更可能である。

また、上記実施の形態１〜７にかかるメモリは、ｎビット幅のデータ、又は、２ｎ〜４ｎビット幅のデータの２種類を選択的に読み書き可能な構成であるが、これに限られず、３種類以上のデータ幅のデータを選択的に読み書き可能な構成に適宜変更可能である。これは、例えば、実施の形態１〜３にかかるメモリの機能を組み合わせたり、実施の形態４〜６にかかるメモリの機能を組み合わせたりすることにより、実現可能である。

図１０は、実施の形態１〜３にかかるメモリの応用例として、任意のデータ幅のデータを選択的に読み書き可能なメモリを示す図である。図１０に示すメモリ（半導体装置）は、インターフェイス回路１０５−１〜１０５−ｐ（ｐは自然数）と、インターフェイス回路１０５−１〜１０５−ｐとの間にそれぞれデータ信号の経路が設定されているメモリコア１０６−１〜１０６−ｐと、選択部１０７と、を備える。なお、インターフェイス回路１０５−１〜１０５−ｐは、それぞれ外部端子ＢＵＳ−１〜ＢＵＳ−ｐと接続されている。

選択部１０７は、選択回路１０７−１〜１０７−（ｐ−１）を有する。選択回路１０７−１〜１０７−（ｐ−１）は、それぞれ、メモリコア１０６−２〜１０６−ｐに対し、外部からインターフェイス回路１０５−２〜１０５−ｐに供給されるアクセス制御信号、又は、外部からインターフェイス回路１０５−１に供給されるアクセス制御信号を、選択的に出力する。ここで、選択回路１０７−１〜１０７−（ｐ−１）は、それぞれ、外部から供給される切替信号ＭＯＤＥＸに基づいて、何れかのアクセス制御信号を選択して出力する。なお、切替信号ＭＯＤＥＸのビット幅は、選択回路の数に応じたビット幅である。

図１０に示すような回路構成により、本発明にかかるメモリは、２〜ｐ倍の任意のデータ幅のデータを選択的に読み書き可能となる。

また、上記実施の形態１〜７では、速度規格がＳＤＲ(Single Date Rate)である場合を例に説明したが、これに限られない。速度規格がＤＤＲ(Double Data Rate)、ＱＤＲ(Quad Data rate)であっても良い。また、本発明は、入力端子と出力端子が独立しているＳＩＯ（Separate I/O）が採用されたメモリに対しても適用可能である。また、本発明はデータマスク（Data Mask）機能を有したメモリ対しても適用可能である。

本発明にかかるメモリは、例えば、高速なデータ処理性能が要求されるルータに搭載される。ルータにおけるデータ処理性能が向上することにより、消費電力の低減も期待できる。なお、ルータとは、図１１に示すように異なるネットワーク間を相互接続するネットワーク装置のことである。

なお、特許文献１に開示された構成では、処理するデータのデータ幅が小さくなると、それに伴い、一部のメモリコアにアクセスすることができなくなる。一方、本発明にかかるメモリでは、例えば、アドレス信号の最上位ビットの値に基づいてアクセス対象となるメモリコアを選択できるため、従来技術と異なり、一部のメモリコアにアクセスできなくなることはない。

また、特許文献２に開示されたマルチポートメモリは、複数の入出力ポートから同一のメモリバンクに対して同時にアクセス要求が発生した場合、優先度の高い入出力ポートから順にアクセスを許可することが想定される。したがって、優先度の低い入出力ポートから当該メモリバンクに対するアクセスは遅延してしまう。その結果、このマルチポートメモリでは、データ処理性能が低下してしまうという問題があった。一方、本発明にかかるメモリは、同時アクセスできない記憶領域に対し同時にアクセス要求が発生しない構成であるため、従来技術と異なり、データ処理性能の低下を抑制することができる。

１０１，２０１，２０１ｂ，２０１ｃ ＦＰＧＡ
１０２，１０２ｂ、１０２ｃ メモリ
１０３−１〜１０３−４ 機能ブロック
１０４−１〜１０４−４，１０５−１〜１０５−４ インターフェイス回路
１０６−１〜１０６−４ メモリコア
１０７ 選択部
１０７−１〜１０７−３ 選択回路
２０３−１，２０３−２ 機能ブロック
２０３ｂ−１，２０３ｂ−２ 機能ブロック
２０３ｃ−１，２０３ｃ−２ 機能ブロック
２０４−１，２０４−２ インターフェイス回路
２０４ｂ−１，２０４ｂ−２ インターフェイス回路
２０４ｃ−１，２０４ｃ−２ インターフェイス回路
４０１，５０１，５０１ｂ，４０１ｃ ＦＰＧＡ
４０２，４０２ｂ，４０２ｃ メモリ
４０３−１〜４０３−４ 機能ブロック
４０４−４〜４０４−４，４０５−１〜４０５−４ インターフェイス回路
４０６−１〜４０６−４ メモリコア
４０７−１〜４０７−４ 選択回路
５０３−１，５０３−２ 機能ブロック
５０３ｂ−１，５０３ｂ−２ 機能ブロック
５０３ｃ−１，５０３ｃ−２ 機能ブロック
５０４−１，５０４−２ インターフェイス回路
５０４ｂ−１，５０４ｂ−２ インターフェイス回路
５０４ｃ−１，５０４ｃ−２ インターフェイス回路
８１１ ＦＰＧＡ
８１２ インターポーザ基板
８１３ メモリ
８１４ 再配線層
８１５ バンプ電極
８１６ 充填材
８１７ ボンディング線
８１８ はんだボール
８２４，８２５ ＪＴＡＧ回路
８２６ レジスタ
９１１，９１２ システムボード
９１３，９１４ パッケージ
９１５ 不揮発性メモリ
９２１ 周辺デバイス

Claims (4)

1. 複数のバスインターフェイス回路と、
   複数のメモリコアと、
   外部から供給される切替信号に基づいて、前記複数のバスインターフェイス回路と前記複数のメモリコアとの間のアクセス制御信号およびデータ信号の経路を切り替える経路切替回路と、を備え、
   前記経路切替回路は、
   前記切替信号が第１のモードを示す場合には、前記複数のメモリコアのそれぞれに対して異なる前記バスインターフェイス回路が対応するように経路を設定し、
   前記切替信号が第２のモードを示す場合には、前記複数のメモリコアのうち選択されたメモリコアが有する複数の記憶領域のそれぞれに対して異なる前記バスインターフェイス回路が対応するように経路を設定する、
   半導体装置。
2. 前記複数のメモリコアのそれぞれのビット幅と、前記複数のインターフェイス回路のそれぞれがインターフェイスするデータ信号のビット幅と、は異なる、請求項１に記載の半導体装置。
3. 前記切替信号は外部回路より供給されるものであって、
   前記外部回路は、回路構成の書き換えが可能なフィールドプログラマブルゲートアレイ上に形成されることを特徴とする請求項１または２に記載の半導体装置。
4. 前記複数のバスインターフェイス回路のうちデータ信号の受け渡しを行わないバスインターフェイス回路の入力端子は、所定の論理レベルに固定されることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。

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