JPH04107754A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、所定ビット数のデータのアクセス、及びこの
所定ビット数の２倍のビット数のデータのアクセスが共
に可能なメモリ制御方式に関する。

［従来の技術］ 従来のメモリ制御方式としては、第２図ないし第４図に
示すようなものが知られている。

まず、第２図に基づいて記せ手段としてのメモリ１の構
成を説明する。このメモリ１は、８ヒツトを小アクセス
単位とする多数のバイト領域（小アクセス単位領域）２
，２．・・・に区切られ、各バイト領域には連続した番
地（バイトアドレス）が付されている。さらに、メモリ
１は、偶数のバイトアドレスの領域（以下、「偶数バイ
ト領域２ａＪという）と奇数のバイトアドレスの領域（
以下、「奇数バイト領域２ｂＪという）のうち、連続す
る２つの番地のバイト領域をアクセス単位領域（大アク
セス単位領域）とすることが可能となされており、この
領域（ワード領域）３にも連続した番地（ワードアドレ
ス）が付されている。このワード領域３は、通常、偶数
バイト領域２ａから奇数バイト領域２ｂヘアドレスが連
続する２つのバイト領域２によって構成され、図中の上
側から連続したワードアドレスが付されている。

次に、メモリ制御方式を第３図に基づいて説明する。

図中の１０はメモリ１の偶数バイト領域２ａを構成する
３２にバイトの第ｌＲＡＭ、１１はメモリ１の奇数バイ
ト領域２ｂを構成する３２にバイトの第２ＲＡＭをそれ
ぞれ示す。

第ｌＲＡＭｌ０及び第２ＲＡＭ１１の各アドレス端子に
は、アドレスの上位１５ビツトＡ１５〜Ａ１が入力され
、任意のワード領域３を指定する。

各ライトイネーブル端子には、ライトイネーブル信号Ｗ
百が入力し、各ＲＡＭｌ０，１１の書き込み、読出し動
作を指定する。

さらに、第ｌＲＡＭｌ０のチップセレクト端子には、ア
ドレスの最下位ピッ）ＡＯが直接入力され、ＡＯ＝００
ときに第ｌＲＡＭｌ０を有効状態とし、ＡＯ＝１のとき
に無効状態とする。即ち、ＡＯ：０のときにはアドレス
の上位１５ビツトＡ１５〜ＡＯと共に偶数バイト領域２
ａを指定していることになる。

一方、第２ＲＡＭ１１のチップセレクト端子には、アド
レスの最下位ビットＡＯ及びアクセスモード規定信号Ｂ
／Ｗがエクスクル−シブオア回路６及び反転回路７を介
して入力する。ここで、アクセスモード規定信号Ｂ／Ｗ
は、アドレスの最下位ピッ）ＡＯとの組合せにより、各
バイト領域２ヘアクセスするモードか、ワード領域３ヘ
アクセスするモードかを規定する信号で、具体的には、
Ｂ／ＷとＡＯとが０，１又は１，０のときにエクスクル
−シブオア回路６て１となり、反転回路７でＯとなって
第２ＲＡＭ１１を有効状態とする。

また、Ｂ／Ｗ及びＡＯが１，１又は０，０のときには、
エクスクル−シブオア回路６て０となり、反転回路７で
１となって第２ＲＡＭ１１を無効状態とする。

また、！ｌＲＡＭｌ０及び第２ＲＡＭ１１の各データ端
子には、それぞれ第１及び第２メモリバッファ１３．１
４が接続され、第１メモリバツフア１３には第ｌＲＡＭ
ｌ０との間で情報の授受を行なうデータバスＤ７〜Ｄｏ
（符号Ｄ７〜ＤＯは場合によってはデータ自体を指示す
る）が接続されている。第２メモリバツフア１４には第
２ＲＡＭｌｌとの間で情報の授受を行なうデータバスＤ
１５〜Ｄ８（符号Ｄ１５〜Ｄ８は場合によってはデータ
自体を指示する）が接続されている。さらに、各メモリ
バッファ１３．１４には、常に０のバッファイネーブル
信号、及びライト信号ＷＲが入力され、このライト信号
ＷＲによって各メモリバッファ１３．１４に、ＣＰＵ　
（図示せず）からのデータバスＤ７〜ＤＯ及びＤ１５〜
Ｄ８又は各ＲＡＭｌ０，１１からのデータを一時的にバ
ッファリングする。

次に、以上の構成のメモリ制御方式の動作を説明する。

なお、ここでは、書き込み動作についてのみ説明し、読
出し動作については、説明を省略する。

アドレスの上位１５ビツトＡ１５〜Ａ１によって任意の
ワード領域３が指定される。そして、アドレスの最下位
ビットＡＯ＝０、アクセスモード規制信号Ｂ／Ｗ＝Ｏ（
バイト単位のアクセスを指示）のとき、第ｌＲＡＭｌ０
が有効状態、第２ＲＡＭ１１は無効状態となる（第４図
参照）。これにより、特定されたワード領域３の構成要
素である特定の偶数バイト領域２ａが指定される。メモ
リバッファ１３には、ライト信号ＷＲに基づいてＣＰＵ
からのデータバスＤ７〜ＤＯかバッファリングされ、Ｒ
ＡＭｌ０へのライトイネーブル信号ＷＥに基づいて第ｌ
ＲＡＭｌ０側である指定偶数バイト領域２ａに、第１メ
モリバツフア１３のデータが書き込まれる。

また、アドレスの最下位ビットＡＯ＝１、アクセスモー
ド規制信号Ｂ／Ｗ＝Ｏのときは、第ｌＲＡＭｌ０は無効
状態となり、第２ＲＡＭ１１が有効状態となる（第４図
参ｐｊｉ）。これにより、特定したワード領域３の奇数
バイト領域２ｂが指定される。そして、前述したと同様
な動作により、第２ＲＡＭ１１側である指定奇数バイト
領域２ｂに第２メモリバツフア１４にバッファリングさ
れたデータが書き込まれる。

さらに、アドレスの最下位ビットＡＯ＝０、アクセスモ
ード規制信号Ｂ／Ｗ＝１（ワード単位のアクセスを指示
）のときは、第ｌＲＡＭｌ０及び第２ＲＡＭ１１の両方
が有効状態となる（第４図参照）。これにより、特定ワ
ード領域３の全領域（偶数バイト領域２ａから奇数バイ
ト領域２ｂへの２つのバイト領域２）が指定され、この
ワード領域３にデータが書き込まれる。

また、ＡＯ＝１、Ｂ／Ｗ＝１のときは、各ＲＡＭＩＯ，
１１はともに無効状態となり（第４図参照）、情報の書
き込みは行なわれない。

［発明が解決しようとする課題］ ところで、前述した従来のメモリ制御方式においては、
ワード単位のアクセスをしようとした場合、例えば、第
２図中のバイト領域２０バイトアドレスが０と１のよう
に、必ず、小さいアドレスの偶数バイト領域２ａとそれ
より１大きいアドレスの奇数バイト領域２ｂでなるワー
ド領域３しか指定できない。

このため、例えば、バイトアドレスが５及び６のように
、小さい奇数バイトアドレスとそれより１大きい偶数バ
イトアドレスとて規定されるようなワード領域をアクセ
スすることができない。そのため、このような２つのバ
イト領域をアクセスしようとした場合、１回のアクセス
では不可能であり、１つのバイト領域２を指定して行な
うアクセス動作を、それぞれ５番地と６番地とを別々に
指定して実行しなければならず、アクセス時間が長くな
る。このため、アクセス効率が悪いという問題点がある
。

また、このようなアクセスを認めていないことは、アク
セスの融通性が悪いということができる。

本発明は、前記問題点に鑑みてなされたもので、アクセ
ス効率を向上させ、アクセスの融通性が高いメモリ制御
方式を提供することを目的とする。

［課題を解決するための手段］ 前記目的を達成するために、第１の本発明は、連続した
アドレスが付与された所定ビット数の小アクセス単位領
域からなり、偶数アドレス及びこれに連続する奇数アド
レスの２つの小アクセス単位領域からなる第１の大アク
セス単位領域に対し・て１回の動作でアクセス可能な記
憶手段を有するものであって、アクセスモード信号が小
アクセスモードを指示するときにはアドレス信号が指示
するアドレスの小アクセス単位領域をアクセスし、アク
セスモード信号が大アクセスモードを指示するときには
、入力されたアドレス信号が指示する偶数アドレス及び
このアドレスと最下位ビットのみが異なる奇数アドレス
の２つの小アクセス単位領域でなる第１の大アクセス単
位領域をアクセスするメモリ制御方式に適用される。

このようなメモリ制御方式において、アクセスモード信
号が大アクセスモードを指示すると共に、アドレス信号
が奇数アドレスを指示する場合に、この奇数アドレスと
、この奇数アドレスと最下位ビットのみが異なる次の偶
数アドレスの小アクセス単位領域とでなる第２の大アド
レス単位領域、又は、アドレス信号が指示する奇数アド
レスの前の奇数アドレスと、アドレス信号が指示する奇
数アドレスと最下位ビットのみが異なる偶数アドレスの
小アクセス単位領域とでなる第２の大アクセス単位領域
をアクセスする大アクセス実行手段を設けたものである
。

また、第２の発明においては、第１の大アクセス単位領
域のアクセス時、及び、第２の大アクセス単位領域のア
クセス時に、小さいアドレスの小アドレス単位領域を第
１のデータバスに接続させると共に、大きいアドレスの
小アクセス単位領域を第２のデータバスに接続させるバ
ス切替手段を設けたものである。

［作用コ 第１の発明によれば、大アクセスモードで特定の大アク
セス単位領域を指定し、大アクセス実行手段で、奇数ア
ドレスを１つの大アクセス単位領域分だけずらして奇数
アドレスから偶数アドレスへ第２の大アクセス単位領域
を指定できる。

第２の発明においては、第１又は第２の大アクセス単位
領域のアクセスに応じてバス切替手段が前記偶数アドレ
ス及び奇数アドレスへのデータアクセスルートを入れ替
え、データの授受を行なう。

［実施例］ 以下、本発明の一実施例を第１図及び第５図に基づいて
説明する。

第１図中、２１は本実施例の第ｌＲＡＭ、２２は第２Ｒ
ＡＭをそれぞれ示し、各ＲＡＭ２１．２２は前記従来技
術の各ＲＡＭｌ０，１１と同様の構成を有している。す
なわち、第ｌＲＡＭ２１には第２図中、メモリ１の偶数
バイト領域２ａか、第２ＲＡＭ２２には奇数バイト領域
２ｂがそれぞれ構成され、さらに、これらの組合せによ
ってワード領域３が構成されている。

第ｌＲＡＭ２１のアドレス端子には、後述する加算回路
２６を介してアドレスの上位１５ビツトＡ１５〜Ａ１が
入力され、特定ワード領域３を構成する偶数バイト領域
２ａを指定する。第２ＲＡＭ２２のアドレス端子には、
前記ビットＡ１５〜Ａ１が直接人力され、特定ワード領
域３を構成する奇数バイト領域２ｂを指定する。さらに
、各ＲＡＭ２１．２２のライトイネーブル端子には、従
来技術と同様に、書き込み、読出しを指定するライトイ
ネーブル信号ＷＥが入力され、各ＲＡＭ２１．２２をデ
ータの書き込み、読出しが可能な有効状態にする。

第ｌＲＡＭ２１のチップセレクト端子には、反転回路２
３及びノア回路２４を介してアドレスの最下位ピッ）Ａ
Ｏが入力されると共に前記ノア回路２４を介してアクセ
スモード規定信号Ｂ／Ｗが入力される。さらに、第２Ｒ
ＡＭ２２のチップセレクト端子には、ノア回路２５を介
してＡＯ及びＢ／Ｗが入力される。

２６はアドレスの上位１５ビツトＡ１５〜Ａ１により特
定されるワード領域３のワードアドレスに１を加える加
算回路で、この加算回路２６によって入力ワードアドレ
スに１が加算されると、偶数バイト領域２ａ側のワード
領域３のアドレスが１だけ増加して、次番地のワード領
域３を指定する。さらに、加算回路２６には、アドレス
の最下位ピッ）ＡＯ及びアクセスモード規定信号Ｂ／Ｗ
がアンド回路２７を介して入力され、ＡＯ＝１、Ｂ／Ｗ
＝１のときに加算回路２６を上述した加算可能な有効状
態にする。そして、前記加算回路２６とアンド回路２７
とで大アクセス実行手段が構成されている。

また、第ｌＲＡＭ２１及び第２ＲＡＭ２２の各データ端
子には、４つのメモリバッファ３１，３２．３３．３４
が接続されている。そして、この４つのメモリバッファ
３１，３２，３３．３４は、データを一時的にバッファ
リングして、各ＲＡＭ２１．２２又はＣＰＵとの間でデ
ータの授受を行なう機能を有すると共に、指示されたア
クセスモードに応じて、第ｌＲＡＭ２１及び第２ＲＡＭ
２２を所定のデータバスＤ７〜ＤＯ又はＤ１５〜Ｄ８に
接続させる、即ち、データアクセスルートを切り換える
バス切替手段を構成している。具体的には、第１メモリ
バツフア３１は第１　ＲＡＭ２１のデータ端子に接続さ
れ、この第ｌＲＡＭ２１と第１のデータバスＤ７〜ＤＯ
との接続制御を行なう。さらに、第１メモリバツフア３
１のバッファイネーブル端子には前記アンド回路２７を
介してＡＯ及びＢ／Ｗが入力される。

第２メモリバツフア３２は第ｌＲＡＭ２１のデータ端子
に接続され、この第ｌＲＡＭ２１と第２のデータバスＤ
１５〜Ｄ８との接続制御を行なう。

さらに、第２メモリバツフア３２のバッファイネーブル
端子にはアンド回路２７及び反転回路３５を介してＡＯ
及びＢ／Ｗが人力される。

第３メモリバツフア３３は第２ＲＡＭ２２のデータ端子
に接続され、この第２ＲＡＭ２２とデータバスＤ１５〜
Ｄ８との接続制御を行なう。さらに、第３メモリバツフ
ア３３のバッファイネーブル端子には前記アンド回路２
７を介してＡＯ及びＢ／Ｗが入力される。

ざらに、第４メモリバツフア３４は第２ＲＡＭ２２のデ
ータ端子に接続され、この第２ＲＡＭ２２とデータバス
Ｄ１５〜Ｄ８との接続制御を行なう。さらに、第４メモ
リバツフア３４のバッファイネーブル端子には前記反転
回路３５及び前記アンド回路２７を介してＡＯ及びＢ／
Ｗが入力される。

そして、前記アンド回路２７、反転回路３５を介して入
力されるＡＯ及びＢ／Ｗによって、第１及び第３バッフ
ァメモリ３１．３３又は第２及び第４バツフアメモリ３
２＋　３４が選択的に動作可能な有効状態になる。

さらに、各メモリバッファ３１，３２，３３゜３４には
、データバスＤ７〜ＤＯ及びＤ１５〜Ｄ８を介してＣＰ
Ｕからのデータ又は各ＲＡＭ２１゜２２からのデータを
バッファリングするためのライト信号ＷＲが入力される
。

次に、前記構成のメモリ制御方式の動作を説明する。な
お、本実施例においても領域指定に特徴があるため、書
き込み動作についてのみ説明し、読出し動作については
、その説明を省略する。

まず、アドレスの最下位ヒツトＡＯ＝Ｏ、アクセスモー
ド規制信号Ｂ／Ｗ＝０のときは、アンド回路２７の出力
はＯとなり、加算回路２６は無効状態となる。そして、
アドレスの上位１５ビツトＡ１５〜Ａ１は、第２ＲＡＭ
２２に入力されると共に、加算されないまま第ｌＲＡＭ
２１に入力され、特定のワード領域３である第ｌＲＡＭ
２１の偶数バイト領域２ａ及び第２ＲＡＭ２２の奇数バ
イト領域２ｂを指定する。これにより、偶数ハイド領域
２ａから奇数バイト領域２ｂへバイトアドレスが連続す
る第１の大アクセス単位領域としてのワード領域３、例
えば、バイトアドレス００バイト領域２とバイトアドレ
ス１のバイト領域２とからなるワードアドレス０のワー
ド領域３が指定される。

さらに、最下位ピッ）ＡＯの０出力は、反転回路２３て
１となってノア回路２４に入力されると共に、アクセス
モード規制信号Ｂ／Ｗの０はそのままノア回路２４に入
力され、このノア回路２４の出力は０となって第１　Ｒ
ＡＭ２１のチップセレクト端子に入力され、第ｌＲＡＭ
２１か有効状態となる。

また、第２ＲＡＭ２２においては、ＡＯ及びＢ／ＷのＯ
出力がそのままノア回路２５に入力し、このノア回路２
５が１を出力し、第２ＲＡＭ２２は無効状態となる。

これにより、第ｌＲＡＭ２１の特定の偶数バイト領域２
ａだけが指定されたことになる（第５図参照）。

一方、バス切替手段においては、ＡＯ及びＢ／Ｗが０で
あるため、アンド回路２７から０出力のまま第１及び第
３メモリバッファ３１．３３のバッファイネーブル端子
に入力され、これらのメモリバッファ３１．３３をバッ
ファリング可能な有効状態とすると共に、アンド回路２
７の０出力が反転回路３５て反転されて第２及び第４メ
モリバッファ３２．３４に入力され、これらのメモリバ
ッファ３２．３４を無効状態とする。そして、ライト信
号ＷＲに基づいて各メモリバッファ３１゜３３がバッフ
ァリングしようとするが、ＣＰＵからはデータバスＤ７
〜ＤＯにのみデータが出力されているため、第１メモリ
バツフア３１のみがバッファリングし、ライトイネーブ
ル信号ＷＥに基づいて前記偶数バイト領域２ａ、即ち、
第ｌＲＡＭ２１側へ第１メモリバツフア３１のデータバ
スＤ７〜ＤＯが書き込まれる。

また、アドレスの最下位ビットＡＯ＝１、アクセスモー
ド規制信号Ｂ／Ｗ＝００ときは、アント回路２７で０出
力となり、加算回路２６は無効状態のままとなる。そし
て、アドレスの上位１５ビツトＡ１５〜Ａ１は、第２Ｒ
ＡＭ２２に入力すると共に、加算されないまま第ｌＲＡ
Ｍ２１に入力し、特定のワード領域３である第ｌＲＡＭ
２１の偶数バイト領域２ａ及び第２ＲＡＭ２２の奇数バ
イト領域２ｂを指定する。さらに、最下位ビットＡＯは
、反転回路２３てＯ出力となってノア回路２４に入力す
ると共にアクセスモード規制信号Ｂ／ＷがＯ出力のまま
入力し、このノア回Ｈ２４が１を出力し、第ｌＲＡＭ２
１が無効状態となる。

一方、第２ＲＡＭ２２においては、ＡＯの１比力及びＢ
／Ｗの０出力はそのままノア回路２５に入力し、このノ
ア回路２５でＯ出力となり、第２ＲＡＭ２２は有効状態
となる（第５図参照）。これにより、特定の奇数バイト
領域２ｂが指定される。

また、バス切替回路においては、ＡＯ及びＢ／Ｗは、ア
ンド回路２７てＯ出力となって第１及び第３メモリバッ
ファ３１．３３のバッファイネーブル端子に入力し、こ
れらのメモリバッファ３１゜３３をバッファリング可能
な有効状態とすると共に、反転回路３５て１出力となっ
て第２及び第４メモリバッファ３２．３４に入力し、こ
れらのメモリバッファ３２．３４を無効状態とする。そ
して、ライト信号ＷＲ及びＣＰＵの制御に基ついて第３
メモリバツフア３３にＣＰＵからのデータバスＤ１５〜
Ｄ８がバッファリングされ、ライトイネーブル信号ＷＥ
に基づいて前記奇数バイト領域２ｂ、即ち、第２ＲＡＭ
２２側へ第３メモリバツフア３３のデータバスＤＩ５〜
Ｄ８が書き込まれる。

また、アドレスの最下位ビットＡＯ＝Ｏ、アクセスモー
ド規制信号Ｂ／Ｗ＝１のときは、アント回路２７てＯが
出力して加算回路２６は無効状態のままとなる。そして
、アドレスの上位１５ビツトＡ１５〜ＡＩは、第２ＲＡ
Ｍ２２に入力すると共に、加算されないまま第ｌＲＡＭ
２１に入力し、特定のワード領域３である偶数バイト領
域２ａ及び奇数バイト領域２ｂを指定する。さらに、最
下位ビットＡＯは、反転回路２３で１出力となってノア
回路２４に入力すると共にアクセスモード規制信号Ｂ／
Ｗが１出力のまま入力してこのノア回路２４が０出力を
出力し、第ｌＲＡＭ２１は有効状態となる。一方、第２
ＲＡＭ２２においては、ＡＯのＯ出力及びＢ／Ｗの１出
力はそのままノア回路２５に入力し、このノア回路２５
てＯ出力となって第２ＲＡＭ２２も有効状態となる（第
５図参照）。

これにより、例えば、第２図中ワードアドレス０のワー
ド領域３におけるバイトアドレス００バイト領域２とバ
イトアドレス１のバイト領域２のように、特定ワード領
域３の偶数バイト領域２ａと奇数バイト領域２ｂが指定
される。

一方、バス切替回路においては、ＡＯ及びＢ／Ｗは、ア
ンド回路２７でＯ出力となって第１及び第３メモリバッ
ファ３１．３３のバッファイネーブル端子に入力し、こ
れらのメモリバッファ３１゜３３をバッファリング可能
な有効状態とすると共に、反転回路３５で１出力となっ
て第２及び第４メモリバッファ３２．３４に入力し、こ
れらのメモリバッファ３２．３４を無効状態とする。そ
して、ライト信号ＷＲ及びＣＰＵに基づいて各メモリバ
ッファ３１．３３にデータバスＤ７〜ＤＯ及びＤＩ５〜
Ｄ８がバッファリングされ、ライトイネーブル信号ＷＥ
に基づいて前記偶数バイト領域２ａ及び奇数バイト領域
２ｂ、即ち、第１及び第２ＲＡＭ２１．２２側へ第１及
び第３メモリバッファ３１，３３０データバスＤ７〜Ｄ
Ｏ１Ｄ１５〜Ｄ８が書き込まれる。

さらに、アドレスの最下位ビットＡＯ＝１、アクセスモ
ード規制信号Ｂ／Ｗ＝１のときは、アンド回路２７て１
出力となり、加算回路２６は加算可能な状態となる。そ
して、アドレスの上位１５ビツトＡ１５〜Ａ１は、第２
ＲＡＭ２２にはそのまま入力すると共に、第ｌＲＡＭ２
１には加算回路２６で１が加算されて入力する。これに
より、第２ＲＡＭ２２では特定ワード領域３を指定し、
第ｌＲＡＭ２１では特定ワード領域３０次のワードアド
レスを指定する。

換言すれば、第２図において、ピッ）Ａ１５〜Ａ１がワ
ード領域３のワードアドレス２を指定する場合、第ｌＲ
ＡＭ２１においては、加算回路２６で１が加算されてワ
ードアドレス３となり、バイト領域２のバイトアドレス
６を指定する。第２ＲＡＭ２２においては、そのまま、
ワード領域３のワードアドレス２となり、バイト領域２
のバイトアドレス５を指定する。これにより、ワード領
域３は、奇数バイト領域２ｂから偶数バイト領域２ａへ
、即ち、第２の大アクセス単位領域としてのバイト領域
２０バイトアドレス５からバイトアドレス６への指定と
なる。

さらに、最下位ピッ）ＡＯは、反転回路２３て０出力と
なってノア回路２４に入力すると共にアクセスモード規
制信号Ｂ／Ｗは１出力のまま入力し、このノア回路２４
で０出力となって第ｌＲＡＭ３１が有効状態となる。ま
た、第２ＲＡＭ２２においては、ＡＯの１出力及びＢ／
Ｗの１出力はそのままノア回路２５に入力し、このノア
回路２５で０出力となって第２ＲＡＭ２２も有効状態と
なる（第５図参照）。

一方、バス切替回路においては、ＡＯ及びＢ／Ｗは、ア
ンド回路２７て１出力となって第１及び第３メモリバッ
ファ３１．３３のバッファイネーブル端子に人力し、こ
れらのメモリバッファ３１゜３３を無効状態とすると共
に、反転回路３５てＯ出力となって第２及び第４メモリ
バツフア３２゜３４に入力し、これらのメモリバッファ
３２．３４を有効状態とする。そして、ライト信号ＷＲ
及びＣＰＵに基づいて、第２メモリバツフア３２にデー
タバスＤ１５〜Ｄ８がバッファリングされ、第４メモリ
バツフア３４にデータバスＤ７〜ＤＯがバッファリング
される。

そして、各ＲＡＭ２１．２２へのライトイネーブル信号
ＷＥに基づいて第２ＲＡＭ２２側である前記奇数バイト
領域２ｂ（バイトアドレス５）へ第４メモリバツフア３
４のデータバスＤ７〜ＤＯが書き込まれ、第ｌＲＡＭ２
１側である偶数バイト領域２ａ（バイトアドレス６）へ
第２メモリバツフア３２のデータバスＤ１５〜Ｄ８が書
き込まれる。

なお、読出し動作の場合も、前述した書き込み動作と同
様にして、特定アドレスが指定され、さらに、データア
クセスルートが選択されて読出しが行なわれる。

以上のように、ワード領域３の指定においては、従来、
使用していなかった信号の組合せ（ＡＯ＝１、Ｂ／Ｗ＝
１）を使用してワード領域３の指定を変更できるように
したので、偶数バイト領域２ａから奇数バイト領域２ｂ
側への領域指定でも奇数バイト領域２ｂから偶数バイト
領域２ａ側への領域指定でも、１度のアクセスによって
処理することができるようになり、アクセス時間を短く
することができる。

また、アドレスのことを気にせずにワードアクセスを行
なうことが可能になり、プログラムの作成が容易になっ
て作業性が向上する。

なお、本実施例では、小アクセス単位を８ビツトのバイ
ト領域２として構成し、第アクセス単位領域を１６ビツ
トのワード領域３として構成したが、これら小アクセス
単位領域及び第アクセス単位領域としては、他のビット
数の領域の場合でもよい。

また、記憶手段としてＲＡＭを用いたが、ＲＯＭ等の他
の記憶手段の場合でも、前記同様の作用、効果を奏する
ことができる。

さらに、本実施例では、大アクセス実行手段を、加算回
路２６及びアンド回路２７から構成し、偶数バイト領域
２ａにおいて、アドレスの上位１５ビツトＡ１５〜Ａ１
に１を加算するようにしたが、奇数バイト領域２ｂにお
いて、アドレスの上位１５ビツトＡ１５〜Ａ１から１を
減算する構成としてもよい。

また、本実施例では、データバスＤ７〜ＤＯ１Ｄ１５〜
Ｄ８を切り換える手段としてバス切換手段を用いたが、
ＣＰＵ内部でバス切換制御機能を有する場合は、バス切
換手段を用いなくてもよい。

［発明の効果］ 以上詳述したように、本発明のメモリ制御方式によれば
、以下のような効果を奏する。

大アクセス実行手段を設け、奇数アドレスから偶数アド
レスへ第２の大アクセス単位領域を指定できるようにし
たので、奇数アドレスから偶数アドレスへの領域指定の
場合でも、１度のアクセスで容易に処理することができ
るようになり、アクセス時間を短くすることができる。

また、第２の大アクセス単位領域指定を気にせずにアク
セスを行なうことが可能になってアクセスの融通性が向
上し、ブコグラムの作成が容易になって作業性が向上す
る。

【図面の簡単な説明】

第１図は本発明のメモリ制御方式を示す回路構成図、第
２図は本発明及び従来に共通のメモリを示す図、第３図
は従来のメモリ制御方式を示す回路構成図、第４図は第
３図のメモリ制御方式におけるアドレスの最下位ビット
ＡＯ及びアクセスモード規制信号Ｂ／Ｗの信号と第１及
び第２ＲＡＭの有効状態との関係を示す図、第５図は第
１図のメモリ制御方式におけるアドレスの最下位ビット
ＡＯ及びアクセスモード規制信号Ｂ／Ｗの信号と第１及
び第２ＲＡＭの有効状態との関係を示す図である。 １・・・メモリ、２・・・バイト領域、２ａ・・・偶数
バイト領域、２ｂ・・・奇数バイト領域、３・・・ワー
ド領域、２１・・・第ｌＲＡＭ、２２・・・第２ＲＡＭ
、２３・・・反転回路、２４．２５・・・ノア回路、２
６・・・加算回路、２７・・・アンド回路、３１，３２
，３３．３４・・・メモリバッファ。

Claims (2)

【特許請求の範囲】
1. （１）連続したアドレスが付与された所定ビット数の小
   アクセス単位領域からなり、偶数アドレス及びこれに連
   続する奇数アドレスの２つの小アクセス単位領域からな
   る第１の大アクセス単位領域に対して１回の動作でアク
   セス可能な記憶手段を有するものであって、アクセスモ
   ード信号が小アクセスモードを指示するときにはアドレ
   ス信号が指示するアドレスの小アクセス単位領域をアク
   セスし、アクセスモード信号が大アクセスモードを指示
   するときには、入力されたアドレス信号が指示する偶数
   アドレス及びこのアドレスと最下位ビットのみが異なる
   奇数アドレスの２つの小アクセス単位領域でなる第１の
   大アクセス単位領域をアクセスするメモリ制御方式にお
   いて、 アクセスモード信号が大アクセスモードを指示すると共
   に、アドレス信号が奇数アドレスを指示する場合に、こ
   の奇数アドレスと、この奇数アドレスと最下位ビットの
   みが異なる次の偶数アドレスの小アクセス単位領域とで
   なる第２の大アドレス単位領域、又は、アドレス信号が
   指示する奇数アドレスの前の奇数アドレスと、アドレス
   信号が指示する奇数アドレスと最下位ビットのみが異な
   る偶数アドレスの小アクセス単位領域とでなる第２の大
   アクセス単位領域をアクセスする大アクセス実行手段を
   設けたことを特徴とするメモリ制御方式。
2. （２）第１の大アクセス単位領域のアクセス時、及び、
   第２の大アクセス単位領域のアクセス時に、小さいアド
   レスの小アドレス単位領域を第１のデータバスに接続さ
   せると共に、大きいアドレスの小アクセス単位領域を第
   ２のデータバスに接続させるバス切替手段を設けたこと
   を特徴とする請求項（１）に記載のメモリ制御方式。