JP2010262698A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】ＥＥＰＲＯＭの書き込み工数を削減する。
【解決手段】モード切り替え信号ＣＯＭＢがＬレベルの場合、ＥＥＰＲＯＭ１はバンクモードに設定される。この場合、第１及び第２のメモリバンク２１，２２は、それぞれ第１のポートの制御信号（ＳＣＬ１，ＳＤＡ１）及び第２のポートの制御信号（ＳＣＬ２，ＳＤＡ２）により独立にアクセスされる。モード切り替え信号ＣＯＭＢがＨレベルの場合、ＥＥＰＲＯＭ１はコンバインモードに設定される。この場合、第１及び第２のメモリバンク２１，２２は、連結された４ｋビットのメモリバンクとなり、第１のポートの制御信号（ＳＣＬ１，ＤＡ１）によりアクセスされる。
【選択図】図２

Description

本発明は、電気的に消去及びプログラム可能な不揮発性メモリ（ＥＥＰＲＯＭ：Electrically Erasable Programmable Read Only Memory）に関するものであり、特に、
デュアルポートＥＥＰＲＯＭに関する。

デュアルポートＥＥＰＲＯＭは、複数のメモリバンクを有しており、各メモリバンクへ独立にアクセス可能に構成されたＥＥＰＲＯＭである。

例えば、第１及び第２のメモリバンクを有したデュアルポートＥＥＰＲＯＭは、第１及び第２のポートを有している。そして、第１のポートに第１の制御信号（クロック、アドレスデータ等）をシリアル入力することにより、第１のメモリバンクにアクセスすることが可能であり、また第２のポートに第２の制御信号（クロック、アドレスデータ等）をシリアル入力することにより、第２のメモリバンクにアクセスすることが可能に構成される。

ユーザー側から見ると、デュアルポートＥＥＰＲＯＭは、複数のＥＥＰＲＯＭが１パッケージに搭載されたものであり、複数系統の独立したシステムに対し、それらのＥＥＰＲＯＭを独立、且つ同時に使用することができる。デュアルポートＥＥＰＲＯＭについては、特許文献１に記載されている。

特開平１１−３０６０１０号公報

上述のように、従来のデュアルポートＥＥＰＲＯＭにおいては、複数のメモリバンクは独立にアクセスされる。従って、各メモリバンクにデータの書き込みを行う場合にも、各メモリバンクに対応するポートに対応する制御信号を入力する必要があり、工数が多くなるという問題があった。

本発明の不揮発性半導体記憶装置は、電気的に書き込み及び読み出し可能な複数のメモリセルを含む第１のメモリバンクと、電気的に書き込み及び読み出し可能な複数のメモリセルを含む第２のメモリバンクと、第１の制御信号がシリアル入力される第１のポートと、第２の制御信号がシリアル入力される第２のポートと、第１のモードと第２のモードを切り替えるモード切り替え信号が入力されるモード切り替え端子と、前記モード切り替え端子に入力されたモード切り替え信号に応じて、第１のモードでは、前記第１のポートに入力された第１の制御信号に応じて前記第１のメモリバンクへのアクセスを可能にすると共に、前記第２のポートに入力された第２の制御信号に応じて前記第２のメモリバンクへのアクセスを可能にし、第２のモードでは、前記第１のポートに入力された第１の制御信号に応じて、前記第１及び第２のメモリバンクの両方へアクセス可能にする制御回路と、を備えることを特徴とする。

本発明によれば、ＥＥＰＲＯＭの書き込み工数を削減することができる。

本発明の実施形態によるＥＥＰＲＯＭの構成を示す図である。 本発明の実施形態によるＥＥＰＲＯＭの動作を説明する図である。 本発明の実施形態によるＥＥＰＲＯＭの動作を説明する図である。 本発明の実施形態によるＥＥＰＲＯＭの動作を説明する図である。 ＥＥＰＲＯＭの端子配置を示す図である。 本発明の実施形態によるＥＥＰＲＯＭとＲＯＭライターとの接続例を示す図である。 本発明の実施形態によるＥＥＰＲＯＭの書き込み動作を説明する図である。 ＨＤＭＩコネクタを持ったディスプレイ装置のシステム構成図である。

以下、本発明の実施形態について図面を参照しながら説明する。
［ＥＥＰＲＯＭ１の構成］
図１は、本発明の実施形態によるＥＥＰＲＯＭ１の構成を示す図である。ＥＥＰＲＯＭ１は、シリアルインターフェース方式のＥＥＰＲＯＭであり、第１のシリアルクロックＳＣＬ１が入力される第１のクロック入力端子１０、第１のシリアルクロックＳＣＬ１に同期した第１のシリアルデータＳＤＡ１が入出力される第１のデータ入出力端子１１、第２のシリアルクロックＳＣＬ２が入力される第２のクロック入力端子１２、第２のシリアルクロックＳＣＬ２に同期した第２のシリアルデータＳＤＡ２が入出力される第２のデータ入出力端子１３、モード切り替え信号ＣＯＭＢが入力されるモード切り替え端子１４を備える。

第１のクロック入力端子１０及び第１のデータ入出力端子１１は、第１のポートを構成し、第２のクロック入力端子１２及び第２のデータ入出力端子１３は、第２のポートを構成する。

ＥＥＰＲＯＭ１は、更に、入力バッファ１５〜１７、入出力バッファ１８，１９、モード切り替え回路２０、第１のメモリバンク２１、第２のメモリバンク２２、第１のメモリバンク制御回路２３、第２のメモリバンク制御回路２４を備える。

第１及び第２のメモリバンク２１，２２は、電気的に書き込み及び読み出し可能な複数のメモリセルを含んだメモリ領域である。以下、第１及び第２のメモリバンク２１，２２は、一例として、２ｋビット（２５６×８ビット）のメモリ容量を持っているとするとして説明する。

第１のメモリバンク制御回路２３は、第１のクロック入力端子１０から入力バッファ１５を介して入力された第１のシリアルクロックＳＣＬ１と、第１のデータ入出力端子１１から入出力バッファ１８を介して入力された第１のシリアルデータＳＤＡ１に基づいて、第１のメモリバンク２１へのアクセスを制御する。

即ち、書き込み動作の場合は、第１のメモリバンク制御回路２３は、第１のシリアルデータＳＤＡ１に含まれる書き込み命令コード、アドレスデータ、データに応じて、対応するアドレスにデータを書き込むように制御を行う。また、読み出し動作の場合には、第１のメモリバンク制御回路２３は、第１のシリアルデータＳＤＡ１に含まれる読み出し命令コード、アドレスデータに応じて、対応するアドレスに記憶されたデータを読み出し、読み出されたデータを、入出力バッファ１８を介して、第１のデータ入出力端子１１からシリアル出力するように制御を行う。

モード切り替え回路２０は、マルチプレクサ２０Ａ，２０Ｂを含んで構成される。そして、モード切り替え端子１４に入力されたモード切り替え信号ＣＯＭＢがＬレベルの時は（バンクモード）、マルチプレクサ２０Ａは、第２のクロック入力端子１２
から入力バッファ１７を介して入力された第２のシリアルクロックＳＣＬ２を第２のメモリバンク制御回路２４に供給し、マルチプレクサ２０Ｂは、第２のデータ入出力端子１３から入出力バッファ１９を介して入力された第２のシリアルデータＳＤＡ２を第２のメモリバンク制御回路２４に供給する。

そして、第２のメモリバンク制御回路２４は、第２のシリアルクロックＳＣＬ２及び第２のシリアルデータＳＤＡ２に基づいて、第２のメモリバンク２２へのアクセスを制御する。

一方、モード切り替え端子１４に入力されたモード切り替え信号ＣＯＭＢがＨレベルの時は（コンバインモード）、マルチプレクサ２０Ａは、第１のクロック入力端子１０から入力バッファ１５を介して入力された第１のシリアルクロックＳＣＬ１を第２のメモリバンク制御回路２４に供給し、マルチプレクサ２０Ｂは、第１のデータ入出力端子１１から入出力バッファ１８を介して入力された第１のシリアルデータＳＤＡ１を第２のメモリバンク制御回路２４に供給する。この場合、第２のクロック入力端子１２に入力された第２のシリアルクロックＳＣＬ２及び第２のデータ入出力端子１３に入力された第２のシリアルデータＳＤＡ２は無効になる。

図２は、バンクモードとコンバインモードの動作を模式的に表した図である。図示のように、図２（ａ）のバンクモードにおいては、第１及び第２のメモリバンク２１，２２は、それぞれ第１のポートの制御信号（ＳＣＬ１，ＳＤＡ１）及び第２のポートの制御信号（ＳＣＬ２，ＳＤＡ２）により独立にアクセスされる。この場合、ＥＥＰＲＯＭ１は、一般的なデュアルポートＥＥＰＲＯＭとして機能し、第１及び第２のメモリバンク２１，２２のアドレスは、いずれも００ｈ−ＦＦｈである。

図２（ｂ）のコンバインモードにおいては、第１及び第２のメモリバンク２１，２２は、連結された４ｋビットの１個のメモリバンクとなり、第１のポートの制御信号（ＳＣＬ１，ＤＡ１）によりアクセスされる。この場合、第１のメモリバンク２１のアドレスは、０００ｈ−０ＦＦｈであり、第２のメモリバンク２２のアドレスは１００ｈ−１ＦＦｈである。つまり、最上位ビットのアドレスデータが「１」か「０」かによって、アクセスされるメモリバンクが切り替えられるようになっている。第２のポートの制御信号（ＳＣＬ２，ＳＤＡ２）は無効とされる。

［ＥＥＰＲＯＭ１の動作説明］
一般に、システム上のマスターデバイスとスレーブデバイスとの間でデータ通信を行うためには、マスターデバイスは、スレーブデバイスに対して、スタートコンディションを発生させる。本実施形態の場合、ＥＥＰＲＯＭ１がスレーブデバイスである。

スタートコンディションの発生に続いて、マスターデバイスは、７ビット長のデバイスアドレスと１ビット長の読み出し／書き込み命令コードを含むシリアルデータを、シリアルクロックに同期させてシリアルデータバスを経由してＥＥＰＲＯＭ１に送信することで、ＥＥＰＲＯＭ１との通信が可能になる。

図３は、第１のメモリバンク２１に対応した第１のシリアルデータＳＤＡ１の構成を示す。図示のように、第１のシリアルデータＳＤＡ１のデバイスアドレスの上位４ビットはデバイスコードと呼ばれ、ＥＥＰＲＯＭ１の場合、例えば“１０１０”に固定されている。

デバイスコードに続く３ビットはスレーブアドレスと呼ばれる。第１のメモリバンク２１のスレーブアドレスは、ＳＡ２，ＳＡ１，ＳＡ０であり、ＥＥＰＲＯＭ１の出荷時にＳＡ２＝０、ＳＡ１＝０、ＳＡ０＝０に設定される。そして、スレーブアドレスに続く１ビットは、読み出し／書き込み命令コード（Ｒ／Ｗ）に対応し、このコードが「１」の場合は読み出し命令コードであり、このコードが「０」の場合は書き込み命令コードである。第１のシリアルデータＳＤＡ１のデバイスコード＋スレーブアドレスは、それぞれ第１のシリアルクロックＳＣＬ１の１番目〜８番目のシリアルクロック期間に入力される。

そして、第１のメモリバンク制御回路２３は、第１のシリアルデータＳＤＡ１のデバイスコード＋スレーブアドレスとＥＥＰＲＯＭ１のデバイスコード＋出荷時に設定したスレーブアドレスとが一致するかどうか検出する。そして、第１のメモリバンク制御回路２３は、その一致を検出すると、９番目のシリアルクロック期間において、マスターデバイスにアクノレッジ信号を返信する。そして、第１のメモリバンク制御回路２３は、８番目のシリアルクロック期間に入力された読み出し命令コード又は書き込み命令コード（Ｒ／Ｗ）に従い、読み出し動作又は書き込み動作を行う。

モード切り替え信号ＣＯＭＢがＬレベルのバンクモードの場合、１０番目〜１７番目のシリアルクロックに同期して入力される８ビットのアドレスデータＡ７〜Ａ０が有効アドレスデータである。第１のメモリバンク制御回路２３は、この有効アドレスデータに応じて、第１のメモリバンク２１の対応するアドレスの読み出し動作又は書き込み動作を行う。

一方、モード切り替え信号ＣＯＭＢがＨレベルのコンバインモードの場合、９ビットのアドレスデータＡ８〜Ａ０が有効アドレスデータである。第１及び第２のメモリバンク制御回路２３，２４は、最上位のアドレスデータＡ８＝０の場合、第１のメモリバンク２１を選択し、Ａ８＝１の場合、第２のメモリバンク２２を選択するように構成される。コンバインモードの場合、スレーブアドレスはＳＡ２，ＳＡ１の２ビットになるが、ＳＡ２，ＳＡ１の値は無視される。つまり、第１のメモリバンク制御回路２３は、デバイスコードについてのみ一致検出を行う。

図４は、第２のメモリバンク２２に対応した第２のシリアルデータＳＤＡ２の構成を示す。第２のシリアルデータＳＤＡ２のデバイスコードは、同様に、“１０１０”に固定されている。デバイスコードに続く３ビットのスレーブアドレスは、ＳＢ２，ＳＢ１，ＳＢ０であり、ＥＥＰＲＯＭ１の出荷時にＳＢ２＝０、ＳＢ１＝０、ＳＢ０＝０に設定される。スレーブアドレスに続く１ビットは、読み出し／書き込み命令コード（Ｒ／Ｗ）である。

そして、第２のメモリバンク制御回路２４は、第２のシリアルデータＳＤＡ２のデバイスコード＋スレーブアドレスとＥＥＰＲＯＭ１のデバイスコード＋出荷時に設定したスレーブアドレスとが一致するかどうか検出する。そして、第２のメモリバンク制御回路２４は、その一致を検出すると、９番目のシリアルクロック期間において、マスターデバイスにアクノレッジ信号を返す。そして、第２のメモリバンク制御回路２４は、８番目のシリアルクロック期間に入力された読み出し命令コード又は書き込み命令コードに従い、読み出し動作又は書き込み動作を行う。

モード切り替え信号ＣＯＭＢがＬレベルのバンクモードの場合、１０番目〜１７番目のシリアルクロックに同期して入力される８ビットのアドレスデータＡ７〜Ａ０が有効アドレスデータである。第２のメモリバンク制御回路２４は、この有効アドレスデータに応じて、第２のメモリバンク２２の対応するアドレスの読み出し動作又は書き込み動作を行う。一方、モード切り替え信号ＣＯＭＢがＨレベルのコンバインモードの場合は、第２のメモリバンク２２は、第１のシリアルクロックＳＣＬ１及び第１のシリアルデータＳＤＡ１により制御され、第２のシリアルクロックＳＣＬ２及び第２のシリアルデータＳＤＡ２は無効とされる。

［コンバインモードにおけるＲＯＭライターによる書き込み］
前述のように、ＥＥＰＲＯＭ１は、モード切り替え端子１４をＨレベルに設定することでコンバインモードになり、２バンク構成（２ｋビット＋２ｋビット）を擬似的に１バンク構成（４ｋビット）として使用することが可能である。これにより、一般的な４ｋビットのＥＥＰＲＯＭとして、ＲＯＭライターを用いた書き込みを行うことができる。

図５は、ＥＥＰＲＯＭの端子の配置を示す図である。図５（ａ）に示すように、一般的な４ｋビットのＥＥＰＲＯＭは８端子構成であり、端子６にシリアルクロックＳＣＬが割り当てられ、端子５にシリアルデータＳＤＡが割り当てられる。スレーブアドレスＳ０〜Ｓ２に対応した端子１〜３は使用されないことが多い。

そこで、図５（ｂ）に示すように、端子１に第２のシリアルクロックＳＣＬ２を割り当て、端子２に第２のシリアルデータＳＤＡ２を割り当て、端子３にモード切り替え信号ＣＯＭＢを割り当てる。また、端子５に第１のシリアルデータＳＤＡ１を割り当て、端子６に第１のシリアルクロックＳＣＬ１を割り当てる。

このように各信号を対応する端子に割り当てることで、コンバインモード（ＣＯＭＢ＝Ｈレベル）の時に、一般的な４ｋビットのＥＥＰＲＯＭと同じＲＯＭライターを用いて、データの書き込みが可能になる。即ち、図６に示すように、端子３（ＣＯＢＭ）をＨレベルに設定し、端子４（ＧＮＤ）を接地し、端子８（ＶＤＤ）に電源電位を印加し、端子７（ＷＰ）を接地する。端子７は書き込みプロテクトの端子であって、接地（Ｌレベル印加）により、書き込みプロテクトが解除される。

そして、ＲＯＭライターから端子６に第１のシリアルクロックＳＣＬ１を入力し、端子２に第１のシリアルデータＳＤＡ１を入力することにより、書き込みを行うことができる。

次に、コンバインモードにおける書き込み動作の詳細を図７に基づいて説明する。まず、マスターデバイスであるＲＯＭライターから第１のシリアルデータＳＤＡ１の上位４ビットとして、デバイスコードが入力される。入力されたデバイスコードとＥＥＰＲＯＭ１の固有のデバイスコード“１０１０”との一致が検出される。これにより、ＲＯＭライターとＥＥＰＲＯＭ１の間のデータ通信が可能になる。これに続くスレーブアドレスＳＡ２，ＳＡ１は無視される。

スレーブアドレスＳＡ２，ＳＡ１に続く１ビットは、最上位ビットのアドレスデータＡ８である。Ａ８＝０の場合、第１のメモリバンク２１が選択され、Ａ８＝１の場合、第２のメモリバンク２２が選択される。

アドレスデータＡ８に続く１ビットが書き込み命令コードＷ（＝０）である。書き込み命令コードＷが入力されると、ＥＥＰＲＯＭ１はＲＯＭライターにアクノレッジ信号ＡＣＫを返信する。すると、ＲＯＭライターからＥＥＰＲＯＭ１にアドレスデータＡ７〜Ａ０がシリアル入力される。ＥＥＰＲＯＭ１は、アドレスデータＡ７〜Ａ０の入力が完了すると、ＲＯＭライターにアクノレッジ信号ＡＣＫを返す。すると、ＲＯＭライターからＥＥＰＲＯＭ１にデータＤ７〜Ｄ０がシリアル入力される。これにより、アドレスデータＡ７〜Ａ０によって指定されたアドレスに、データＤ７〜Ｄ０が書き込まれる。

このようにして第１及び第２のメモリバンク２１，２２に書き込まれたデータＤ７〜Ｄ０は、バンクモードにおいて、第１のポートに入力される制御信号（ＳＣＬ１，ＳＤＡ１）に応じて第１のメモリバンク２１から読み出され、第２のポートに入力される制御信号（ＳＣＬ２，ＳＤＡ２）に応じて第１のメモリバンク２１から読み出される。

以上説明したように、ＥＥＰＲＯＭ１は、通常のバンクモードと、コンバインモードを有しており、コンバインモードにおいては、第１及び第２のメモリバンク２１，２２は、連結されて４ｋビットの１つのメモリバンクとなり、第１のポートの制御信号（ＳＣＬ１，ＤＡ１）によりアクセスされる。これにより、データ書き込み工数を削減することができる。また、ＥＥＰＲＯＭ１は、通常の４ｋビットのＥＥＰＲＯＭとピンコンパチブルであり、同じ端子から書き込みを行うことができるので、通常の４ｋビットのＥＥＰＲＯＭの書き込みに用いたＲＯＭライターをそのまま利用することができる。

［ＥＥＰＲＯＭ１を用いたシステム構成例］
図８はＨＤＭＩコネクタを持った液晶テレビ等のディスプレイ装置１００のシステム構成図である。ＨＤＭＩはHigh Definition multimedia Interfaceの略称である。

ディスプレイ装置１００は、２つのＨＤＭＩコネクタ１０１，１０２、ポート１，ポート２を有したデュアルポートＥＥＰＲＯＭ１、２つのレベルシフタ１０３，１０４、ＨＤＭＩレシーバ１０５、映像信号処理プロセッサ１０６を含んで構成される。ＨＤＭＩコネクタ１０１には例えば、外部記録媒体のＤＶＤ１１１（Digital Video Disc）が接続され、ＨＤＭＩコネクタ１０２にはＨＤＤ１１２(Hard Disk Drive)が接続される。

ＨＤＭＩコネクタ１０１，１０２は、デジタル信号をそのまま出力するもので、映像の劣化が無いため、高画質の映像表示を実現するのに有効なインターフェースとして知られている。ＨＤＭＩコネクタ１０１，１０２は、シリアルデータバスを介してそれぞれＥＥＰＲＯＭ１の第１のポート、第２のポートに接続される。この場合、ＥＥＰＲＯＭ１にはディスプレイ装置１００の解像度や入力信号の種類等に関するディスプレイ情報が前述のコンバインモードを使って書き込まれる。また、ＨＤＭＩコネクタ１０１，１０２は、それぞれレベルシフタ１０３，１０４を介してＨＤＭＩレシーバ１０５及び映像信号処理プロセッサ１０６に接続される。

このディスプレイ装置１００の動作を説明する。まず、電源をオンすると、ＥＥＰＲＯＭ１に記憶されたディスプレイ情報は第１のポート、第２のポートからそれぞれ読み出され、ＨＤＭＩコネクタ１０１，１０２を介して、ＤＶＤ１１１、ＨＤＤ１１２側に送信される。

今、ＤＶＤ１１１に記録された映像データをディスプレイ装置１００に表示しようとする場合、ＤＶＤ１１１はＥＥＰＲＯＭ１から受信したディスプレイ情報に基づいて、映像データ及び映像制御データを第１のポートから出力する。

ＤＶＤ１１１から出力された映像データは、ＨＤＭＩコネクタ１０１、レベルシフタ１０３を介して、ＨＤＭＩレシーバ１０５に受信され、増幅された後、映像信号処理プロセッサ１０６に入力される。また、映像制御データは、ＨＤＭＩコネクタ１０１、レベルシフタ１０３を介して、映像信号処理プロセッサ１０６に入力される。そして、映像信号処理プロセッサ１０６は、映像制御データ、映像データを処理し、ディスプレイ上に映像を表示する。尚、ＨＤＤ１１２に記録された映像データをディスプレイ装置１００に表示しようとする場合も同様である。

このように、１個のＥＥＰＲＯＭ１で、２個のＨＤＭＩコネクタ１０２，１０３に対するディスプレイ情報を記憶することができるので、ディスプレイ情報メモリの部品点数を半分にすることができる。また、コンバインモードを使って、第１及び第２のメモリバンク２１，２２を１つのメモリバンクに連結し、ディスプレイ情報の書き込みを行うようにしたので、書き込みの工数を削減することができる。

尚、本実施形態のＥＥＰＲＯＭ１は、第１及び第２のメモリバンク２１，２２を有しているが、ＥＥＰＲＯＭ１は３個以上のメモリバンクを有していても良い。その場合、バンクモードでは、それぞれのメモリバンクは対応するポートから独立にアクセスされ、コンバインモードでは、複数のメモリバンクは１つのメモリバンクに連結されて、１つのポートからの制御信号によりアクセスされる。また、各メモリバンクのメモリ容量も自由に変更することができる。

１ ＥＥＰＲＯＭ
１０ 第１のクロック入力端子 １１ 第１のデータ入出力端子
１２ 第２のクロック入力端子 １３ 第２のデータ入出力端子
１４ モード切り替え端子
１５〜１７ 入力バッファ １８，１９ 入出力バッファ
２０ モード切り替え回路 ２０Ａ，２０Ｂ マルチプレクサ
２１ 第１のメモリバンク ２２ 第２のメモリバンク
２３ 第１のメモリバンク制御回路 ２４ 第２のメモリバンク制御回路
１００ 液晶テレビ １０１，１０２ ＨＤＭＩコネクタ
１０３，１０４ レベルシフタ １０５ ＨＤＭＩレシーバ
１０６ 映像信号プロセッサ １１１ ＤＶＤ １１２ ＨＤＤ

Claims (4)

1. 電気的に書き込み及び読み出し可能な複数のメモリセルを含む第１のメモリバンクと、
   電気的に書き込み及び読み出し可能な複数のメモリセルを含む第２のメモリバンクと、
   第１の制御信号がシリアルに入力される第１のポートと、
   第２の制御信号がシリアルに入力される第２のポートと、
   第１のモードと第２のモードを切り替えるモード切り替え信号が入力されるモード切り替え端子と、
   前記モード切り替え端子に入力されたモード切り替え信号に応じて、
   第１のモードでは、前記第１のポートに入力された第１の制御信号に応じて前記第１のメモリバンクへのアクセスを可能にすると共に、前記第２のポートに入力された第２の制御信号に応じて前記第２のメモリバンクへのアクセスを可能にし、
   第２のモードでは、前記第１のポートに入力された第１の制御信号に応じて、前記第１及び第２のメモリバンクの両方へアクセス可能にする制御回路と、を備えることを特徴とする不揮発性半導体記憶装置。
2. 前記制御回路は、第１のメモリバンクへのアクセスを制御する第１の制御回路と、
   第２のメモリバンクへのアクセスを制御する第２の制御回路と、
   前記第１のモードでは、前記第１及び第２の制御信号をそれぞれ前記第１及び第２の制御回路に供給し、前記第２のモードでは、前記第１の制御信号をそれぞれ前記第１及び第２の制御回路に供給すると共に前記第２の制御信号を無効にするように切り替えるモード切り替え回路と、を備え、
   前記第２のモードでは、前記第１及び第２の制御回路は、前記第１の制御信号に応じて、それぞれ第１及び第２のメモリバンクへのアクセスを制御することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記第１の制御信号は、第１のシリアルクロックと、第１のシリアルクロックに同期した第１のシリアルデータとを含み、前記第２の制御信号は、第２のシリアルクロックと、第２のシリアルクロックに同期した第２のシリアルデータとを含むことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
4. 前記第２のモードでは、前記第１及び第２のメモリバンクの両方へアクセスするために、前記第１のシリアルデータに１ビットのアドレスデータが追加され、
   前記制御回路は、前記第２のモードにおいて、追加されたアドレスデータが第１の値の時に前記第１のメモリバンクへのアクセスを可能にし、
   追加されたアドレスデータが第２の値の時に前記第２のメモリバンクへのアクセスを可能にすることを特徴とすることを特徴とする請求項３に記載の不揮発性半導体記憶装置。

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