JPH11306010A - コンピュータ - Google Patents
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- JPH11306010A JPH11306010A JP11251498A JP11251498A JPH11306010A JP H11306010 A JPH11306010 A JP H11306010A JP 11251498 A JP11251498 A JP 11251498A JP 11251498 A JP11251498 A JP 11251498A JP H11306010 A JPH11306010 A JP H11306010A
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- Japan
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- cpu
- control signal
- program data
- circuit
- slave
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Abstract
(57)【要約】
【課題】 ICソケットから抜かずに、EEPROMのテ゛ータ書換えが
可能なコンヒ゜ュータの提供。 【解決手段】 マスターホ゛ート゛1は、マスターCPU2、ロータ゛ー3、インターフェー
ス回路4、書き込み制御回路5で構成される。マスターCPU2は、各
回路の動作制御を行う。ロータ゛ー3は、マスターCPU2の制御信号T1
で外部からフ゜ロク゛ラムを読み込む。インターフェース回路4は、制御信
号T2でマスターCPU2とスレーフ゛ホ゛ート゛6との間のテ゛ータ転送を行う。
書き込み制御回路5は、制御信号T1でフラッシュEEPROM7のデー
タ書込制御を行う。スレーフ゛ホ゛ート゛6は、フラッシュEEPROM7、テ゛ュアルホ
゜ートRAM8、スレーフ゛CPU9で構成される。フラッシュEEPROM7は、テ゛ータ
信号端子、アト゛レス信号端子が一方のホ゜ート、他方のホ゜ートの2系
統ある不揮発性メモリである。テ゛ュアルホ゜ートRAM8は、テ゛ータ信号端
子およびアト゛レス信号端子が一方のホ゜ートと他方のホ゜ートとの2
系統あり、読出と書込が独立に制御できる。スレーフ゛CPU9は、
一方のテ゛ュアルホ゜ートに接続された内部ハ゛スIBを介してフラッシュE
EPROM7に記憶されるテ゛ータを読出し、スレーフ゛ホ゛ート゛6上の回路
の制御を行う。
可能なコンヒ゜ュータの提供。 【解決手段】 マスターホ゛ート゛1は、マスターCPU2、ロータ゛ー3、インターフェー
ス回路4、書き込み制御回路5で構成される。マスターCPU2は、各
回路の動作制御を行う。ロータ゛ー3は、マスターCPU2の制御信号T1
で外部からフ゜ロク゛ラムを読み込む。インターフェース回路4は、制御信
号T2でマスターCPU2とスレーフ゛ホ゛ート゛6との間のテ゛ータ転送を行う。
書き込み制御回路5は、制御信号T1でフラッシュEEPROM7のデー
タ書込制御を行う。スレーフ゛ホ゛ート゛6は、フラッシュEEPROM7、テ゛ュアルホ
゜ートRAM8、スレーフ゛CPU9で構成される。フラッシュEEPROM7は、テ゛ータ
信号端子、アト゛レス信号端子が一方のホ゜ート、他方のホ゜ートの2系
統ある不揮発性メモリである。テ゛ュアルホ゜ートRAM8は、テ゛ータ信号端
子およびアト゛レス信号端子が一方のホ゜ートと他方のホ゜ートとの2
系統あり、読出と書込が独立に制御できる。スレーフ゛CPU9は、
一方のテ゛ュアルホ゜ートに接続された内部ハ゛スIBを介してフラッシュE
EPROM7に記憶されるテ゛ータを読出し、スレーフ゛ホ゛ート゛6上の回路
の制御を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、マスターボード上
のマスターＣＰＵ（中央処理装置）が複数のスレーブボ
ード上に搭載されるＣＰＵを制御するコンピュータに関
する。
のマスターＣＰＵ（中央処理装置）が複数のスレーブボ
ード上に搭載されるＣＰＵを制御するコンピュータに関
する。
【０００２】
【従来の技術】従来、マスターボードのＣＰＵは、スレ
ーブボード上のデュアルポートＲＡＭ（ランダムアクセ
スメモリ）へ数値データ等を書き込む処理は行ってい
る。しかしながら、スレーブボード上のスレーブＣＰＵ
の動作プログラムは、通常電源を落としても消えないよ
うにＲＯＭ（読み出し専用メモリ）に書き込まれている
ため、マスターボードのＣＰＵは、この動作プログラム
データを直接に書き換えることができない。
ーブボード上のデュアルポートＲＡＭ（ランダムアクセ
スメモリ）へ数値データ等を書き込む処理は行ってい
る。しかしながら、スレーブボード上のスレーブＣＰＵ
の動作プログラムは、通常電源を落としても消えないよ
うにＲＯＭ（読み出し専用メモリ）に書き込まれている
ため、マスターボードのＣＰＵは、この動作プログラム
データを直接に書き換えることができない。
【０００３】そのため、スレーブＣＰＵの動作プログラ
ムの変更毎に、オペレータは、マスターボードとスレー
ブボードとが組み込まれた装置の電源を切る。そして、
スレーブボード上において、オペレータは、古いプログ
ラムの書き込まれたＲＯＭをＩＣソケットから抜き、新
しいプログラムが書き込まれたＲＯＭをＩＣソケットへ
差し込む。次に、オペレータは、マスターボードとスレ
ーブボードとが組み込まれた装置の電源を入れる。オペ
レータは、以上の動作を行って、スレーブＣＰＵのプロ
グラムを更新する。
ムの変更毎に、オペレータは、マスターボードとスレー
ブボードとが組み込まれた装置の電源を切る。そして、
スレーブボード上において、オペレータは、古いプログ
ラムの書き込まれたＲＯＭをＩＣソケットから抜き、新
しいプログラムが書き込まれたＲＯＭをＩＣソケットへ
差し込む。次に、オペレータは、マスターボードとスレ
ーブボードとが組み込まれた装置の電源を入れる。オペ
レータは、以上の動作を行って、スレーブＣＰＵのプロ
グラムを更新する。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
方法でＲＯＭの交換を繰り返して行うと、ＩＣソケット
の接触部とＲＯＭの端子との接触の信頼性が低下し、ス
レーブＣＰＵがこのＲＯＭから正しいデータを読み込め
なくなり、誤動作する問題がある。
方法でＲＯＭの交換を繰り返して行うと、ＩＣソケット
の接触部とＲＯＭの端子との接触の信頼性が低下し、ス
レーブＣＰＵがこのＲＯＭから正しいデータを読み込め
なくなり、誤動作する問題がある。
【０００５】また、スレーブボード上のＩＣソケットか
らＲＯＭを取り出すときに、マスターボードとスレーブ
ボードとが組み込まれた装置を分解する必要があり、さ
らに、ＲＯＭとしてフラッシュＥＥＰＲＯＭやＥＰＲＯ
Ｍ（電気的に書き込み可能なＲＯＭ）を用いている場
合、新しいプログラムデータをＲＯＭライターにより書
き込むため、オペレータの処理が煩雑となる問題があ
る。
らＲＯＭを取り出すときに、マスターボードとスレーブ
ボードとが組み込まれた装置を分解する必要があり、さ
らに、ＲＯＭとしてフラッシュＥＥＰＲＯＭやＥＰＲＯ
Ｍ（電気的に書き込み可能なＲＯＭ）を用いている場
合、新しいプログラムデータをＲＯＭライターにより書
き込むため、オペレータの処理が煩雑となる問題があ
る。
【０００６】本発明は上記事情に鑑みてなされたもので
あり、ＲＯＭをＩＣソケットから抜かずにＲＯＭのプロ
グラムを書き換えることが可能なコンピュータを提供す
ることを目的としている。
あり、ＲＯＭをＩＣソケットから抜かずにＲＯＭのプロ
グラムを書き換えることが可能なコンピュータを提供す
ることを目的としている。
【０００７】
【課題を解決するための手段】請求項１記載の発明は、
コンピュータにおいて、第１のＣＰＵと、この第１のＣ
ＰＵに制御される書き込み手段および外部機器からプロ
グラムデータを入力する入力手段とが搭載された第１の
基板と、第２のＣＰＵと、この第２のＣＰＵの動作プロ
グラムのデータが記憶される記憶手段と、前記第２のＣ
ＰＵの動作を停止させる制御信号を出力するスイッチ手
段とが搭載された第２の基板とから構成され、前記第１
のＣＰＵが前記制御信号を検知すると、前記書き込み手
段により前記記憶手段に記憶されているプログラムデー
タを、前記入力手段から入力されるプログラムデータに
書き変えることを特徴とするコンピュータ。
コンピュータにおいて、第１のＣＰＵと、この第１のＣ
ＰＵに制御される書き込み手段および外部機器からプロ
グラムデータを入力する入力手段とが搭載された第１の
基板と、第２のＣＰＵと、この第２のＣＰＵの動作プロ
グラムのデータが記憶される記憶手段と、前記第２のＣ
ＰＵの動作を停止させる制御信号を出力するスイッチ手
段とが搭載された第２の基板とから構成され、前記第１
のＣＰＵが前記制御信号を検知すると、前記書き込み手
段により前記記憶手段に記憶されているプログラムデー
タを、前記入力手段から入力されるプログラムデータに
書き変えることを特徴とするコンピュータ。
【０００８】請求項２記載の発明は、請求項１記載のコ
ンピュータにおいて、前記記憶手段がデータ端子および
アドレス端子が２系統あり、系統単位において独立に読
み出し、書き込みが可能なデュアルポートのフラッシュ
ＥＥＰＲＯＭであることを特徴とする。
ンピュータにおいて、前記記憶手段がデータ端子および
アドレス端子が２系統あり、系統単位において独立に読
み出し、書き込みが可能なデュアルポートのフラッシュ
ＥＥＰＲＯＭであることを特徴とする。
【０００９】請求項３記載の発明は、請求項１または請
求項２記載のコンピュータにおいて、前記スイッチ手段
が第１のＣＰＵにより制御されることを特徴とする。
求項２記載のコンピュータにおいて、前記スイッチ手段
が第１のＣＰＵにより制御されることを特徴とする。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態を説明する。図１は一実施形態によるプログラ
ム書き込み方式の構成を示すブロック図である。この図
において、１はマスターボード（第１の基板）であり、
マスターＣＰＵ２（第１のコンピュータ）、ローダー
３、インターフェース回路４および書き込み制御回路５
が搭載されている。マスターＣＰＵ２は、マスターボー
ド１上の各回路の動作制御を行う。また、マスターＣＰ
Ｕ２の動作の詳細については、他の回路の説明とともに
行う。
実施形態を説明する。図１は一実施形態によるプログラ
ム書き込み方式の構成を示すブロック図である。この図
において、１はマスターボード（第１の基板）であり、
マスターＣＰＵ２（第１のコンピュータ）、ローダー
３、インターフェース回路４および書き込み制御回路５
が搭載されている。マスターＣＰＵ２は、マスターボー
ド１上の各回路の動作制御を行う。また、マスターＣＰ
Ｕ２の動作の詳細については、他の回路の説明とともに
行う。
【００１１】ローダー３は、マスターＣＰＵ２から出力
される制御信号Ｔ１に基づき、外部機器から必要なプロ
グラムを読み込む。インターフェース回路４は、マスタ
ーＣＰＵ２から出力される制御信号Ｔ２に基づき、外部
信号線ＯＢを介してマスターＣＰＵ２とスレーブボード
６との間のデータ転送の処理を行う。書き込み制御回路
５は、マスターＣＰＵ２から出力される制御信号Ｔ１に
基づき、制御信号Ｔ４をスレーブボード６上のデュアル
ポートのフラッシュＥＥＰＲＯＭ（電気的に一括消去お
よび電気的に書き込み可能なＲＯＭ）７へ出力し、スレ
ーブボード６上のフラッシュＥＥＰＲＯＭ７のデータ書
き込みの制御を行う。
される制御信号Ｔ１に基づき、外部機器から必要なプロ
グラムを読み込む。インターフェース回路４は、マスタ
ーＣＰＵ２から出力される制御信号Ｔ２に基づき、外部
信号線ＯＢを介してマスターＣＰＵ２とスレーブボード
６との間のデータ転送の処理を行う。書き込み制御回路
５は、マスターＣＰＵ２から出力される制御信号Ｔ１に
基づき、制御信号Ｔ４をスレーブボード６上のデュアル
ポートのフラッシュＥＥＰＲＯＭ（電気的に一括消去お
よび電気的に書き込み可能なＲＯＭ）７へ出力し、スレ
ーブボード６上のフラッシュＥＥＰＲＯＭ７のデータ書
き込みの制御を行う。
【００１２】スレーブボード６（第２の基板）は、フラ
ッシュＥＥＰＲＯＭ７、デュアルポートＲＡＭ（随時読
み出し書き込み可能メモリ）８およびスレーブＣＰＵ９
（第２のコンピュータ）が搭載されている。また、フラ
ッシュＥＥＰＲＯＭ７、デュアルポートＲＡＭ８および
スレーブＣＰＵ９は、それぞれ一方のポートが内部バス
ＩＢにより接続されている。
ッシュＥＥＰＲＯＭ７、デュアルポートＲＡＭ（随時読
み出し書き込み可能メモリ）８およびスレーブＣＰＵ９
（第２のコンピュータ）が搭載されている。また、フラ
ッシュＥＥＰＲＯＭ７、デュアルポートＲＡＭ８および
スレーブＣＰＵ９は、それぞれ一方のポートが内部バス
ＩＢにより接続されている。
【００１３】さらに、フラッシュＥＥＰＲＯＭ７は、デ
ータ信号端子およびアドレス信号端子が一方のポートと
他方のポートとの２系統ある不揮発性のメモリである。
また、フラッシュＥＥＰＲＯＭ７は、電気的に一括消去
および電気的に書き込み可能な不揮発性のＲＯＭであ
り、スレーブＣＰＵ９の動作フローを示すプログラムが
記憶されている。
ータ信号端子およびアドレス信号端子が一方のポートと
他方のポートとの２系統ある不揮発性のメモリである。
また、フラッシュＥＥＰＲＯＭ７は、電気的に一括消去
および電気的に書き込み可能な不揮発性のＲＯＭであ
り、スレーブＣＰＵ９の動作フローを示すプログラムが
記憶されている。
【００１４】さらに、フラッシュＥＥＰＲＯＭ７は、ア
ンド回路１０の出力する制御信号Ｔ５に基づき、プログ
ラムデータの消去および書き込み処理が制御される。ま
た、フラッシュＥＥＰＲＯＭ７およびデュアルポートＲ
ＡＭは、それぞれ他方のポートが外部配線ＯＢを介して
インターフェース回路４と接続されている。
ンド回路１０の出力する制御信号Ｔ５に基づき、プログ
ラムデータの消去および書き込み処理が制御される。ま
た、フラッシュＥＥＰＲＯＭ７およびデュアルポートＲ
ＡＭは、それぞれ他方のポートが外部配線ＯＢを介して
インターフェース回路４と接続されている。
【００１５】デュアルポートＲＡＭ８は、データ信号端
子およびアドレス信号端子が一方のポートと他方のポー
トとの２系統あり、読み出しと書き込みが独立に制御で
きる。また、デュアルポートＲＡＭ８は、数値データな
どの一時記憶メモリとして用いられる。スレーブＣＰＵ
９は、一方のデュアルポートに接続された内部バスＩＢ
を介してフラッシュＥＥＰＲＯＭ７に記憶されているプ
ログラムデータを読み出し、この読み出したプログラム
に従いスレーブボード６上の各回路の制御を行ってい
る。
子およびアドレス信号端子が一方のポートと他方のポー
トとの２系統あり、読み出しと書き込みが独立に制御で
きる。また、デュアルポートＲＡＭ８は、数値データな
どの一時記憶メモリとして用いられる。スレーブＣＰＵ
９は、一方のデュアルポートに接続された内部バスＩＢ
を介してフラッシュＥＥＰＲＯＭ７に記憶されているプ
ログラムデータを読み出し、この読み出したプログラム
に従いスレーブボード６上の各回路の制御を行ってい
る。
【００１６】アンド回路１０は、書込制御回路が出力す
る制御信号Ｔ４と、インバータ１１が出力する制御信号
Ｔ６Ｂとの論理積演算を行い、演算結果を制御信号Ｔ５
としてフラッシュＥＥＰＲＯＭ７へ出力する。
る制御信号Ｔ４と、インバータ１１が出力する制御信号
Ｔ６Ｂとの論理積演算を行い、演算結果を制御信号Ｔ５
としてフラッシュＥＥＰＲＯＭ７へ出力する。
【００１７】インバータ１１は、スイッチＷの出力する
制御信号Ｔ６を反転して、制御信号Ｔ６Ｂとしてアンド
回路１０へ出力する。スイッチＷは、共通端子Ｃを電源
端子１２へ接続すると「Ｈ」レベルの制御信号Ｔ６を出
力する。また、スイッチＷは、共通端子Ｃを接地すると
「Ｌ」レベルの制御信号Ｔ６を出力する。
制御信号Ｔ６を反転して、制御信号Ｔ６Ｂとしてアンド
回路１０へ出力する。スイッチＷは、共通端子Ｃを電源
端子１２へ接続すると「Ｈ」レベルの制御信号Ｔ６を出
力する。また、スイッチＷは、共通端子Ｃを接地すると
「Ｌ」レベルの制御信号Ｔ６を出力する。
【００１８】さらに、スレーブＣＰＵ９は、スイッチＷ
の出力する制御信号Ｔ６が「Ｌ」レベルである場合、処
理がホールドされて動作が停止する。このスイッチＷ
は、スレーブＣＰＵ９が動作中にフラッシュＥＥＰＲＯ
Ｍ７の消去および書き込みが行われるとスレーブボード
６上の各回路が誤動作するので、スレーブＣＰＵ９が動
作中に消去および書き込みが行われることを防止する為
に設けられている。
の出力する制御信号Ｔ６が「Ｌ」レベルである場合、処
理がホールドされて動作が停止する。このスイッチＷ
は、スレーブＣＰＵ９が動作中にフラッシュＥＥＰＲＯ
Ｍ７の消去および書き込みが行われるとスレーブボード
６上の各回路が誤動作するので、スレーブＣＰＵ９が動
作中に消去および書き込みが行われることを防止する為
に設けられている。
【００１９】次に、図１および図２を参照して一実施形
態によるコンピュータの動作を説明する。図２は、一実
施形態によるコンピュータの動作を示すフローチャート
である。作業の都合上、現在フラッシュＥＥＰＲＯＭ７
に記憶されているプログラムでなく、新たなプログラム
によりスレーブＣＰＵ９を動作させる必要性が生じたと
する。
態によるコンピュータの動作を説明する。図２は、一実
施形態によるコンピュータの動作を示すフローチャート
である。作業の都合上、現在フラッシュＥＥＰＲＯＭ７
に記憶されているプログラムでなく、新たなプログラム
によりスレーブＣＰＵ９を動作させる必要性が生じたと
する。
【００２０】ステップＳ１において、スレーブＣＰＵ９
の処理を中断させるため、オペレータは、スイッチＷの
共通端子Ｃを電源端子１２から切り離し、スイッチＷの
共通端子Ｃを接地する。
の処理を中断させるため、オペレータは、スイッチＷの
共通端子Ｃを電源端子１２から切り離し、スイッチＷの
共通端子Ｃを接地する。
【００２１】次に、ステップＳ２において、制御信号Ｔ
６がスイッチＷから「Ｌ」レベルで出力される。これに
より、スレーブＣＰＵ９は、ホールド状態となり、フラ
ッシュＥＥＰＲＯＭ７に記憶されているプログラムの処
理を停止する。同時に、インバータ１１の出力する制御
信号Ｔ６Ｂは「Ｈ」レベルとなる。そして、オペレータ
は、マスターボード１を操作し、フラッシュＥＥＰＲＯ
Ｍ７のプログラム変更の処理を行わせるため、マスター
ＣＰＵ２に指令を与える。
６がスイッチＷから「Ｌ」レベルで出力される。これに
より、スレーブＣＰＵ９は、ホールド状態となり、フラ
ッシュＥＥＰＲＯＭ７に記憶されているプログラムの処
理を停止する。同時に、インバータ１１の出力する制御
信号Ｔ６Ｂは「Ｈ」レベルとなる。そして、オペレータ
は、マスターボード１を操作し、フラッシュＥＥＰＲＯ
Ｍ７のプログラム変更の処理を行わせるため、マスター
ＣＰＵ２に指令を与える。
【００２２】次に、ステップＳ３において、前記指令に
基づき、マスターＣＰＵ２は、動作を開始する。そし
て、マスターＣＰＵ２は、図に示さない接続線により制
御信号Ｔ６が「Ｌ」レベルであることを検知し、ローダ
ー３に外部機器からスレーブＣＰＵ９を動作させるプロ
グラムデータを読み込ませるために、制御信号Ｔ１をロ
ーダー３へ出力する。これにより、ローダー３は、外部
機器からスレーブＣＰＵ９を動作させるプログラムデー
タを読み込む。
基づき、マスターＣＰＵ２は、動作を開始する。そし
て、マスターＣＰＵ２は、図に示さない接続線により制
御信号Ｔ６が「Ｌ」レベルであることを検知し、ローダ
ー３に外部機器からスレーブＣＰＵ９を動作させるプロ
グラムデータを読み込ませるために、制御信号Ｔ１をロ
ーダー３へ出力する。これにより、ローダー３は、外部
機器からスレーブＣＰＵ９を動作させるプログラムデー
タを読み込む。
【００２３】次に、ステップＳ４において、マスターＣ
ＰＵ２は、書き込み制御回路５へ制御信号Ｔ３を出力す
る。これにより、書き込み制御回路５は、アンド回路１
０の入力端子へ制御信号Ｔ４を「Ｈ」レベルで出力す
る。これにより、アンド回路１０の出力は、制御信号Ｔ
４が「Ｈ」レベルであり、制御信号Ｔ６Ｂが「Ｈ」レベ
ルであるため、「Ｈレベル」として出力される。この結
果、フラッシュＥＥＰＲＯＭ７は、記憶領域の書き換え
る部分または全体が一括消去され、書き込み可能状態と
なる。
ＰＵ２は、書き込み制御回路５へ制御信号Ｔ３を出力す
る。これにより、書き込み制御回路５は、アンド回路１
０の入力端子へ制御信号Ｔ４を「Ｈ」レベルで出力す
る。これにより、アンド回路１０の出力は、制御信号Ｔ
４が「Ｈ」レベルであり、制御信号Ｔ６Ｂが「Ｈ」レベ
ルであるため、「Ｈレベル」として出力される。この結
果、フラッシュＥＥＰＲＯＭ７は、記憶領域の書き換え
る部分または全体が一括消去され、書き込み可能状態と
なる。
【００２４】そして、ローダー３が読み込んだプログラ
ムデータを制御信号Ｔ２により制御されるインターフェ
ース回路４から接続線ＯＢを介してスレーブボード６へ
出力する。同時に、書き込み制御回路５は、フラッシュ
ＥＥＰＲＯＭ７へ書き込みクロック信号Ｔ７を出力す
る。これにより、フラッシュＥＥＰＲＯＭ７には、他方
のポートへ入力されるプログラムデータが、書き込み信
号Ｔ７が入力される毎に所定のアドレスへ書き込まれ
る。ここで、書き込まれるプログラムデータと書き込み
クロック信号Ｔ７とは、同期がとれている。このとき、
プログラムデータは、一部または全ての部分の書き換え
が行われる。
ムデータを制御信号Ｔ２により制御されるインターフェ
ース回路４から接続線ＯＢを介してスレーブボード６へ
出力する。同時に、書き込み制御回路５は、フラッシュ
ＥＥＰＲＯＭ７へ書き込みクロック信号Ｔ７を出力す
る。これにより、フラッシュＥＥＰＲＯＭ７には、他方
のポートへ入力されるプログラムデータが、書き込み信
号Ｔ７が入力される毎に所定のアドレスへ書き込まれ
る。ここで、書き込まれるプログラムデータと書き込み
クロック信号Ｔ７とは、同期がとれている。このとき、
プログラムデータは、一部または全ての部分の書き換え
が行われる。
【００２５】次に、ステップＳ５において、プログラム
の全データの転送が終了すると、マスターＣＰＵ２は、
書き込み制御回路５へ制御信号Ｔ３により、書き込みク
ロック信号Ｔ７の出力を停止し、制御信号Ｔ４を「Ｌ」
レベルとする。これにより、フラッシュＥＥＰＲＯＭ７
は、書き込み状態から通常の読み出し状態に戻る。そし
て、オペレータがスイッチＷの共通端子Ｃを電源端子１
２へ接続することにより、スレーブＣＰＵ９は、ホール
ド状態から動作状態に戻り、フラッシュＥＥＰＲＯＭ７
に記憶された新たなプログラムに従い、スレーブボード
６上の各回路の動作制御を行う。
の全データの転送が終了すると、マスターＣＰＵ２は、
書き込み制御回路５へ制御信号Ｔ３により、書き込みク
ロック信号Ｔ７の出力を停止し、制御信号Ｔ４を「Ｌ」
レベルとする。これにより、フラッシュＥＥＰＲＯＭ７
は、書き込み状態から通常の読み出し状態に戻る。そし
て、オペレータがスイッチＷの共通端子Ｃを電源端子１
２へ接続することにより、スレーブＣＰＵ９は、ホール
ド状態から動作状態に戻り、フラッシュＥＥＰＲＯＭ７
に記憶された新たなプログラムに従い、スレーブボード
６上の各回路の動作制御を行う。
【００２６】上述したように、スレーブＣＰＵ９をスイ
ッチＷによりホールド状態とした後、マスターＣＰＵ２
が書込制御回路５を用いてフラッシュＥＥＰＲＯＭ７へ
新たなプログラムデータの書き込み処理を行う。これに
より、フラッシュＥＥＲＯＭ７をＩＣソケットから抜か
ずにプログラムの書き換えが行えるので、ＩＣソケット
の接触部とＲＯＭの端子との接触の信頼性が低下せず、
スレーブＣＰＵがこのＲＯＭから正しいデータを読み込
めなくなるために誤動作することがなく、かつ、スレー
ブボード上のＩＣソケットからＲＯＭを取り出すとき
に、マスターボードとスレーブボードとが組み込まれた
装置を分解し、新しいプログラムデータをＲＯＭライタ
ーにより書き込む必要が無く、オペレータのプログラム
変更処理が簡易となる。
ッチＷによりホールド状態とした後、マスターＣＰＵ２
が書込制御回路５を用いてフラッシュＥＥＰＲＯＭ７へ
新たなプログラムデータの書き込み処理を行う。これに
より、フラッシュＥＥＲＯＭ７をＩＣソケットから抜か
ずにプログラムの書き換えが行えるので、ＩＣソケット
の接触部とＲＯＭの端子との接触の信頼性が低下せず、
スレーブＣＰＵがこのＲＯＭから正しいデータを読み込
めなくなるために誤動作することがなく、かつ、スレー
ブボード上のＩＣソケットからＲＯＭを取り出すとき
に、マスターボードとスレーブボードとが組み込まれた
装置を分解し、新しいプログラムデータをＲＯＭライタ
ーにより書き込む必要が無く、オペレータのプログラム
変更処理が簡易となる。
【００２７】なお、スイッチＷをトランジスタにより構
成し、マスターＣＰＵ２がフラッシュＥＥＰＲＯＭ７に
記憶されているプログラムデータを変更するとき、必要
に応じてこのスイッチＷを制御し、スレーブＣＰＵ９を
ホールド状態または動作状態の切り換えを操作すること
もできる。これにより、オペレータがプログラムデータ
の書き換え処理をマスターＣＰＵ２へ指令せずとも、ス
レーブボード６上のスレーブＣＰＵ９に行わせる処理が
変更した場合、マスターＣＰＵ２は、図に示さないマス
ターボード２上の記憶部に記憶されているプログラムに
従い、フラッシュＥＥＰＲＯＭ７のプログラムデータの
書き換えを行う。
成し、マスターＣＰＵ２がフラッシュＥＥＰＲＯＭ７に
記憶されているプログラムデータを変更するとき、必要
に応じてこのスイッチＷを制御し、スレーブＣＰＵ９を
ホールド状態または動作状態の切り換えを操作すること
もできる。これにより、オペレータがプログラムデータ
の書き換え処理をマスターＣＰＵ２へ指令せずとも、ス
レーブボード６上のスレーブＣＰＵ９に行わせる処理が
変更した場合、マスターＣＰＵ２は、図に示さないマス
ターボード２上の記憶部に記憶されているプログラムに
従い、フラッシュＥＥＰＲＯＭ７のプログラムデータの
書き換えを行う。
【００２８】
【発明の効果】請求項１記載の発明によれば、第１のＣ
ＰＵと、この第１のＣＰＵに制御される書き込み手段お
よび外部機器からプログラムデータを入力する入力手段
とが搭載された第１の基板と、第２のＣＰＵと、この第
２のＣＰＵの動作プログラムのデータが記憶される記憶
手段と、前記第２のＣＰＵの動作を停止させる制御信号
を出力するスイッチ手段とが搭載された第２の基板とか
ら構成され、前記第１のＣＰＵが前記制御信号を検知す
ると、前記書き込み手段により前記記憶手段に記憶され
ているプログラムデータを、前記入力手段から入力され
るプログラムデータに書き変えるため、プログラムの変
更時に記憶手段をスレーブボードから取り外す必要が無
く、例えばＩＣメモりであればＩＣソケットが必要で無
くなり、また、記憶装置を取り外さないので、スレーブ
ボードが内蔵されている装置を分解する必要がなく、か
つＣＰＵの動作中にプログラムデータを書き換えないた
め、動作の信頼性が向上、およびオペレータのプログラ
ムデータの書き換え操作が簡易化される効果がある。
ＰＵと、この第１のＣＰＵに制御される書き込み手段お
よび外部機器からプログラムデータを入力する入力手段
とが搭載された第１の基板と、第２のＣＰＵと、この第
２のＣＰＵの動作プログラムのデータが記憶される記憶
手段と、前記第２のＣＰＵの動作を停止させる制御信号
を出力するスイッチ手段とが搭載された第２の基板とか
ら構成され、前記第１のＣＰＵが前記制御信号を検知す
ると、前記書き込み手段により前記記憶手段に記憶され
ているプログラムデータを、前記入力手段から入力され
るプログラムデータに書き変えるため、プログラムの変
更時に記憶手段をスレーブボードから取り外す必要が無
く、例えばＩＣメモりであればＩＣソケットが必要で無
くなり、また、記憶装置を取り外さないので、スレーブ
ボードが内蔵されている装置を分解する必要がなく、か
つＣＰＵの動作中にプログラムデータを書き換えないた
め、動作の信頼性が向上、およびオペレータのプログラ
ムデータの書き換え操作が簡易化される効果がある。
【００２９】請求項２記載の発明によれば、前記記憶手
段がデータ端子およびアドレス端子が２系統あり、系統
単位において独立に読み出し、書き込みが可能なデュア
ルポートのフラッシュＥＥＰＲＯＭであるため、特殊な
データバスおよびアドレスバスの切換回路を用いずに、
外部バスを利用してプログラムデータの書き換えを行え
る効果がある。
段がデータ端子およびアドレス端子が２系統あり、系統
単位において独立に読み出し、書き込みが可能なデュア
ルポートのフラッシュＥＥＰＲＯＭであるため、特殊な
データバスおよびアドレスバスの切換回路を用いずに、
外部バスを利用してプログラムデータの書き換えを行え
る効果がある。
【００３０】請求項３記載の発明によれば、前記スイッ
チ手段が第１のＣＰＵにより制御されるため、第１のコ
ンピュータが必要に応じて第２のコンピュータを動作状
態または停止状態とするので、オペレータがプログラム
変更毎にスイッチ手段の切り換えを行わず済み、オペレ
ータのプログラム変更に対する処理操作を簡易化できる
効果がある。
チ手段が第１のＣＰＵにより制御されるため、第１のコ
ンピュータが必要に応じて第２のコンピュータを動作状
態または停止状態とするので、オペレータがプログラム
変更毎にスイッチ手段の切り換えを行わず済み、オペレ
ータのプログラム変更に対する処理操作を簡易化できる
効果がある。
【図１】 本発明の一実施形態に係るプログラム書き込
み方式の構成を示すブロック図である。
み方式の構成を示すブロック図である。
【図２】 図１に示すプログラム書き込み方式の動作を
示すフローチャートである。
示すフローチャートである。
１ マスターボード ２ マスターＣＰＵ ３ ローダー ４ インターフェース回路 ５ 書込制御回路 ６ スレーブボード ７ フラッシュＥＥＰＲＯＭ ８ デュアルポートＲＡＭ ９ スレーブＣＰＵ １０ アンド回路 １１ インバータ １２ 電源端子 Ｃ 共通端子 Ｗ スイッチ
Claims (3)
- 【請求項１】 第１のＣＰＵと、この第１のＣＰＵに制
御される書き込み手段および外部機器からプログラムデ
ータを入力する入力手段とが搭載された第１の基板と、 第２のＣＰＵと、この第２のＣＰＵの動作プログラムの
データが記憶される記憶手段と、前記第２のＣＰＵの動
作を停止させる制御信号を出力するスイッチ手段とが搭
載された第２の基板とから構成され、 前記第１のＣＰＵが前記制御信号を検知すると、前記書
き込み手段により前記記憶手段に記憶されているプログ
ラムデータを、前記入力手段から入力されるプログラム
データに書き変えることを特徴とするコンピュータ。 - 【請求項２】 前記記憶手段がデータ端子およびアドレ
ス端子が２系統あり、系統単位において独立に読み出
し、書き込みが可能なデュアルポートのフラッシュＥＥ
ＰＲＯＭであることを特徴とする請求項１記載のコンピ
ュータ。 - 【請求項３】 前記スイッチ手段が第１のＣＰＵにより
制御されることを特徴とする請求項１または請求項２記
載のコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11251498A JPH11306010A (ja) | 1998-04-22 | 1998-04-22 | コンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11251498A JPH11306010A (ja) | 1998-04-22 | 1998-04-22 | コンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11306010A true JPH11306010A (ja) | 1999-11-05 |
Family
ID=14588563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11251498A Withdrawn JPH11306010A (ja) | 1998-04-22 | 1998-04-22 | コンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11306010A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8254171B2 (en) | 2009-05-07 | 2012-08-28 | Sanyo Semiconductor Co., Ltd. | Nonvolatile semiconductor memory |
| US8694717B2 (en) | 2009-04-28 | 2014-04-08 | Semiconductor Components Industries, Llc | Program update system and electronic device with program update function |
-
1998
- 1998-04-22 JP JP11251498A patent/JPH11306010A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8694717B2 (en) | 2009-04-28 | 2014-04-08 | Semiconductor Components Industries, Llc | Program update system and electronic device with program update function |
| US8254171B2 (en) | 2009-05-07 | 2012-08-28 | Sanyo Semiconductor Co., Ltd. | Nonvolatile semiconductor memory |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050705 |