JP2001216147A - 不揮発メモリ書き換え方法、及びその方法を用いた監視制御システム - Google Patents

Abstract

(57)【要約】 【課題】 不揮発メモリ書き換えの際に、書き換え対象
となるもの以外のメモリデバイスを必要とせず、且つ、
書き換え処理が正しく完了しなかった場合でも再度書き
換え処理のやり直しを行うことが可能でプログラムメン
テナンスの容易な不揮発メモリ書き換え方法、及びその
方法を用いた監視制御システムを提供すること。 【解決手段】 所定の処理を行うスレーブＣＰＵ１１
と、同スレーブＣＰＵ１１の処理プログラム、データ等
が格納され内容の書き換え可能な不揮発メモリ１２と、
スレーブＣＰＵ１１及び不揮発メモリ１２間に設けられ
るバッファ部１３と、同バッファ部１３を制御するマス
タＣＰＵ２１とを備え、前記処理プログラムをマスタＣ
ＰＵ２１側から前記バッファ部１３を介して書き換え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発メモリ書き換
え方法、及びその方法を用いた監視制御システムに関す
るものである。

【０００２】

【従来の技術】従来から、監視制御システムとして、図
３に示す如く、電気機器３２に端末装置を設けて、その
端末装置と通信する通信回線として例えば構内に設けら
れた専用のネットワーク回線４１を介して電気機器３２
の状態監視、制御を行うものがある。この場合、複数の
群となる管理単位毎に上記端末装置と通信する制御装置
Ａを配設している。制御装置Ａは、中監盤と呼ばれてい
る中央監視装置の管理コンピュータ４０とのデータ授受
にて上記通信回線を介して上位ＣＰＵと通信するもので
ある。

【０００３】上記監視制御システムは、多くの場合、制
御装置Ａが、図９に示すように、書き換え可能な不揮発
メモリとしてフラッシュメモリＢを具備して構成され、
電気機器３２の状態監視及び制御の処理プログラム、デ
ータ等をそれに格納している。したがって、処理プログ
ラムあるいは電気機器の監視結果等に対応する連動手順
を規定する連動テーブル等のデータを、上記管理コンピ
ュータ４０側からの操作によって書き換えて、プログラ
ムの機能の追加／変更、プログラムのバージョンアップ
等のメンテナンスを容易に行うことができる。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来の技術においては、書き換え対象となるフラッシュメ
モリＢ以外に記憶装置Ｃ（ＲＯＭ）を設けて、その記憶
装置Ｃに書き換え処理を実行するためのプログラムを格
納する必要があった。したがって、記憶用のメモリデバ
イスを別途設けるスペース確保のため回路基板が大きく
なるという問題があった。

【０００５】ところで、書き換え処理を実行するプログ
ラムを上記フラッシュメモリＢに格納することも考えら
れるが、この場合には、当該プログラム自体の機能追加
／変更等のバージョンアップが必要な場合に書き換えが
できないという問題もあった。すなわち、書き換え処理
の手順として、まず、書き換えプログラムを書き換えの
対象となるフラッシュメモリに置いておき、書き換え実
行の際に書き換えプログラムを別に設定した記憶装置
（ＲＡＭ、但し図示せず）に複写し、次いで、それを展
開して書き換えを実行することにてフラッシュメモリＢ
上の書き換えプログラムの部分を書き換えることも想定
される。しかしこの場合、プログラムを書き換え処理の
最中に停電等の電源停止に至るトラブルがあったときに
は、再度電源復帰時に書き換えを実行しようとしても、
フラッシュメモリ上の書き換え処理プログラムが不具合
な状態とななる。したがって、書き換え処理を正しく実
行できないこととなる。そのため、メンテナンスのため
にバックアップ電源を設ける必要もあって、監視制御シ
ステム全体のコストが上昇するという問題があった。

【０００６】本発明は、上記事由に鑑みてなしたもの
で、その目的とするところは、不揮発メモリ書き換えの
際に、書き換え対象となるもの以外のメモリデバイスを
必要とせず、且つ、書き換え処理が正しく完了しなかっ
た場合でも再度書き換え処理のやり直しを行うことが可
能でプログラムメンテナンスの容易な不揮発メモリ書き
換え方法、及びその方法を用いた監視制御システムを提
供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明の不揮発メモリ書き換え方法にあっては、所
定の処理を行うスレーブＣＰＵと、同スレーブＣＰＵの
処理プログラム、データ等が格納され内容の書き換え可
能な不揮発メモリと、スレーブＣＰＵ及び不揮発メモリ
間に設けられるバッファ部と、同バッファ部を制御する
マスタＣＰＵとを備え、前記処理プログラムをマスタＣ
ＰＵ側から前記バッファ部を介して書き換えることを特
徴としている。

【０００８】この構成により、内容の書き換え可能な不
揮発メモリに格納された、所定の処理を行うスレーブＣ
ＰＵの処理プログラム、データ等が、マスタＣＰＵ側か
ら、そのスレーブＣＰＵ及び該不揮発メモリ間に設けら
れるバッファ部が制御され且つ同バッファ部を介して書
き換えられる。

【０００９】そして、上記バッファ部には、少なくとも
前記スレーブＣＰＵのアドレスバス、データバス、メモ
リ制御、及びＣＰＵリセットの各信号がそれぞれ接続さ
れ、且つ少なくとも前記不揮発メモリのアドレスバス、
データバス、及びメモリ制御の各信号がそれぞれ接続さ
れて、該バッファ部は、前記マスタＣＰＵ側からのＣＰ
Ｕリセット信号がアクティブモードのときに前記スレー
ブＣＰＵをリセット状態とするとともに前記アドレスバ
ス、データバスの各信号を前記不揮発メモリに対応する
よう出力させ、該ＣＰＵリセット信号がアクティブモー
ド以外のときには前記スレーブＣＰＵを起動状態とする
とともにスレーブＣＰＵからそのアドレスバス、データ
バスの各信号を前記不揮発メモリに対応するよう出力さ
せることが好ましい。

【００１０】これにより、少なくともそのアドレスバ
ス、データバス、及びメモリ制御の各信号がそれぞれ接
続された不揮発メモリが、スレーブＣＰＵのアドレスバ
ス、データバス、メモリ制御、及びＣＰＵリセットの各
信号がそれぞれ接続されたバッファ部を介して、同バッ
ファ部にてマスタＣＰＵ側からの、ＣＰＵリセット信号
がアクティブモードのときにスレーブＣＰＵがリセット
状態とされるとともにアドレスバス、データバスの各信
号を前記不揮発メモリに対応するよう出力され、またＣ
ＰＵリセット信号がアクティブモード以外のときにはス
レーブＣＰＵが起動状態とされるとともにスレーブＣＰ
Ｕからそのアドレスバス、データバスの各信号を前記不
揮発メモリに対応するよう出力されて書き換えられる。

【００１１】また、上記マスタＣＰＵ側からのアドレス
バス及び／又はデータバスのビット数をその数の１／２
ⁿ（ｎ≧１）とするとともにｎ個のアドレス及び／又は
データの選択信号及び１個のアドレス及び／又はデータ
のラッチ信号を設け、前記バッファ部は、該選択信号の
状態に基づいて前記マスタＣＰＵ側のアドレス及び／又
はデータの所定ビット位置が前記不揮発メモリのアドレ
スバス及び／又はデータバスのどのビット位置に対応す
るかを判定し、且つ該ラッチ信号のアクティブモードの
ときにそのアドレスバス及び／又はデータバスに出力し
て書き換えるのが好ましい。

【００１２】この場合、ｎ（ｎ≧１）個のアドレス及び
／又はデータの選択信号と１個のアドレス及び／又はデ
ータのラッチ信号とをもってそのビット数が１／２ⁿの
マスタＣＰＵ側からのアドレスバス及び／又はデータバ
スの接続されたバッファ部にて、該選択信号の状態に基
づいて前記マスタＣＰＵ側のアドレス及び／又はデータ
の所定ビット位置が前記不揮発メモリのアドレスバス及
び／又はデータバスのどのビット位置に対応するかが判
定されて、そのアドレスバス及び／又はデータバスに該
ラッチ信号のアクティブモードのときに不揮発メモリに
対応するよう出力されて書き換えられる。

【００１３】また、上記マスタＣＰＵ側から前記バッフ
ァ部に向けて、アドレスバスとデータバスとの兼用バ
ス、複数個のアドレス・データ共通の選択信号及び１個
のアドレス・データ共通のラッチ信号が接続されて、該
バッファ部は、同選択信号の状態に基づいて前記マスタ
ＣＰＵ側のアドレスバス又はデータバスの所定ビット位
置が前記不揮発メモリのアドレスバス又はデータバスの
どのビット位置に対応するかを判定し、且つ同ラッチ信
号のアクティブモードのときにそのアドレスバス又はデ
ータバスにマスタＣＰＵ側からのアドレス・データの各
信号を出力して書き換えるのが好ましい。

【００１４】この場合、複数個のアドレス・データ共通
の選択信号と１個のアドレス・データ共通のラッチ信号
とをもってアドレスバスとデータバスとの兼用バスの接
続されたバッファ部にて、該選択信号の状態に基づいて
前記マスタＣＰＵ側のアドレスバス又はデータバスの所
定ビット位置が前記不揮発メモリのアドレスバス又はデ
ータバスのどのビット位置に対応するかが判定されて、
そのアドレスバス又はデータバスに該ラッチ信号のアク
ティブモードのときに不揮発メモリに対応するよう出力
されて書き換えられる。

【００１５】また、本発明の監視制御システムにあって
は、上記の何れか１つの不揮発メモリ書き換え方法のス
レーブＣＰＵを監視制御回線を介して少なくとも電気機
器の状態監視、制御等を行うもの、マスタＣＰＵを同ス
レーブＣＰＵとのデータ授受にて通信回線等を介して前
記不揮発メモリに電気機器の状態監視、制御等の処理プ
ログラム、データ等を格納し書き換えさせてなる。

【００１６】この構成により、内容の書き換え可能な不
揮発メモリに格納された、監視制御回線を介して少なく
とも電気機器の状態監視、制御等を行うスレーブＣＰＵ
の処理プログラム、データ等を、通信回線等を介してス
レーブＣＰＵとのデータ授受を行うマスタＣＰＵ側か
ら、そのスレーブＣＰＵ及び該不揮発メモリ間に設けら
れるバッファ部が制御され且つ同バッファ部を介して書
き換えられる。

【００１７】

【発明の実施の形態】図１乃至図４は、本発明の請求項
１、２及び５全てに対応する第１の実施の形態を示し、
図５、６は、本発明の請求項３対応する第２の実施の形
態を示し、図７、８は、本発明の請求項４対応する第３
の実施の形態を示している。

【００１８】［第１の実施の形態］図１は、第１の実施
の形態の不揮発メモリ書き換え方法を示すブロック図、
図２は、同不揮発メモリ書き換え方法の手順を示すタイ
ムチャート、図３は、監視制御システムの、一実施例の
概略構成図、図４は、同監視制御システムの、通信フロ
ーを示す説明図である。

【００１９】この実施の形態の不揮発メモリ書き換え方
法は、所定の処理を行うスレーブＣＰＵ１１と、同スレ
ーブＣＰＵ１１の処理プログラム、データ等が格納され
内容の書き換え可能な不揮発メモリ１２と、スレーブＣ
ＰＵ１１及び不揮発メモリ１２間に設けられるバッファ
部１３と、同バッファ部１３を制御するマスタＣＰＵ２
１とを備え、前記処理プログラムをマスタＣＰＵ２１側
から前記バッファ部１３を介して書き換える。

【００２０】又、該実施の形態の不揮発メモリ書き換え
方法においては、前記バッファ部１３には、少なくとも
前記スレーブＣＰＵ１１のアドレスバス（ＣＰ＿ＡＤ
Ｒ）、データバス（ＣＰ＿ＤＡＴＡ）、メモリ制御、及
びＣＰＵリセット信号ＣＰ＿ＲＥＳＥＴ／の各信号がそ
れぞれ接続され、且つ少なくとも前記不揮発メモリ１２
のアドレスバス（ＦＲ＿ＡＤＲ）、データバス（ＦＲ＿
ＤＡＴＡ）、及びメモリ制御の各信号がそれぞれ接続さ
れて、該バッファ部１３は、前記マスタＣＰＵ２１側か
らのＣＰＵリセット信号ＷＰ＿ＲＥＳＥＴ／がアクティ
ブモードのときに前記スレーブＣＰＵ１１をリセット状
態とするとともに前記アドレスバス（ＣＰ＿ＡＤＲ）、
データバス（ＣＰ＿ＤＡＴＡ）の各信号を前記不揮発メ
モリ１２に対応するよう出力させ、該ＣＰＵリセット信
号がアクティブモード以外のときには前記スレーブＣＰ
Ｕ１１を起動状態とするとともにスレーブＣＰＵ１１か
らそのアドレスバス（ＣＰ＿ＡＤＲ）、データバス（Ｃ
Ｐ＿ＤＡＴＡ）の各信号を前記不揮発メモリ１２に対応
するよう出力させてもいる。

【００２１】この不揮発メモリ書き換え方法は、図３に
示すような監視制御システムにおいて、スレーブＣＰＵ
１１を監視制御回線３１を介して少なくとも電気機器３
２，３２…の状態監視、制御等を行うもの、マスタＣＰ
Ｕ２１を同スレーブＣＰＵ１１とデータ授受を行うもの
とする制御装置３０に好適に使用することができる。

【００２２】この監視制御システムは、ネットワークに
複数の電気機器３２の状態監視、制御を行うための制御
装置３０と、管理コンピュータ４０とが接続され、管理
コンピュータ４０から制御操作することによって、制御
装置３０に接続された監視制御回線３１に設けられる各
電気機器３２の制御ができたり、また管理コンピュータ
４０のディスプレー画面上において、各電気機器３２の
状態監視ができるようになっている。

【００２３】制御装置３０は、通信回線として、例えば
構内に設けられた専用のネットワーク回線４１を介して
上位の管理コンピュータ４０と接続されており、この管
理コンピュータ４０が、前記不揮発メモリ１２に相当す
るフラッシュメモリ１２に格納されている電気機器３２
の状態監視、制御等の処理プログラム、データ等を書き
換えるようになっている。そして、後述するスレーブＣ
ＰＵ１１の制御をし監視制御回線３１に接続された電気
機器３２の監視、制御を行うマスタＣＰＵ２１、このマ
スタＣＰＵ２１の記憶装置２２、スレーブＣＰＵ１１と
のデータ授受を行うマスタＣＰＵ２１の出力部となる信
号処理部２３、上記管理コンピュータ４０との通信を行
う上位通信手段２４を備えたメインＣＰＵブロック２０
と、サブＣＰＵブロック１０とを有して構成されてい
る。

【００２４】すなわち、この中央監視システムでは、管
理コンピュータ４０からまずマスタＣＰＵ２１にデータ
を送信し、マスタＣＰＵ２１がそれを受けて信号処理部
２３を介してサブＣＰＵブロック１０のバッファ部１３
を形成する集積回路１３に各信号を出力することによっ
て、管理コンピュータ４０からサブＣＰＵブロック１０
のフラッシュメモリ１２の書き換えが行えるようになっ
ている。

【００２５】サブＣＰＵブロック１０には、図１に示す
ように、この実施の形態の不揮発メモリ書き換え方法を
実施するスレーブＣＰＵ１１とフラッシュメモリ１２と
集積回路１３とスレーブＣＰＵ１１の出力部となる電気
機器３２との通信手段の下位通信手段１４と上記信号処
理部２３との接続部の書き込みポート１５とを備えてい
る。すなわち、この場合、書き込みポート１５は、信号
処理部２３を介してマスタＣＰＵ２１と接続されており
マスタＣＰＵ２１側に相当するものである。

【００２６】フラッシュメモリ１２は、電気的な消去・
書き込みによってその情報書き換え可能な記憶装置で、
この場合、そのアドレスバス（ＦＲ＿ＡＤＲ）は２０ｂ
ｉｔ、データバス（ＦＲ＿ＤＡＴＡ）は１６ｂｉｔであ
り、後述する集積回路１３からこれらバスの各信号と、
メモリ制御信号である当フラッシュメモリ１２へのチッ
プイネーブル信号ＦＲ＿ＣＥ／、出力イネーブル信号Ｆ
Ｒ＿ＯＥ／、ライトイネーブル信号ＦＲ＿ＷＥ／と、フ
ラッシュメモリ１２からのステータス信号ＦＲ＿ＳＴＳ
とがそれぞれ接続される。

【００２７】集積回路１３は、単一の集積回路上に、上
記書き込みポート１５、スレーブＣＰＵ１１、及びフラ
ッシュメモリ１２にそれぞれが接続される、単方向性バ
スバッファ回路、双方向性バスバッファ回路及びこれら
バスバッファ回路を制御するインバータ回路を有してい
る。この集積回路１３は、図１に示すように、スレーブ
ＣＰＵ１１とは、そのリセット信号ＣＰ＿ＲＥＳＥＴ
／、バス信号であるアドレス信号ＣＰ＿ＡＤＲ及びデー
タ信号ＣＰ＿ＤＡＴＡ、制御信号である出力イネーブル
信号ＣＰ＿ＯＥ／、ＣＰＵからのライトイネーブル信号
ＣＰ＿ＷＥ／、ＣＰＵへのステータス信号ＣＰ＿ＳＴＳ
が、フラッシュメモリ１２とはバス信号であるアドレス
信号ＦＲ＿ＡＤＲ及びデータ信号ＦＲ＿ＤＡＴＡ、制御
信号であるチップイネーブル信号ＦＲ＿ＣＥ／、出力イ
ネーブル信号ＦＲ＿ＯＥ／、フラッシュメモリへのライ
トイネーブル信号ＦＲ＿ＷＥ／、フラッシュメモリから
のステータス信号ＦＲ＿ＳＴＳが、書き込みポート１５
とは、スレーブＣＰＵ１１のＣＰＵリセット信号ＷＰ＿
ＲＥＳＥＴ／、バス信号であるアドレス信号ＷＰ＿ＡＤ
及びデータ信号ＷＰ＿ＤＡＴＡ、制御信号である書き込
みポート１５からのフラッシュメモリチップイネーブル
信号ＷＰ＿ＣＥ／、フラッシュメモリ出力イネーブル信
号ＷＰ＿ＯＥ／、フラッシュメモリライトイネーブル信
号ＷＰ＿ＷＥ／、フラッシュメモリ出力イネーブル信号
ＷＰ＿ＯＥ／、書き込みポートへのフラッシュメモリス
テータス信号ＷＰ＿ＳＴＳがそれぞれ上記バスバッファ
回路へそれぞれ接続されるようになっている。そして、
次の表１の論理動作表で示すように動作する。

【００２８】

【表１】

【００２９】すなわち、書き込みポート１５からのＣＰ
Ｕリセット信号ＷＰ＿ＲＥＳＥＴ／がアクティブ（この
場合'Ｌ'アクティブとしている）、あるいはインアクテ
ィブ（'Ｈ'）の場合の２通りの動作モードをもってい
る。そして、上記アクティブの場合、スレーブＣＰＵ１
１へのリセット信号ＣＰ＿ＲＥＳＥＴ／をアクティブ
（Ｌ）にしてスレーブＣＰＵ１１をリセット状態にし
て、それ以降に書き込みポート１５から入力される各信
号をフラッシュメモリ１２の該当する信号に向けて出力
し、またフラッシュメモリ１２から入力される各信号は
該当する書き込みポート１５の各信号に出力するように
している。また、インアクティブの場合には、スレーブ
ＣＰＵ１１へのリセット信号ＣＰ＿ＲＥＳＥＴ／をイン
アクティブ（Ｈ）にしてスレーブＣＰＵ１１のリセット
状態を解除させてスレーブＣＰＵ１１の動作を開始さ
せ、それ以降にスレーブＣＰＵ１１から入力される各信
号をフラッシュメモリ１２の該当する信号に出力し、ま
たフラッシュメモリ１２から入力される各信号は該当す
るスレーブＣＰＵ１１の各信号に出力するようにしてい
る。

【００３０】なお、このときメモリ制御となるフラッシ
ュメモリ１２へのチップイネーブル信号ＦＲ＿ＣＥは、
集積回路１３内部でスレーブＣＰＵ１１のアドレスバス
（ＦＲ＿ＡＤＲ）の状態から当該フラッシュメモリ１２
へのアクセスであることを判断して生成するようにして
いる。

【００３１】上記の構成により、書き込みポート１５か
らフラッシュメモリ１２アクセスすることが可能とな
る。この手順を図２のタイミングチャートを用いて説明
する。

【００３２】まず、書き込みポート１５からスレーブＣ
ＰＵ１１のＣＰＵリセット信号ＷＰ＿ＲＥＳＥＴ／をア
クティブにし、次いで、書き込みポート１５からのフラ
ッシュメモリ１２の書き込みアドレスバス信号ＷＰ＿Ａ
ＤＲ、書き込みポート１５からのフラッシュメモリチッ
プイネーブル信号ＷＰ＿ＣＥ／、書き込みポート１５か
らのフラッシュメモリライトイネーブル信号ＷＰ＿ＷＥ
／をそれぞれ入力し、その後、書き込みポート１５から
のフラッシュメモリ書き込みデータバス信号ＷＰ＿ＤＡ
ＴＡを入力する。すると、入力した上記各信号がそのま
まフラッシュメモリ１２の対応する各信号に出力され、
書き込みポート１５からフラッシュメモリ１２への書き
込みが達成される。

【００３３】上記の書き込みポート１５からフラッシュ
メモリ１２への書き換えを完了した時点において、書き
込みポート１５からのＣＰＵリセット信号ＷＰ＿ＲＥＳ
ＥＴ／をインアクティブにすると、スレーブＣＰＵ１１
がその動作を開始するとともに、今度は集積回路１３
が、スレーブＣＰＵ１１からの各信号とフラッシュメモ
リ１２の各信号のやり取りを行う。その結果、スレーブ
ＣＰＵ１１が、書き換えた後のフラッシュメモリ１２の
内容を読み込んで動作を行うようになって、書き換え後
の新しい処理プログラムで、電気機器３２，３２…の状
態監視、制御等をを開始するのである。

【００３４】なお、上記のフラッシュメモリ１２の書き
換えの通信手順は、図４の通信フローで示すように行わ
れる。まず、管理コンピュータ４０からマスタＣＰＵ２
１に対して書き込み開始コマンドを送信し、それを受け
てマスタＣＰＵ２１はスレーブＣＰＵ１１のリセット信
号ＣＰ＿ＲＥＳＥＴ／を信号処理部２３を介して出力
し、スレーブＣＰＵ１１の動作を停止させる。その後、
管理コンピュータ４０から、書き込み開始アドレス、書
き込みデータのデータ長、そして書き込みデータを含ん
だ書き込みデータコマンドを送信し、それを受けてマス
タＣＰＵ２１信号処理部２３介して、フラッシュメモリ
１２への書き込み処理を実行する。そして、管理コンピ
ュータ４０からの書き込み処理が完了すると、書き込み
完了コマンドを送信し、それを受けてマスタＣＰＵ２１
はスレーブＣＰＵ１１のリセット信号ＣＰ＿ＲＥＳＥＴ
を信号処理部２３を介して解除し、スレーブＣＰＵ１１
の動作を開始させ、それ以降においては、スレーブＣＰ
Ｕ１１は変更後のフラッシュメモリ１２の新しい内容を
読み込んで処理を実行する。

【００３５】したがって、以上説明した不揮発メモリ書
き換え方法によると、フラッシュメモリ１２に格納され
た、所定の処理すなわち、電気機器３２，３２…の状態
監視、制御を行うスレーブＣＰＵ１２の処理プログラム
が、マスタＣＰＵ２１側から、そのスレーブＣＰＵ１１
及びフラッシュメモリ１２間に設けられる集積回路１３
が制御され且つ同集積回路１３を介して書き換えられる
ので、フラッシュメモリ１２の書き換えの際に、書き換
え対象となるもの以外のメモリデバイスを必要とせず、
且つ、書き換え処理が正しく完了しなかった場合でも再
度書き換え処理のやり直しを行うことができる。

【００３６】そして、上記に示すアドレスバス、データ
バス、及びメモリ制御の各信号がそれぞれ接続されたフ
ラッシュメモリ１２が、スレーブＣＰＵ１１のアドレス
バス（ＣＰ＿ＡＤＲ）、データバス（ＣＰ＿ＤＡＴ
Ａ）、メモリ制御（出力イネーブル信号ＣＰ＿ＯＥ／、
ＣＰＵからのライトイネーブル信号ＣＰ＿ＷＥ／、ＣＰ
Ｕへのステータス信号ＣＰ＿ＳＴＳ、及びＣＰＵリセッ
ト信号ＣＰ＿ＲＥＳＥＴ／の各信号がそれぞれ接続され
た集積回路１３を介して、同集積回路１３にてマスタＣ
ＰＵ２１側からの、ＣＰＵリセット信号ＷＰ＿ＲＥＳＥ
Ｔ／がアクティブモードのときにスレーブＣＰＵ１１が
リセット状態とされるとともにアドレスバス、データバ
スの各信号をフラッシュメモリ１２に対応するよう出力
され、またＣＰＵリセット信号ＷＰ＿ＲＥＳＥＴ／がア
クティブモード以外のときにはスレーブＣＰＵ１１が起
動状態とされるとともにスレーブＣＰＵ１１からそのア
ドレスバス、データバスの各信号をフラッシュメモリ１
２に対応するよう出力されて書き換えられるので、フラ
ッシュメモリ１２の書き換えをその全領域を対象として
行うことができ、以て、効率的に書き換えが達成されて
且つ書き換えが正しく完了しなかった場合においても書
き換えを問題無く行うことができる。

【００３７】また、内容の書き換え可能なフラッシュメ
モリ１２に格納された、監視制御回線３１を介して電気
機器３２の状態監視、制御等を行うスレーブＣＰＵ１１
の処理プログラム、データ等を、ネットワーク回線４１
を介してスレーブＣＰＵ１１とのデータ授受を行うマス
タＣＰＵ２１側から、そのスレーブＣＰＵ１１及びフラ
ッシュメモリ１２間に設けられる集積回路１３が制御さ
れ且つ同集積回路１３を介して書き換えられるので、シ
ステム運用開始後においても、管理コンピュータ４０か
ら遠隔操作を行ってスレーブＣＰＵ１１の機能の追加、
変更等の更新、データテーブルの書き換え等を容易に行
ってユーザの要望に応じて、システムを柔軟に拡張が出
来、以て、メンテナンス性の優れたものになる。

【００３８】［第２の実施の形態］図５は、第２の実施
の形態の不揮発メモリ書き換え方法の一実施例を示すブ
ロック図、図６は、同不揮発メモリ書き換え方法の手順
を示すタイムチャートである。

【００３９】この実施の形態の不揮発メモリ書き換え方
法は、マスタＣＰＵ側のアドレスバスの構成のみが第１
の実施の形態と異なるもので、他の構成は第１の実施の
形態のものと同一で、該実施の形態の不揮発メモリ書き
換え方法は、前記マスタＣＰＵ２１側からのアドレスバ
ス（ＷＰ＿ＡＤＲ）及び／又はデータバス（ＷＰ＿ＤＡ
ＴＡ）のビット数をその数の１／２ⁿ（ｎ≧１）とする
とともにｎ個のアドレス及び／又はデータの選択信号Ｗ
Ｐ＿ＡＳ及び１個のアドレス及び／又はデータのラッチ
信号ＷＰ＿ＡＬを設け、前記バッファ部１３は、該選択
信号の状態に基づいて前記マスタＣＰＵ側のアドレスバ
ス（ＷＰ＿ＡＤＲ）及び／又はデータバス（ＷＰ＿ＤＡ
ＴＡ）の所定ビット位置が前記フラッシュメモリ１２の
アドレスバス（ＦＲ＿ＡＤＲ）及び／又はデータバス
（ＦＲ＿ＤＡＴＡ）のどのビット位置に対応するかを判
定し、且つ該ラッチ信号ＷＰ＿ＡＬのアクティブモード
のときにそのアドレスバス及び／又はデータバスに出力
して書き換えるものである。そして、この実施例におい
ては、図５に示すように、アドレスバスＷＰ＿ＡＤＲを
ｎ＝１の条件で、アドレスバスＷＰ＿ＡＤＲｎを８本の
ビット数とし、２個のアドレス選択信号ＷＰ＿ＡＳと、
１個のアドレスラッチ信号ＷＰ＿ＡＬを設けており、第
１の実施の形態の書き込みポート１５からのアドレスバ
スのビット数が２０本であるのを１１本として、アドレ
スバスのビット数を約半分の本数で構成している。

【００４０】このものの集積回路１３は、フラッシュメ
モリ１２へのアドレス信号の出力に関してのみが異なっ
ており、基本的には第１の実施の形態のものと同一であ
る。そして、次の表２の論理動作表で示すように動作す
る。

【００４１】

【表２】

【００４２】すなわち、書き込みポート１５からのＣＰ
Ｕリセット信号ＷＰ＿ＲＥＳＥＴ／がアクティブの場合
に、書き込みポート１５からのフラッシュメモリ書き込
みアドレス選択信号ＷＰ＿ＡＳの状態が"００"のとき、
書き込みポート１５からのフラッシュメモリ書き込みの
ためのアドレスラッチ信号ＷＰ＿ＡＬの立ち上がりエッ
ジに対応してフラッシュメモリ１２へのアドレスバス信
号の下位８ｂｉｔ（ｂｉｔ７〜ｂｉｔ０）にアドレスバ
スＷＰ＿ＡＤＲｎの状態を出力すると同時にその出力し
た状態でラッチさせる。また、同様にして、フラッシュ
メモリ１２書き込みアドレス選択信号ＷＰ＿ＡＳの状態
が"０１"のときに、フラッシュメモリ１２へのアドレス
バス信号の中位８ｂｉｔ（ｂｉｔ１５〜ｂｉｔ８）、フ
ラッシュメモリ書き込みアドレス選択信号ＷＰ＿ＡＳの
状態が"１０"の場合にはフラッシュメモリ１２へのアド
レスバス信号の上位４ｂｉｔ（ｂｉｔ１９〜ｂｉｔ１
６）にアドレスバスＷＰ＿ＡＤＲｎの状態を出力すると
同時にその出力した状態でラッチさせる。

【００４３】上記の構成により、そのビット数を約半分
の本数で構成して書き込みポート１５からフラッシュメ
モリ１２アクセスすることが可能となるが、この手順を
図６のタイミングチャートを用いて説明する。

【００４４】書き込みポート１５からアドレス信号を出
力する際には、まず、書き込みポート１５からスレーブ
ＣＰＵ１１のＣＰＵリセット信号ＷＰ＿ＲＥＳＥＴ／を
アクティブにし、次いで、フラッシュメモリ１２へのア
ドレスバス信号の下位８ｂｉｔにあたる信号をアドレス
バスＷＰ＿ＡＤＲｎに出力し、アドレス選択信号ＷＰ＿
ＡＳを"００"としてその状態でアドレスラッチ信号ＷＰ
＿ＡＬのＨｉｇｈのパルス信号を出力する。以降、同様
にしてフラッシュメモリ１２へのアドレスバス信号の中
位８ｂｉｔ（このときアドレス選択信号ＷＰ＿ＡＳは"
０１"）、上位４ｂｉｔ（このときアドレス選択信号Ｗ
Ｐ＿ＡＳは"１０"）についてアドレス信号を出力する。
ここまでの処理を行うことによって、フラッシュメモリ
１２への書き込みアドレス全２０ｂｉｔが確定し、これ
以降、上記第１の実施の形態のときと同様に書き込みポ
ート１５からのフラッシュメモリチップイネーブル信号
ＷＰ＿ＣＥ／、書き込みポート１５からのフラッシュメ
モリライトイネーブル信号ＷＰ＿ＷＥ／をそれぞれ出力
し、書き込みデータをデータバス信号ＷＰ＿ＤＡＴＡと
して出力することによってフラッシュメモリ１２への書
き込みが達成されるのである。

【００４５】なお、本発明は、上記の実施例以外に、そ
のアドレスバスをデータバスに変えて、マスタＣＰＵ側
からのデータバスのビット数をその数の１／２ⁿ（ｎ≧
１）とするとともにｎ個のデータの選択信号及び１個の
データのラッチ信号を設けて構成し、集積回路１３は、
該選択信号の状態に基づいて前記マスタＣＰＵ側のデー
タの所定ビット位置がフラッシュメモリ１２のデータバ
スのどのビット位置に対応するかを判定し、且つ該ラッ
チ信号のアクティブモードのときにそのデータバスに出
力して書き換えるもの、あるいは、マスタＣＰＵ側から
のアドレスバス及びデータバスの両方のバスのビット数
をその数の１／２ⁿ（ｎ≧１）とするとともにｎ個のア
ドレス及びデータの選択信号、１個のアドレス及びデー
タのラッチ信号を設けてアドレスバス及びデータバスに
出力して書き換えることとしても勿論良い。

【００４６】したがって、以上説明した不揮発メモリ書
き換え方法によると、ｎ（ｎ≧１）個のアドレス及び／
又はデータの選択信号と１個のアドレス及び／又はデー
タのラッチ信号とをもってそのビット数が１／２ⁿのマ
スタＣＰＵ２１側からのアドレスバス及び／又はデータ
バスの接続された集積回路１３にて、該選択信号の状態
に基づいて前記マスタＣＰＵ２１側のアドレス及び／又
はデータの所定ビット位置がフラッシュメモリ１２のア
ドレスバス及び／又はデータバスのどのビット位置に対
応するかが判定されて、そのアドレスバス及び／又はデ
ータバスに該ラッチ信号のアクティブモードのときにフ
ラッシュメモリ１２に対応するよう出力されて書き換え
られるので、少ないアドレス及びデータ用の信号線で書
き込みポート１５からの書き換えが実現できてより小さ
い回路基板にて構成可能となる。

【００４７】［第３の実施の形態］図７は、第３の実施
の形態の不揮発メモリ書き換え方法の一実施例を示すブ
ロック図、図８は、同不揮発メモリ書き換え方法の手順
を示すタイムチャートである。

【００４８】この実施の形態の不揮発メモリ書き換え方
法は、マスタＣＰＵ側のアドレスバスとデータバスとを
兼用バスとする構成のみが第１の実施の形態と異なるも
ので、他の構成は第１の実施の形態のものと同一で、該
実施の形態の不揮発メモリ書き換え方法は、前記マスタ
ＣＰＵ２１側から前記集積回路１３に向けて、アドレス
バスとデータバスとの兼用バスＷＰ＿Ｉ／Ｏｎ、複数個
のアドレス・データ共通の選択信号ＷＰ＿Ｓ及び１個の
アドレス・データ共通のラッチ信号ＷＰ＿Ｌが接続され
て、集積回路１３は、同選択信号ＷＰ＿Ｓの状態に基づ
いて前記マスタＣＰＵ２１側のアドレスバス又はデータ
バスの所定ビット位置が前記フラッシュメモリ１２のア
ドレスバス又はデータバスのどのビット位置に対応する
かを判定し、且つ同ラッチ信号ＷＰ＿Ｌのアクティブモ
ードのときにそのアドレスバス又はデータバスにマスタ
ＣＰＵ側からのアドレス・データの各信号を出力して書
き換える。

【００４９】すなわち、このものにおいては、図７に示
すように構成され、書き込みポート１５からのアドレス
バス、データバスの各信号入力は、書き込みポート１５
からのフラッシュメモリ書き込みアドレス／データ兼用
バスＷＰ＿Ｉ／Ｏｎを８ｂｉｔ、書き込みポート１５か
らのフラッシュメモリ１２書き込みアドレス／データ共
通の選択信号ＷＰ＿Ｓを３ｂｉｔ、書き込みポート１５
からのフラッシュメモリ１２書き込みアドレス／データ
ラッチ信号ＷＰ＿ＡＬを１ｂｉｔとしている。したがっ
て、第１の実施の形態の書き込みポート１５からのアド
レスバス、及びデータバスのビット数が３６本であるの
１２本として、アドレスバス、及びデータバスのビット
数を１／３の本数で構成している。

【００５０】このものの集積回路１３は、次の表３の論
理動作表で示すように動作する。

【００５１】

【表３】

【００５２】すなわち、書き込みポート１５からのＣＰ
Ｕリセット信号ＷＰ＿ＲＥＳＥＴ／がアクティブの場合
に、書き込みポート１５からフラッシュメモリ書き込み
のためのアドレス／データ共通の選択信号ＷＰ＿Ｓの最
上位ビット（ＷＰ＿Ｓ２）状態が"０"の場合はフラッシ
ュメモリ書き込みアドレス／データ兼用バスＷＰ＿Ｉ／
Ｏｎはアドレス入力用、"１"の場合はデータ入力用とし
て処理を行う。ここで、上記最上位ビット（ＷＰ＿Ｓ
２）状態が"０"の場合は、前述の第２の実施の形態に記
載の集積回路１３と同様に、アドレス／データ共通の選
択信号ＷＰ＿Ｓのの下位２ｂｉｔの状態に基づいてフラ
ッシュメモリ１２のアドレスバスの下位、中位、上位の
順にフラッシュメモリ書き込みアドレス／データ兼用バ
スＷＰ＿Ｉ／Ｏｎの状態を出力する。また、上記最上位
ビット（ＷＰ＿Ｓ２）状態が"１"の場合には、アドレス
／データ共通の選択信号ＷＰ＿Ｓの下位１ｂｉｔの状態
に基づいてフラッシュメモリ１２のデータバスの下位、
上位にフラッシュメモリ書き込みアドレス／データ兼用
バスＷＰ＿Ｉ／Ｏｎの状態を出力する。また、データバ
スについても、これと同様書き込みポート１５を介した
フラッシュメモリ１２の内容の読み込みができるように
なっていることは言うまでもない。なお、この手順は、
詳細は前述と同様であり説明は省略するが、図８のタイ
ミングチャートに示す通りである。

【００５３】したがって、以上説明した不揮発メモリ書
き換え方法によると、複数個のアドレス・データ共通の
選択信号ＷＰ＿Ｓと１個のアドレス・データ共通のラッ
チ信号ＷＰ＿Ｌとをもってアドレスバスとデータバスと
の兼用バスＷＰ＿Ｉ／Ｏｎの接続された集積回路１３に
て、該選択信号ＷＰ＿Ｓの状態に基づいて前記マスタＣ
ＰＵ２１側のアドレスバス又はデータバスの所定ビット
位置がフラッシュメモリ１２のアドレスバス又はデータ
バスのどのビット位置に対応するかが判定されて、その
アドレスバス又はデータバスに該ラッチ信号ＷＰ＿Ｌの
アクティブモードのときに不揮発メモリに対応するよう
出力されて書き換えられるので、さらに少ないアドレス
及びデータ用の信号線で書き込みポート１５からの書き
換えが実現できてさらに小さい回路基板にて構成可能と
なる。

【００５４】

【発明の効果】本発明は、上述の実施態様の如く実施さ
れて、請求項１記載の不揮発メモリ書き換え方法にあっ
ては、不揮発メモリの書き換えの際に、書き換え対象と
なるもの以外のメモリデバイスを必要とせず、且つ、書
き換え処理が正しく完了しなかった場合でも再度書き換
え処理のやり直しを行うことができる。

【００５５】また、請求項２記載の不揮発メモリ書き換
え方法にあっては、不揮発メモリの書き換えをその全領
域を対象として行うことができ、以て、効率的に書き換
えが達成されて且つ書き換えが正しく完了しなかった場
合においても書き換えを問題無く行うことができる。

【００５６】また、請求項３記載の不揮発メモリ書き換
え方法にあっては、少ないアドレス及びデータ用の信号
線でマスタＣＰＵ側からの書き換えが実現できてより小
さい回路基板にて構成可能となる。

【００５７】また、請求項４記載の不揮発メモリ書き換
え方法にあっては、さらに少ないアドレス及びデータ用
の信号線でマスタＣＰＵ側からの書き換えが実現できて
さらに小さい回路基板にて構成可能となる。

【００５８】また、請求項５記載の監視制御システムに
あっては、システム運用開始後においても、例えば別体
の管理コンピュータ等から遠隔操作を行ってスレーブＣ
ＰＵの機能の追加、変更等の更新、データテーブルの書
き換え等を容易に行ってユーザの要望に応じて、システ
ムを柔軟に拡張が出来、以て、メンテナンス性の優れた
ものになる。

【００５９】

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の不揮発メモリ書き
換え方法を示すブロック図である。

【図２】同不揮発メモリ書き換え方法の手順を示すタイ
ムチャートである。

【図３】監視制御システムの、一実施例の概略構成図で
ある。

【図４】同監視制御システムの、通信フローを示す説明
図である。

【図５】第２の実施の形態の不揮発メモリ書き換え方法
の一実施例を示すブロック図である。

【図６】同不揮発メモリ書き換え方法の手順を示すタイ
ムチャートである。

【図７】第３の実施の形態の不揮発メモリ書き換え方法
の一実施例を示すブロック図である。

【図８】同不揮発メモリ書き換え方法の手順を示すタイ
ムチャートである。

【図９】本発明の従来例の不揮発メモリ書き換え方法を
示すブロック図である。

【符号の説明】

１１ スレーブＣＰＵ １２ 不揮発メモリ（フラッシュメモリ） １３ バッファ部（集積回路） ２１ マスタＣＰＵ ＣＰ＿ＡＤＲ スレーブＣＰＵのアドレスバス信号 ＣＰ＿ＤＡＴＡ スレーブＣＰＵのデータバス信号 ＣＰ＿ＯＥ／ スレーブＣＰＵの出力イネーブル信
号 （メモリ制御） ＣＰ＿ＷＥ／ スレーブＣＰＵのライトイネーブル
信号（メモリ制御） ＣＰ＿ＳＴＳ スレーブＣＰＵへのステータス信号
（メモリ制御） ＣＰ＿ＲＥＳＥＴ／ スレーブＣＰＵのリセット信号 ＦＲ＿ＡＤＲ フラッシュメモリへのアドレスバス
信号 ＦＲ＿ＤＡＴＡ フラッシュメモリへのデータバス信
号 ＦＲ＿ＯＥ／ フラッシュメモリへの出力イネーブル
信号（メモリ制御） ＦＲ＿ＷＥ／ フラッシュメモリへのライトイネーブル
信号（メモリ制御） ＦＲ＿ＳＴＳ フラッシュメモリへのステータス信号
（メモリ制御） ＷＰ＿ＡＤＲ マスタＣＰＵ２１側からのアドレス
バス信号 ＷＰ＿ＤＡＴＡ マスタＣＰＵ２１側からのデータバ
ス信号 ＷＰ＿ＡＳ マスタＣＰＵ２１側からのアドレス
の選択信号 ＷＰ＿ＡＬ マスタＣＰＵ２１側からのアドレス
のラッチ信号 ＷＰ＿ＡＤＲｎ マスタＣＰＵ２１側からのアドレス
バス ＷＰ＿Ｉ／Ｏｎ アドレスバスとデータバスとの兼用
バス ＷＰ＿Ｓ アドレス・データ共通の選択信号 ＷＰ＿Ｌ アドレス・データ共通のラッチ信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 所定の処理を行うスレーブＣＰＵと、同
   スレーブＣＰＵの処理プログラム、データ等が格納され
   内容の書き換え可能な不揮発メモリと、スレーブＣＰＵ
   及び不揮発メモリ間に設けられるバッファ部と、同バッ
   ファ部を制御するマスタＣＰＵとを備え、 前記処理プログラムをマスタＣＰＵ側から前記バッファ
   部を介して書き換えることを特徴とする不揮発メモリ書
   き換え方法。
2. 【請求項２】 前記バッファ部には、少なくとも前記ス
   レーブＣＰＵのアドレスバス、データバス、メモリ制
   御、及びＣＰＵリセットの各信号がそれぞれ接続され、
   且つ少なくとも前記不揮発メモリのアドレスバス、デー
   タバス、及びメモリ制御の各信号がそれぞれ接続され
   て、 該バッファ部は、前記マスタＣＰＵ側からのＣＰＵリセ
   ット信号がアクティブモードのときに前記スレーブＣＰ
   Ｕをリセット状態とするとともに前記アドレスバス、デ
   ータバスの各信号を前記不揮発メモリに対応するよう出
   力させ、該ＣＰＵリセット信号がアクティブモード以外
   のときには前記スレーブＣＰＵを起動状態とするととも
   にスレーブＣＰＵからそのアドレスバス、データバスの
   各信号を前記不揮発メモリに対応するよう出力させる請
   求項１記載の不揮発メモリ書き換え方法。
3. 【請求項３】 前記マスタＣＰＵ側からのアドレスバス
   及び／又はデータバスのビット数をその数の１／２
   ⁿ（ｎ≧１）とするとともにｎ個のアドレス及び／又は
   データの選択信号及び１個のアドレス及び／又はデータ
   のラッチ信号を設け、 前記バッファ部は、該選択信号の状態に基づいて前記マ
   スタＣＰＵ側のアドレス及び／又はデータの所定ビット
   位置が前記不揮発メモリのアドレスバス及び／又はデー
   タバスのどのビット位置に対応するかを判定し、且つ該
   ラッチ信号のアクティブモードのときにそのアドレスバ
   ス及び／又はデータバスに出力して書き換える請求項２
   記載の不揮発メモリ書き換え方法。
4. 【請求項４】 前記マスタＣＰＵ側から前記バッファ部
   に向けて、アドレスバスとデータバスとの兼用バス、複
   数個のアドレス・データ共通の選択信号及び１個のアド
   レス・データ共通のラッチ信号が接続されて、 該バッファ部は、同選択信号の状態に基づいて前記マス
   タＣＰＵ側のアドレスバス又はデータバスの所定ビット
   位置が前記不揮発メモリのアドレスバス又はデータバス
   のどのビット位置に対応するかを判定し、且つ同ラッチ
   信号のアクティブモードのときにそのアドレスバス又は
   データバスにマスタＣＰＵ側からのアドレス・データの
   各信号を出力して書き換える請求項２記載の不揮発メモ
   リ書き換え方法。
5. 【請求項５】 請求項１乃至４の何れか１つの請求項に
   記載のスレーブＣＰＵを監視制御回線を介して少なくと
   も電気機器の状態監視、制御等を行うもの、マスタＣＰ
   Ｕを同スレーブＣＰＵとのデータ授受にて通信回線等を
   介して前記不揮発メモリに電気機器の状態監視、制御等
   の処理プログラム、データ等を格納し書き換えさせてな
   る監視制御システム。