JP2004210506A - エレベータ制御装置 - Google Patents
エレベータ制御装置 Download PDFInfo
- Publication number
- JP2004210506A JP2004210506A JP2003001262A JP2003001262A JP2004210506A JP 2004210506 A JP2004210506 A JP 2004210506A JP 2003001262 A JP2003001262 A JP 2003001262A JP 2003001262 A JP2003001262 A JP 2003001262A JP 2004210506 A JP2004210506 A JP 2004210506A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- unit
- elevator
- fpga
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Indicating And Signalling Devices For Elevators (AREA)
Abstract
【解決手段】装置の初期化処理中にプログラムロードボタン28が押されたとき、FPGA用ROM26aに格納されているハードウェア記述プログラムで、FPGA18内に回路集積部9を形成するとともに、CPU2によって、回路集積部9の内容を読み取らせて、メモリカード27に書き込まれている建屋使用データなどをフラッシュROM25に転送して記憶させた後、FPGA用ROM26aに格納されているハードウェア記述プログラムで、FPGA18に設けられたゲート回路を再度、組み替えて、周辺機器制御部17を生成し、かご位置制御処理、呼び制御処理、速度制御処理などを行わせる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、ビルなどに設置されたエレベータを制御するエレベータ制御装置に係わり、特に素子数、基板面積を削減したエレベータ制御装置に関する。
【0002】
【従来の技術】
エレベータ設備は、建物内の縦の交通機関として、中高層ビルだけでなく、小規模ビル、個人住宅にも設置されるようになっている。また、一度、設置すると設備の変更が難しいことから、状況によるものの、ほぼ20年程度、使用することができる長寿命が要求される。
【0003】
また、最近における半導体技術の進歩により、エレベータ設備で使用される制御装置では、エレベータの操作処理、モータ制御処理、乗りかごの制御処理、エレベータ乗場の制御処理、乗りかごおよび乗場に設置される表示装置の制御処理、およびエレベータの監視処理など、多様化する要求を処理する専用のマイクロコンピュータ回路を複数個使用して分散処理形式によって各処理を実行するようにしている。これにより、エレベータ制御システムの性能が大幅に向上し、また、エレベータ制御システムの小型化にも寄与している。
【0004】
例えば、エレベータ駆動部付近に設置される各制御装置では、モータ制御処理用の制御装置、運行制御処理用の制御装置、データ伝送制御処理用の制御装置、位置検出処理用の制御装置など、それぞれ独立したマイクロコンピュータ回路を使用した制御装置が使用され、モータ制御〜位置検出などを行う各制御装置と主制御を行う制御装置との間でデータを交換して、相互に連携を取りながらエレベータ設備を制御する。
【0005】
これら制御装置間でデータを交換する方法としては、マイクロコンピュータ回路間に設けられた共通のバスラインを介してデータを交換する方法、または2つのマイクロコンピュータ回路間に設けられたデュアルポートRAM(以下、DP−RAMと称する)を介してデータを交換する方法、あるいは2つの中央演算素子(以下、CPUと称する)間をシリアルラインで接続して直列伝送でデータを交換する方法などがある。
【0006】
一方、エレベータ設備自体は、無人で24時間人を輸送する設備であり、月単位でしか点検が行われないという他に例が無い設備であることから、近年、各制御装置を連携して、エレベータ設備の運転制御を行う機能のほか、エレベータ設備の保守管理を行わせるのに必要な機能、例えば通信回線を経由した遠隔制御によって、エレベータの運転回数、運転時間などの基本情報の他に、異常の予知などの予防保全を行う機能などが要求されている。
【0007】
さらに、このような機能の他にも、例えばエレベータ設備を据え付ける際に必要な作業時間、各部の調整時間を短縮する機能、あるいは故障が発生したときにこれを検出する機能、故障が発生したときにこれを復旧するのに必要な時間を短縮する機能など、種々の機能が要求されることが多い。
【0008】
図10はこのような種々の機能を満たすことができる従来のエレベータ設備のうち、現在、主流になっている機械室が無い形式のエレベータ設備の一例を示す概略構成図である。
【0009】
この図に示すエレベータ設備101は、エレベータ機構102と、エレベータ制御システム103とを備えている。
【0010】
エレベータ機構102は、エレベータ昇降路内に配置され、乗客を指定階まで運ぶ乗りかご104と、乗りかご104の重量と対応する重さの釣り合い重り105と、釣り合い重り105と乗りかご104とを結合するロープ106と、エレベータ制御システム103から出力される駆動電圧に応じて綱車を回転し、ロープ106を介して乗りかご104を上下方向に走行するインバータ方式のモータ107と、モータ107の回転数、回転速度などに応じたパルス信号を生成してエレベータ制御システム103に供給するパルス発生器108とを備えている。
【0011】
エレベータ制御システム103は、ビルの各階や乗りかご104内から乗客によって操作されたとき“呼び”を発生する複数の呼び登録装置109と、各呼び登録装置109から出力される“呼び”をビル各部に伝送するローカルネットワーク110とを備えている。また、エレベータ機構102のパルス発生器108から出力されるパルス信号に基づき、乗りかご104の位置を検出するかご位置制御部111、乗客によって各呼び登録装置109のいずれかが操作されて呼びが生成されたとき、ローカルネットワーク110を介して呼びを取り込む呼び制御部112、呼び制御部112によって呼びが取り込まれたとき、かご位置制御部111によって検出された乗りかご104の位置を参照しながら、指定された階から指定された階に乗りかご104を移動するのに必要な駆動電圧を生成し、モータ107を動作する速度制御部113などによって構成されたエレベータ制御装置114を備えている。
【0012】
エレベータ制御装置114のハードウェア構成を詳述すると、図11に示すように、32ビットのビット幅を持つマイクロコンピュータなどによって構成されるCPU115と、CPU115から出力されるメモリ読み込み信号、書き込み信号並びにチップセレクト信号などの制御信号を装置各部に供給する制御信号線、CPU115から出力されるアドレスデータを装置各部に供給するアドレスバスおよびCPU115から出力されるデータを装置各部に供給するとともに、装置各部から出力されるデータをCPU115並びに装置各部に供給するデータバスなどによって構成されるシステムバス116とを備えている。また、CPU115から出力される制御データなどを取り込んで、デジタル信号を生成し、エレベータ機構102側の電磁リレー、モータ駆動装置などに供給するデジタル出力回路、ローカルネットワーク110を介して供給された呼び、パルス発生器108から出力されるパルス信号などを取り込んで、呼び要求データ、パルスカウントデータなどを生成し、これをCPU115に供給するデジタル入力回路などとして機能するI/O部117と、CPU115の管理の下に、I/O部117とデータの授受を行いながら、かご位置制御部111、速度制御部113、呼び制御部112として、周辺機器を制御する周辺機器制御部118と、CPU115の作業エリアなどとして使用されるRAM119とを備えている。
【0013】
さらに、エレベータ制御装置114は、公衆回線、専用回線などの通信回線120を介してエレベータ保守会社121に接続された遠隔保守装置122から情報収集要求が出されたとき、光ファイバなどによって構成される直列伝送路123を介して、これを取り込んで、CPU115に情報収集要求を出すとともに、CPU115から出力されるエレベータ運行履歴データ、制御履歴データ、監視履歴データなどを取り込み、直列伝送路123を介して、遠隔保守装置122に供給する遠隔制御インタフェース部124と、図12に示すように、エレベータ設備101が設けられるビルの情報(建屋使用データ)、ビルのオーナーからの指示されたエレベータ設備101の仕様内容(客先仕様データ)、CPU115の動作を規定するプログラム、このプログラムの仕様などの情報(プログラム仕様データ)などが格納されるフラッシュROM125と、フラッシュROM125にプログラムなどを書き込むときに操作されるプログラムロードボタン126と、プログラムロードボタン126が操作されたとき、ロード指示データを生成して保持し、CPU115から読み込み信号が出力されたとき、CPU115にロード指示データを渡して、プログラムロード処理を開始する入力レジスタ127と、ICソケットなどを介して、基板に取り付けられ、CPU115にプログラムなどをロードするインストールプログラム(IPL:Initial Program Loader)を供給して、メモリスロット(図示は省略する)に差し込まれたメモリカード128から建屋使用データや客先仕様データ、CPU115の動作を規定するプログラム、プログラム仕様データなどを読み取らせ、フラッシュROM125に書き込ませる処理などを行わせるIPL−ROM129とを備えている。
【0014】
そして、ビルなどに、エレベータ設備を設置したとき、十分な容量(数Mバイト程度)の容量を持つ、切手サイズのNAND型フラッシュROMなどによって構成されたメモリカード128に、建屋使用データや客先仕様データ、CPU115の動作を規定するプログラム、プログラム仕様データなどが書き込まれて、ビルに設置されたエレベータ制御装置114のスロットに差し込まれる。
【0015】
次いで、図13に示すように、エレベータ制御装置114の電源スイッチが操作されて、電源が投入され(ステップST101)、スロットにメモリカード128が挿入されている状態で(ステップST102)、プログラムロードボタン126が押され、入力レジスタ127にロード指示データが保持されているとき(ステップST103)、CPU115によって、IPL−ROM129に格納されているインストールプログラム(IPL)が読み込まれるとともに、このインストールプログラムに基づき、周辺機器制御部118、I/O部117からリセット指令が出力されて、エレベータ機構102が停止された後(ステップST104)、メモリカード128に書き込まれている建屋使用データや客先仕様データ、CPU115の動作を規定するプログラム、プログラム仕様データなどが読み出されて、フラッシュROM125に書き込まれる(ステップST105)。
【0016】
この後、フラッシュROM125に格納されている建屋使用データや客先仕様データ、CPU115の動作を規定するプログラム、プログラム仕様データなどに基づき、CPU115によって、周辺機器制御部118に形成されたかご位置制御部111、呼び制御部112、速度制御部113などの制御が開始される。
【0017】
そして、エレベータ機構102のパルス発生器108から出力されるパルス信号に基づき、エレベータ制御装置114によって、乗りかご104の位置が検出されるとともに、乗客によって、各呼び登録装置109が操作される毎に、操作内容に応じた駆動電圧が生成されて、エレベータ機構102のモータ107が駆動され、指定された階から指定された階に乗りかご104が移動される。
【0018】
また、この動作と並行し、遠隔保守装置122から情報収集要求が出力される毎に、エレベータ制御装置114によって、装置各部から出力される検出信号が解析されて、エレベータ運行履歴データ、制御履歴データ、監視履歴データなどが生成され、これが遠隔保守装置122に供給される。
【0019】
【特許文献1】
特開平5−201638号公報
【0020】
【発明が解決しようとする課題】
しかしながら、このような従来のエレベータ設備では、次に述べるような問題があった。
【0021】
まず、遠隔保守機能が年々向上し、各種部品の予防保全や部品交換予測などが実施できるようになっているものの、既に設置済みのエレベータ設備101に、このような機能を持たせようとしたとき、エレベータ機能を向上させるための改造作業が必要になる。
【0022】
この際、一般的には、運転中のエレベータ設備101を一時的に停止し、電源を切った状態で、エレベータ設備101を停止させておける時間、例えば30分程度の時間内に、新たな遠隔保守機能などを付加したメモリカード128をスロットに差し込んだ後、電源を投入して、プログラムロードボタン126を操作し、メモリカード128に書き込まれている建屋使用データや客先仕様データ、CPU115の動作を規定するプログラム、プログラム仕様データなどとともに、新たな遠隔保守機能を行わせるのに必要な遠隔保守プログラムなどをフラッシュROM125に転送するという作業を行わなければならず、作業員に大きな負担をかけてしまうという問題があった。
【0023】
また、メモリカード128に書き込まれている新たな遠隔保守機能を行わせるのに必要な遠隔保守プログラムなどをフラッシュROM125に転送するとき、転送手順を間違えてしまい、遠隔保守機能などを向上することができないばかりでなく、エレベータ設備101の動作が異常になり、その復旧に多大な時間がかかってしまい、多くの乗客に迷惑をかけてしまうことがあった。
【0024】
また、IPL−ROM129には、転送命令となるインストールプログラム(IPL)を格納するだけで良いことから、500バイト程度の記憶容量があれば十分であるものの、CPU115が32ビットのビット幅を持つとき、8ビットのDIP型ICチップ(デュアルインパッケージ型ICチップ)、例えば30×20mmのサイズにされ、ピンピッチが“2.54mm”にされた32ピンのICチップを4個、使用しなければならず、その分だけ、記憶容量が無駄になってしまうとともに、大きな配置スペースが必要になり、基板面積が増大してしまうという問題があった。
【0025】
本発明は上記の事情に鑑み、フラッシュROMの内容を更新するときの手間、作業時間を大幅に短縮することができるとともに、手順ミスなどに起因するエレベータ設備の動作異常などが発生しないようにすることができ、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成することができるエレベータ制御装置を提供することを目的としている。
【0026】
【課題を解決するための手段】
上記の目的を達成するために本発明は、請求項1では、メモリカードに格納された仕様データを不揮発性記憶部に転送して記憶させた後、前記不揮発性記憶部に格納されている前記仕様データに基づいてエレベータ機構を制御するエレベータ制御装置において、書き換え自在なゲートアレイ素子と、回路構築部とを備え、前記回路構築部は、初期化スイッチが操作されたとき、前記ゲートアレイ素子内のゲート回路を組み替えて、前記ゲートアレイ素子内にデータ転送部を形成する機能と、前記メモリカード内のCPUに前記データ転送部の内容を読み取らせて前記メモリカードに格納された仕様データを前記不揮発性記憶部に転送して記憶させる機能と、前記ゲート回路を組み替えて前記データ転送部を消去する機能と、前記ゲートアレイ素子内に周辺機器制御部を形成してこの周辺機器制御部と前記CPUとを協調動作させて前記エレベータ機構を制御する機能とを備えたことを特徴としている。
【0027】
上記構成によれば、IPL−ROMを使用することなく、メモリカードからフラッシュROMなどの不揮発性記憶部に、新たな仕様データを転送して、不揮発性記憶部の内容を更新するときの手間、作業時間を大幅に短縮するとともに、手順ミスなどに起因するエレベータ設備の動作異常などが発生しないようにし、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成する。
【0028】
請求項2では、請求項1に記載したエレベータ制御装置において、前記回路構築部は、初期化スイッチが操作されたとき、前記ゲートアレイ素子内のゲート回路を組み替えて、前記ゲートアレイ素子内にデータ転送部を形成する機能と、前記メモリカード内のCPUに前記データ転送部の内容を読み取らせて前記メモリカードに格納された仕様データを前記不揮発性記憶部に転送して記憶させる機能とを有する第1回路構築部と、前記メモリカードに格納された仕様データが前記不揮発性記憶部に転送されて記憶された後、前記ゲートアレイ素子内のゲート回路を組み替えて、前記データ転送部を消去する機能と、前記ゲートアレイ素子内に周辺機器制御部を形成してこの周辺機器制御部と前記CPUとを協調動作させて前記エレベータ機構を制御する機能とを有する第2回路構築部とを備えたことを特徴としている。
【0029】
上記構成によれば、ノイズなどの外乱があっても、IPL−ROMを使用することなく、メモリカードからフラッシュROMなどの不揮発性記憶部に、新たな仕様データを転送して、不揮発性記憶部の内容を更新するときの手間、作業時間を大幅に短縮するとともに、手順ミス、ノイズなどに起因するエレベータ設備の動作異常などが発生しないようにし、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成する。
【0030】
請求項3では、請求項1、2のいずれかに記載したエレベータ制御装置において、前記回路構築部は、前記不揮発性記憶部内にRAMを形成して、命令語を記憶させるとともに、前記CPUに前記命令語を読み取らせて、前記メモリカードに格納された仕様データを前記不揮発性記憶部に転送して記憶させることを特徴としている。
【0031】
上記構成によれば、FPGA用ROMなどのデータ容量を小さくして、FPGA用ROMに対するデータの書き込み負担を小さくしながら、CPUの種類に応じた命令語を使用して、メモリカードからフラッシュROMに、新たな仕様データを転送し、これによってCPUの種類が変わった場合にも、操作手順を画一化して、フラッシュROMなどの不揮発性記憶部の内容を更新するときの手間、作業時間を大幅に短縮するとともに、手順ミスなどに起因するエレベータ設備の動作異常などが発生しないようにし、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成する。
【0032】
請求項4では、請求項1、2のいずれかに記載したエレベータ制御装置において、前記回路構築部は、前記不揮発性記憶部内にデータ転送部を形成し、このデータ転送部を動作させて、前記メモリカードに格納された仕様データを前記不揮発性記憶部に転送して記憶させることを特徴としている。
【0033】
上記構成によれば、CPUに負担をかけすることなく、メモリカードからフラッシュROMなどの不揮発性記憶部に、新たな仕様データを転送して、不揮発性記憶部の内容を更新するときの手間、作業時間を大幅に短縮することができるとともに、手順ミスなどに起因するエレベータ設備の動作異常などが発生しないようにし、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成する。
【0034】
請求項5では、請求項1、2のいずれかに記載したエレベータ制御装置において、前記回路構築部は、前記不揮発性記憶部内にRAMを形成し、主制御を行わないSUB−CPUから前記RAMに命令語を書き込ませるとともに、前記CPUに前記命令語を読み取らせて、前記メモリカードに格納された仕様データを前記不揮発性記憶部に転送して記憶させることを特徴としている。
【0035】
上記構成によれば、FPGA用ROMなどのデータ容量を小さくして、FPGA用ROMに対するデータの書き込み負担を小さくしながら、SUB−CPUとCPUとの間にRAMを介在して、CPUの種類変更に対応しながら、メモリカードからフラッシュROMなどの不揮発性記憶部に新たな仕様データを転送して、CPUの種類が変わった場合にも、操作手順を画一化して、不揮発性記憶部の内容を更新するときの手間、作業時間を大幅に短縮するとともに、手順ミスなどに起因するエレベータ設備の動作異常などが発生しないようにし、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成する。
【0036】
【発明の実施の形態】
《第1の実施形態》
図1は本発明によるエレベータ制御装置の第1の実施形態を示すブロック図である。
【0037】
この図に示すエレベータ制御装置1aは、32ビットのビット幅を持つマイクロコンピュータなどによって構成されるCPU2と、CPU2から出力されるメモリ読み込み信号、書き込み信号、チップセレクト信号などの制御信号を装置各部に供給する制御信号線、CPU2から出力されるアドレスデータを装置各部に供給するアドレスバス、CPU2から出力されるデータを装置各部に供給するとともに、装置各部から出力されるデータをCPU2、装置各部に供給するデータバスなどによって構成されるシステムバス3とを備えている。また、64点程度の入出力レジスタによって構成され、CPU2から出力される制御データなどを取り込んで、デジタル信号を生成し、エレベータ機構側の電磁リレー、モータ駆動装置などに供給するデジタル出力回路、ローカルネットワークを介して供給された呼び、パルス発生器から出力されるパルス信号などを取り込んで、呼び要求データ、パルスカウントデータなどを生成し、これをCPU2に供給するデジタル入力回路などを持つI/O部4を備えている。また、3000ゲート程度の容量を持ち、プログラム内容に応じて、図2に示すように、アドレスバス5、データバス6、他回路に接続される信号線7、CPU2に指示を出してメモリカード27の内容をフラッシュROM25に転送する複数のデータ転送命令回路8を持つ回路集積部9、または図3に示すように、アドレスバス10、データバス11、I/O部4に接続される複数の信号線12、遠隔制御インタフェース部24などに接続される信号線13、入力バッファ14、出力バッファ15、直列伝送回路16などを持ち、CPU2の管理の下、かご位置制御部、速度制御部、呼び制御部として、周辺機器を制御する周辺機器制御部17のいずれか一方が形成されるFPGA(フィールド・プログラマブル・ゲート・アレイ:プログラム可能なゲートアレイ)18を備えている。また、128kバイト程度の容量を持ち、CPU2の作業エリアなどとして使用されるRAM19とを備えている。
【0038】
さらに、エレベータ制御装置1aは、公衆回線、専用回線などの通信回線20を介してエレベータ保守会社21に接続された遠隔保守装置22から情報収集要求が出されたとき、光ファイバなどによって構成される直列伝送路23を介して、これを取り込んで、CPU2に情報収集要求を出すとともに、CPU2から出力されるエレベータ運行履歴データ、制御履歴データ、監視履歴データなどを取り込み、直列伝送路23を介して、遠隔保守装置22に供給する遠隔制御インタフェース部24を備えている。また、512kバイト程度の容量を持つ52ピンの表面実装素子などによって構成され、エレベータ設備が設けられるビルの情報(建屋使用データ)、ビルのオーナーからの指示されたエレベータ設備の仕様内容(客先仕様データ)、CPU2の動作を規定するプログラム、このプログラムの仕様などの情報(プログラム仕様データ)などが格納されるフラッシュROM25と、このフラッシュROM25にプログラムなどを書き込むときに操作されるプログラムロードボタン28とを備えている。また、4kビット程度のシリアルEP−ROMによって構成され、装置に電源が投入されて、プログラムロードボタン28が操作されたとき、CPU2をリセット(または、halt)状態にした後、予め格納されているハードウェア記述プログラム(HDLによって記述されたプログラム)をFPGA18に供給し、これを回路集積部9として機能した後、CPU2のリセット(または、halt)を解除して、CPU2に転送処理を行い、さらにCPU2をリセット(または、halt)した状態で、予め格納されているハードウェア記述プログラムをFPGA18に供給し、これを周辺機器制御部17にした後、CPU2のリセット(または、halt)を解除するFPGA用ROM26aを備えている。
【0039】
次に、図4に示すフローチャートを参照しながら、エレベータ制御装置1aの初期化手順を説明する。
【0040】
まず、エレベータ製造部門で、十分な容量(数Mバイト程度)を持つ切手サイズのNAND型フラッシュROMなどによって構成されたメモリカード27に、建屋使用データや客先仕様データ、CPU2の動作を規定するプログラム、プログラム仕様データなどが書き込まれてビルに設置されたエレベータ制御装置1aのスロットに差し込まれる。
【0041】
次いで、図5(a)に示すように、エレベータ制御装置1aの電源が投入され、CPU2によって初期化処理が開始された状態でプログラムロードボタン28が押されたとき(ステップST1、ST2、ST3)、図5(b)に示すように、CPU2がリセット(または、halt)されたまま、FPGA用ROM26aに格納されているハードウェア記述プログラムのうち、FPGA25を回路集積部9として動作するのに必要なハードウェア記述プログラムがFPGA18に供給される(ステップST4)。
【0042】
そして、FPGA18に対するハードウェア記述プログラムの供給が完了して、図5(b)、(c)に示すように、CPU2のリセット(または、halt)が解除されると、図5(d)に示すように、FPGA18に形成された回路集積部9の各データ転送命令回路8の内容に基づき、CPU2によって、メモリカード27に書き込まれている建屋使用データや客先仕様データ、CPU2の動作を規定するプログラム、プログラム仕様データなどが読み出されて、フラッシュROM25に書き込まれる(ステップST5)。
【0043】
この後、図5(b)、(d)に示すように、メモリカード27からフラッシュROM18に対するデータ転送が終了し、CPU2がリセット(または、halt)状態にされると、図5(e)に示すように、FPGA用ROM26aに格納されているハードウェア記述プログラムのうち、FPGA18を周辺機器制御部17として動作するのに必要なハードウェア記述プログラムがFPGA18に供給される(ステップST6)。
【0044】
次いで、FPGA18に対するハードウェア記述プログラムの供給が完了し、図5(f)に示すように、FPGA18が周辺機器制御部17にされて、周辺機器制御部17内に形成されたかご位置制御部、呼び制御部、速度制御部などが動作可能にされると、図5(b)に示すように、CPU2のリセット(または、halt)が解除されるとともに、CPU2によって、フラッシュROM25に格納されている建屋使用データや客先仕様データ、CPU2の動作を規定するプログラム、プログラム仕様データなどが読み出されて、エレベータ機構の制御が開始される(ステップST7)。
【0045】
そして、エレベータ機構のパルス発生器から出力されるパルス信号に基づき、CPU2によって、乗りかごの位置が検出されるとともに、乗客によって、各呼び登録装置が操作される毎に、操作内容に応じた駆動電圧が生成されて、エレベータ機構のモータが駆動され、指定された階から指定された階に乗りかごが移動される。
【0046】
また、この動作と並行し、遠隔保守装置22から情報収集要求が出力される毎に、CPU2によって、装置各部から出力される検出信号が解析されて、エレベータ運行履歴データ、制御履歴データ、監視履歴データなどが生成され、これが遠隔保守装置22に供給される。
【0047】
このように、第1の実施形態では、装置の初期化処理中にプログラムロードボタン28が押されたとき、FPGA用ROM26aに格納されているハードウェア記述プログラムで、FPGA18に設けられたゲート回路を組み替えて、回路集積部9を形成するとともに、CPU2によって、回路集積部9の内容を読み取らせて、メモリカード27に書き込まれている建屋使用データや客先仕様データ、CPU2の動作を規定するプログラム、このプログラムのプログラム仕様データなどをフラッシュROM25に転送して記憶させた後、FPGA用ROM26aに格納されているハードウェア記述プログラムで、FPGA18に設けられたゲート回路を再度、組み替えて、周辺機器制御部17を生成し、かご位置制御処理、呼び制御処理、速度制御処理などを行わせるようにしているので、IPL−ROMを使用することなく、メモリカード27からフラッシュROM25に、新たな仕様データなどを転送することができ、これによってフラッシュROM25の内容を更新するときの手間、作業時間を大幅に短縮することができるとともに、手順ミスなどに起因するエレベータ設備の動作異常などの発生を防止できる。
【0048】
さらに、FPGA用ROM26aによって、FPGA18のゲート回路を組み替えて、回路集積部9または周辺機器制御部17として動作するようにしているので、装置全体の使用素子数、基板面積を低減して、システム全体のコストダウンを達成することができる。
【0049】
また、第1の実施形態では、FPGA18、フラッシュROM25、RAM19などとして、表面実装ICチップを使用するようにしているが、ROMとRAMとが混在したマルチチップ、あるいはCPU2自体がハードウェアとして、メモリカード27のインタフェース部を持っているときにも、同様に実施することができる。
【0050】
《第2の実施形態》
図6は本発明によるエレベータ制御装置の第2の実施形態を示すブロック図である。なお、この図においては、図1の各部と同じ部分に、同じ符号が付してある。
【0051】
この図に示すエレベータ制御装置1bが図1に示すエレベータ制御装置1aと異なる点は、FPGA18を回路集積部9と機能するハードウェア記述プログラムと、FPGA18を周辺機器制御部17として機能するハードウェア記述プログラムとが格納されたFPGA用ROM26aに代えて、FPGA18を回路集積部9と機能するハードウェア記述プログラムが格納されたFPGA用ROM26baと、FPGA18を周辺機器制御部17として機能するハードウェア記述プログラムが格納されたFPGA用ROM26bbとを設けたことである。
【0052】
そして、エレベータ制御装置1bの電源スイッチが操作されて、電源が投入され、CPU2によって、初期化処理が開始された状態で、プログラムロードボタン28が押されたとき、FPGA18の出力がプルダウンされるとともに、セレクト信号SEL1が出力されて、FPGA用ROM26baがオン状態にされた後、FPGA用ROM26baからFPGA18に、ハードウェア記述プログラムが転送されて、FPGA18内に回路集積部9が形成される。
【0053】
次いで、FPGA18に対するハードウェア記述プログラムの供給が完了して、FPGA18の出力に対するプルダウン処理が解除されるとともに、CPU2のリセット(または、halt)が解除されたとき、FPGA18に形成された回路集積部9の各データ転送命令回路8に基づき、CPU2によって、メモリカード27に書き込まれている建屋使用データや客先仕様データ、CPU2の動作を規定するプログラム、プログラム仕様データなどが読み出されて、フラッシュROM25に書き込まれる。
【0054】
この後、メモリカード27からフラッシュROM25に対するデータ転送が終了したとき、CPU2がリセット(または、halt)状態にされるとともに、FPGA18からセレクト信号SEL2が出力されて、FPGA用ROM26bbがオン状態にされた後、FPGA用ROM26bbからFPGA18に、ハードウェア記述プログラムが転送される。
【0055】
次いで、FPGA18に対するハードウェア記述プログラムの供給が完了し、FPGA18が周辺機器制御部17にされて、周辺機器制御部17内に形成されたかご位置制御部、呼び制御部、速度制御部などが動作可能にされるとともに、CPU2のリセット(または、halt)が解除されたとき、CPU2によって、フラッシュROM25に格納されている建屋使用データや客先仕様データ、CPUの動作を規定するプログラム、プログラム仕様データなどが読み出されて、エレベータ機構の制御が開始される。
【0056】
このように、第2の実施形態では、装置の初期化処理中にプログラムロードボタン28が押されたとき、FPGA用ROM26baに格納されているハードウェア記述プログラムで、FPGA18に設けられたゲート回路を組み替えて、回路集積部9を形成するとともに、CPU2によって、回路集積部9の内容を読み取らせて、メモリカード27に書き込まれている建屋使用データや客先仕様データ、CPU2の動作を規定するプログラム、このプログラムのプログラム仕様データなどをフラッシュROM25に転送して記憶させた後、FPGA用ROM26bbに格納されているハードウェア記述プログラムで、FPGA18に設けられたゲート回路を再度、組み替えて、周辺機器制御部17を生成し、かご位置制御処理、呼び制御処理、速度制御処理などを行わせるようにしているので、ノイズなどの外乱があっても、最初、FPGA用ROM26baを動作して、FPGA18内に回路集積部9を形成し、次いでFPGA用ROMbbを動作して、FPGA18内に周辺機器制御部17を形成することができ、これによってIPL−ROMを使用することなく、メモリカード27からフラッシュROM25に、新たな仕様データを転送して、フラッシュROM25の内容を更新するときの手間、作業時間を大幅に短縮することができるとともに、手順ミス、ノイズなどに起因するエレベータ設備の動作異常などが発生しないようにすることができ、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成することができる。
【0057】
また、第2の実施形態では、FPGA18からセレクト信号SEL1、セレクト信号SEL2を出力するようにしているが、プログラムロードボタン28が操作されたときに生成されるボタンオン信号をセレクト信号SEL1、セレクト信号SEL2として使用するようにしても良い。
【0058】
但し、この場合、エレベータ制御装置1bがエレベータ機構の制御を開始した後で、プログラムロードボタン28が操作されて、セレクト信号SEL1が出力されても、FPGA18が書き換えられないように、FPGA18内にセレクト信号SEL1を禁止する回路を形成して、エレベータ機構を運転している最中に、何らかの手違いで、プログラムロードボタン28が操作されても、FPGA18の内容が書き換えられないようにすることが必要である。
【0059】
《第3の実施形態》
図7は本発明によるエレベータ制御装置の第3の実施形態を示すブロック図である。なお、この図においては、図1の各部と同じ部分に、同じ符号が付してある。
【0060】
この図に示すエレベータ制御装置1cが図1に示すエレベータ制御装置1aと異なる点は、FPGA18内のゲート回路を組み替えて、回路集積部9または周辺機器制御部17を形成するFPGA用ROM26aに代えて、FPGA18内にRAM31と周辺機器制御部17とを順次、形成するとともに、FPGA18内にRAM31を形成しているとき、RAM31にデータ転送処理で必要な命令語を書き込ませるFPGA用ROM26cを設けたことである。
【0061】
これにより、CPU2の種類が変わり、CPU2に対する命令語(機械語)が変わっても、ビット毎にゲート回路を変更してハードウェア自体を変更する作業より、簡単な作業でCPU2にデータ転送処理を行わせることができるとともに、FPGA用RAM26cの容量を小さくして、チップサイズを小さくすることができる。
【0062】
例えば、転送命令“MOV”の機械語が、あるCPU2では、16進表記で“5Ah”になっているものが、他のCPU2では、16進表記で“77h”になったときでも、図1に示すエレベータ制御装置1a、図6に示すエレベータ制御装置1bなどのように、各ビット毎にハードウェアでFPGA18内にプログラム転送命令回路8を構成したものに比べ、データの変更だけで、CPU2にデータ転送処理を行わせることができる。
【0063】
このように、第3の実施形態では、装置の初期化処理中にプログラムロードボタン28が押されたとき、FPGA用ROM26cに格納されているハードウェア記述プログラムで、FPGA18に設けられたゲート回路を組み替えて、RAM31を形成するとともに、RAM31にデータ転送処理で必要な命令語を書き込ませた後、CPU2によって、RAM31の内容を読み取らせて、メモリカード27に書き込まれている建屋使用データや客先仕様データ、CPU2の動作を規定するプログラム、このプログラムのプログラム仕様データなどをフラッシュROM25に転送して記憶させ、次いでFPGA用ROM26cに格納されているハードウェア記述プログラムで、FPGA18に設けられたゲート回路を再度、組み替えて、周辺機器制御部17を生成し、かご位置制御処理、呼び制御処理、速度制御処理などを行わせるようにしているので、FPGA用ROM26cなどのデータ容量を小さくして、FPGA用ROM26cに対するデータの書き込み負担を軽減しつつ、CPU2の種類に応じた命令語を使用して、メモリカード27からフラッシュROM25に、新たな仕様データを転送することができ、これによってCPU2の種類が変わった場合にも、操作手順を画一化して、フラッシュROM25の内容を更新するときの手間、作業時間を大幅に短縮することができるとともに、手順ミスなどに起因するエレベータ設備の動作異常などが発生しないようにすることができ、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成することができる。
【0064】
《第4の実施形態》
図8は本発明によるエレベータ制御装置の第4の実施形態を示すブロック図である。なお、この図においては、図1の各部と同じ部分に、同じ符号が付してある。
【0065】
この図に示すエレベータ制御装置1dが図1に示すエレベータ制御装置1aと異なる点は、FPGA18内のゲート回路を組み替えて、回路集積部9または周辺機器制御部17を形成するFPGA用ROM26aに代えて、FPGA18内のゲート回路を組み替えて、データ転送部43を形成し、DMA転送方式(ダイレクト・メモリ・アクセス転送方式)で、メモリカード27からフラッシュROM25にデータを転送した後、FPGA18内のゲート回路を組み替えて、周辺機器制御部17を形成するFPGA用ROM26dを設け、FPGA18内にデータ転送部43を形成しているとき、データ転送部43内に形成したカウンタ41によって、転送したデータの個数を計数し、この計数動作で得られたカウンタ結果に基づき、データ転送部43内に形成したアドレス制御部42にDMA転送を行わせて、メモリカード27に書き込まれている建屋使用データや客先仕様データ、CPU2の動作を規定するプログラム、プログラム仕様データなどをフラッシュROM25に転送して書き込ませるようにしたことである。
【0066】
この際、データ転送部43によって、CPU2をホルト(halt)状態にしたまま、FPGA18からアドレスデータ、メモリ制御信号などを出力するとともに、ワイヤード・オア回路で、これらアドレスデータ、メモリ制御信号などと、CPU2から出力されるアドレスデータ、メモリ制御信号などとワイヤード・オアして、メモリカード27に書き込まれている建屋使用データや客先仕様データ、CPU2の動作を規定するプログラム、プログラム仕様データなどをフラッシュROM25に転送して書き込ませる。
【0067】
このように、第4の実施形態では、装置の初期化処理中にプログラムロードボタン28が押されたとき、FPGA用ROM26dに格納されているハードウェア記述プログラムで、FPGA18に設けられたゲート回路を組み替えて、データ転送部43を形成し、DMA転送方式で、メモリカード27に書き込まれている建屋使用データや客先仕様データ、CPU2の動作を規定するプログラム、このプログラムのプログラム仕様データなどをフラッシュROM25に転送して記憶させ、次いでFPGA用ROM26dに格納されているハードウェア記述プログラムで、FPGA18に設けられたゲート回路を再度、組み替えて、周辺機器制御部17を生成し、かご位置制御処理、呼び制御処理、速度制御処理などを行わせるようにしているので、CPU2に負担をかけることなく、メモリカード27からフラッシュROM25に、新たな仕様データを転送して、フラッシュROM25の内容を更新するときの手間、作業時間を大幅に短縮することができるとともに、手順ミスなどに起因するエレベータ設備の動作異常などが発生しないようにすることができ、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成することができる。
【0068】
《第5の実施形態》
図9は本発明によるエレベータ制御装置の第5の実施形態を示すブロック図である。なお、この図においては、図1の各部と同じ部分に、同じ符号が付してある。
【0069】
この図に示すエレベータ制御装置1eが図1に示すエレベータ制御装置1aと異なる点は、FPGA18内のゲート回路を組み替えて回路集積部9または周辺機器制御部17を形成するFPGA用ROM26aに代えて、FPGA18内にRAM51と周辺機器制御部17とを順次、形成するFPGA用ROM26eを設け、CPU2からRAM2にアクセスするとともに、CPU2以外のCPU、例えばデータ伝送などを行うSUB−CPU52などからRAM51にアクセスし、電源が投入されて、プログラムロードボタン28が操作されたとき、FPGA用ROM26eからハードウェア記述プログラムを出力して、FPGA18内にRAM51を形成したとき、SUB−CPU52からデータ転送処理に必要な命令語(機械語)を出力して、これをRAM51上に書き込ませた後、CPU2にRAM51をアクセスして、メモリカード27に書き込まれている建屋使用データや客先仕様データ、CPU2の動作を規定するプログラム、プログラム仕様データなどをフラッシュROM25に転送して記憶させるようにしたことである。
【0070】
この際、SUB−CPU52のビット数と、CPU2のビット数とが異なるとき、例えばCPU2のビット数が32ビットであり、SUB−CPU52として、8ビットのCPUを使用するとき、SUB−CPU52からアドレスデータ値が小さい順に、アドレスデータ“LL”、アドレスデータ“LH”、アドレスデータ“HL”、アドレスデータ“HH”を出力しながら、命令語となるデータ、例えばデータ“LL”、データ“LH”、データ“HL”、データ“HH”をRAM51に書き込ませる。
【0071】
これにより、CPU2の種類が変わり、CPU2に対する命令語(機械語)が変わっても、ビット毎にゲート回路を変更してハードウェア自体を変更する作業より、簡単な作業でデータ転送処理を行わせることができるとともに、FPGA用RAM26eの容量を小さくして、チップサイズを小さくすることができる。
【0072】
このように、この実施形態では、装置の初期化処理中にプログラムロードボタン28が押されたとき、FPGA用ROM26eに格納されているハードウェア記述プログラムで、FPGA18に設けられたゲート回路を組み替えて、RAM51を形成するとともに、SUB−CPU52からデータ転送処理に必要な命令語(機械語)を出力して、これをRAM51上に書き込ませた後、CPU2にRAM51をアクセスして、メモリカード27に書き込まれている建屋使用データや客先仕様データ、CPU2の動作を規定するプログラム、プログラム仕様データなどをフラッシュROM25に転送して記憶させ、次いでFPGA用ROM26eに格納されているハードウェア記述プログラムで、FPGA18に設けられたゲート回路を再度、組み替えて、周辺機器制御部17を生成し、かご位置制御処理、呼び制御処理、速度制御処理などを行わせるようにしているので、FPGA用ROM26eに格納されるハードウェア記述プログラムのサイズを小さくして、FPGA用ROM26eに対するデータの書き込み負担を小さくしながら、SUB−CPU52とCPU2との間にRAM51を介在して、CPU2の種類変更に対応しながら、メモリカード27からフラッシュROM25に新たな仕様データを転送することができ、これによってCPU2の種類が変わった場合にも、操作手順を画一化して、フラッシュROM25の内容を更新するときの手間、作業時間を大幅に短縮することができるとともに、手順ミスなどに起因するエレベータ設備の動作異常などが発生しないようにすることができ、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成することができる。
【0073】
《他の実施形態》
また、上述した第1〜第5の実施形態では、エレベータ制御装置1a〜1eを構成する素子として、フラッシュROM25などを使用するようにしているが、このようなフラッシュROM25などに代えて、同様な機能を持つ素子、例えばE2−ROM、Fe−RAM、FC−RAM、バッテリィによってバックアップされたRAMなどを使用するようにしても良い。
【0074】
また、上述した第1〜第5の実施形態では、メモリカード27に書き込まれている建屋使用データや客先仕様データ、CPU2の動作を規定するプログラム、プログラム仕様データなどをフラッシュROM25に転送して記憶させた後、FPGA18内に周辺機器制御部17を形成するようにしているが、FPGA18の容量を大きくして、周辺機器制御部17とともに、I/O部4、遠隔制御インタフェース部24などを形成するようにしても良い。
【0075】
これにより、上述した第1〜第5の実施形態より、さらに回路の集積化を進めして、基板面積、使用素子数を低減し、システム全体のコストダウンを促進することができる。
【0076】
【発明の効果】
以上説明したように本発明によれば、請求項1のエレベータ制御装置では、IPL−ROMを使用することなく、メモリカードからフラッシュROMに、新たな仕様データを転送することができ、これによってフラッシュROMの内容を更新するときの手間、作業時間を大幅に短縮することができるとともに、手順ミスなどに起因するエレベータ設備の動作異常などが発生しないようにすることができ、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成することができる。
【0077】
請求項2のエレベータ制御装置では、ノイズなどの外乱があっても、IPL−ROMを使用することなく、メモリカードからフラッシュROMに、新たな仕様データを転送することができ、これによってフラッシュROMの内容を更新するときの手間、作業時間を大幅に短縮することができるとともに、手順ミス、ノイズなどに起因するエレベータ設備の動作異常などが発生しないようにすることができ、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成することができる。
【0078】
請求項3のエレベータ制御装置では、FPGA用ROMなどのデータ容量を小さくして、FPGA用ROMに対するデータの書き込み負担を小さくしながら、CPUの種類に応じた命令語を使用して、メモリカードからフラッシュROMに、新たな仕様データを転送することができ、これによってCPUの種類が変わった場合にも、操作手順を画一化して、フラッシュROMの内容を更新するときの手間、作業時間を大幅に短縮することができるとともに、手順ミスなどに起因するエレベータ設備の動作異常などが発生しないようにすることができ、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成することができる。
【0079】
請求項4のエレベータ制御装置では、CPUに負担をかけすることなく、メモリカードからフラッシュROMに、新たな仕様データを転送することができ、これによってフラッシュROMの内容を更新するときの手間、作業時間を大幅に短縮することができるとともに、手順ミスなどに起因するエレベータ設備の動作異常などが発生しないようにすることができ、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成することができる。
【0080】
請求項5のエレベータ制御装置では、FPGA用ROMなどのデータ容量を小さくして、FPGA用ROMに対するデータの書き込み負担を小さくしながら、SUB−CPUとCPUとの間にRAMを介在して、CPUの種類変更に対応しながら、メモリカードからフラッシュROMに新たな仕様データを転送することができ、これによってCPUの種類が変わった場合にも、操作手順を画一化して、フラッシュROMの内容を更新するときの手間、作業時間を大幅に短縮することができるとともに、手順ミスなどに起因するエレベータ設備の動作異常などが発生しないようにすることができ、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成することができる。
【図面の簡単な説明】
【図1】本発明によるエレベータ制御装置の第1の実施形態を示すブロック図である。
【図2】図1に示すFPGA内に形成される回路集積部の詳細な回路構成例を示すブロック図である。
【図3】図1に示すFPGA内に形成される周辺機器制御部の詳細な回路構成例を示すブロック図である。
【図4】図1に示すエレベータ制御装置の初期化動作例を示すフローチャートである。
【図5】図1に示すエレベータ制御装置の初期化動作例を示すタイミングチャートである。
【図6】本発明によるエレベータ制御装置の第2の実施形態を示すブロック図である。
【図7】本発明によるエレベータ制御装置の第3の実施形態を示すブロック図である。
【図8】本発明によるエレベータ制御装置の第4の実施形態を示すブロック図である。
【図9】本発明によるエレベータ制御装置の第5の実施形態を示すブロック図である。
【図10】従来から知られているエレベータ設備の一例を示す概略構成図である。
【図11】図10に示すエレベータ制御装置の詳細な回路構成例を示すブロック図である。
【図12】図11に示すフラッシュROMに格納されるデータ例を示す模式図である。
【図13】図10に示すエレベータ制御装置の初期化動作例を示すフローチャートである。
【符号の説明】
1a〜1e:エレベータ制御装置
2:CPU
3:システムバス
4:I/O部
5:アドレスバス
6:データバス
7:信号線
8:データ転送命令回路
9:回路集積部
10:アドレスバス
11:データバス
12:信号線
13:信号線
14:入力バッファ
15:出力バッファ
16:直列伝送回路
17:周辺機器制御部
18:FPGA(ゲートアレイ素子)
19:RAM
20:通信回線
21:エレベータ保守会社
22:遠隔保守装置
23:直列伝送路
24:遠隔制御インタフェース部
25:フラッシュROM(不揮発性記憶部)
26a:FPGA用ROM(回路構築部)
26ba:FPGA用ROM(第1回路構築部)
26bb:FPGA用ROM(第2回路構築部)
26c,26d,26e:FPGA用ROM(回路構築部)
27:メモリカード
28:プログラムロードボタン(初期化スイッチ)
31:RAM
41:カウンタ
42:アドレス制御部
43:データ転送部
51:RAM
52:SUB−CPU
Claims (5)
- メモリカードに格納された仕様データを不揮発性記憶部に転送して記憶させた後、前記不揮発性記憶部に格納されている前記仕様データに基づいてエレベータ機構を制御するエレベータ制御装置において、
書き換え自在なゲートアレイ素子と、回路構築部とを備え、
前記回路構築部は、
初期化スイッチが操作されたとき、前記ゲートアレイ素子内のゲート回路を組み替えて、前記ゲートアレイ素子内にデータ転送部を形成する機能と、
前記メモリカード内のCPUに前記データ転送部の内容を読み取らせて前記メモリカードに格納された仕様データを前記不揮発性記憶部に転送して記憶させる機能と、
前記ゲート回路を組み替えて前記データ転送部を消去する機能と、
前記ゲートアレイ素子内に周辺機器制御部を形成してこの周辺機器制御部と前記CPUとを協調動作させて前記エレベータ機構を制御する機能と、
を備えたことを特徴とするエレベータ制御装置。 - 請求項1に記載したエレベータ制御装置において、
前記回路構築部は、
初期化スイッチが操作されたとき、前記ゲートアレイ素子内のゲート回路を組み替えて、前記ゲートアレイ素子内にデータ転送部を形成する機能と、前記メモリカード内のCPUに前記データ転送部の内容を読み取らせて前記メモリカードに格納された仕様データを前記不揮発性記憶部に転送して記憶させる機能とを有する第1回路構築部と、
前記メモリカードに格納された仕様データが前記不揮発性記憶部に転送されて記憶された後、前記ゲートアレイ素子内のゲート回路を組み替えて、前記データ転送部を消去する機能と、前記ゲートアレイ素子内に周辺機器制御部を形成してこの周辺機器制御部と前記CPUとを協調動作させて前記エレベータ機構を制御する機能とを有する第2回路構築部と、
を備えたことを特徴とするエレベータ制御装置。 - 請求項1、2のいずれかに記載したエレベータ制御装置において、
前記回路構築部は、前記不揮発性記憶部内にRAMを形成して、命令語を記憶させるとともに、前記CPUに前記命令語を読み取らせて、前記メモリカードに格納された仕様データを前記不揮発性記憶部に転送して記憶させる、
ことを特徴とするエレベータ制御装置。 - 請求項1、2のいずれかに記載したエレベータ制御装置において、
前記回路構築部は、前記不揮発性記憶部内にデータ転送部を形成し、このデータ転送部を動作させて、前記メモリカードに格納された仕様データを前記不揮発性記憶部に転送して記憶させる、
ことを特徴とするエレベータ制御装置。 - 請求項1、2のいずれかに記載したエレベータ制御装置において、
前記回路構築部は、前記不揮発性記憶部内にRAMを形成し、主制御を行わないSUB−CPUから前記RAMに命令語を書き込ませるとともに、前記CPUに前記命令語を読み取らせて、前記メモリカードに格納された仕様データを前記不揮発性記憶部に転送して記憶させる、
ことを特徴とするエレベータ制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003001262A JP4350954B2 (ja) | 2003-01-07 | 2003-01-07 | エレベータ制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003001262A JP4350954B2 (ja) | 2003-01-07 | 2003-01-07 | エレベータ制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004210506A true JP2004210506A (ja) | 2004-07-29 |
JP4350954B2 JP4350954B2 (ja) | 2009-10-28 |
Family
ID=32819331
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003001262A Expired - Fee Related JP4350954B2 (ja) | 2003-01-07 | 2003-01-07 | エレベータ制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4350954B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010521026A (ja) * | 2007-03-09 | 2010-06-17 | オーチス エレベータ カンパニー | コンピュータシステムでのデータ移行を実行する方法および装置 |
JP2012066881A (ja) * | 2010-09-21 | 2012-04-05 | Hitachi Ltd | 安全エレベータ |
CN106081752A (zh) * | 2016-08-13 | 2016-11-09 | 上海新时达电气股份有限公司 | 电梯控制板、黑匣子以及基于 fpga 的控制功能模块 |
CN106144802A (zh) * | 2015-04-08 | 2016-11-23 | 南京化工职业技术学院 | 基于fpga器件的新型电梯主控制器 |
US9524177B2 (en) | 2012-06-28 | 2016-12-20 | Canon Kabushiki Kaisha | Information processing apparatus, method for controlling information processing apparatus, and storage medium |
CN110937479A (zh) * | 2019-12-10 | 2020-03-31 | 金陵科技学院 | 一种基于物联网的智能电梯管理系统的方法 |
-
2003
- 2003-01-07 JP JP2003001262A patent/JP4350954B2/ja not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010521026A (ja) * | 2007-03-09 | 2010-06-17 | オーチス エレベータ カンパニー | コンピュータシステムでのデータ移行を実行する方法および装置 |
JP2012066881A (ja) * | 2010-09-21 | 2012-04-05 | Hitachi Ltd | 安全エレベータ |
US9524177B2 (en) | 2012-06-28 | 2016-12-20 | Canon Kabushiki Kaisha | Information processing apparatus, method for controlling information processing apparatus, and storage medium |
CN106144802A (zh) * | 2015-04-08 | 2016-11-23 | 南京化工职业技术学院 | 基于fpga器件的新型电梯主控制器 |
CN106081752A (zh) * | 2016-08-13 | 2016-11-09 | 上海新时达电气股份有限公司 | 电梯控制板、黑匣子以及基于 fpga 的控制功能模块 |
CN110937479A (zh) * | 2019-12-10 | 2020-03-31 | 金陵科技学院 | 一种基于物联网的智能电梯管理系统的方法 |
Also Published As
Publication number | Publication date |
---|---|
JP4350954B2 (ja) | 2009-10-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5120931B2 (ja) | 遊技機 | |
JP2009142566A (ja) | 遊技機 | |
JP2006264877A (ja) | エレベータ制御装置 | |
TW201933094A (zh) | 韌體更新方法及使用此方法的電子裝置 | |
US20170153898A1 (en) | Reboot system and reboot method | |
JP2009165581A (ja) | 遊技機用制御プログラムの開発支援方法 | |
JP2004210506A (ja) | エレベータ制御装置 | |
CN107885626A (zh) | 片上系统可编程器件的系统启动自检测的装置及方法 | |
JP2003229760A (ja) | 装置コントローラ | |
US10642601B2 (en) | Apparatus and methods for in-application programming of flash-based programmable logic devices | |
JP4724076B2 (ja) | プロセス制御システム | |
JP2008156091A (ja) | エレベータの基板情報管理システム | |
JP3352651B2 (ja) | エレベータの制御装置 | |
US20070192645A1 (en) | Battery management system chip and data-accessing method of the same | |
JP2007302389A (ja) | エレベータ監視システム | |
JP2001058769A (ja) | エレベータ制御装置 | |
JP3765285B2 (ja) | 設備管理装置、および設備管理システム | |
JP2001216147A (ja) | 不揮発メモリ書き換え方法、及びその方法を用いた監視制御システム | |
JP2008257415A (ja) | プログラム書き込み機能を有するコントローラ | |
JPH0546328A (ja) | 半導体記憶装置のステージング方法 | |
JP4117111B2 (ja) | プロセス制御システム | |
JP3582432B2 (ja) | 通信端末装置および通信端末装置のリセット処理方法 | |
JPH09198266A (ja) | プロセス制御システム | |
JP2001005668A (ja) | 端末用プログラムの遠隔書替え方法 | |
JPH07117940A (ja) | エレベータの制御装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051028 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080618 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081028 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081226 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090407 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090604 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090630 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090723 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120731 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120731 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130731 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |