JP2014130452A - 半導体装置及び電子装置 - Google Patents

Abstract

【課題】例えばカーナビゲーション装置等の電子装置に好適であって、良質な半導体装置を提供すること。
【解決手段】一実施の形態に係る半導体装置は、第１のメモリインタフェースを介して第１及び第２の外部メモリへ第１の制御信号を出力可能な第１のメモリコントローラと、第２のメモリインタフェースを介して第２の外部メモリへ第２の制御信号を出力可能な第２のメモリコントローラと、他の半導体装置と通信するための装置間インタフェースと、第２のメモリインタフェースを通過した第２の制御信号を出力可能な端子群と、当該半導体装置の使用モードに応じて、第２のメモリインタフェース及び装置間インタフェースのいずれかを選択し、端子群へ接続する第１のセレクタを備える。
【選択図】図５

Description

本発明は半導体装置及び電子装置に関し、例えばカーナビゲーション装置などに好適な半導体装置及び電子装置に関する。

近年、複数のモニタを備えたカーナビゲーション装置が開発されている。このようなカーナビゲーション装置では、メモリに格納されたプログラムや各種データに基づいて、複数のモニタに対する画像表示が制御される。

ところで、特許文献１には、メモリに接続される複数のメモリコントローラを、同期回路を用いて同期制御する構成が開示されている。
他方、特許文献２には、カーナビゲーション装置の構成が開示されている。

特開２００８−１７１４３２号公報 特開２００９−１２８３１３号公報

発明者らは、例えばカーナビゲーション装置等の電子装置に用いられる半導体装置の開発に際し、様々な課題を見出した。本願で開示される各実施の形態は、例えばカーナビゲーション装置等に好適な半導体装置を提供する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態に係る半導体装置は、当該半導体装置の使用モードに応じて、メモリインタフェース及び装置間インタフェースのいずれかを選択し、端子群へ接続するセレクタを備える。

一実施の形態によれば、例えばカーナビゲーション装置等の電子装置に好適であって、良質な半導体装置を提供することができる。

実施の形態１に係る電子装置１００の構成例を示すブロック図である。 第１の比較例に係る半導体装置ＳＤの構成例を示すブロック図である。 第２の比較例に係る半導体装置ＳＤの構成例を示すブロック図である。 第３の比較例に係る半導体装置ＳＤの構成例を示すブロック図である。 実施の形態１に係る半導体装置ＳＤの構成例を示すブロック図である。 実施の形態１に係る半導体チップＳＣ１の単独モードでのブロック図である。 メモリインタフェースＭＩＦ１の内部構成を示す回路図である。 チップ間インタフェースＩＣＩＦの内部構成を示すブロック図である。 半導体チップＳＣ１における端子Ｔの配置例を示す平面図である。 図９の破線枠内（Ｘ＝１〜５かつＹ＝１〜５）に形成された端子に対する信号の割り当てを示した図である。 実施の形態２に係る半導体装置ＳＤの構成例を示すブロック図である。 実施の形態２に係る半導体チップＳＣ１の単独モードでのブロック図である。

以下、具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜簡略化されている。

（実施の形態１）
＜電子装置の構成＞
まず、図１を参照して、本実施の形態に係る半導体装置が適用される電子装置の構成について説明する。図１は、実施の形態１に係る電子装置１００の構成例を示すブロック図である。一例として、電子装置１００が、自動車に搭載されるカーナビゲーション装置である場合について説明する。図１に示すように、電子装置１００は、半導体装置ＳＤ、モニタ１０、メモリ２０、ＤＶＤ（Digital Versatile Disc）ドライブ３０、カメラ４０、記憶装置５０、及びＧＰＳ（Global Positioning System）モジュール６０を備えている。

半導体装置ＳＤは、モニタ１０、メモリ２０、ＤＶＤドライブ３０、カメラ４０、記憶装置５０、及びＧＰＳ６０を制御する。図１に示す半導体装置ＳＤは、１チップにより構成してもよいが、複数のチップから構成してもよい。例えば、モニタ１０を複数のモニタから構成する場合、半導体装置ＳＤも複数のチップから構成する。実施の形態１に係る半導体装置ＳＤの内部構成の詳細については、図５を参照して後述する。

モニタ１０は、例えば液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）や有機ＥＬディスプレイ（ＯＬＥＤ：Organic Light-Emitting Diode）等の表示装置である。モニタ１０は、ナビゲーション用画像はもちろんのこと、例えばＤＶＤドライブ３０に挿入されたＤＶＤに記録された各種画像、カメラ４０により撮影された画像等を表示する。モニタ１０が表示する画像の切り換えは、半導体装置ＳＤが制御する。モニタ１０が複数のモニタから構成される場合、例えば、運転席のモニタはナビゲーション用画像を表示し、助手席や後部座席のモニタはＤＶＤの画像（例えば映画）を表示することなどが可能となる。つまり、複数のモニタが異なる画像を表示することができる。

メモリ（外部メモリ）２０は、半導体装置ＳＤが利用するプログラム及びデータを格納する。メモリ２０としては、電源遮断時に記憶データが消去される揮発性メモリであるＤＲＡＭ（Dynamic Random Access Memory）を用いる場合が多い。もちろん、メモリ２０として、電源遮断時に記憶データが保持される不揮発性メモリを用いてもよい。
ＤＶＤドライブ３０は、ＤＶＤに記録された画像を読み出す。ＤＶＤドライブ３０に挿入されたＤＶＤの画像は、モニタ１０から出力される。

カメラ４０は、例えば自動車の外部後方に搭載されたいわゆるリアビューカメラである。カメラ４０は、自動車が後退する際に運転席から死角となる自動車後方を撮影する。カメラ４０により撮影された画像は、モニタ１０から出力される。例えば、自動車が後退する間（ギアがリバースに入っている間）、カメラ４０により撮影された画像が運転席のモニタ１０に表示される。

記憶装置５０は、好適にはハードディスクなどの大容量記憶装置であって、ナビゲーション用画像（地図情報）を格納している。
ＧＰＳモジュール６０は、アンテナ、ＲＦ回路、ベースバンド回路を備え、人工衛星から受信した位置情報に基づいて、自動車の現在位置を半導体装置ＳＤへ出力する。

＜第１の比較例に係る半導体装置の構成＞
次に、図２を参照して、発明者らが検討した第１の比較例に係る半導体装置ＳＤについて説明する。図２は、第１の比較例に係る半導体装置ＳＤの構成例を示すブロック図である。図２には、第１の比較例に係る半導体装置ＳＤの内部構成と伴に、４つのモニタ１０ａ〜１０ｄ、４つのメモリ２０ａ〜２０ｄが示されている。ここで、４つのモニタ１０ａ〜１０ｄは図１のモニタ１０に、４つのメモリ２０ａ〜２０ｄは図１のメモリ２０に対応している。図２の例では、メモリ２０ａ〜２０ｄは、いずれもバス幅３２ｂｉｔのＤＤＲ ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）である。

図２に示すように、第１の比較例に係る半導体装置ＳＤは、４つの半導体チップＳＣ１１〜ＳＣ１４から構成されている。４つの半導体チップＳＣ１１〜ＳＣ１４は同様の構成を有しているため、半導体チップＳＣ１１について説明する。

図２に示すように、半導体チップＳＣ１１は、ＣＰＵ（Central Processing Unit）、グラフィック処理部ＧＰＵ、表示制御部ＤＣ、メモリコントローラＭＣ、メモリインタフェースＭＩＦ、内部バスＩＢを備えている。ここで、ＣＰＵ、グラフィック処理部ＧＰＵ、表示制御部ＤＣ、及びメモリコントローラＭＣは、内部バスＩＢを介して互いに接続されている。

ＣＰＵは、メモリコントローラＭＣ及びメモリインタフェースＭＩＦを介して、メモリ２０ａにアクセスする。また、ＣＰＵは、表示制御部ＤＣに対して、例えばモニタ１０ａへの画像表示の開始や表示画像の切り換え等を要求する。
グラフィック処理部ＧＰＵは、グラフィック描画処理に特化した演算回路である。グラフィック処理部ＧＰＵにより処理された画像は、表示制御部ＤＣを介して、モニタ１０ａに表示される。

メモリコントローラＭＣは、メモリインタフェースＭＩＦに対してデータ信号ｄｑ及び制御信号ｃｔｒを送信する。他方、メモリコントローラＭＣは、メモリインタフェースＭＩＦから受信したデータ信号ｄｑをＣＰＵやグラフィック処理部ＧＰＵへ送信する。ここで、図２の例では、メモリ２０ａがバス幅３２ｂｉｔのＤＤＲ ＳＤＲＡＭであるため、メモリコントローラＭＣはバス幅３２ｂｉｔＤＤＲ ＳＤＲＡＭ用バスステートコントローラ（ＤＢＳＣ：DDR SDRAM Bus State Controller）から構成されている。

メモリインタフェースＭＩＦは、メモリコントローラＭＣから受信した制御信号ｃｔｒ及びデータ信号ｄｑをメモリ２０ａに対して送信する。他方、メモリインタフェースＭＩＦは、メモリ２０ａから受信した制御信号ｃｔｒ及びデータ信号ｄｑをメモリコントローラＭＣへ送信する。図２の例では、メモリ２０ａとメモリインタフェースＭＩＦとは、３２ｂｉｔ幅のデータ信号用バス及び３０ｂｉｔ幅の制御信号用バスにより接続されている。

図２に示すように、第１の比較例に係る半導体装置ＳＤでは、半導体チップＳＣ１１にモニタ１０ａ及びメモリ２０ａが接続されている。同様に、半導体チップＳＣ１２にはモニタ１０ｂ及びメモリ２０ｂが、半導体チップＳＣ１３にはモニタ１０ｃ及びメモリ２０ｃが、半導体チップＳＣ１４にはモニタ１０ｄ及びメモリ２０ｄが接続されている。すなわち、１つの半導体チップに対してモニタ及びメモリが１つずつ接続されている。そのため、第１の比較例に係る半導体装置ＳＤは、実装面積が大きくなってしまうという問題があった。

＜第２の比較例に係る半導体装置の構成＞
次に、図３を参照して、発明者らが検討した第２の比較例に係る半導体装置ＳＤについて説明する。図３は、第２の比較例に係る半導体装置ＳＤの構成例を示すブロック図である。図２と同様に、図３には、第２の比較例に係る半導体装置ＳＤの内部構成と伴に、４つのモニタ１０ａ〜１０ｄ、４つのメモリ２０ａ〜２０ｄが示されている。ここで、４つのモニタ１０ａ〜１０ｄは図１のモニタ１０に、４つのメモリ２０ａ〜２０ｄは図１のメモリ２０に対応している。図３の例でも、メモリ２０ａ〜２０ｄは、いずれもバス幅３２ｂｉｔのＤＤＲ ＳＤＲＡＭである。

図２の第１の比較例に係る半導体装置ＳＤが４つの半導体チップＳＣ１１〜ＳＣ１４から構成されるのに対し、図３に示すように、第２の比較例に係る半導体装置ＳＤは２つの半導体チップＳＣ２１、ＳＣ２２から構成される。ここで、半導体チップＳＣ２１には、２つのモニタ１０ａ、１０ｂ及び２つのメモリ２０ａ、２０ｂが接続されている。一方、半導体チップＳＣ２２には、２つのモニタ１０ｃ、１０ｄ及び２つのメモリ２０ｃ、２０ｄが接続されている。２つの半導体チップＳＣ２１、ＳＣ２２は同様の構成を有しているため、半導体チップＳＣ２１について説明する。

図３に示すように、半導体チップＳＣ２１は、ＣＰＵ、グラフィック処理部ＧＰＵ、表示制御部ＤＣ、メモリコントローラＭＣ１、ＭＣ２、メモリインタフェースＭＩＦ１、ＭＩＦ２、内部バスＩＢを備えている。ここで、表示制御部ＤＣに対して２つのモニタ１０ａ、１０ｂが接続されている。また、メモリインタフェースＭＩＦ１にはメモリ２０ａが接続され、両者の間で制御信号ｃｔｒ１及びデータ信号ｄｑ１が送受信される。メモリインタフェースＭＩＦ２にはメモリ２０ｂが接続され、両者の間で制御信号ｃｔｒ２及びデータ信号ｄｑ２が送受信される。

図２に示した半導体チップＳＣ１１は、１組のメモリコントローラＭＣ及びメモリインタフェースＭＩＦのみを備えているため、半導体チップＳＣ１１に１つのメモリ２０ａのみが接続されていた。また、半導体チップＳＣ１１に１つのモニタ１０ａのみが接続されている。これに対し、図３に示した半導体チップＳＣ２１は、２組のメモリコントローラＭＣ１、ＭＣ２及びメモリインタフェースＭＩＦ１、ＭＩＦ２を備えているため、半導体チップＳＣ２１に２つのメモリ２０ａ、２０ｂが接続されている。また、半導体チップＳＣ２１に２つのモニタ１０ａ、１０ｂが接続されている。その他の構成は、第１の比較例に係る半導体チップＳＣ１１と同様であるため、説明を省略する。

このように、２つの半導体チップＳＣ２１、ＳＣ２２から構成される第２の比較例に係る半導体装置ＳＤは、４つの半導体チップＳＣ１１〜ＳＣ１４から構成される第１の比較例に係る半導体装置ＳＤに比べ、実装面積を小さくすることができる。

＜第３の比較例に係る半導体装置の構成＞
次に、図４を参照して、発明者らが検討した第３の比較例に係る半導体装置ＳＤについて説明する。図４は、第３の比較例に係る半導体装置ＳＤの構成例を示すブロック図である。図２、３と同様に、図４には、第３の比較例に係る半導体装置ＳＤの内部構成と伴に、４つのモニタ１０ａ〜１０ｄ、４つのメモリ２０ａ〜２０ｄが示されている。ここで、４つのモニタ１０ａ〜１０ｄは図１のモニタ１０に、４つのメモリ２０ａ〜２０ｄは図１のメモリ２０に対応している。図３の例でも、メモリ２０ａ〜２０ｄは、いずれもバス幅３２ｂｉｔのＤＤＲ ＳＤＲＡＭである。

図４に示すように、第３の比較例に係る半導体装置ＳＤは、第２の比較例に係る半導体装置ＳＤと同様に、２つの半導体チップＳＣ３１、ＳＣ３２から構成されている。ここで、半導体チップＳＣ３１には、２つのモニタ１０ａ、１０ｂ及び２つのメモリ２０ａ、２０ｂが接続されている。一方、半導体チップＳＣ３２には、２つのモニタ１０ｃ、１０ｄ及び２つのメモリ２０ｃ、２０ｄが接続されている。２つの半導体チップＳＣ３１、ＳＣ３２は同様の構成を有しているため、半導体チップＳＣ３１について説明する。

図４に示すように、半導体チップＳＣ３１は、ＣＰＵ、グラフィック処理部ＧＰＵ、表示制御部ＤＣ、メモリコントローラＭＣ１、ＭＣ２、メモリインタフェースＭＩＦ１、ＭＩＦ２、内部バスＩＢ、チップ間インタフェースＩＣＩＦを備えている。つまり、半導体チップＳＣ３１は、図３に示した半導体チップＳＣ２１の構成に加え、チップ間インタフェースＩＣＩＦを備えている。

ここで、チップ間インタフェースＩＣＩＦは、内部バスＩＢに接続されている。また、半導体チップＳＣ３１のチップ間インタフェースＩＣＩＦは、３０ｂｉｔ幅のバスを介して、半導体チップＳＣ３２のチップ間インタフェースＩＣＩＦに接続されている。そのため、半導体チップＳＣ３１のＣＰＵにより、半導体チップＳＣ３２に接続されたモニタ１０ｃ、１０ｄ及び２つのメモリ２０ｃ、２０ｄも制御することができる。もちろん、半導体チップＳＣ３２のＣＰＵにより、半導体チップＳＣ３１に接続されたモニタ１０ａ、１０ｂ及び２つのメモリ２０ａ、２０ｂも制御することもできる。

このように、第３の比較例に係る半導体装置ＳＤでは、半導体チップＳＣ３１、ＳＣ３２は、それぞれが備えるチップ間インタフェースＩＣＩＦを介して、互いに接続されている。そのため、一方の半導体チップにより４つのモニタ１０ａ〜１０ｄ及び４つのメモリ２０ａ〜２０ｄを制御することができ、制御が容易になる。その一方で、チップ間通信専用の端子Ｔを増設する必要があり、端子数が増加してしまう。図４の例では、３０個の端子Ｔを増設する必要がある。

発明者らは、チップ間インタフェースを備え、複数の半導体チップを互いに接続可能な半導体装置における端子数増加を抑制すべく検討を行った。以下にその詳細について説明する。

＜実施の形態１に係る半導体装置の構成＞
次に、図５を参照して、実施の形態１に係る半導体装置ＳＤについて説明する。図５は、実施の形態１に係る半導体装置ＳＤの構成例を示すブロック図である。図５には、実施の形態１に係る半導体装置ＳＤの内部構成と伴に、４つのモニタ１０ａ〜１０ｄ、４つのメモリ２０ａ〜２０ｄが示されている。ここで、４つのモニタ１０ａ〜１０ｄは図１のモニタ１０に、４つのメモリ２０ａ〜２０ｄは図１のメモリ２０に対応している。図５の例では、メモリ２０ａ〜２０ｄは、いずれもバス幅３２ｂｉｔのＤＤＲ ＳＤＲＡＭである。なお、当然のことながら、バス幅等の具体的数値は、あくまでも一例であって、適宜変更可能である。

図５に示すように、実施の形態１に係る半導体装置ＳＤは、２つの半導体チップＳＣ１、ＳＣ２から構成されている。ここで、半導体チップＳＣ１には、２つのモニタ１０ａ、１０ｂ及び２つのメモリ２０ａ、２０ｂが接続されている。一方、半導体チップＳＣ２には、２つのモニタ１０ｃ、１０ｄ及び２つのメモリ２０ｃ、２０ｄが接続されている。さらに、半導体チップＳＣ１、ＳＣ２は、それぞれが備えるチップ間インタフェースＩＣＩＦを介して、互いに接続されている。そのため、一方の半導体チップにより４つのモニタ１０ａ〜１０ｄ及び４つのメモリ２０ａ〜２０ｄを制御することができる。２つの半導体チップＳＣ１、ＳＣ２は同様の構成を有しているため、半導体チップＳＣ１について説明する。

図５に示すように、半導体チップＳＣ１は、ＣＰＵ、グラフィック処理部ＧＰＵ、表示制御部ＤＣ、メモリコントローラＭＣ１、ＭＣ２、メモリインタフェースＭＩＦ１、ＭＩＦ２、内部バスＩＢ、チップ間インタフェースＩＣＩＦ、セレクタＳＥＬ１、ＳＥＬ２、モード端子ＭＴ、デコーダＤＥＣを備えている。ここで、ＣＰＵ、グラフィック処理部ＧＰＵ、表示制御部ＤＣ、メモリコントローラＭＣ、及びチップ間インタフェースＩＣＩＦは、内部バスＩＢを介して互いに接続されている。また、表示制御部ＤＣに対して２つのモニタ１０ａ、１０ｂが接続されている。さらに、メモリインタフェースＭＩＦ１、ＭＩＦ２のそれぞれに対して、メモリ２０ａ、２０ｂが接続されている。

ＣＰＵは、制御プログラムに基づいて、半導体チップＳＣ１における各種処理を実行する。制御プログラムは、例えばメモリ２０ａやメモリ２０ｂに格納されている。ＣＰＵは、メモリコントローラＭＣ１及びメモリインタフェースＭＩＦ１を介して、メモリ２０ａにアクセスする。具体的には、メモリコントローラＭＣ１に対してメモリ２０ａへのアクセスを要求する。同様に、ＣＰＵは、メモリコントローラＭＣ２及びメモリインタフェースＭＩＦ２を介して、メモリ２０ｂにアクセスする。

さらに、ＣＰＵは、チップ間インタフェースＩＣＩＦ、半導体チップＳＣ２のチップ間インタフェースＩＣＩＦ、メモリコントローラＭＣ１、及びメモリインタフェースＭＩＦ１を介して、メモリ２０ｃにアクセスすることもできる。同様に、ＣＰＵは、チップ間インタフェースＩＣＩＦ、半導体チップＳＣ２のチップ間インタフェースＩＣＩＦ、メモリコントローラＭＣ２、及びメモリインタフェースＭＩＦ２を介して、メモリ２０ｄにアクセスすることもできる。

また、ＣＰＵは、表示制御部ＤＣに対して、モニタ１０ａ、１０ｂへの画像表示の開始や表示画像の切り換え等を要求する。さらに、ＣＰＵは、チップ間インタフェースＩＣＩＦ、半導体チップＳＣ２のチップ間インタフェースＩＣＩＦを介して、半導体チップＳＣ２の表示制御部ＤＣに対して、モニタ１０ｃ、１０ｄへの画像表示の開始や表示画像の切り換え等を要求することもできる。
また、ＣＰＵは、グラフィック処理部ＧＰＵに対してグラフィック描画処理を要求する。

グラフィック処理部ＧＰＵは、グラフィック描画処理に特化した演算回路である。グラフィック処理部ＧＰＵは、ＣＰＵからの要求に応じ、例えばメモリ２０ａやメモリ２０ｂに格納されたプログラムやデータを用いて、グラフィック描画処理を実行する。グラフィック処理部ＧＰＵにより処理された画像は、表示制御部ＤＣを介して、モニタ１０ａに表示される。

メモリコントローラＭＣ１は、ＣＰＵやグラフィック処理部ＧＰＵの要求に応じ、メモリインタフェースＭＩＦ１に対して３２ｂｉｔのデータ信号ｄｑ０〜ｄｑ３１及び制御信号ｃｔｒ１を送信する。他方、メモリコントローラＭＣ１は、メモリインタフェースＭＩＦ１から受信した３２ｂｉｔのデータ信号ｄｑ０〜ｄｑ３１をＣＰＵやグラフィック処理部ＧＰＵへ送信する。

さらに、実施の形態１に係るメモリコントローラＭＣ１が送信した制御信号ｃｔｒ１は、セレクタＳＥＬ２を介して、メモリインタフェースＭＩＦ２も受信する。すなわち、実施の形態１に係るメモリコントローラＭＣ１は、メモリインタフェースＭＩＦ１、ＭＩＦ２を介して、メモリ２０ａ、２０ｂの両方を制御する。

ここで、図５の例では、メモリインタフェースＭＩＦ１、ＭＩＦ２を介してメモリコントローラＭＣ１に接続されたメモリ２０ａ、２０ｂが、いずれもバス幅３２ｂｉｔのＤＤＲ ＳＤＲＡＭである。そのため、メモリコントローラＭＣ１はバス幅６４ｂｉｔＤＤＲ ＳＤＲＡＭ用バスステートコントローラ（ＤＢＳＣ：DDR SDRAM Bus State Controller）から構成されている。

メモリコントローラＭＣ２は、ＣＰＵやグラフィック処理部ＧＰＵの要求に応じ、メモリインタフェースＭＩＦ２に対して３２ｂｉｔのデータ信号ｄｑ３２〜ｄｑ６３を送信する。他方、メモリコントローラＭＣ２は、メモリインタフェースＭＩＦ２から受信した３２ｂｉｔのデータ信号ｄｑ３２〜ｄｑ６３をＣＰＵやグラフィック処理部ＧＰＵへ送信する。ここで、メモリコントローラＭＣ２とメモリインタフェースＭＩＦ２との間の制御信号線は、セレクタＳＥＬ２により非接続状態となっている。そのため、メモリコントローラＭＣ２は、データ信号ｄｑ３２〜ｄｑ６３を転送するのみの構成となっている。

詳細には後述するように、モード端子ＭＴの設定を切り換えることにより、セレクタＳＥＬ１及びセレクタＳＥＬ２を切り換え、半導体チップＳＣ１の使用モードを変更することができる。図５に示したチップ間通信を利用する使用モード（以下、チップ間通信モードという）では、メモリコントローラＭＣ１がメモリ２０ａ、２０ｂの両方を制御するため、メモリコントローラＭＣ２はメモリ２０ｂを制御しない。

一方、半導体チップＳＣ１を単独で利用する使用モード（以下、単独モードという）とすることもできる。図６は、実施の形態１に係る半導体チップＳＣ１の単独モードでのブロック図である。図６を図５と比較すると、セレクタＳＥＬ１及びセレクタＳＥＬ２が切り換わっている。具体的には、メモリコントローラＭＣ１から出力された制御信号ｃｔｒ１は、図５と同様に、メモリインタフェースＭＩＦ１を介して、メモリ２０ａへ入力される。他方、図５とは異なり、メモリコントローラＭＣ２から出力された制御信号ｃｔｒ２が、メモリインタフェースＭＩＦ２を介して、メモリ２０ｂへ入力される。つまり、メモリコントローラＭＣ１がメモリ２０ａを制御し、メモリコントローラＭＣ２がメモリ２０ｂを制御する。

このように、図６に示した単独モードでは、メモリコントローラＭＣ２はバス幅３２ｂｉｔのＤＤＲ ＳＤＲＡＭであるメモリ２０ｂを制御する。そのため、メモリコントローラＭＣ２はバス幅３２ｂｉｔＤＤＲ ＳＤＲＡＭ用バスステートコントローラ（ＤＢＳＣ：DDR SDRAM Bus State Controller）から構成されている。

メモリインタフェースＭＩＦ１は、メモリコントローラＭＣ１から受信した制御信号ｃｔｒ１及び３２ｂｉｔのデータ信号ｄｑ０〜ｄｑ３１をメモリ２０ａに対して順次出力する。他方、メモリインタフェースＭＩＦ１は、メモリ２０ａから受信した３２ｂｉｔのデータ信号ｄｑ０〜ｄｑ３１をメモリコントローラＭＣへ送信する。図５の例では、メモリ２０ａとメモリインタフェースＭＩＦ１とは、３２ｂｉｔ幅のデータ信号用バス及び３０ｂｉｔ幅の制御信号用バスにより接続されている。

メモリインタフェースＭＩＦ２は、メモリコントローラＭＣ１から受信した制御信号ｃｔｒ１に基づいて、メモリコントローラＭＣ２から受信した３２ｂｉｔのデータ信号ｄｑ３２〜ｄｑ６３をメモリ２０ｂに対して順次出力する。他方、メモリインタフェースＭＩＦ２は、メモリ２０ｂから受信した３２ｂｉｔのデータ信号ｄｑ３２〜ｄｑ６３をメモリコントローラＭＣ２へ送信する。図５の例では、メモリ２０ｂとメモリインタフェースＭＩＦ２とは、３２ｂｉｔ幅のデータ信号用バスにより接続されている。

ここで、図７を参照して、メモリインタフェースＭＩＦ１の内部構成について説明する。図７は、メモリインタフェースＭＩＦ１の内部構成を示す回路図である。図７に示すように、メモリインタフェースＭＩＦ１は、制御信号用入出力回路及びデータ信号用入出力回路を備えている。

制御信号用入出力回路は、２８組の入力バッファＩＢＦ及び出力バッファＯＢＦを備え、さらに、１つの差動バッファを備えている。各出力バッファＯＢＦは、メモリコントローラＭＣ１から入力された制御信号ｃｔｒ１を増幅し、メモリ２０ａへ出力する。各入力バッファＩＢＦは、メモリ２０ａから入力された制御信号ｃｔｒ１を増幅し、メモリコントローラＭＣ１へ出力する。差動バッファは、メモリコントローラＭＣ１から入力されたクロック信号を差動増幅し、クロック信号ｃｌｋ及び反転クロック信号ｃｌｋｂを出力する。

図７に示すように、３０ｂｉｔの制御信号ｃｔｒ１は、クロック信号ｃｌｋ、反転クロック信号ｃｌｋｂの他に、アドレス信号ａ０、ａ１、ａ２、・・・、バンクアドレス信号ｂａ０、ｂａ１、ｂａ２、・・・、ＲＡＳ（Row Address Strobe）信号ｒａｓ、ＣＡＳ（Column Address Strobe）信号ｃａｓ、ライトイネーブル信号ｗｅ、チップセレクト信号ｃｓ、ＯＤＴ（On Die Termination）信号ｏｄｔ、などを含む。

一方、データ信号用入出力回路は、３２組の入力バッファＩＢＦ及び出力バッファＯＢＦを備えている。各出力バッファＯＢＦは、メモリコントローラＭＣ１から入力されたデータ信号ｄｑ０〜ｄｑ３１のいずれか１つを増幅し、メモリ２０ａへ出力する。各入力バッファＩＢＦは、メモリ２０ａから入力されたデータ信号ｄｑ０〜ｄｑ３１のいずれか１つを増幅し、メモリコントローラＭＣ１へ出力する。

図５に戻って説明を続ける。
チップ間インタフェースＩＣＩＦは、内部バスＩＢに接続されている。また、半導体チップＳＣ１のチップ間インタフェースＩＣＩＦは、セレクタＳＥＬ１、制御端子ＣＴ、及び３０ｂｉｔ幅のバスを介して、半導体チップＳＣ２のチップ間インタフェースＩＣＩＦに接続されている。そのため、半導体チップＳＣ１のＣＰＵにより、半導体チップＳＣ２に接続されたモニタ１０ｃ、１０ｄ及び２つのメモリ２０ｃ、２０ｄも制御することができる。もちろん、半導体チップＳＣ２のＣＰＵにより、半導体チップＳＣ１に接続されたモニタ１０ａ、１０ｂ及び２つのメモリ２０ａ、２０ｂも制御することもできる。

ここで、図８を参照して、チップ間インタフェースＩＣＩＦの内部構成について説明する。図８は、チップ間インタフェースＩＣＩＦの内部構成を示すブロック図である。図８に示すように、半導体チップＳＣ１のチップ間インタフェースＩＣＩＦは、入出力制御部ＩＯＣ１、ＩＯＣ２及び信号変換部ＳＣＵ１、ＳＣＵ２を備えている。入出力制御部ＩＯＣ１、ＩＯＣ２は同様の構成であるため、入出力制御部ＩＯＣ１について説明する。また、信号変換部ＳＣＵ１、ＳＣＵ２も同様の構成であるため、信号変換部ＳＣＵ１について説明する。

図８に示すように、入出力制御部ＩＯＣ１は、２つの出力バッファＯＢＦ１、ＯＢＦ２、２つの入力バッファＩＢＦ１、ＩＢＦ２、ＦＩＦＯ回路ＦＩＦＯ１、ＦＩＦＯ２、アービタＡＲＢを備えている。信号変換部ＳＣＵ１は、セレクタＳＥＬ３、デコーダＤＥＣ１、エンコーダＥＮＣ１、シリアル／パラレル変換部ＳＰＣ、パラレル／シリアル変換部ＰＳＣを備えている。

以下に信号の流れに沿って順に説明する。
送信ポートからの要求ｒｅｑ１（６４ｂｉｔ）は、入力バッファＩＢＦ１及びＦＩＦＯ回路ＦＩＦＯ１を介して、アービタＡＲＢへ入力される。他方、受信ポートからの応答ｒｅｓ２（６４ｂｉｔ）は、入力バッファＩＢＦ２及びＦＩＦＯ回路ＦＩＦＯ２を介して、アービタＡＲＢへ入力される。アービタＡＲＢは、送信ポートからの要求ｒｅｑ１及び受信ポートからの応答ｒｅｓ２が競合した場合、いずれか一方を選択し、エンコーダＥＮＣ１へ出力する。

エンコーダＥＮＣ１に入力された要求ｒｅｑ１、応答ｒｅｓ２は、エンコーダＥＮＣ１により、６４ｂｉｔから８ｂｉｔへ圧縮されるとともに暗号化される。エンコーダＥＮＣ１から出力された要求ｒｅｑ１（８ｂｉｔ）、応答ｒｅｓ２（８ｂｉｔ）は、パラレル／シリアル変換部ＰＳＣにより、パラレル信号からシリアル信号へ変換され、半導体チップＳＣ２へ出力される。半導体チップＳＣ２へ入力された要求ｒｅｑ１（８ｂｉｔ）、応答ｒｅｓ２（８ｂｉｔ）は、８ｂｉｔから６４ｂｉｔへ伸張されるとともに復号される。そして、要求ｒｅｑ１（６４ｂｉｔ）は受信ポートにより、応答ｒｅｓ２（８ｂｉｔ）は送信ポートにより受信される。

他方、半導体チップＳＣ２の送信ポートから送信される要求ｒｅｑ２及び受信ポートから送信される応答ｒｅｓ１は、半導体チップＳＣ２のチップ間インタフェースＩＣＩＦにより６４ｂｉｔから８ｂｉｔへ圧縮されるとともに暗号化される。この要求ｒｅｑ２（８ｂｉｔ）、応答ｒｅｓ１（８ｂｉｔ）が、半導体チップＳＣ１のシリアル／パラレル変換部ＳＰＣへ入力され、シリアル信号からパラレル信号へ変換される。

シリアル／パラレル変換部ＳＰＣから出力された要求ｒｅｑ２（８ｂｉｔ）、応答ｒｅｓ１（８ｂｉｔ）は、デコーダＤＥＣ１により、８ｂｉｔから６４ｂｉｔへ伸張されるとともに復号される。デコーダＤＥＣ１から出力された要求ｒｅｑ２（６４ｂｉｔ）、応答ｒｅｓ１（６４ｂｉｔ）は、セレクタＳＥＬ３に入力される。セレクタＳＥＬ３は、制御信号ｓｌに基づいて、要求ｒｅｑ２（６４ｂｉｔ）をＦＩＦＯ回路ＦＩＦＯ２へ、応答ｒｅｓ１（６４ｂｉｔ）をＦＩＦＯ回路ＦＩＦＯ１へ出力する。そして、要求ｒｅｑ２（６４ｂｉｔ）は、出力バッファＯＢＦ２を介して、受信ポートにより受信される。応答ｒｅｓ１（６４ｂｉｔ）は、出力バッファＯＢＦ１を介して、送信ポートにより受信される。

このように、半導体チップＳＣ１、ＳＣ２のチップ間インタフェースＩＣＩＦにおいて送信信号が圧縮されるため、チップ間通信用端子数を減らすことができる。図１０の例では、信号変換部ＳＣＵ１において、６４ｂｉｔから８ｂｉｔへ圧縮された信号、クロック信号ｃｌｋ（１ｂｉｔ）、及び反転クロック信号ｃｌｋｂ（１ｂｉｔ）を送受信している。つまり、信号変換部ＳＣＵ１は、１０ｂｉｔずつの信号を送受信するため、２０個の端子を備えている。信号変換部ＳＣＵ２では、１６ｂｉｔから４ｂｉｔへ圧縮された信号及びクロック信号ｃｌｋ（１ｂｉｔ）を送受信している。つまり、信号変換部ＳＣＵ２は、５ｂｉｔずつの信号を送受信するため、１０個の端子を備えている。従って、半導体チップＳＣ１のチップ間インタフェースＩＣＩＦは、合計３０個のチップ間通信用端子を備えている。

実施の形態１に係る半導体装置ＳＤでは、メモリインタフェースＭＩＦ２からの制御信号を出力する３０個の制御端子ＣＴを、チップ間インタフェース用端子として利用する。上述の通り、チップ間インタフェースＩＣＩＦにおいて、送信信号を圧縮することにより、チップ間通信に必要な端子数を制御端子ＣＴの個数以内に抑制することができる。

再び図５に戻って説明を続ける。
セレクタ（第１のセレクタ）ＳＥＬ１は、デコーダＤＥＣから出力される使用モード信号ｍｏｄに基づいて、制御端子ＣＴへ接続される信号線を切り換える。具体的には、セレクタＳＥＬ１は、メモリインタフェースＭＩＦ２に接続された制御信号線及びチップ間インタフェースＩＣＩＦに接続された信号線のいずれかを選択し、制御端子ＣＴへ接続する。図５の使用モードでは、チップ間インタフェースＩＣＩＦが制御端子ＣＴへ接続されている。

セレクタ（第２のセレクタ）ＳＥＬ２は、デコーダＤＥＣから出力される使用モード信号ｍｏｄに基づいて、メモリインタフェースＭＩＦ２へ接続される制御信号線を切り換える。具体的には、セレクタＳＥＬ２は、メモリコントローラＭＣ１に接続された制御信号線及びメモリコントローラＭＣ２に接続された制御信号線のいずれかを選択し、メモリインタフェースＭＩＦ２へ接続する。換言すると、セレクタＳＥＬ２は、メモリコントローラＭＣ１から出力される制御信号ｃｔｒ１及びメモリコントローラＭＣ２から出力される制御信号ｃｔｒ２のいずれかを選択し、メモリインタフェースＭＩＦ２へ入力する。図５に示したチップ間通信モードでは、メモリコントローラＭＣ１の制御信号ｃｔｒ１がメモリインタフェースＭＩＦ２へ入力されている。

モード端子ＭＴは、使用モードを設定するための端子である。例えば、使用モードに対応する設定値に応じて、各モード端子ＭＴに対し、１（Ｈ：Ｈｉｇｈ）又は０（Ｌ：Ｌｏｗ）の値が割り当てられる。図５の例では、モード端子ＭＴが２個の場合であるが、モード端子ＭＴの数は使用モード数に応じて適宜変更される。例えば、使用モード数が２モードであれば、モード端子ＭＴは１個で足りる。使用モード数が４モードまでは、モード端子ＭＴは２個で足りる。一般化すると、使用モード数が２^ｎモードまでは、モード端子ＭＴはｎ（ｎは自然数）個で足りる。なお、使用モードは原則として設計段階において決定され、半導体装置ＳＤの実装後に切り換えることはできない。つまり、使用モードは半導体装置ＳＤの動作中に切り換えるものではない。

デコーダＤＥＣは、モード端子ＭＴの設定値をデコードし、使用モード信号ｍｏｄを生成する。ここで、モード端子ＭＴは１個（使用モード数が２モード）であれば、デコーダＤＥＣは必要ない。

次に、図９を参照して、半導体チップＳＣ１における端子Ｔ（制御端子ＣＴ、モード端子ＭＴを含む）の配置例について説明する。図９は、半導体チップＳＣ１における端子Ｔの配置例を示す平面図である。ここで、端子Ｔは、制御端子ＣＴ、モード端子ＭＴを含む。図９において、端子Ｔが形成される半導体チップＳＣ１の裏面がＸＹ平面を構成しているものとする。また、半導体チップＳＣ１の下側に記載され数値がＸ座標、半導体チップＳＣ１の左側に記載され数値がＹ座標とする。図９の例では、端子ＴがＸ軸方向にＸ＝１〜２５の２５個、Ｙ方向にＹ＝１〜２５までの２５個、配置されている。但し、Ｘ＝６〜９及び１７〜２０かつＹ＝６〜９及び１７〜２０の領域には端子Ｔが形成されていない。すなわち、２５×２５−１５×１５＋７×７＝４４９個の端子Ｔが形成されている。当然のことながら、これら具体的な数値はあくまでも一例である。

次に、図１０を参照して、図９の破線枠内（Ｘ＝１〜５かつＹ＝１〜５）に形成された端子に対する信号の割り当てについて説明する。図１０は、図９の破線枠内（Ｘ＝１〜５かつＹ＝１〜５）に形成された端子に対する信号の割り当てを示した図である。図１０におけるＸ＝１〜５、Ｙ＝１〜５の合計２５個の升目は、それぞれ図９の破線枠内（Ｘ＝１〜５かつＹ＝１〜５）に形成された２５個の端子に対応している。図１０において、ＶＤＤは高位電源電圧信号、ＶＳＳは低位電源電圧信号、ＣＴＲはメモリインタフェースＭＩＦ２から出力される制御信号ｃｔｒ２、ＤＱはメモリインタフェースＭＩＦ２から出力されるデータ信号ｄｑが割り当てられることを示している。

ここで、図１０においてＣＴＲと示された端子は、図５においてセレクタＳＥＬ１を介してチップ間インタフェースＩＣＩＦに接続された制御端子ＣＴである。図１０に示すように、ＤＤＲ ＳＤＲＡＭ用の制御端子ＣＴの周囲には、高位電源電圧信号ＶＤＤ用の端子あるいは低位電源電圧信号ＶＳＳ用の端子が少なくとも１つ隣接配置されている。

そのため、制御端子ＣＴへ接続される配線のインピーダンスが低減され、メモリアクセスにおけるクロストークが抑制される。このように、実施の形態１に係る半導体装置ＳＤでは、ＤＤＲ ＳＤＲＡＭ用の制御端子ＣＴをチップ間通信用端子として用いるため、優れたチップ間通信特性を実現することができる。

＜実施の形態１に係る半導体装置の効果＞
このように、実施の形態１に係る半導体装置ＳＤでは、半導体チップＳＣ１、ＳＣ２は、それぞれが備えるチップ間インタフェースＩＣＩＦを介して、互いに接続されている。そのため、一方の半導体チップにより４つのモニタ１０ａ〜１０ｄ及び４つのメモリ２０ａ〜２０ｄを制御することができ、制御が容易になる。

また、実施の形態１に係る半導体装置ＳＤは、モード端子ＭＴにより設定される使用モードに応じて切換可能なセレクタＳＥＬ１、ＳＥＬ２を備えている。そして、実施の形態１に係る半導体装置ＳＤでは、単独モードではメモリインタフェースＭＩＦ２からの制御信号を出力する制御端子ＣＴを、チップ間通信モードではチップ間通信用端子として利用する。そのため、第３の比較例のように端子数（図４の例では３０個）が増加することがない。すなわち、実施の形態１に係る半導体装置ＳＤは、チップ間通信が可能でありながら、端子数の増加が抑制されている。なお、実施の形態１に係る半導体装置ＳＤでは、モード端子ＭＴを増設する必要があるが、上述の通りせいぜい２、３個である。

（実施の形態２）
＜実施の形態２に係る半導体装置の構成＞
次に、図１１を参照して、実施の形態２に係る半導体装置ＳＤについて説明する。図１１は、実施の形態２に係る半導体装置ＳＤの構成例を示すブロック図である。図１１には、実施の形態２に係る半導体装置ＳＤの内部構成と伴に、４つのメモリ２０ａ〜２０ｄが示されている。図１１の例では、メモリ２０ａ〜２０ｄは、いずれもバス幅３２ｂｉｔのＤＲＡＭである。なお、当然のことながら、バス幅等の具体的数値は、あくまでも一例であって、適宜変更可能である。

図１１に示すように、実施の形態２に係る半導体装置ＳＤは、２つの半導体チップＳＣ１、ＳＣ２から構成されている。ここで、半導体チップＳＣ１には、２つのメモリ２０ａ、２０ｂが接続されている。一方、半導体チップＳＣ２には、２つのメモリ２０ｃ、２０ｄが接続されている。さらに、半導体チップＳＣ１、ＳＣ２は、それぞれが備えるチップ間インタフェースＩＣＩＦを介して、互いに接続されている。そのため、一方の半導体チップにより４つのメモリ２０ａ〜２０ｄを制御することができる。２つの半導体チップＳＣ１、ＳＣ２は同様の構成を有しているため、半導体チップＳＣ１について説明する。

図１１に示すように、実施の形態２に係る半導体装置ＳＤは、図５に示した半導体装置ＳＤが備えていたグラフィック処理部ＧＰＵ及び表示制御部ＤＣを備えておらず、モニタに接続されていない。このように、実施の形態２に係る半導体装置ＳＤは、画像表示を制御するものではなく、その他の種々の用途に利用可能である。さらに、実施の形態２に係る半導体装置ＳＤは、例えば、携帯電話、携帯ゲーム、タブレットＰＣ(Personal Computer)、ノートＰＣ等のカーナビゲーション装置以外の電子装置に利用可能である。

さらに、実施の形態２に係る半導体装置ＳＤは、チップ間通信モード及び単独モードの２つの使用モードのみ有しているため、モード端子ＭＴを１個のみ備えている。そのため、実施の形態２に係る半導体装置ＳＤは、図５に示した半導体装置ＳＤが備えていたデコーダＤＥＣを備えていない。その他の構成は、図５に示した実施の形態１に係る半導体装置ＳＤと同様であるため、説明を省略する。

図１２は、実施の形態２に係る半導体チップＳＣ１の単独モードでのブロック図である。図１２を図１１と比較すると、セレクタＳＥＬ１及びセレクタＳＥＬ２が切り換わっている。具体的には、メモリコントローラＭＣ１から出力された制御信号ｃｔｒ１は、図１１と同様に、メモリインタフェースＭＩＦ１を介して、メモリ２０ａへ入力される。他方、図１１とは異なり、メモリコントローラＭＣ２から出力された制御信号ｃｔｒ２が、メモリインタフェースＭＩＦ２を介して、メモリ２０ｂへ入力される。つまり、メモリコントローラＭＣ１がメモリ２０ａを制御し、メモリコントローラＭＣ２がメモリ２０ｂを制御する。

＜実施の形態２に係る半導体装置の効果＞
このように、実施の形態２に係る半導体装置ＳＤでは、半導体チップＳＣ１、ＳＣ２は、それぞれが備えるチップ間インタフェースＩＣＩＦを介して、互いに接続されている。そのため、一方の半導体チップにより４つのメモリ２０ａ〜２０ｄを制御することができ、制御が容易になる。

また、実施の形態２に係る半導体装置ＳＤは、モード端子ＭＴにより設定される使用モードに応じて切換可能なセレクタＳＥＬ１、ＳＥＬ２を備えている。そして、実施の形態２に係る半導体装置ＳＤでは、単独モードではメモリインタフェースＭＩＦ２からの制御信号を出力する制御端子ＣＴを、チップ間通信モードではチップ間通信用端子として利用する。そのため、第３の比較例のように端子数（図４の例では３０個）が増加することがない。すなわち、実施の形態２に係る半導体装置ＳＤは、実施の形態１に係る半導体装置ＳＤと同様に、チップ間通信が可能でありながら、端子数の増加が抑制されている。具体的には、図１１に示した実施の形態２に係る半導体装置ＳＤでは、図４に示した第３の比較例に比べ、モード端子ＭＴが１個増設されるが、チップ間通信専用端子３０個が削減され、結果的に２９個の端子を削減できる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１０、１０ａ−１０ｄ モニタ
２０、２０ａ−２０ｄ メモリ
３０ ＤＶＤドライブ
４０ カメラ
５０ 記憶装置
６０ ＧＰＳモジュール
１００ 電子装置
ＡＲＢ アービタ
ＣＰＵ ＣＰＵ
ＣＴ 制御端子
ＤＣ 表示制御部
ＤＥＣ、ＤＥＣ１ デコーダ
ＥＮＣ１ エンコーダ
ＦＩＦＯ１、ＦＩＦＯ２ ＦＩＦＯ回路
ＧＰＵ グラフィック処理部
ＩＢ 内部バス
ＩＢＦ、ＩＢＦ１、ＩＢＦ２ 入力バッファ
ＩＣＩＦ チップ間インタフェース
ＩＯＣ１、ＩＯＣ２ 入出力制御部
ＭＣ１、ＭＣ２ メモリコントローラ
ＭＩＦ１、ＭＩＦ２ メモリインタフェース
ＭＴ モード端子
ＯＢＦ、ＯＢＦ１、ＯＢＦ２ 出力バッファ
ＰＳＣ パラレル／シリアル変換部
ＳＣ１、ＳＣ２ 半導体チップ
ＳＣＵ１、ＳＣＵ２ 信号変換部
ＳＤ 半導体装置
ＳＥＬ１、ＳＥＬ２、ＳＥＬ３ セレクタ
ＳＰＣ シリアル／パラレル変換部
Ｔ 端子

Claims (13)

1. 以下を含む半導体装置：
   （ａ）第１の外部メモリに接続可能な第１のメモリインタフェース；
   （ｂ）第２の外部メモリに接続可能な第２のメモリインタフェース；
   （ｃ）前記第１のメモリインタフェースを介して前記第１及び第２の外部メモリへ第１の制御信号を出力可能な第１のメモリコントローラ；
   （ｄ）前記第２のメモリインタフェースを介して前記第２の外部メモリへ第２の制御信号を出力可能な第２のメモリコントローラ；
   （ｅ）他の半導体装置と通信するための装置間インタフェース；
   （ｆ）前記第２のメモリインタフェースを通過した前記第２の制御信号を出力可能な端子群；
   （ｇ）当該半導体装置の使用モードに応じて、前記第２のメモリインタフェース及び前記装置間インタフェースのいずれかを選択し、前記端子群へ接続する第１のセレクタ。
2. 前記使用モードに応じて、前記第１のメモリコントローラが出力した前記第１の制御信号及び前記第２のメモリコントローラが出力した前記第２の制御信号のいずれかを選択し、前記第２のメモリインタフェースへ入力する第２のセレクタをさらに備える、
   請求項１に記載の半導体装置。
3. 前記使用モードを設定するためのモード端子をさらに備える、
   請求項１に記載の半導体装置。
4. 前記モード端子に設定された値をデコードするデコーダをさらに備える、
   請求項３に記載の半導体装置。
5. 前記使用モードが、前記他の半導体装置と通信するモードである場合、
   第１のセレクタは、前記装置間インタフェースを選択し、
   第２のセレクタは、前記第１の制御信号を選択する、
   請求項２に記載の半導体装置。
6. 前記使用モードが、単独で使用するモードである場合、
   第１のセレクタは、前記第２のメモリインタフェースを選択し、
   第２のセレクタは、前記第２の制御信号を選択する、
   請求項２に記載の半導体装置。
7. 以下を含む電子装置：
   （ａ）第１の半導体装置；
   （ｂ）前記第１の半導体装置と装置間通信が可能な第２の半導体装置；
   （ｃ）前記第１の半導体装置に接続された第１のメモリ；
   （ｄ）前記第１の半導体装置に接続された第２のメモリ；
   ここで、前記第１の半導体装置は以下を含む；
   （i）前記第１のメモリに接続された第１のメモリインタフェース；
   （ii）前記第２のメモリに接続された第２のメモリインタフェース；
   （iii）前記第１のメモリインタフェースを介して前記第１及び第２のメモリへ第１の制御信号を出力可能な第１のメモリコントローラ；
   （iv）前記第２のメモリインタフェースを介して前記第２のメモリへ第２の制御信号を出力可能な第２のメモリコントローラ；
   （v）前記第２の半導体装置と通信するための装置間インタフェース；
   （vi）前記第２のメモリインタフェースを通過した前記第２の制御信号を出力可能な端子群；
   （vii）使用モードに応じて、前記第２のメモリインタフェース及び前記装置間インタフェースのいずれかを選択し、前記端子群へ接続する第１のセレクタ。
8. 前記第１の半導体装置が、前記使用モードに応じて、前記第１のメモリコントローラが出力した前記第１の制御信号及び前記第２のメモリコントローラが出力した前記第２の制御信号のいずれかを選択し、前記第２のメモリインタフェースへ入力する第２のセレクタをさらに備える、
   請求項７に記載の電子装置。
9. 前記第１の半導体装置が、前記使用モードを設定するためのモード端子をさらに備える、
   請求項７に記載の電子装置。
10. 前記第１の半導体装置が、前記モード端子に設定された値をデコードするデコーダをさらに備える、
    請求項９に記載の電子装置。
11. 前記使用モードが、前記第２の半導体装置と通信するモードであり、
    第１のセレクタは、前記装置間インタフェースを選択しており、
    第２のセレクタは、前記第１の制御信号を選択している、
    請求項８に記載の電子装置。
12. 前記第１の半導体装置に接続された複数のモニタをさらに備える、
    請求項７に記載の電子装置。
13. 当該電子装置が、カーナビゲーション装置である、
    請求項１２に記載の電子装置。

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