JP6030951B2 - 半導体装置及び電子装置 - Google Patents
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Description
他方、特許文献2には、カーナビゲーション装置の構成が開示されている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
<電子装置の構成>
まず、図1を参照して、本実施の形態に係る半導体装置が適用される電子装置の構成について説明する。図1は、実施の形態1に係る電子装置100の構成例を示すブロック図である。一例として、電子装置100が、自動車に搭載されるカーナビゲーション装置である場合について説明する。図1に示すように、電子装置100は、半導体装置SD、モニタ10、メモリ20、DVD(Digital Versatile Disc)ドライブ30、カメラ40、記憶装置50、及びGPS(Global Positioning System)モジュール60を備えている。
DVDドライブ30は、DVDに記録された画像を読み出す。DVDドライブ30に挿入されたDVDの画像は、モニタ10から出力される。
GPSモジュール60は、アンテナ、RF回路、ベースバンド回路を備え、人工衛星から受信した位置情報に基づいて、自動車の現在位置を半導体装置SDへ出力する。
次に、図2を参照して、発明者らが検討した第1の比較例に係る半導体装置SDについて説明する。図2は、第1の比較例に係る半導体装置SDの構成例を示すブロック図である。図2には、第1の比較例に係る半導体装置SDの内部構成と伴に、4つのモニタ10a〜10d、4つのメモリ20a〜20dが示されている。ここで、4つのモニタ10a〜10dは図1のモニタ10に、4つのメモリ20a〜20dは図1のメモリ20に対応している。図2の例では、メモリ20a〜20dは、いずれもバス幅32bitのDDR SDRAM(Double-Data-Rate Synchronous Dynamic Random Access Memory)である。
グラフィック処理部GPUは、グラフィック描画処理に特化した演算回路である。グラフィック処理部GPUにより処理された画像は、表示制御部DCを介して、モニタ10aに表示される。
次に、図3を参照して、発明者らが検討した第2の比較例に係る半導体装置SDについて説明する。図3は、第2の比較例に係る半導体装置SDの構成例を示すブロック図である。図2と同様に、図3には、第2の比較例に係る半導体装置SDの内部構成と伴に、4つのモニタ10a〜10d、4つのメモリ20a〜20dが示されている。ここで、4つのモニタ10a〜10dは図1のモニタ10に、4つのメモリ20a〜20dは図1のメモリ20に対応している。図3の例でも、メモリ20a〜20dは、いずれもバス幅32bitのDDR SDRAMである。
次に、図4を参照して、発明者らが検討した第3の比較例に係る半導体装置SDについて説明する。図4は、第3の比較例に係る半導体装置SDの構成例を示すブロック図である。図2、3と同様に、図4には、第3の比較例に係る半導体装置SDの内部構成と伴に、4つのモニタ10a〜10d、4つのメモリ20a〜20dが示されている。ここで、4つのモニタ10a〜10dは図1のモニタ10に、4つのメモリ20a〜20dは図1のメモリ20に対応している。図3の例でも、メモリ20a〜20dは、いずれもバス幅32bitのDDR SDRAMである。
次に、図5を参照して、実施の形態1に係る半導体装置SDについて説明する。図5は、実施の形態1に係る半導体装置SDの構成例を示すブロック図である。図5には、実施の形態1に係る半導体装置SDの内部構成と伴に、4つのモニタ10a〜10d、4つのメモリ20a〜20dが示されている。ここで、4つのモニタ10a〜10dは図1のモニタ10に、4つのメモリ20a〜20dは図1のメモリ20に対応している。図5の例では、メモリ20a〜20dは、いずれもバス幅32bitのDDR SDRAMである。なお、当然のことながら、バス幅等の具体的数値は、あくまでも一例であって、適宜変更可能である。
また、CPUは、グラフィック処理部GPUに対してグラフィック描画処理を要求する。
チップ間インタフェースICIFは、内部バスIBに接続されている。また、半導体チップSC1のチップ間インタフェースICIFは、セレクタSEL1、制御端子CT、及び30bit幅のバスを介して、半導体チップSC2のチップ間インタフェースICIFに接続されている。そのため、半導体チップSC1のCPUにより、半導体チップSC2に接続されたモニタ10c、10d及び2つのメモリ20c、20dも制御することができる。もちろん、半導体チップSC2のCPUにより、半導体チップSC1に接続されたモニタ10a、10b及び2つのメモリ20a、20bも制御することもできる。
送信ポートからの要求req1(64bit)は、入力バッファIBF1及びFIFO回路FIFO1を介して、アービタARBへ入力される。他方、受信ポートからの応答res2(64bit)は、入力バッファIBF2及びFIFO回路FIFO2を介して、アービタARBへ入力される。アービタARBは、送信ポートからの要求req1及び受信ポートからの応答res2が競合した場合、いずれか一方を選択し、エンコーダENC1へ出力する。
セレクタ(第1のセレクタ)SEL1は、デコーダDECから出力される使用モード信号modに基づいて、制御端子CTへ接続される信号線を切り換える。具体的には、セレクタSEL1は、メモリインタフェースMIF2に接続された制御信号線及びチップ間インタフェースICIFに接続された信号線のいずれかを選択し、制御端子CTへ接続する。図5の使用モードでは、チップ間インタフェースICIFが制御端子CTへ接続されている。
このように、実施の形態1に係る半導体装置SDでは、半導体チップSC1、SC2は、それぞれが備えるチップ間インタフェースICIFを介して、互いに接続されている。そのため、一方の半導体チップにより4つのモニタ10a〜10d及び4つのメモリ20a〜20dを制御することができ、制御が容易になる。
<実施の形態2に係る半導体装置の構成>
次に、図11を参照して、実施の形態2に係る半導体装置SDについて説明する。図11は、実施の形態2に係る半導体装置SDの構成例を示すブロック図である。図11には、実施の形態2に係る半導体装置SDの内部構成と伴に、4つのメモリ20a〜20dが示されている。図11の例では、メモリ20a〜20dは、いずれもバス幅32bitのDRAMである。なお、当然のことながら、バス幅等の具体的数値は、あくまでも一例であって、適宜変更可能である。
このように、実施の形態2に係る半導体装置SDでは、半導体チップSC1、SC2は、それぞれが備えるチップ間インタフェースICIFを介して、互いに接続されている。そのため、一方の半導体チップにより4つのメモリ20a〜20dを制御することができ、制御が容易になる。
20、20a−20d メモリ
30 DVDドライブ
40 カメラ
50 記憶装置
60 GPSモジュール
100 電子装置
ARB アービタ
CPU CPU
CT 制御端子
DC 表示制御部
DEC、DEC1 デコーダ
ENC1 エンコーダ
FIFO1、FIFO2 FIFO回路
GPU グラフィック処理部
IB 内部バス
IBF、IBF1、IBF2 入力バッファ
ICIF チップ間インタフェース
IOC1、IOC2 入出力制御部
MC1、MC2 メモリコントローラ
MIF1、MIF2 メモリインタフェース
MT モード端子
OBF、OBF1、OBF2 出力バッファ
PSC パラレル/シリアル変換部
SC1、SC2 半導体チップ
SCU1、SCU2 信号変換部
SD 半導体装置
SEL1、SEL2、SEL3 セレクタ
SPC シリアル/パラレル変換部
T 端子
Claims (14)
- 他の半導体装置、第1及び第2のメモリに接続可能な半導体装置であって、
第1及び第2のメモリインタフェースと、
前記第1のメモリインタフェースを介して、前記第1及び第2のメモリ、若しくは、前記第1のメモリへ供給され得る第1の制御信号を出力し、かつ、前記第1のメモリへ供給され得る第1のデータ信号を出力する第1のメモリコントローラと、
前記第2のメモリインタフェースを介して、前記第2のメモリへ供給され得る第2の制御信号及び第2のデータ信号を出力する第2のメモリコントローラと、
前記他の半導体装置と通信するための装置間インタフェースと、
前記他の半導体装置に接続可能な端子群と、
前記第2のメモリインタフェース及び前記装置間インタフェースと前記端子群との間に接続される第1のセレクタと、
前記第1及び第2のメモリコントローラと前記第2のメモリインタフェースとの間に接続される第2のセレクタと、を備え、
前記第1のセレクタは、使用モードに応じて、前記第2のセレクタから出力される信号を転送可能な前記第2のメモリコントローラに接続される第1の信号線及び前記装置間インタフェースに接続される第2の信号線のいずれかを選択して前記端子群へ接続し、
前記第2のセレクタは、前記使用モードに応じて、前記第1の制御信号を転送可能な前記第1のメモリコントローラに接続される第3の信号線及び前記第2の制御信号を転送可能な前記第2のメモリコントローラに接続される第4の信号線のいずれかを選択して前記第2のメモリインタフェースへ接続する、
半導体装置。 - 前記使用モードを設定するためのモード端子をさらに備える、
請求項1に記載の半導体装置。 - 前記モード端子に設定された値をデコードするデコーダをさらに備える、
請求項2に記載の半導体装置。 - 前記使用モードが、前記他の半導体装置と通信するモードである場合、
前記第1のセレクタは、前記第2の信号線を選択し、
前記第2のセレクタは、前記第3の信号線を選択する、
請求項1に記載の半導体装置。 - 前記使用モードが、前記他の半導体装置と通信するモードである場合、
前記第1のメモリインタフェースは、前記第1の制御信号を前記第1及び第2のメモリへ出力し、
前記第2のメモリインタフェースは、前記第2のセレクタを介して受信した前記第1の制御信号に基づいて、前記第2のメモリコントローラから受信した前記第2のデータ信号を前記第2のメモリへ出力する、
請求項4に記載の半導体装置。 - 前記使用モードが前記他の半導体と通信するモードである場合、前記装置間インタフェースを介して前記他の半導体装置にアクセスするCPU、をさらに備える
請求項4に記載の半導体装置。 - 前記使用モードが、単独で使用するモードである場合、
前記第1のセレクタは、前記第1の信号線を選択し、
前記第2のセレクタは、前記第4の信号線を選択する、
請求項1に記載の半導体装置。 - 前記使用モードが、前記単独で使用するモードである場合、
前記第1のメモリインタフェースは、前記第1の制御信号を前記第1のメモリへ出力し、
前記第2のメモリインタフェースは、前記第2のセレクタを介して受信した前記第2の制御信号を前記第1のセレクタを介して前記第2のメモリへ出力する、
請求項7に記載の半導体装置。 - 請求項1に記載の半導体装置と、
請求項1に記載の半導体装置に接続される前記第1及び第2のメモリと、を備える、
電子装置。 - 前記使用モードは、単独で使用するモードであり、
前記第1のセレクタは、前記第1の信号線を選択し、
前記第2のセレクタは、前記第4の信号線を選択する、
請求項9に記載の電子装置。 - 請求項1に記載の半導体装置に接続される前記他の半導体装置、をさらに備える、
請求項9又は10に記載の電子装置。 - 前記使用モードは、前記他の半導体装置と通信するモードであり、
前記第1のセレクタは、前記第2の信号線を選択し、
前記第2のセレクタは、前記第3の信号線を選択している、
請求項11に記載の電子装置。 - 請求項1に記載の半導体装置に接続されたモニタをさらに備える、
請求項12に記載の電子装置。 - 当該電子装置が、カーナビゲーション装置である、
請求項13に記載の電子装置。
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