CN105845651A - 半导体装置 - Google Patents

Abstract

本公开涉及半导体装置。使得能够提供可用性优秀的半导体装置。半导体装置具有由多个边包围的主表面、具有布置在该主表面之上的多个电极焊盘的半导体芯片以及分别经由导线耦接到电极焊盘的多个引线。电极焊盘包括时间上并行地供应有多个比特的多个第一电极焊盘。第一电极焊盘包括第二和第三电极焊盘。不同于所述第一电极焊盘的第四电极焊盘被布置在第二和第三电极焊盘之间。

Description

半导体装置

相关申请的交叉引用

将2015年2月3日提交的日本专利申请No.2015-019293的公开内容(包括说明书、附图以及摘要)通过参考全部并入在本申请中。

技术领域

本发明涉及半导体装置，并且特别地涉及适用于提供端子数量不同的半导体装置的装备有半导体芯片的半导体装置。

背景技术

在例如专利文献1中已经描述了装备有在其周缘部分处布置有电极焊盘的半导体芯片的半导体装置。

[现有技术文献]

[专利文献]

[专利文献1]日本未经审查的专利公开公开No.2006-134107

发明内容

存在如下的情况，即为了实现每个半导体装置的种类展开(typedevelopment)，将具有相同配置的半导体芯片封装到外部端子(引脚)数量彼此不同的封装体中，该封装体又被提供作为半导体装置。通过这个种类展开提供引脚数量小的半导体装置，可以降低提供的半导体装置的成本。

当提供引脚数量小的半导体装置时，布置在半导体芯片的周缘部分处的电极焊盘中的一些被布置为不耦接到半导体装置的引脚以便减少引脚数量。例如，当考虑通过一次访问并行地输入/输出多个比特的输入/输出端口(在下文中还称为端口)时，在半导体芯片中布置与各个比特对应的电极焊盘。为了减少引脚数量，与各个比特对应的电极焊盘中的特定电极焊盘被布置为不耦接到引脚。当这么做时，在引脚数量小的半导体装置中的端口的布置中出现端口的布置中的引脚的省略。随着每个端口的比特数量增大这变得明显。

作为对策，考虑在半导体芯片中设置选择器等并且为引脚数量小的每个半导体装置替换引脚。例如，考虑对于例如输入/输出端口和模拟信号或高速接口电路公共使用半导体装置的引脚。在该情况下，对于每个半导体装置，利用选择器将输入/输出端口和模拟信号(或高速接口电路)进行交换。这样做使得能够使用公用的引脚作为输入/输出引脚并且使得可以减少引脚省略。然而，存在如下的风险，即模拟信号或高速接口电路的特性由于选择器的影响而改变。因此难以执行上述交换。

此外考虑在每个端口处出现引脚省略的多个端口被结合以增大用于输入/输出的比特数量。然而，在该情况下，要求多次访问并且因此半导体装置的可用性(usability)劣化。

虽然在专利文献1中已经公开了在周缘部分处布置有电极焊盘的半导体芯片，但是没有描述种类展开。当然，也没有认识到半导体装置的可用性由于种类展开而劣化。

本发明的一个目的在于提供可用性优秀的半导体装置。

从本说明书和附图的描述中将明白本发明的上述目的、其它目的和新颖的特征。

将简短地描述本申请中公开的本发明的代表性的一个的概要如下：

一种半导体装置具有半导体芯片以及分别经由导线耦接到电极焊盘的多个引线，该半导体芯片具有由多个边包围的主表面、以及布置在该主表面之上的多个电极焊盘。这里电极焊盘包括时间上并行地供应有多个比特的多个第一电极焊盘。第一电极焊盘包括第二和第三电极焊盘。与所述第一电极焊盘不同的第四电极焊盘被布置在第二和第三电极焊盘之间。

当通过种类展开提供引脚数量小的半导体装置时，布置在第二和第三电极焊盘之间的第四电极焊盘被设置为不耦接到引线。由于在此引线对应于半导体装置的每个引脚，因此可以防止减少时间上并行地供应有多个比特的引线(引脚)的数量。也就是说，可以减少每个输入/输出端口处的引脚省略。能够提供可用性优秀的半导体装置。

将简短地描述由本申请中公开的发明中的代表性的一个获得的有利效果如下：

可以提供可用性优秀的半导体装置。

附图说明

图1是示出根据实施例1的半导体装置的配置的典型的平面图；

图2是示出根据实施例1的半导体装置中的封装体与端口之间的关系的图；

图3是示出根据实施例1的半导体芯片的主要部分的配置的框图；

图4是典型地示出根据实施例1的半导体芯片的结构的平面图；

图5是示出根据实施例2的半导体装置的配置的典型的平面图；

图6是典型地示出根据实施例2的半导体芯片的结构的平面图；

图7是示出根据实施例3的电子设备的配置的平面图；

图8是示出根据实施例1的半导体装置的平面的平面图；

图9是示出根据实施例1的半导体装置的平面的平面图；

图10是示出根据实施例1的安装有半导体芯片的引线框的平面的平面图；以及

图11是示出根据实施例1的安装有半导体芯片的引线框的平面的平面图。

具体实施方式

在下文中将基于附图详细描述本发明的实施例。顺便提及，在用于描述实施例的所有附图中，相同的附图标记分别附于在原理上相同的组件，并且将省略它们的在原理上的重复描述。

(实施例1)

<种类展开>

图1是示出根据实施例1的半导体装置的配置的典型的平面图。在相同的图中，CHP表示半导体芯片。首先将使用图1描述将半导体芯片CHP种类展开成引脚数量彼此不同的半导体装置。这里，作为要被种类展开的半导体装置，将作为例子描述装备有120个引脚的端子的半导体装置100、装备有80个引脚的端子的半导体装置200以及装备有64个引脚的端子的半导体装置300。当然，它们被视为例子，而不限于这些引脚数量。

在种类展开中，半导体芯片CHP被封装在具有120个引脚的端子的封装体中(封装)并且被提供作为半导体装置100。此外，具有相同的配置的半导体芯片CHP被封装在具有80个引脚的端子的封装体中并且被提供作为半导体装置200。半导体芯片CHP被封装在具有64个引脚的端子的封装体中并且被提供作为半导体装置300。因此，提供有半导体装置100、200和300，其分别包括具有相同配置的半导体芯片CHP而引脚数量彼此不同，如120个引脚、80个引脚和64个引脚。

当使用具有相同配置的半导体芯片CHP执行种类展开时，根据例如引脚数量最大的半导体装置设计半导体芯片CHP。由于在图1中引脚数量最大的半导体装置100被装备有120个引脚的端子，因此根据120个引脚的端子设计半导体芯片CHP。也就是说，半导体芯片CHP被设计为包括分别对应于120个引脚的端子的多个电极焊盘。这些电极焊盘被布置在半导体芯片CHP的主表面之上。当半导体芯片CHP被封装在封装体中时，布置在半导体芯片的主表面之上的电极焊盘电耦接到它们的对应的引脚。

顺便提及，在半导体芯片CHP中，可以在它的主表面之上提供多于引脚数量最大的半导体装置的引脚数量的电极焊盘。在该情况下，一些电极焊盘不耦接到半导体装置的引脚而被用于例如在半导体芯片CHP被封装在封装体中之前的测试的处理等。此外，布置在半导体芯片CHP的主表面之上的电极焊盘的数量可以小于半导体装置的引脚数量。在该情况下，一些电极焊盘耦接到例如半导体装置的多个引脚。

半导体装置100、200和300中的每一个具有四个边，该四个边分别设置有引脚。在半导体装置100中，在其各个边处设置30个引脚，并且总体设置120个引脚。同样地，在半导体装置200中，在其各个边处设置20个引脚，并且总体设置80个引脚。在半导体装置300中，在其各个边处设置16个引脚，并且总体设置64个引脚。在相同图中，附图标记分别仅附在各边的端部处设置的引脚以避免附图的复杂化。例如，当以半导体装置100作为示例时，编号的符号仅附于半导体装置100中设置的120个引脚中的编号1、编号30、编号31、编号60、编号61、编号90、编号91和编号120的引脚。半导体装置200和300也与上述类似。从平面图中看来同一图的左下开始逆时针地增大地附加引脚的编号，但是没有特别限制于此。

在图1中，半导体装置100、200和300中的每一个可以被视为用于封装半导体芯片CHP的封装体。当以这种方式看时，引脚可以被认为是用于每个封装体的引脚。通过将用于封装体的引脚耦接到它们对应的半导体芯片CHP的电极焊盘，封装体的引脚用作每个半导体装置的引脚。

在种类展开中，通过将半导体芯片CHP的对应电极焊盘耦接到用于半导体装置100的封装体的引脚1到120，来提供半导体装置100。通过将半导体芯片CHP的对应电极焊盘耦接到用于半导体装置200的封装体的引脚1到80，来提供半导体装置200。同样地，通过将半导体芯片CHP的对应电极焊盘耦接到用于半导体装置300的封装体的引脚1到64，来提供半导体装置300。

首先，将通过示例的方式描述半导体装置100。通过将半导体芯片CHP的对应电极焊盘耦接到用于半导体装置100的封装体的引脚1到120，半导体装置100的引脚1到120用作多个输入/输出端口、控制端子和电源端子。在图1中，在上边侧设置的引脚61到90被分配作为端口P0和P4并且用作端口。在右边侧设置的引脚31到60被分配作为端口P1和P5并且用作端口。在左边侧设置的引脚91到120被也分配作为端口P3和P7并且用作端口。

此外，在同一个图中，在下边侧设置的引脚1到13和18到30被分配作为端口P2和P6并且用作端口。在下边侧设置的引脚17被分配作为供应有复位信号的复位输入端子C1并且用作复位输入端子。引脚16被分配作为供应有时钟信号的时钟输入端子C2并且用作时钟输入端子。引脚15和14被分配作为电源端子并且用作电源端子。在该情况下，引脚15用作供应有地电压的地电压端子C3，并且引脚14用作供应有电源电压的电源电压端子C4。

在本实施例1中，半导体装置100的端口P0到P3分别是通过一次访问时间上并行地进行16比特的输入或输出的端口。端口P4、P5和P7分别是通过一次访问时间上并行地进行14比特的输入或输出的端口。此外，端口P6是通过一次访问时间上并行地进行10比特的输入或输出的端口。

在半导体装置100的上边，端口P0(第一端口)由两个端口P0-1(第二端口)和P0-2(第三端口)组成。端口P4(第四端口)被布置为夹在端口P0-1和端口P0-2之间。也就是说，端口P0-1的功能被分配给引脚83到90，并且端口P0-2的功能被分配给引脚61到68。端口P4被分配给夹在引脚68和83之间的引脚69到82。这里，虽然端口P0-1和P0-2分别是其中执行8比特的输入或输出的端口，但是它们通过一次访问基本上同时操作并且用作16比特的端口。换言之，端口P0(第一端口)可以被视为已经被分成两个端口P0-1(第二端口)和P0-2(第三端口)。

此外，在半导体装置100的右边，端口P1(第一端口)由两个端口P1-1(第二端口)和P1-2(第三端口)组成。端口P5(第四端口)被布置为夹在端口P1-1和端口P1-2之间。也就是说，端口P1-1的功能被分配给引脚53到60，并且端口P1-2的功能被分配给引脚31到38。端口P5被分配给夹在引脚38和53之间的引脚39到52。甚至这里，尽管端口P1-1和P1-2分别是其中执行8比特的输入或输出的端口，但是它们基本上由一次访问同时操作并且用作16比特的端口。

同样地，在半导体装置100的左边，端口P3(第一端口)由两个端口P3-1(第二端口)和P3-2(第三端口)组成。端口P7(第四端口)被布置为夹在端口P3-1与端口P3-2之间。也就是说，端口P3-1的功能被分配给引脚113到120，端口P3-2的功能被分配给引脚91到98，并且端口P7被分配给夹在引脚98和113之间的引脚99到112。甚至这里，尽管端口P3-1和P3-2分别是其中执行8比特的输入或输出的端口，但是它们通过一次访问基本上同时操作并且用作16比特的端口。

而且，在半导体装置100的下边，端口P2(第一端口)由两个端口P2-1(第二端口)和P2-2(第三端口)组成。端口P6(第四端口)、复位输入端子C1、时钟输入端子C2、地电压端子C3和电源电压端子C4被布置为夹在端口P2-1与P2-2之间。也就是说，端口P2-1的功能被分配给引脚23到30，并且端口P2-2的功能被分配给引脚1到8。端口P6、复位输入端子C1、时钟输入端子C2、地电压端子C3和电源电压端子C4被分配给夹在引脚8与23之间的引脚9到22。

端口P6也由两个端口P6-1和P6-2组成。端口P6-1被分配给引脚18到22，并且端口P6-2被分配给引脚9到13。复位输入端子C1、时钟输入端子C2、地电压端子C3和电源电压端子C4被分配给引脚14到17，从而被夹在端口P6-1和P6-2之间。端口P6是通过一次访问时间上并行地进行10比特的输入或输出的输入/输出端口。构成端口P6的端口P6-1和P6-2分别用作5比特的输入/输出端口。

半导体装置100的引脚1到120耦接到布置在半导体芯片CHP的主表面之上的它们对应的电极焊盘。种类展开后，半导体装置200(300)的引脚1到80(1到64)耦接到它们的对应的布置在半导体芯片CHP的主表面之上的电极焊盘。

首先将描述其中通过种类展开提供具有80个引脚的半导体装置200的情况。已经耦接到半导体装置100的引脚的半导体芯片CHP的电极焊盘被改变为耦接到半导体装置200的引脚，如由图1中的具有箭头的虚线220所指示的。

也就是说，已经耦接到半导体装置100的引脚1到8、14到17以及23到30的半导体芯片CHP的电极焊盘耦接到半导体装置200的引脚1到8、9到12以及13到20。已经耦接到半导体装置100的引脚31到39、45和46以及52到60的半导体芯片CHP的电极焊盘耦接到半导体装置200的引脚21到29、30和31以及32到40。同样，已经耦接到半导体装置100的引脚61到69、75和76以及82到90的半导体芯片CHP的电极焊盘耦接到半导体装置200的引脚41到49、50和51以及52到60。已经耦接到半导体装置100的引脚91到99、105和106以及112到120的半导体芯片CHP的电极焊盘耦接到半导体装置200的引脚61到69和70和71以及72到80。

因此，端口P0-1被分配给半导体装置200的引脚53到60。端口P0-2被分配给半导体装置200的引脚41到48。端口P4被分配给半导体装置200的引脚49到52。类似地，端口P1-1被分配给半导体装置200的引脚33到40。端口P1-2被分配给半导体装置200的引脚21到28。端口P5被分配给半导体装置200的引脚29到32。端口P3-1被分配给半导体装置200的引脚73到80。端口P3-2被分配给半导体装置200的引脚61到68。端口P7被分配给半导体装置200的引脚69到72。

此外，端口P2-1被分配给半导体装置200的引脚13到20。端口P2-2被分配给半导体装置200的引脚1到8。复位输入端子C1、时钟输入端子C2、地电压端子C3和电源电压端子C4被分配给半导体装置200的引脚12到9。在80引脚的半导体装置200中，端口P6-1和P6-2不被分配给引脚。

接下来将描述其中通过种类展开提供具有64个引脚的半导体装置300的情况。已经耦接到半导体装置200的引脚的半导体芯片CHP的电极焊盘被改变为耦接到半导体装置300的引脚，如由图1中的具有箭头的虚线320所指示的。也就是说，已经耦接到半导体装置200的引脚1到6、9到12以及15到20的半导体芯片CHP的电极焊盘耦接到半导体装置300的引脚1到6、7到10以及11到16。已经耦接到半导体装置200的引脚21到27、30和31以及34到40的半导体芯片CHP的电极焊盘耦接到半导体装置300的引脚17到23、24和25以及26到32。同样，已经耦接到半导体装置200的引脚41到47、50和51以及54到60的半导体芯片CHP的电极焊盘耦接到半导体装置300的引脚33到39、40和41以及42到48。已经耦接到半导体装置200的引脚61到67、70和71以及74到80的半导体芯片CHP的电极焊盘耦接到半导体装置300的引脚49到55、56和57以及58到64。

因此，端口P0-1被分配给半导体装置300的引脚42到48。端口P0-2被分配给半导体装置300的引脚33到39。端口P4被分配给半导体装置300的引脚40和41。类似地，端口P1-1被分配给半导体装置300的引脚26到32。端口P1-2被分配给半导体装置300的引脚17到23。端口P5被分配给半导体装置300的引脚24和25。端口P3-1被分配给半导体装置300的引脚58到64。端口P3-2被分配给半导体装置300的引脚49到55。端口P7被分配给半导体装置300的引脚56和57。

此外，端口P2-1被分配给半导体装置300的引脚11到16。端口P2-2被分配给半导体装置300的引脚1到6。复位输入端子C1、时钟输入端子C2、地电压端子C3和电源电压端子C4被分配给半导体装置300的引脚7到10。即使在64引脚的半导体装置300中，端口P6-1和P6-2也不被分配给引脚。

因此，当提供引脚数量小的半导体装置200和300时，维持由两个端口(第二端口和第三端口)组成的端口(第一端口)的比特数量被赋予优先级，并且布置在两个端口之间的端口(第四端口)的比特数量减少。

图2中示出了以上述方式执行种类展开的情况下端口P0到P7的比特数量的变化。分别由两个端口(第二端口和第三端口)组成的端口P0到P3(第一端口)使得可以在种类展开时通过避免构成布置在端口之间的端口(第四端口)的引脚耦接到半导体芯片的电极焊盘，来防止即使在引脚数量小的半导体装置中的比特数量的大幅度削减。也就是说，即使在种类展开中120引脚的封装体变为80引脚的封装体时，端口P0到P3也能够继续通过一次访问执行16比特的处理。此外，即使在变为64引脚封装体时，端口P0、P1和P3也能够通过一次访问处理14比特，并且端口P2也能够处理12比特。

因此，可以通过使用具有相同配置的半导体芯片CHP在种类展开中提供引脚数量彼此不同的半导体装置100、200和300。此外，当提供引脚数量小的半导体装置200或300时，构成布置在构成一个端口(例如，端口P0)的多个端口(P0-1、P0-2)之间的端口(端口P4)的引脚(引脚69到82)与半导体芯片CHP被配置为不彼此耦接。因此，可以降低其中通过一次访问时间上并行地进行输入/输出的端口(端口P0)的比特数量的显著减少，并且减少可用性的劣化。

<半导体芯片的配置>

图3是示出半导体芯片CHP的主要部分的配置的框图。在本实施例中的半导体芯片CHP不被特别限制，被装备有微控制器、存储器接口电路、分别构成端口P0到P7的多个输入/输出电路单元以及分别对应于端口P0到P7的多个寄存器。

在相同附图中，CPU表示微控制器(在下文中也称为“micon”)。微控制器CPU根据存储在未示出的存储器中的程序而操作。当根据该程序操作微控制器CPU时，微控制器CPU经由端口P0到P7执行往返于半导体装置的外部的数据的发送/接收。

分别构成端口P0到P7的输入/输出电路单元以及分别对应于P0到P7的寄存器不被特别限制，在端口P0和P7之间具有彼此相同的配置。因此，图3中示出了构成端口P0的输入/输出电路单元和对应于端口P0的寄存器。甚至在其余端口P1到P7中提供配置类似的多个寄存器和输入/输出电路单元。这里将通过示例的方式描述图3中示出的端口P0，并且将省略其余端口P1到P7的描述。

端口P0通过输入/输出电路单元时间上并行地执行16比特(B0)到(B15)的输入或输出。因此，端口P0的输入/输出电路单元具有16个单位输入/输出电路单元403(B0)到403(B15)。这里，单位输入/输出电路单元403(B0)到403(B15)分别对应于通过端口P0时间上并行地输入或输出的16比特的比特(B0)到(B15)。由于单位输入/输出电路单元在配置方面是彼此相同的，在图3中仅详细示出了单位输入/输出电路单元403(B0)的配置。顺便提及，在本说明书中单位输入/输出电路单元可以被简称为输入/输出电路单元。

将使用图3中示出的单位输入/输出电路单元403(B0)描述单位输入/输出电路单元403(B0)到403(B15)。单位输入/输出电路单元403(B0)被装备有布置在半导体芯片CHP的主表面中的电极焊盘404以及单位输入/输出电路403C。单位输入/输出电路403C具有输出缓冲器OB、输入缓冲器IB以及选择器S1到S3。

输出缓冲器OB具有输入节点、输出节点以及控制节点。输出缓冲器OB的控制节点供应有来自选择器S1的输出信号作为控制信号。当来自选择器S1的输出信号为低电平时，输出缓冲器OB使输出节点处于高阻抗状态。另一方面，当来自选择器S1的输出信号为高电平时，输出缓冲器OB从输出节点输出具有根据供应给输入节点的电压的电压的输出信号并且将其供应给它对应的电极焊盘404。

输入缓冲器IB被装备有输入节点和输出节点。供应给对应电极焊盘404的输入信号被供应给输入节点。输入缓冲器IB形成具有根据供应给输入节点的输入信号的电压的电压的输出信号，并且将其从输出节点供应到选择器S3。

选择器S1到S3中的每一个具有选择节点S、公共节点P以及端子0和1。选择器S1到S3中的每一个根据供应给选择节点S的控制信号的电压(逻辑值)将公共节点P耦接到端子0或1。在该情况下，当供应给选择节点S的控制信号的电压(逻辑值)为低电平(逻辑值0)时，选择器S1到S3中的每一个将端子0耦接到公共节点P。另一方面，当控制信号的电压(逻辑值)为高电平(逻辑值1)时，选择器S1到S3中的每一个将公共节点P耦接到端子1。

作为对应于端口P0的寄存器，在半导体芯片CHP中设置用于指定端口P0的方向数据的方向寄存器DR、输入寄存器IR以及输出寄存器OR。由于通过端口P0时间上并行地进行16比特的输入或输出，因此方向寄存器DR、输入寄存器IR以及输出寄存器OR中的每一个是16比特寄存器。

端口P0公共用作输入/输出端口和用于存储器接口电路MIF的端口，但是没有特别限制于此。通过功能寄存器(function register)FR确定是否使用端口P0作为输入/输出端口或用于存储器接口电路MIF的端口。功能寄存器FR是具有多个比特的寄存器。端口P1到P7中的每一个也公共用作输入/输出端口和另一个功能端口。是否使用端口P0到P7作为输入/输出端口或其它功能端口通过设定到功能寄存器FR的比特的值来确定。也就是说，功能寄存器FR用作端口P0到P7公共的寄存器。功能寄存器FR的比特(B)是用于确定是否使用端口P0作为输入/输出端口或用于存储器接口电路MIF的端口的比特。

方向寄存器DR、输入寄存器IR、输出寄存器OR和功能寄存器FR分别被分配地址。也就是说，当微控制器CPU将分配给寄存器的地址输出到地址总线AB时，选择电路SEL识别地址总线AB上的地址，确定它们是否对应于分别分配给寄存器的地址，并且由此产生选择信号CSD、CSI、CSO和CSF。例如，当微控制器CPU将分配给功能寄存器FR的地址输出到地址总线AB时，选择电路SEL将选择信号CSF变成高电平。因此，选择功能寄存器FR使得从微控制器CPU输出到数据总线DB的数据写到功能寄存器FR中。

当将逻辑值0从微控制器CPU写到功能寄存器FR的比特(B)中时，将低电平(逻辑值0)的控制信号从功能寄存器FR的比特(B)供应到选择器S1到S3的选择节点S。另一方面，当将逻辑值1写到功能寄存器FR的比特(B)中时，将高电平(逻辑值1)的控制信号从功能寄存器FR的比特(B)供应到选择器S1到S3的选择节点S。

方向寄存器DR的比特(B0)耦接到选择器S1的端子1。输出寄存器OR的比特(B0)耦接到选择器S2的端子1。输入寄存器IR的比特(B0)耦接到选择器S3的端子1。此外，存储器接口电路MIF耦接到选择器S1到S3的端子0。

输入/输出电路单元403(B0)对应于通过端口P0时间并行地输入或输出的16比特内的比特(B0)。因此，方向寄存器DR、输出寄存器OR和输入寄存器IR的比特(B0)耦接到包括在输入/输出电路单元403(B0)中的选择器S1到S3的端子1。耦接到在输入/输出电路单元403(B0)到403(B15)中的选择器S1到S3的端子1的方向寄存器DR、输出寄存器OR和输入寄存器IR的比特根据它们对应的比特(B0)到(B15)改变。例如，方向寄存器DR、输出寄存器OR和输入寄存器IR的比特(B15)耦接到包括在对应于比特(B15)的输入/输出电路单元403(B15)中的选择器S1到S3的端子1。

当微控制器CPU将分配给功能寄存器FR的地址输出到地址总线AB以便选择功能寄存器FR和写入逻辑值0到功能寄存器FR的比特(B)中时，选择器S1将来自存储器接口电路MIF的信号供应到输出缓冲器OB的控制节点作为控制信号。此外，选择器S2将来自存储器接口电路MIF的信号供应到输出缓冲器OB的输入节点，并且选择器S3将输入缓冲器IB的输出信号供应到存储器接口电路MIF。存储器接口电路MIF耦接到地址总线AB和数据总线DB并且执行存储器接口上的控制信号的发送/接收，但是没有特别限制于此。

例如，当通过选择器S1将高电平控制信号从存储器接口电路MIF供应到输出缓冲器OB的控制节点时，来自存储器接口电路MIF的输出通过选择器S2供应给输出缓冲器OB的输入节点。然后，来自存储器接口电路MIF的输出被传送到电极焊盘404并且由此从端口P0输出。另一方面，当通过选择器S1将低电平控制信号从存储器接口电路MIF供应到输出缓冲器OB的控制节点时，输出缓冲器OB的输出节点进入高阻抗状态。在这时候，供应给电极焊盘404的输入信号通过输入缓冲器IB和选择器S3被供应给存储器接口电路MIF。

接下来将描述其中端口P0被用作输入/输出端口的情况。微控制器CPU将分配给功能寄存器FR的地址输出到地址总线AB。因此，选择功能寄存器FR，并且通过数据总线DB将逻辑值1从微控制器CPU写到功能寄存器FR的比特(B)中。然后，将逻辑值1从功能寄存器FR的比特(B)供应到选择器S1到S3的选择节点S。因此，选择器S1到S3中的每一个耦接端子1和公共节点P。

选择器S1将已经供应给端子1的方向寄存器DR的比特(B0)的电平供应到输出缓冲器OB的控制节点作为控制信号。微控制器CPU预先确定端口P0的比特(B0)是被用作输入端口还是输出端口。也就是说，微控制器CPU将分配给方向寄存器DR的地址输出到地址总线AB。当选择电路SEL确定地址总线AB处的地址对应于分配给方向寄存器DR的地址时，选择电路SEL将选择信号CSD变成高电平。在选择信号CSD变成高电平的情况下，选择方向寄存器DR，并且从微控制器CPU供应到数据总线DB的数据被写到所选方向寄存器DR的比特(B0)到(B15)中的每一个中作为指示方向的数据。

例如，当逻辑值1被写到方向寄存器DR的比特(B0)到(B15)中时，与逻辑值1对应的高电平作为控制信号被供应给输入/输出电路单元403(B0)到403(B15)中的输出缓冲器OB的控制节点。因此，输入/输出电路单元403(B0)到403(B15)中的输出缓冲器OB能够形成各具有与根据被供应给输入节点的输出寄存器OR的每个比特处的逻辑值的电压对应的电压的输出信号，并且将其供应到它们对应的电极焊盘404。

微控制器CPU将分配给输出寄存器OR的地址输出到地址总线AB。在这时候，微控制器CPU输出要输出到数据总线DB的数据。当选择电路SEL确定地址总线AB处的地址是分配给输出寄存器OR的地址时，选择电路SEL将选择信号CSO变成高电平。因此，选择输出寄存器OR，其又将数据总线DB处的数据写到比特(B0)到(B15)中。写到输出寄存器OR中的数据通过输入/输出电路单元403(B0)到403(B15)中的每一个中的选择器S2被供应给输出缓冲器OB。输出缓冲器OB形成与写到输出寄存器OR中的数据对应的输出信号并且将其供应到对应的电极焊盘404。也就是说，输出寄存器OR的每个比特耦接到对应的电极焊盘404。

因此，通过对输出寄存器OR的一次访问时间上并行地将16比特的数据供应给与端口P0对应的电极焊盘404。

此外，当在选择方向寄存器DR的情况下逻辑值0被写到方向寄存器DR的比特(B0)到(B15)中时，低电平控制信号被供应给输入/输出电路单元403(B0)到403(B15)中的输出缓冲器OB的控制节点。在该情况下，输出缓冲器OB的输出节点分别进入高阻抗状态。在这时候，每个电极焊盘404处的信号通过输入缓冲器IB和选择器S3供应给输入寄存器IR中的对应比特，并且存储于此。也就是说，输入寄存器IR中的每个比特耦接到对应的电极焊盘404。

微控制器CPU将分配给输入寄存器IR的地址输出到地址总线AB，由此选择输入寄存器IR。输入寄存器IR将所存储的数据供应到数据总线DB。在这时候，微控制器CPU读取数据总线DB处的数据。因此，微控制器CPU能够通过对输入寄存器IR的一次访问时间上并行地读取供应给构成端口P0的电极焊盘404的16比特的数据。

虽然已经描述了将逻辑值1或0写到方向寄存器DR的比特(B0)到(B15)中的示例，但是不用说，可以在混合逻辑值1和逻辑值0的同时将逻辑值1和逻辑值0写到方向寄存器DR中。通过这样做，可以针对端口P0的每个比特设定输入和输出。

<半导体芯片的结构>

图4是典型地示出根据实施例1的半导体芯片CHP的结构的平面图。虽然典型地示出了，但是图4的布置是根据实际布置绘制的。

半导体芯片CHP在平面图中具有四个边E1到E4以及被四个边E1到E4包围的主表面。这里，边E3与边E1相对，边E2与边E4相对，并且边E2和E4分别与边E1和E3交叉。在同一个图中，附图标记400表示内部电路。内部电路400包括例如微控制器CPU、寄存器FR、OR、DR和IR、选择电路SEL、存储器接口电路MIF、地址总线AB以及数据总线DB等。此外，在同一个图中，附图标记401表示供应电源电压的电源布线，并且附图标记402表示供应地电压的电源布线。电源布线401和402沿着边E1到E4被布置在半导体芯片CHP的周缘部分处。在图4中，多个附图标记403表示图3描述的输入/输出电路单元。输入/输出电路单元403沿着边E1到E4被布置在半导体芯片CHP的周缘部分处。输入/输出电路单元403中的每一个具有输入/输出电路403C和电极焊盘404，如图3中所描述的。由于输入/输出电路单元403沿着边E1到E4被布置在半导体芯片CHP的周缘部分处，因此电极焊盘404也沿着边E1到E4被布置在半导体芯片CHP的周缘部分处。

在本实施例1中，沿着半导体芯片CHP的边E1布置构成端口P0和P4的输入/输出电路单元403。此外，沿着半导体芯片CHP的边E2布置构成端口P1和P5的输入/输出电路单元403。沿着半导体芯片CHP的边E3布置构成端口P2和P6的输入/输出电路单元403。沿着半导体芯片CHP的边E4布置构成端口P3和P7的输入/输出电路单元403。

端口P0到P3和P6中的每一个由两个端口组成，如图1所示。与此匹配，分别构成端口P0到P3和P6的输入/输出电路单元403也由两个组组成。将通过示例的方式描述端口P0(第一端口)。构成端口P0(第一端口)的第一组的输入/输出电路单元由与端口P0-1(第二端口)对应的第二组的输入/输出电路单元和与端口P0-2(第三端口)对应的第三组的输入/输出电路单元组成。由于端口P0-1和P0-2分别是8比特，因此与此匹配，第二组的输入/输出电路单元和第三组的输入/输出电路单元分别由八个输入/输出电路单元组成。

在图4中，构成第二组的输入/输出电路单元的八个输入/输出电路单元被绘制为输入/输出电路单元403(B0)到403(B7)。构成第三组的输入/输出电路单元的八个输入/输出电路单元被绘制为输入/输出电路单元403(B8)到403(B15)。第二组的输入/输出电路单元403(B0)到403(B7)和第三组的输入/输出电路单元403(B8)到403(B15)分别以使得输入/输出电路单元403(B0)到403(B7)和输入/输出电路单元403(B8)到403(B15)的行与边E1平行的方式沿着半导体芯片CHP的边E1布置。此外，第二组的输入/输出电路单元403(B0)到403(B7)被布置在边E1的一端侧，而第三组的输入/输出电路单元403(B8)到403(B15)被布置在边E1的另一端侧。构成端口P4(第四端口)的第四组的输入/输出电路单元403(B0)到403(B13)也分别以使得第四组的输入/输出电路单元403(B0)到403(B13)的行与边E1平行的方式沿着半导体芯片CHP的边E1布置。在本实施例1中，构成端口P4(第四端口)的第四组的输入/输出电路单元403(B0)到403(B13)被布置为夹在第二组的输入/输出电路单元403(B0)到403(B7)与第三组的输入/输出电路单元403(B8)到403(B15)之间。也就是说，第四组的输入/输出电路单元403(B0)到403(B13)被布置在边E1的中央附近。

构成端口P0和P4的输入/输出电路单元403分别具有电极焊盘404，如图3所述。构成端口P0(第一端口)的输入/输出电路单元403(B0)到403(B15)的电极焊盘404也沿着半导体芯片CHP的边E1以使得这些电极焊盘404的行变得平行于边E1的方式布置。此外，构成端口P4(第四端口)的输入/输出电路单元403(B0)到403(B13)的电极焊盘404也沿着半导体芯片CHP的边E1以使得这些电极焊盘404的行变得平行于边E1的方式布置。在本实施例1中，构成端口P4(第四端口)的输入/输出电路单元403(B0)到403(B13)被布置在对应于端口P0-1的第二组的输入/输出电路单元403(B0)到403(B7)与构成端口P0-2的第三组的输入/输出电路单元403(B8)到403(B15)之间。因此，构成端口P4(第四端口)的第四组的输入/输出电路单元403(B0)到403(B13)的电极焊盘404也被布置在第二组的输入/输出电路单元403(B0)到403(B7)的电极焊盘404与构成端口P0-2的第三组的输入/输出电路单元403(B8)到403(B15)的电极焊盘404之间。

构成端口P0(第一端口)的第一组的输入/输出电路单元403(B0)到403(B15)的电极焊盘404、构成端口P0-1(第二端口)的第二组的输入/输出电路单元403(B0)到403(B7)的电极焊盘404、以及构成端口P0-2(第三端口)的第三组的输入/输出电路单元403(B8)到403(B15)的电极焊盘404可以分别被视为第一电极焊盘、第二电极焊盘和第三电极焊盘。在此情况下，构成端口P4(第四端口)的第四组的输入/输出电路单元403(B0)到403(B13)的电极焊盘404可以被视为第四电极焊盘。当它们以这种方式认为时，第一电极焊盘为多个并且包括沿着半导体芯片CHP的边E1布置的第二和第三电极焊盘。沿着边E1布置的第四电极焊盘被布置在第二和第三电极焊盘之间。

虽然已经描述了构成沿着半导体芯片CHP的边E1布置的端口P0和P4的输入/输出电路单元403，但是沿着其它边E2到E4布置的端口P1到P3和P5到P7也是类似的。

也就是说，构成端口P1-1和P1-2的第二和第三组的输入/输出电路单元403、以及构成端口P5的第四组的输入/输出电路单元403沿着半导体芯片CHP的边E2布置。构成端口P5的第四组的输入/输出电路单元403被布置在构成端口P1-1的输入/输出电路单元403与构成端口P1-2的第三组的输入/输出电路单元403之间。与此匹配，端口P5的输入/输出电路单元403中的电极焊盘404被布置在端口P1-1的输入/输出电路单元403中的电极焊盘404与端口P1-2的输入/输出电路单元403的电极焊盘404之间。当然，沿着半导体芯片CHP的边E2布置这些电极焊盘404。

此外，构成端口P3-1和P3-2的第二和第三组的输入/输出电路单元403以及构成端口P7的第四组的输入/输出电路单元403沿着半导体芯片CHP的边E4布置。构成端口P7的第四组的输入/输出电路单元403被布置在构成端口P3-1的第二组的输入/输出电路单元403与构成端口P3-2的第三组的输入/输出电路单元403之间。在与此匹配时，端口P7的输入/输出电路单元403中的电极焊盘404被布置在端口P3-1的输入/输出电路单元403中的电极焊盘404与端口P3-2的输入/输出电路单元403中的电极焊盘404之间。当然，沿着半导体芯片CHP的边E4布置这些电极焊盘404。

在半导体芯片CHP的边E3处，构成端口P2-1、P2-2、P6-1和P6-2的输入/输出电路单元403沿着边E3布置。此外，在边E3处，电极焊盘C1a,C2a,C3a和C4a沿着边E3布置。电极焊盘C1a,C2a,C3a和C4a被布置在构成端口P6-1的输入/输出电路单元403与构成端口P6-2的输入/输出电路单元403之间。此外，电极焊盘C1a,C2a,C3a和C4a、构成端口P6-1的输入/输出电路单元403以及构成端口P6-2的输入/输出电路单元403被布置在构成端口P2-1的第二组的输入/输出电路单元403与构成端口P2-2的第三组的输入/输出电路单元403之间。

当观看构成端口P2-1、P2-2、P6-1和P6-2的输入/输出电路单元403中的电极焊盘404以及电极焊盘C1a、C2a、C3a和C4a时，用于这些焊盘的输入/输出电路单元403中的电极焊盘404以及电极焊盘C1a、C2a、C3a和C4a也沿着半导体芯片CHP的边E3布置。此外，电极焊盘C1a、C2a、C3a和C4a被布置在端口P6-1的输入/输出电路单元403中的电极焊盘404与端口P6-2的输入/输出电路单元403中的电极焊盘404之间。此外，电极焊盘C1a、C2a、C3a和C4a以及端口P6-1和P6-2的输入/输出电路单元403中的电极焊盘404被布置在端口P2-1的输入/输出电路单元403中的电极焊盘404与端口P2-2的输入/输出电路单元403中的电极焊盘404之间。

沿着边E3布置的电极焊盘C1a耦接到复位输入端子C1，电极焊盘C2a耦接到时钟输入端子C2，电极焊盘C3a耦接到地电压端子C3，并且电极焊盘C4a耦接到电源电压端子C4，其中它们被封装在封装体中。电极焊盘C3a耦接到电源布线402，并且电极焊盘C4a耦接到电源布线401。此外，电极焊盘C3a和C4a甚至耦接到内部电路400。地电压端子C3供应有地电压，并且电源电压端子C4供应有电源电压。因此，工作电源电压供应给内部电路400以及电源布线401和402中的每一个。

当它们被封装在封装体中时，沿着边E3布置的电极焊盘C1a耦接到复位输入端子C1，并且电极焊盘C2a耦接到时钟输入端子C2。电极焊盘C1a和C2a耦接到内部电路400。电极焊盘C1a和C2a耦接到图3中示出的微控制器CPU，但是没有特别限制于此。因此，根据供应给时钟输入端子C2的时钟信号操作微控制器CPU。此外，可以通过供应给复位输入端子C1的复位信号来使微控制器CPU复位。

这些电极焊盘C1a、C2a、C3a和C4a被布置在端口P2-1和P6-1的输入/输出电路单元403中的电极焊盘404与端口P2-2和P6-2的输入/输出电路单元403中的电极焊盘404之间。因此，这些电极焊盘C1a、C2a、C3a和C4a被布置为基本上在半导体芯片CHP的边E3的中央。此外，当提供引脚数量小的半导体装置时，构成端口P6-1和P6-2的各个输入/输出电路单元403中的电极焊盘404没有耦接到半导体装置的引脚。因此，端口P6-1和P6-2可以被视为第四端口，并且构成端口P6-1和P6-2的输入/输出电路单元403可以被视为第四组的输入/输出电路单元。

顺便提及，电极焊盘404、C1a、C2a、C3a和C4a被形成在半导体芯片CHP的主表面之上，从而能够电耦接到半导体装置的引脚。

由于在图3中描述了输入/输出电路单元403，因此在图4中以简化形式绘制它们。此外，为了避免使得图4复杂，仅对于沿着边E1布置的输入/输出电路单元403示出了端口P0-1、P0-2和P4之间的关系。关于沿着边E2布置的输入/输出电路单元，仅示出了构成端口P1-1的输入/输出电路单元403(B0)和构成端口P1-2的输入/输出电路单元403(B15)，而省略了其它输入/输出电路单元。同样的，关于沿着边E3布置的输入/输出电路单元，仅示出了构成端口P2-1的输入/输出电路单元403(B0)和构成端口P2-2的输入/输出电路单元403(B15)，而省略了其它输入/输出电路单元。此外，甚至关于沿着边E4布置的输入/输出电路单元，也仅示出了构成端口P3-1的输入/输出电路单元403(B0)和构成端口P3-2的输入/输出电路单元403(B15)，而省略了其它输入/输出电路单元。

甚至关于配置每个输入/输出电路单元403的输入/输出电路403C，在图4中也仅示出了输出缓冲器OB(图3)的部分的配置，以避免使附图太复杂。省略了输入缓冲器IB和选择器S1到S3。在本实施例中，输出缓冲器OB被设置有耦接在电极焊盘404和电源布线401之间的P沟道型场效应晶体管405以及耦接在电极焊盘404和电源布线402之间的N沟道型场效应晶体管406。当来自选择器S1的控制信号为低电平时，晶体管405和406都进入截止状态使得电极焊盘404进入高阻抗状态。另一方面，当来自选择器S1的控制信号为高电平时，晶体管405或406根据来自选择器S2的信号而进入导通状态以便将根据来自选择器S2的信号的电压供应到电极焊盘404。

<<半导体装置的结构>>

布置在半导体芯片CHP的主表面之上的电极焊盘404、C1a、C2a、C3a和C4a电耦接到半导体装置的引脚。

<<120引脚的半导体装置>>

首先，当提供120引脚的半导体装置100时，布置在半导体芯片CHP的主表面之上的构成端口P0-1、P0-2、P1-1、P1-2、P2-1、P2-2、P3-1、P3-2、P4、P5、P6-1、P6-2和P7的输入/输出电路单元403的所有电极焊盘404、与半导体装置100的除了引脚14-17之外的所有引脚电耦接。此外，布置在半导体芯片CHP的主表面之上的电极焊盘C4a、C3a、C2a和C1a电耦接到半导体装置100的引脚14到17。在这时候，输入/输出电路单元403的电极焊盘404耦接到它们对应的引脚。

也就是说，构成端口P0-1的输入/输出电路单元403中的焊盘404耦接到端口P0-1被分配到的半导体装置100的引脚。构成端口P0-2的输入/输出电路单元403中的焊盘404耦接到端口P0-2被分配到的半导体装置100的引脚。构成端口P4的输入/输出电路单元403中的焊盘404耦接到端口P4被分配到的半导体装置100的引脚。同样的，构成端口P1-1的输入/输出电路单元403中的焊盘404耦接到端口P1-1被分配到的半导体装置100的引脚。构成端口P1-2的输入/输出电路单元403中的焊盘404耦接到端口P1-2被分配到的半导体装置100的引脚。构成端口P5的输入/输出电路单元403中的焊盘404耦接到端口P5被分配到的半导体装置100的引脚。

此外，构成端口P2-1的输入/输出电路单元403中的焊盘404耦接到端口P2-1被分配到的半导体装置100的引脚。构成端口P2-2的输入/输出电路单元403中的焊盘404耦接到端口P2-2被分配到的半导体装置100的引脚。构成端口P6-1的输入/输出电路单元403中的焊盘404耦接到端口P6-1被分配到的半导体装置100的引脚。构成端口P6-2的输入/输出电路单元403中的焊盘404耦接到端口P6-2被分配到的半导体装置100的引脚。

同样的，构成端口P3-1的输入/输出电路单元403中的焊盘404耦接到端口P3-1被分配到的半导体装置100的引脚。构成端口P3-2的输入/输出电路单元403中的焊盘404耦接到端口P3-2被分配到的半导体装置100的引脚。构成端口P7的输入/输出电路单元403中的焊盘404耦接到端口P7被分配到的半导体装置100的引脚。

如图1所示，在半导体装置100的与半导体芯片CHP的边E1相对的那边处，端口P0-1被分配给设置在该边的一端侧的引脚，并且端口P0-2被分配给设置在该边的另一端侧的引脚。此外，端口P4被分配给布置在半导体装置100的与边E1相对的那边的中央部分中的引脚。因此，在各个端口P0-1、P0-2和P4处，使得半导体芯片CHP中布置的电极焊盘404和半导体装置100的引脚彼此相对。因此，半导体装置100的引脚和电极焊盘404可以通过导线容易地彼此耦接。

虽然作为示例已经描述了端口P0-1、P0-2和P4，但是其他端口和端子C1、C2、C3和C4也与上述类似。也就是说，在边E2处，布置在半导体芯片CHP中的电极焊盘404和半导体装置100的引脚在端口P1-1、P1-2和P5处被彼此相对地设置。此外，在边E4处，布置在半导体芯片CHP中的电极焊盘404和半导体装置100的引脚在端口P3-1、P3-2和P7处被彼此相对地设置。此外，在边E3处，布置在半导体芯片CHP中的电极焊盘C1a、C2a、C3a和C4a和电极焊盘404与半导体装置100的引脚在端口P2-1、P2-2、P6-1、P6-2以及端子C1、C2、C3和C4处被彼此相对地设置。

<<80引脚的半导体装置>>

当提供80引脚的半导体装置200时，已经布置在半导体芯片CHP的主表面之上的构成端口P0-1、P0-2、P1-1、P1-2、P2-1、P2-2、P3-1和P3-2的输入/输出电路单元403的电极焊盘404电耦接到半导体装置200的引脚。另一方面，在端口P4、P5和P7处，已经布置在半导体芯片CHP的主表面之上的构成这些端口的输入/输出电路单元403的部分中的电极焊盘404电耦接到半导体装置200的引脚。其余输入/输出电路单元403中的电极焊盘404没有耦接到半导体装置200的引脚。此外，构成端口P6-1和P6-2的输入/输出电路单元403的电极焊盘404没有电耦接到半导体装置200的引脚。

也就是说，构成端口P0-1的输入/输出电路单元403中的电极焊盘404耦接到半导体装置200的引脚53到60。构成端口P0-2的输入/输出电路单元403中的电极焊盘404耦接到半导体装置200的引脚41到48。此外，构成端口P1-1的输入/输出电路单元403中的电极焊盘404耦接到半导体装置200的引脚33到40。构成端口P1-2的输入/输出电路单元403中的电极焊盘404耦接到半导体装置200的引脚21到28。

此外，构成端口P2-1的输入/输出电路单元403中的电极焊盘404耦接到半导体装置200的引脚13到20。构成端口P2-2的输入/输出电路单元403中的电极焊盘404耦接到半导体装置200的引脚1到8。此外，构成端口P3-1的输入/输出电路单元403中的电极焊盘404耦接到半导体装置200的引脚73到80，并且构成端口P3-2的输入/输出电路单元403中的电极焊盘404耦接到半导体装置200的引脚61到68。

另一方面，关于端口P4，构成端口P4的输入/输出电路单元403中的四个输入/输出电路单元403中的电极焊盘404耦接到它们对应的半导体装置200的引脚，并且其余十个输入/输出电路单元403中的电极焊盘404没有耦接到半导体装置200的引脚。当端口P4对应于14比特(B0)到(B13)时，对应于14比特之中的比特(B0)、(B6)、(B7)和(B13)的四个输入/输出电路单元403(B0)、403(B6)、403(B7)和403(B13)的电极焊盘404耦接到半导体装置200的引脚49-52。对应于其余十比特(B1)到(B5)和(B8)到(B12)的十个输入/输出电路单元403(B1)到403(B5)和403(B8)到403(B12)的电极焊盘404没有耦接到半导体装置200的引脚。

同样，即使关于14比特的端口P5，与作为该14比特中的四个比特的比特(B0)、(B6)、(B7)和(B13)对应的四个输入/输出电路单元403(B0)、403(B6)、403(B7)和403(B13)的电极焊盘404耦接到半导体装置200的引脚29到32。与其余十比特(B1)到(B5)和(B8)到(B12)对应的十个输入/输出电路单元403(B1)到403(B5)和403(B8)到403(B12)的电极焊盘404没有耦接到半导体装置200的引脚。此外，即使关于14比特的端口P7，与对应于该14比特中的四个比特的比特(B0)、(B6)、(B7)和(B13)对应的四个输入/输出电路单元403(B0)、404(B6)、403(B7)和403(B13)的电极焊盘404耦接到半导体装置200的引脚69到72。与其余十比特(B1)到(B5)和(B8)到(B12)对应的十个输入/输出电路单元403(B1)到403(B5)和403(B8)到403(B12)的电极焊盘404没有耦接到半导体装置200的引脚。

即使在80个引脚的半导体装置200中,如图1所示，在半导体装置100的与半导体芯片CHP的边E1相对的那边处，端口P0-1被分配给设置在该边的一端侧的引脚，并且端口P0-2被分配给设置在该边的另一端侧的引脚。此外，端口P4被分配给布置在半导体装置100的与边E1相对的那边的中央部分中的引脚。因此，在各个端口P0-1、P0-2和P4处，在与半导体芯片CHP的边E1相对的半导体装置100的边处，端口P0-1分配给设置在其边的一端侧的引脚，并且端口P0-2分配给设置在其边的另一端侧的引脚。此外，端口P4分配给布置在与边E1相对的半导体装置100的边的中央部分中的引脚。因此，在各个端口P0-1、P0-2和P4处，使得布置在半导体芯片CHP中的电极焊盘404和半导体装置200的引脚彼此相对。因此，半导体装置100的引脚和电极焊盘404可以通过导线容易地彼此耦接。

虽然作为示例已经描述了端口P0-1、P0-2和P4，但是其他端口和端子C1、C2、C3和C4也与上述类似。

<<64引脚的半导体装置>>

当提供64引脚的半导体装置300时，已经布置在半导体芯片CHP的主表面之上的构成端口P0-1,P0-2,P1-1,P1-2,P2-1,P2-2,P3-1,P3-2,P4,P5和P7的输入/输出电路单元403的部分中的电极焊盘404电耦接到半导体装置300的引脚。其余输入/输出电路单元403中的电极焊盘404没有耦接到半导体装置300的引脚。此外，构成端口P6-1和P6-2的输入/输出电路单元403的电极焊盘404没有电耦接到半导体装置300的引脚。

也就是说，构成8比特端口P0-1的八个输入/输出电路单元中的七个输入/输出电路单元403(B0)到403(B6)中的电极焊盘404耦接到半导体装置300的引脚42到48。同样，构成8比特端口P0-2的八个输入/输出电路单元中的七个输入/输出电路单元403(B9)到403(B15)中的电极焊盘404耦接到半导体装置300的引脚33到39。此外，构成8比特端口P1-1的八个输入/输出电路单元中的七个输入/输出电路单元403(B0)到403(B6)中的电极焊盘404耦接到半导体装置300的引脚26到32。此外，构成8比特端口P1-2的八个输入/输出电路中的七个输入/输出电路单元403(B9)到403(B15)中的电极焊盘404耦接到半导体装置300的引脚17到23。

此外，构成8比特端口P2-1的八个输入/输出电路单元中的六个输入/输出电路单元403(B0)到403(B5)中的电极焊盘404耦接到半导体装置300的引脚11到16。构成8比特端口P2-2的八个输入/输出电路单元中的六个输入/输出电路单元403(B10)到403(B15)中的电极焊盘404耦接到半导体装置300的引脚1到6。此外，构成8比特端口P3-1的八个输入/输出电路单元中的七个输入/输出电路单元403(B0)到403(B6)中的电极焊盘404耦接到半导体装置300的引脚58到64。构成8比特端口P3-2的八个输入/输出电路单元中的七个输入/输出电路单元403(B9)到403(B15)中的电极焊盘404耦接到半导体装置300的引脚49到55。

另一方面，在端口P4处，构成14比特端口P4的十四个输入/输出电路单元403中的两个输入/输出电路单元403(B6)和403(B7)中的电极焊盘404耦接到半导体装置200的引脚40和41。其余十二个输入/输出电路单元403的电极焊盘404没有耦接到半导体装置200的引脚。

同样地，即使在14比特端口P5处，与作为十四比特中的两个比特的比特(B6)和(B7)对应的两个输入/输出电路单元403(B6)和403(B7)的电极焊盘404耦接到半导体装置200的引脚24和25。与其余12比特对应的十二个输入/输出电路单元的电极焊盘404没有耦接到半导体装置300的引脚。此外，即使在14比特端口P7处，与作为十四比特中的两个比特的比特(B6)和(B7)对应的两个输入/输出电路单元404(B6)和403(B7)的电极焊盘404耦接到半导体装置300的引脚56和57。与其余十二个比特对应的十二个输入/输出电路单元403的电极焊盘404没有耦接到半导体装置300的引脚。

即使在64引脚的半导体装置300中，如图1所示，在与半导体芯片CHP的边E1相对的半导体装置300的边处，端口P0-1分配给设置在其边的一端侧的引脚，并且端口P0-2分配给设置在其边的另一端侧的引脚。此外，端口P4分配给布置在与边E1相对的半导体装置100的边的中央部分中的引脚。因此，在各个端口P0-1、P0-2和P4处，使得布置在半导体芯片CHP中的电极焊盘404和半导体装置300的引脚彼此相对。因此，半导体装置300的引脚和电极焊盘404可以通过导线容易地彼此耦接。

尽管作为示例已经描述了端口P0-1、P0-2和P4，但是其它端口和端子C1、C2、C3和C4也与上述类似。

图10是示出根据实施例1的装备有半导体芯片CHP的引线框的平面的平面图。虽然在图1、2和4中已经描述了120引脚的半导体装置作为引脚数量最大的半导体装置，但是在图10中作为示例将描述100引脚的半导体装置作为引脚数量最大的半导体装置，以避免附图的复杂化。

在图1和2中，在120引脚的半导体装置的情况下，端口P4、P5和P7已经被设定为14比特，端口P6已经被设定为10比特，并且端口P0到P3已经被分别设定为16比特。另一方面，在示出其中引脚的数量最大为100个引脚的半导体装置的图10的示例中，端口P4、P5和P7分别设定为9比特，并且端口P6被设定为6比特。即使在图10的示例中，端口P0到P3也分别保持为16比特。此外，本示例与图1的示例相同之处在于，端口P0到P3中的每一个由两个8比特端口构成。当提供引脚数量小的半导体装置时，优先地以与图1的示例相同的方式减少布置在两个端口之间的端口(端口P4、P5和P7)的比特数量。

在端口P4、P5和P7中的每一个的比特数量减少的情况下，在图10中描述的半导体芯片CHP中减少构成这些端口的输入/输出电路单元403的数量。图10中描述的输入/输出电路单元403的布置与图4相同。

在图10中，600L表示具有100个引脚的100引脚LQF(低剖面方形扁平)封装体的引线框的一部分。在同一个附图中，602表示引线。示出了一百个引线602。在同一个附图中，从左下开始逆时针地为引线602赋予1到100的引脚编号。

如图4中描述的，半导体芯片CHP具有四个边E1到E4以及被四个边E1到E4包围的主表面。此外，如图4所示沿着边E1到E4布置输入/输出电路单元403。如图4中描述的，包括在输入/输出电路单元403中的电极焊盘404也沿着边E1到E4布置。在图10中，分别沿着边E1到E4布置的电极焊盘404被示出为与边E1到E4平行布置的电极焊盘的行或列。

布置在半导体芯片CHP的主表面之上的电极焊盘404经由导线601电耦接到它们对应的引线的一端。由于在图10中附图变得复杂，因此仅绘制了其中导线601耦接在沿着边E1布置的电极焊盘404与和边E1相对的引线602(引脚编号51到75)之间的部分。尽管图10中未示出，但是沿着边E2到E4布置的电极焊盘404与和边E2到E4相对的引线602(引脚编号26到50、1到25和76到100)也通过导线601彼此电耦接。

在引线框600L与布置在半导体芯片CHP的周缘部分处的电极焊盘404通过导线601电耦接之后，它们被封装到100引脚LQF封装体中。在这时候，引线602的另一端部被封装为使得突出到封装体外部。置于被封装在100引脚LQF封装体中的状态中的半导体装置在图8中被示出为600。在图8中，MK表示附接于封装体的标记。引线602的另一端如图8所示从封装体的各个边突出并且用作半导体装置的端子(引脚)。此外，在同一图中，1,25,26,50,51,75,76和100表示引线602的突出端，即，半导体装置的引脚的编号。

输入/输出电路单元403沿着边E1到E4布置在半导体芯片CHP的主表面之上，并且电极焊盘404沿着边E1到E4布置在半导体芯片CHP的主表面之上。各个电极焊盘404通过导线601耦接到它们对应的引线602并且封装到封装体中，由此使得可以提供其中100引脚LQF封装体被配置为封装体的半导体装置。在该情况下，端口P0到P3分别分成两个端口并且分配给半导体装置的引脚。然而，甚至在半导体芯片CHP中，分别构成端口P0到P3的输入/输出电路单元403(包括电极焊盘404)如图4中描述地以类似的方式分成两个。因此，如图10所示，电极焊盘404与它们对应的引线601的一端可以通过导线602容易地耦接。

图11是示出根据实施例1的装备有半导体芯片CHP的引线框的平面的平面图。图11中示出了具有与图10中示出的半导体芯片CHP相同配置的半导体芯片CHP通过种类展开被封装到64引脚LQF封装体中。

由于半导体装置中的引脚数量变为64，因此如图2所示，端口P0、P1和P3变为14比特，端口P2变为12比特，端口P4、P5和P7变为2比特，并且分别地，端口P6变为0比特。

如同图10一样，图11中仅示出了其中沿着半导体芯片CHP的边E1布置的电极焊盘404与它们对应的引线602(引脚编号33到48)经由导线601耦接的部分。虽然其余引线602也耦接到它们对应的电极，但是在同一个附图中它们被省略。在引线602与半导体芯片CHP通过导线601彼此耦接之后，它们被封装到封装体中，由此提供了诸如图9中示出的置于被封装在64引脚LQF封装体中的状态中的半导体装置610。在图9中，MK表示附接于封装体的标记。引线602的另一端如图9所示从封装体的边突出并且因此用作半导体装置的端子(引脚)。此外，在同一图中，1,16,17,32,33,48,49和64表示引线602的突出端，即，半导体装置的引脚的编号。

在图11中，接下来将通过示例的方式描述电极焊盘404与它们对应的引线602(引脚编号33到48)两者通过导线601耦接。

如图4所示，沿着半导体芯片CHP的边E1布置构成端口P0-1的第二组的输入/输出电路单元403(B0)到403(B7)、构成端口P4的第四组的输入/输出电路单元403以及构成端口P0-2的第三组的输入/输出电路单元403(B8)到403(B15)。在该情况下，构成端口P4的第四组的输入/输出电路单元403被布置在第二组的输入/输出电路单元403(B0)到403(B7)与第三组的输入/输出电路单元403(B8)到403(B15)之间。当以电极焊盘404观看时，构成端口P4的第四组的输入/输出电路单元403中的电极焊盘(第四电极焊盘)布置在第二组的输入/输出电路单元403(B0)到403(B7)中的电极焊盘404(第二电极焊盘)与第三组的输入/输出电路单元403(B8)到403(B15)中的电极焊盘404(第三电极焊盘)之间。

当种类展开时提供引脚编号小的半导体装置时，相对于端口P4到P7优先地维持端口P0到P3的比特数量。换言之，优先地减少端口P4到P7中的每一个的比特数量。

如图1所示，端口P0通过在与半导体芯片CHP的边E1对应的半导体装置的边处被分成两个而被分配。也就是说，在图1中端口P0由分配给半导体装置的左侧的引脚的端口P0-1和分配给半导体装置的右侧的引脚的端口P0-2组成。此外，端口P4被分配给在端口P0-1和P0-2之间的引脚。

为了在提供64引脚的半导体装置的情况下减少端口P4的比特数量，构成端口P4的输入/输出电路单元403中的布置在半导体芯片CHP的边E1的中央部分中的输入/输出电路单元被留下，并且不在除上述外的输入/输出电路单元中的电极焊盘404与引线602之间执行耦接。因此，可以在抑制由端口P0-1和P0-2组成的端口P0的比特数量减少的同时提供引脚数量小的半导体装置。

此外，构成构成端口P0的端口P0-1和P0-2中的端口P0-1的输入/输出电路单元403沿着半导体芯片CHP的边E1布置在左侧。构成端口P0-2的输入/输出电路单元403沿着半导体芯片CHP的边E1布置在右侧。也就是说，使得构成端口P0-1的输入/输出电路单元403与端口P0-1被分配到的半导体装置的引脚彼此相对。使得构成端口P0-2的输入/输出电路单元403与端口P0-2被分配于其的半导体装置的引脚彼此相对。此外，当提供引脚数量小的半导体时，构成端口P4的输入/输出电路单元403中的布置在边E1的中央部中的输入/输出电路单元403的电极焊盘404被耦接到它们对应的引线602。

因此，在边E1的两端侧，可以防止用于耦接引线602和电极焊盘404的导线601的接近角(approach angle)(边E1和导线601之间的角度)和用于耦接引线602和边E1的中央部中的电极焊盘404的导线601的接近角减少。当导线601的接近角小时存在导线601之间接触的风险，并且因此存在出现故障的可能性。此外，当接近角小时认为导线601较长，使得存在特性劣化的担忧。

虽然已经作为示例描述了沿着边E1布置的端口P0和P4，但是沿着其它边E2到E4布置的端口P1到P3和P5到P7也与上述类似。

在实施例1中，即使在通过种类展开提供引脚数量小的半导体装置时，也可以抑制通过一次访问时间上并行地进行输入或输出的每个端口的比特数量的减少。例如，当如图2所示提供80引脚的半导体装置时，可以如同120引脚的半导体装置一样维持能通过一次访问进行16比特输入/输出的端口。此外，即使在提供64引脚的半导体装置时，也可以维持能通过一次访问最大进行14比特输入/输出的端口。也就是说，即使半导体芯片CHP被存储在引脚数量小的封装体中，也可以使微控制器CPU可以一次访问的端口中的每一个的比特数量的减少最小化。此外，同一个端口可以被聚集在半导体装置的一边而不被分散到半导体装置的多个边。因此可以提供可用性优秀的半导体装置。

顺便提及，虽然实施例1已经描述了布置在半导体芯片CHP和半导体装置的四个边处的端口，但是在例如装备有高精度的模拟功能器件等和打算用于它难以被用作端口的应用的半导体装置等中，端口(例如，端口P0-1、P0-2和P4)可以被配置为仅被布置在半导体芯片CHP和半导体装置中的每一个的一边。也就是说，不限制布置端口的边的数量。

此外，在实施例1中通过示例的方式已经描述各具有输入和输出的端口作为端口，但是实施例1不限于这种端口。也就是说，端口可以被配置为输入专用的端口或输出专用的端口。

此外，当半导体芯片CHP的电极焊盘和半导体装置的引脚增加的更多(例如在像208个引脚的情况中)时，其中可以通过一次访问时间上并行地进行输入或/和输出的额外的第一端口可以被提供并且由第二和第三端口构成，继之以被添加到图1中示出的端口P0和P4。在该情况下，图1中示出的端口P0-1、P4和P0-2可以被夹在该第二和第三端口之间。也就是说，其中可以通过一次访问进行输入/输出的端口可以被分成复数个，并且布置为顺序地添加。

(实施例2)

图5是典型地示出根据实施例2的半导体装置的配置的平面图。此外，图6是典型地示出根据实施例2的半导体芯片CHP的结构的平面图。图5中示出的半导体装置在配置方面类似于图1中示出的半导体装置。图6中示出的半导体芯片CHP在结构方面类似于图4中示出的半导体芯片。因此，在此将主要描述在其之间的区别之处。

<半导体装置的配置>

在实施例2中，实施例1中描述的端口P4,P5和P7分别被分成两个端口。此外，在实施例2中，电源电压端子被添加到半导体装置。

在图5中，P4-1和P4-2是端口。实施例1中描述的端口P4由两个端口P4-1和P4-2组成。然而，实施例1中，在120引脚的半导体装置的情况下端口P4为14比特，但是在实施例2中减少了2个比特的12比特端口P4由端口P4-1和P4-2构成。在120引脚的半导体装置的情况下，由端口P4-1和P4-2构成的端口P4能够通过一次访问时间上并行地执行12比特的输入或输出。

同样，P5-1和P5-2是端口。实施例1中描述的端口P5由两个端口P5-1和P5-2构成。然而，实施例1中，在120引脚的半导体装置的情况下端口P5为14比特，但是在实施例2中减少了2个比特的12比特端口P5由端口P5-1和P5-2构成。在120引脚的半导体装置的情况下，由端口P5-1和P5-2构成的端口P5能够通过一次访问时间上并行地执行12比特的输入或输出。

此外，P7-1和P7-2是端口。实施例1中描述的端口P7由两个端口P7-1和P7-2构成。然而，实施例1中，在120引脚的半导体装置的情况下端口P7为14比特，但是在实施例2中减少了2个比特的12比特端口P7由端口P7-1和P7-2构成。在120引脚的半导体装置的情况下，由端口P7-1和P7-2构成的端口P7能够通过一次访问时间上并行地执行12比特的输入或输出。

在120引脚的半导体装置100的情况下，端口P4-1被分配给半导体装置100的与其对应的引脚77到82，而端口P4-2被分配给半导体装置100的与其对应的引脚69到74。在80引脚的半导体装置200的情况下，端口P4-1被分配给半导体装置200的引脚52，而端口P4-2被分配给半导体装置200的引脚49。此外，在64引脚的半导体装置300的情况中，端口P4-1和P4-2未被分配给半导体装置300的引脚。

电源电压端子C8和地电压端子C7分别被分配给在端口P4-1分配到的引脚与端口P4-2分配到的引脚之间的引脚。也就是说，在120引脚的半导体装置100的情况中，电源电压端子C8和地电压端子C7被分配给半导体装置100的它们对应的引脚75和76。在80引脚的半导体装置200的情况中，电源电压端子C8和地电压端子C7被分配给半导体装置200的它们对应的引脚50和51。在64引脚的半导体装置300的情况中，端口P4-1和P4-2未被分配。代替端口P4-1和P4-2,电源电压端子C8和地电压端子C7被分配给半导体装置300的它们对应的引脚40和41。

同样，在120引脚的半导体装置100的情况中，端口P5-1被分配给半导体装置100的与其对应的引脚47到52，并且端口P5-2被分配给半导体装置100的与其对应的引脚39到44。在80引脚的半导体装置200的情况中，端口P5-1被分配给半导体装置200的与其对应的引脚32，并且端口P5-2被分配给半导体装置200的与其对应的引脚29。此外，在64引脚的半导体装置300的情况中，端口P5-1和P5-2未被分配给半导体装置300的引脚。

电源电压端子C10和地电压端子C9分别被分配给在端口P5-1分配到的引脚与端口P5-2分配到的引脚之间的引脚。也就是说，在120引脚的半导体装置100的情况中，电源电压端子C10和地电压端子C9被分配给半导体装置100的它们对应的引脚45和46。在80引脚的半导体装置200的情况中，电源电压端子C10和地电压端子C9被分配给半导体装置200的它们对应的引脚30和31。在64引脚的半导体装置300的情况中，端口P5-1和P5-2未被分配。代替端口P5-1和P5-2,电源电压端子C10和地电压端子C9被分配给半导体装置300的它们对应的引脚24和25。

此外，在120引脚的半导体装置100的情况中，端口P7-1被分配给半导体装置100的其对应的引脚107到112，并且端口P7-2被分配给半导体装置100的其对应的引脚99到104。在80引脚的半导体装置200的情况中，端口P7-1被分配给半导体装置200的其对应的引脚72，并且端口P7-2被分配给半导体装置200的其对应的引脚69。此外，在64引脚的半导体装置300的情况中，端口P7-1和P7-2未被分配给半导体装置300的引脚。

电源电压端子C6和地电压端子C5分别被分配给在端口P7-1分配到的引脚与端口P7-2分配到的引脚之间的引脚。也就是说，在120引脚的半导体装置100的情况中，电源电压端子C6和地电压端子C5被分配给半导体装置100的它们对应的引脚105和106。在80引脚的半导体装置200的情况中，电源电压端子C6和地电压端子C5被分配给半导体装置200的它们对应的引脚70和71。在64引脚的半导体装置300的情况中，端口P7-1和P7-2未被分配。代替端口P7-1和P7-2，电源电压端子C6和地电压端子C5被分配给半导体装置300的它们对应的引脚56和57。

当如实施例1一样提供引脚数量少的半导体装置时，端口P0到P7、复位输入端子C1、时钟输入端子C2和电源电压端子C3到C10分别被分配到的半导体装置的引脚如由具有箭头的虚线220或者具有箭头的虚线320所表示地改变。

<半导体芯片的配置>

由于在根据实施例2的半导体芯片CHP中端口P4变为12比特，因此构成端口P4的输入/输出电路单元403的数量从14变为12。端口P4-1由六个输入/输出电路单元403构成，并且端口P4-2由其余六个输入/输出电路单元403构成。端口P4-1和P4-2分别由连续地布置的输入/输出电路单元403构成，但是没有特别限制于此。在图6中，C7a和C8a是沿着半导体芯片CHP的边E1布置的电极焊盘。电极焊盘C7a和C8a被布置在构成端口P4-1的输入/输出电路单元403中的电极焊盘404与构成端口P4-2的输入/输出电路单元403中的电极焊盘404之间。

电极焊盘C7a耦接到电源布线402和内部电路400，并且电极焊盘C8a耦接到电源布线401和内部电路400。电极焊盘C7a通过导线耦接到地电压端子C7，并且电极焊盘C8a通过导线耦接到电源电压端子C8。

即使在端口P5和P7处，其比特的数量也变为12比特。因此，分别构成端口P5和P7的输入/输出电路单元403的数量从14变为12。如同端口P4一样，端口P5-1和P7-1分别由六个输入/输出电路单元403构成，而端口P5-2和P7-2分别由其余六个输入/输出电路单元403构成。如同端口P4-1和P4-2一样，端口P5-1和P5-2(端口P7-1和P7-2)分别由连续地布置的输入/输出电路单元403构成。

在图6中，C9a和C10a是沿着半导体芯片CHP的边E2布置的电极焊盘。电极焊盘C9a和C10a被布置在构成端口P5－1的输入/输出电路单元403中的电极焊盘404与构成端口P5-2的输入/输出电路单元403中的电极焊盘404之间。

电极焊盘C9a耦接到电源布线402和内部电路400，并且电极焊盘C10a耦接到电源布线401和内部电路400。电极焊盘C9a通过导线耦接到地电压端子C9，并且电极焊盘C10a通过导线耦接到电源电压端子C10。

此外，在图6中，C5a和C6a是沿着半导体芯片CHP的边E4布置的电极焊盘。电极焊盘C5a和C6a被布置在构成端口P7-1的输入/输出电路单元403中的电极焊盘404与构成端口P7-2的输入/输出电路单元403中的电极焊盘404之间。

电极焊盘C5a耦接到电源布线402和内部电路400，并且电极焊盘C6a耦接到电源布线401和内部电路400。电极焊盘C5a通过导线耦接到地电压端子C5，并且电极焊盘C6a通过导线耦接到电源电压端子C6。

在本实施例2中，耦接到电源布线401和402的电极焊盘C3a,C4a-C9a和C10a被布置在半导体芯片CHP的边E1到E4处。电极焊盘C3a到C10a耦接到半导体装置的地电压端子和电源电压端子。因此，即使在负载耦接到半导体装置的端口并且使得相对高电流流过负载时，也能减少由于电压布线401和402的电阻而产生的电压降。例如，当LED(发光二极管)耦接到半导体装置的端口作为负载时，为了驱动LED而要求数十mA的电流。认为当电压布线401和402通过例如一个电极(C3a，C4a)正耦接到地电压和电源电压时，电压布线401和402中产生的电压降由于用于驱动LED的电流而变大，使得施加到LED的电压降低，因此导致驱动LED的困难。

此外，在本实施例2中，供应有电源电压和地电压的电极焊盘C3a到C10a分别布置在半导体芯片CHP的边E1到E4的中央部中。将通过示例的方式描述沿着半导体芯片CHP的边E1布置的电极焊盘C7a和C8a。这些电极焊盘被布置在构成端口P0-1和P4-1的输入/输出电路单元403中的电极焊盘404与构成端口P0-2和P4-2的输入/输出电路单元403中的电极焊盘404之间。因此，电极焊盘C7a和C8a布置在边E1的中央部中。因此，当如图11中描述地提供引脚数量小的半导体装置时，可以防止导线彼此接触和变长。

即使在实施例2中，如同实施例1一样，在提供引脚数量小的封装体时可以使微控制器CPU可以一次访问的每一个端口的比特数量的减少最小化。同样，在实施例2中可以提供各具有足够电流驱动能力的端口。此外，可以一次访问的端口可以被聚集在半导体装置的一边而不被分散在半导体装置的多个边之间。因此可以提供可用性优秀的半导体装置。

即使在实施例2中，如同实施例1一样，端口(例如，端口P0-1、P0-2和P4)可以被配置为被仅布置在半导体芯片CHP和半导体装置中的每一个的一边处。也就是说，不限制布置端口的边的数量。此外，端口已经通过示例的方式被描述为各具有输入和输出的端口，但是端口不限于此。也就是说，端口可以被配置为输入专用的端口或输出专用的端口。

此外，当半导体芯片CHP的电极焊盘和半导体装置的引脚增加的更多(例如在像208个引脚的情况中)时，其中可以通过一次访问时间上并行地进行输入或/和输出的额外的第一端口可以被提供并且由第二和第三端口构成，继之以被添加到图5中示出的端口P0和P4。在该情况下，图4中示出的端口P0-1、P4和P0-2可以被夹在第二和第三端口之间。也就是说，其中可以通过一次访问进行输入/输出的端口可以被分成复数个，并且布置为顺序地添加。

(实施例3)

图7是示出根据实施例3的电子设备的配置的平面图。这里，电子设备包括其中构建有微控制器CPU的半导体装置以及通过微控制器CPU访问的半导体存储器。

在图7中，BOD表示板，并且500表示安装在板BOD之上的半导体存储器。示例性地示出静态类型半导体存储器作为半导体存储器500，但是没有特别限制于此。在同一个图中，100、200和300表示半导体装置。半导体装置100、200和300通过种类展开而提供。所提供的半导体装置100、200和300中的任何一个根据电子设备的成本和/或电子设备需要的功能被安装在板BOD之上。

都在图7中示出的半导体装置100、200和300以及半导体芯片CHP与实施例2相同。因此，除了为了方便说明所需的部分之外，半导体装置100、200和300以及半导体芯片CHP的描述将被省略。

半导体存储器500配备有电源电压端子Vcc、地电压端子GND、地址输入端子A0到A16、数据输入/输出端子DQ0到DQ7、芯片选择端子CS1#和CS2、写入使能端子WE#、输出使能端子OE#以及未连接端子NC。

这里，未连接端子NC意指没有分配功能的端子。此外，芯片选择端子CS1#和CS2是各供应有用于选择半导体存储器500的信号的端子。通过将低电平的选择信号供应到芯片选择端子CS#1或将高电平的选择信号供应到芯片选择端子CS2，来选择半导体存储器500。由于图7中芯片选择端子CS2耦接到地电压501，因此根据供应给芯片选择端子CS1#的选择信号的电压来确定是否选择半导体存储器500。半导体存储器500的电源电压端子Vcc耦接到电源电压502，并且地电压端子GND耦接到地端子501。由于静态类型半导体存储器的操作已知，因此半导体存储器500的操作将省略。

板BOD是具有第一布线层和第二布线层的多层布线板。在同一个图中，503表示形成在板BOD的第一布线层中的布线。半导体存储器500的端子(引脚)和半导体装置300、200或100的端子(引脚)通过形成在第一布线层中的布线503彼此耦接。这里将首先描述其中120引脚的半导体装置100被安装在板BOD之上并且耦接到半导体存储器500的情况。

半导体存储器500的数据输入/输出端子DQ0到DQ2以及地址输入端子A6,A7,A12,A14和A16通过第一布线层的布线503而耦接到半导体装置100的端口P0-1。此外，半导体存储器500的数据输入/输出端子DQ3到DQ6、地址输入端子A8、A13和A15以及写入使能端子WE#通过第一布线层的布线503而耦接到半导体装置100的端口P0-2。

此外，半导体存储器500的地址输入端子A0到A5通过第一布线层的布线503而耦接到半导体装置100的端口P3-2。半导体存储器500的数据输入/输出端子DQ7、地址输入端子A9、A10和A11、芯片选择端子CS1#以及输出使能端子OE#通过第一布线层的布线503而耦接到端口P1-1。

此外，半导体装置100的电源电压端子C8和半导体存储器500的电源电压端子Vcc通过第一布线层的布线503而耦接到电源电压502。此外，半导体装置100的地电压端子C7以及半导体存储器500的地电压端子GND和芯片选择端子CS2通过第二布线层中形成的布线而耦接到地电压501。顺便提及，在图7中，形成在第二布线层中的布线由虚线表示，并且形成在第一布线层中的布线503由实线表示。此外，为了避免对于第一布线层中形成的布线的描绘的复杂化，附图标记503仅附于耦接到半导体存储器500的地址输入端子A5和A9的布线，而没有附图标记附于第一布线层的其余布线。

然后，半导体装置100的端口P4-1和P4-2耦接到第二布线层中形成的布线并且耦接到安装在板BOD之上的其它组件。

半导体装置100的其它端口P1-2,P2-1,P2-2,P3-1,P5-1,P5-2,P6-1,P6-2,P7-1和P7-2也耦接到安装在板BOD之上的其它组件，但是它们的耦接在图7中被省略。此外，电源电压端子C4,C6和C10以及地电压端子C3,C5和C9耦接到电源电压502和地电压501。时钟输入端子C2和复位输入端子C1也耦接到安装在板BOD之上的其它组件，但是在图7中被省略。

在本实施例3中，当提供引脚数量小的半导体装置时，半导体存储器500的地址输入端子、数据输入/输出端子和控制端子(WE#、CS1#、OE#)耦接到端口P0(P0-1,P0-2)、P1(P1-1,P1-2)、P2(P2-1,P2-2)和P3(P3-1,P3-2)中的优先维持其比特数量的端口P0-1、P0-2、P1-1和P3-2。因此，即使使用80引脚的半导体装置200或64引脚的半导体装置300来代替120引脚的半导体装置100，也存在端口P0-1、P0-2、P1-1和P3-2。

此外，当提供引脚数量小的半导体装置时，优先减少其比特数量的端口(例如，端口P4-1和P4-2)被布置在优先维持其比特数量的端口(端口P0-1和P0-2)之间。因此，即使端口P4-1和P4-2中的每一个的比特的数量减少，端口P0-1和P0-2中的每一个的比特布置也被维持。也就是说，即使在引脚数量小的半导体装置200和300中也维持每个端口中的比特布置。因此，即使在使用引脚数量小的半导体装置200和300代替引脚数量大的半导体装置100时，半导体装置和半导体存储器500之间的位置关系也恒定。顺便提及，当使用半导体装置300时，端口P0-1和P0-2中的每一个变为7比特，并且耦接到半导体存储器500的地址输入端子A15和A16的引脚不存在于半导体装置300中。在该情况下，半导体存储器500的地址输入端子A15和A16可以被耦接到电源电压502或地电压501。

根据实施例3，即使在使用引脚数量小的半导体装置200和300代替引脚数量大的半导体装置100时，它们可以被耦接到半导体存储器500。在该情况下，不管半导体装置中的引脚数量如何，半导体装置和半导体存储器之间的位置关系总是恒定的。因此可以提供可用性优秀的半导体装置。即使在例如当其中构建有半导体装置的最终的电子设备功能低时使用更少引脚封装的半导体装置300被使用而当最终的电子设备功能高时使用多引脚封装的半导体装置100被使用的情况下，其上安装有半导体装置的板BOD在半导体存储器与半导体装置之间的位置关系方面保持不变。因此，变为易于重新设计板BOD中的布线。

然后，即使在不使用半导体存储器500的情况下，如同实施例2一样，即使半导体芯片CHP被存储在更少引脚的封装体中也可以使微控制器CPU可以一次访问的每个端口的比特数量的减少最小化。此外，可以获得足够电流驱动能力。此外，即使引脚数量变化，端口也可以被聚集在半导体装置的一边而不被分散。因此能提供可用性优秀的半导体装置。

顺便提及，虽然已经使用半导体存储器500描述实施例3，但是，对于与其中另一个半导体装置(例如USB(通用串行总线)物理层)被集成的半导体装置的接口，半导体存储器500可以使用优先维持比特数量的端口。要被接口连接的半导体装置不限于半导体存储器。

此外，在实施例1到3中，其端口可以与其它功能共享。虽然图3中示出例如对于存储器接口电路MIF公共地使用端口，但是端口不限于这种共享并且可以与各种端口共享。

端口的应用示例存在各种方式。虽然实施例3已经示出了其中对于与半导体存储器的接口使用端口的示例，但是甚至除此之外还存在许多应用示例。例如，多个LED耦接到半导体装置的端口并且驱动为由此显示时间、温度等。可替代地，已知其中多个开关(例如十个键)被设置在半导体装置外部并且十个键的状态通过端口被读取到半导体装置中然后由微控制器CPU处理的示例。

如实施例1到3中描述的，半导体装置具有多个端口。如图3中描述的，为端口提供了输入寄存器IR和输出寄存器OR。因此，当微控制器CPU对一个端口执行输入或输出时，其能够通过一次访问执行它。然而，当使用多个端口时，微控制器CPU需要访问不同的寄存器(输入寄存器IR或输出寄存器)。此外，访问的次数增加并且可用性劣化。例如，当使用设置在外部的LED进行时间显示时，考虑当每个端口的比特数量不足时使用多个端口。在该情况下，对于时间显示，微控制器CPU需要访问端口并且切换要显示的时间。

当例如在切换显示时间当中在微控制器CPU中出现中断时，认为微控制器CPU的处理在显示切换当中被分支到中断例程中并且因此LED的一部分的显示进入切换之前的状态，由此导致没有获得想要的显示的时段。另一方面，如果在显示切换期间执行中断抑制的处理或者在分支到中断例程中之后正在进行显示切换，必须设计引起微控制器CPU执行诸如优先运行显示切换的程序。

相反，根据实施例1到3，即使在提供引脚数量小的半导体装置时，也可以抑制通过一次访问时间上并行地进行输入或输出的每个端口的比特数量的减少。因此可以提供可用性优秀的半导体装置。

另一方面，期望的是为了降低其上安装有半导体装置的板BOD的成本，板BOD被配置为层数尽可能小的多层布线板或者单层板。在该情况下，期望的是半导体装置的端口和组件(像半导体存储器)通过单层板的布线或者同一个层的布线耦接。为了这样做，期望的是将端口聚集在半导体装置的引脚的一部分。

另一方面，一般基于半导体芯片CHP将相同配置的半导体芯片CHP存储在引脚数量和形状不同的每个封装体中并且通过种类展开提供半导体装置。当半导体芯片CHP存储在引脚数量小的封装体中时，由于诸如接近角之类的制造约束，难以通过导线将连续地布置的电极焊盘耦接到引线。

根据实施例1到3，第一端口(例如，P0)由第二端口(P0-1)和第三端口(P0-2)组成。构成第二端口的第二电极焊盘以及构成第三端口的第三电极焊盘沿着半导体芯片CHP的边布置。构成端口的第四电极焊盘被布置在第二电极焊盘和第三电极焊盘之间。当提供引脚数量小的半导体装置时，第四电极焊盘和引线没有彼此耦接，并且第二电极焊盘和引线以及第三电极焊盘和引线分别彼此耦接。因此，由于在提供引脚数量小的半导体装置时布置在边的中央部中的引线和第四电极焊盘不需要通过导线耦接，可以防止接近角减小。

此外，由于连续地布置的第二电极焊盘和第三电极焊盘可以沿着半导体芯片CHP的一边被耦接到它们对应的引线，因此端口可以被聚集在半导体装置的引脚的一部分。因此可以通过种类展开提供能够实现板BOD的成本减少的半导体装置。

顺便提及，在实施例1到3中，由于耦接复位输入端子C1和时钟输入端子C2的电极焊盘C1a和C2a也被布置在半导体芯片CHP的边E3的中央部中，因此可以在通过导线将其耦接到它们对应的引线时防止接近角减小。

虽然已经基于优选实施例具体地描述了上述本发明人进行的本发明，但是本发明不限于上述提及的实施例。不用说在不脱离其要旨的范围内可以对其进行各种改变。

Claims (9)

1.一种半导体装置，包括：

半导体芯片，包括由多个边包围的主表面以及布置在该主表面之上的多个电极焊盘；以及

多个引线，经由多个导线分别耦接到电极焊盘，

其中所述多个电极焊盘包括时间上并行地供应有多个比特的多个第一电极焊盘，

其中所述多个第一电极焊盘包括第二电极焊盘和第三电极焊盘，以及

其中与所述多个第一电极焊盘不同的第四电极焊盘被布置在第二电极焊盘和第三电极焊盘之间。

2.根据权利要求1所述的半导体装置，其中第二电极焊盘、第三电极焊盘和第四电极焊盘沿着所述多个边中的一个边布置。

3.根据权利要求2所述的半导体装置，

其中所述半导体芯片具有产生所述多个比特的内部电路，以及

其中所述多个比特时间上并行地从内部电路供应到第二电极焊盘和第三电极焊盘。

4.根据权利要求2所述的半导体装置，其中所述多个比特时间上并行地从所述半导体装置的外部供应到第二电极焊盘和第三电极焊盘。

5.根据权利要求2所述的半导体装置，

其中所述第四电极焊盘为多个第四电极焊盘，以及

其中所述第四电极焊盘具有时间上并行地供应有多个比特的电极焊盘。

6.根据权利要求2所述的半导体装置，其中所述四个电极焊盘包括供应有电压的电极焊盘。

7.根据权利要求2所述的半导体装置，其中沿着所述一个边布置的所述第一电极焊盘、第二电极焊盘和第三电极焊盘全部经由导线耦接到引线。

8.根据权利要求2所述的半导体装置，

其中沿着所述一个边布置的第二电极焊盘和第三电极焊盘分别经由导线耦接到引线，以及

其中沿着所述一个边布置的第四电极焊盘具有经由导线耦接到引线的电极焊盘以及未耦接到引线的电极焊盘。

9.根据权利要求3所述的半导体装置，

其中所述内部电路包括具有与所述多个比特对应的比特的寄存器，以及

其中所述寄存器的比特耦接到第二电极焊盘和第三电极焊盘。