CN107004672B - 半导体装置、制造方法及电子设备 - Google Patents

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Abstract

本发明涉及包含层叠在一起的多个半导体装置并能够识别层叠的半导体装置的半导体装置、制造方法和电子设备。该半导体装置包含层叠在一起并且形成为一体的多个半导体装置，且设置有：第一贯穿电极，其用于与其它半导体装置连接；以及第二贯穿电极，其连接所述第一贯穿电极与内部器件，对于层叠的每个所述半导体装置，所述第二贯穿电极布置在不同的位置。所述第二贯穿电极表示层叠时的层叠位置。在层叠之后，通过外部信号的写入来识别层叠的每个所述半导体装置沿层叠方向的地址。本发明可应用于存储器芯片和FPGA芯片。

Description

半导体装置、制造方法及电子设备
技术领域
本发明涉及半导体装置、制造方法和电子设备，并且更具体地涉及通过层叠和集成诸如存储器、逻辑电路和现场可编程门阵列(FPGA， Field-Programmable Gate Array)等器件而获得的半导体装置、制造方法和电子设备。
背景技术
在良品率和包装尺寸方面而言，诸如存储器等半导体装置期望被小型化，且已经批量制造通过电连接和集成被分割成单片的半导体芯片而获得的半导体器件。
这种半导体装置主要作为封装技术的发展变型被实现，且经由芯片侧壁上的电极的连接方法、经由硅中介层的连接方法和经由贯穿电极 (penetrating electrode)的连接方法等可以作为应用示例。
在芯片经由外部输入/输出端子电连接的情况下，可以采用在测量和良品分选之后进行层叠的方法，从而可以防止集成产品的良品率降低。然而，输入/输出端子和保护器件的阻抗大，所以速度的降低和电力消耗的增大就成为问题。此外，由于布局面积也较大，所以浪费的芯片区域也增大。
而且，在接合芯片的情况下，需要将高精确定位的安装进行通过将产品数量乘以层叠数而获得的次数。因此，存在如下可能性：组装生产能力下降，且成本增大。
另一方面，近年来，正在使用接合晶片并将它们集成以获得产品的方法(例如，专利文献1)。贴合晶片的最大优点在于，通过在贴合时进行高精确的定位，保证了相同晶片内的所有芯片的定位精度。
引用列表
专利文献
专利文献1：日本专利申请特开第2013-251511号
发明内容
技术问题
然而，在接合晶片的情况下，当在层叠芯片中存在缺陷品时，在层叠之后无法仅去除缺陷芯片。因此，整个集成的芯片变成缺陷品。
通常，在将晶片层叠成多层的情况下，层叠具有不同掩模组(mask set)和功能的晶片，且将晶片的连接通孔的位置和功能用作特定电源和信号线。
在这种定制设计的情况下，可以根据要实现的功能进行优化设计，从而能够实现器件面积的减小和操作速度的提高。
然而，由于定制设计器件在使用上受到限制，所以许多未指定的用户难以将相同的器件用于不同的目的。例如，在3层层叠的情况下，需要形成3种类型的掩模组，形成分别用于各个晶片的器件结构，并且接合并集成晶片。难以将这些掩模组用于不同的目的。因此，在器件研发中，掩模组的成本占了较大比例，且因此，期望降低成本。
本发明是针对如上所述的情况而提出的，且其目的在于能够通过使用相同的掩模组来形成相同的阵列器件并且能够实现阵列器件彼此电连接的三维网路。
解决问题的技术手段
根据本发明的方面的第一半导体装置是层叠并且集成有多个半导体装置的半导体装置，所述半导体装置包括：第一贯穿电极，其用于与其它半导体装置连接；以及第二贯穿电极，其连接所述第一贯穿电极与内部器件，对于层叠的每个所述半导体装置，所述第二贯穿电极布置在不同的位置。
所述第二贯穿电极可以表示层叠时的层叠位置。
在层叠之后，可以通过使用外部信号进行的写入来识别层叠的每个所述半导体装置的沿层叠方向的地址。
可以通过使用所述半导体装置的熔丝或反熔丝器件与所述第二贯穿电极的组合来利用外部信号写入沿层叠方向的地址。
所述半导体装置可以以晶片状态层叠，并且在形成所述第一贯穿电极和所述第二贯穿电极之后被分割成单片。
所述半导体装置可以是存储器，且可以通过用于表示层叠的每个所述半导体装置的层叠位置的Z地址与所述存储器中使用的XY地址的组合来指定位位置(bit position)。
层叠的多个所述半导体装置可以共用存储区域和冗余区域。
所述半导体装置可以是FPGA(可编程逻辑阵列)，且可以通过用于指定所述半导体装置中的位置的XY地址和用于指定所述半导体装置之间的位置的Z地址来指定用于写入电路功能的逻辑元件的布置。
沿层叠方向的配线阵列可以经由添加有可编程的选择开关的贯穿电极而连接，且可以以逻辑元件为单元构成沿三维方向的网路连接。
还可包括用于控制所述半导体装置内的信号的流动的开关和用于控制层叠的所述半导体装置之间的信号的流动的开关。
所述半导体装置可以层叠有其中形成有外部连接端子和保护器件的半导体装置，层叠的所述半导体装置可以通过所述第一贯穿电极相互连接，且所述外部连接端子和所述保护器件可以由层叠的多个所述半导体装置共用。
可以层叠有摄像器件，所述半导体装置可以是用于存储由所述摄像器件拍摄的信号数据的存储器，所述存储器可以在所述摄像器件的下方层叠有多个，并且在所述存储器下方可以层叠对来自所述存储器的信号进行处理的处理单元。
根据本发明的方面的第二半导体装置包括：多个平面状的可构造逻辑阵列，其沿与所述平面正交的正交方向层叠，每个所述可构造逻辑阵列包括：逻辑元件；单元配线，其在所述平面内沿纵向方向和横向方向布置；和第一开关，其用于使沿所述纵向方向和所述横向方向布置的所述单元配线连接和断开；重复单元，其包括在所述平面内沿所述纵向方向和所述横向方向重复地布置的所述逻辑元件、所述单元配线和所述第一开关，在所述重复单元中，所述可构造逻辑阵列还包括第二开关，所述第二开关用于使所述重复单元中的所述单元配线与沿所述正交方向和所述可构造逻辑阵列相邻的另一可构造逻辑阵列中包含的所述重复单元中的所述单元配线连接和断开；以及逻辑电路，其经由所述第一开关和所述第二开关沿由所述平面方向和所述正交方向构成的三维方向进行构造。
根据本发明的方面的制造方法是用于制造层叠有并集成了多个半导体装置的半导体装置的制造方法，所述方法包括以下步骤：形成用于与其它半导体装置连接的第一贯穿电极和连接所述第一贯穿电极与内部器件的第二贯穿电极，并且对于层叠的每个所述半导体装置，所述第二贯穿电极形成在不同的位置。
根据本发明的方面的电子设备是包括如下半导体装置的电子设备，所述半导体装置层叠有并集成了多个半导体装置，所述半导体装置包括：第一贯穿电极，其用于与其它半导体装置连接；以及第二贯穿电极，其连接所述第一贯穿电极与内部器件，对于层叠的每个所述半导体装置，所述第二贯穿电极布置在不同的位置。
根据本发明的方面的第三半导体装置包括：层叠的多个半导体装置；数据信号线，其用于将数据发送至所述半导体装置或接收来自所述半导体装置的数据；以及控制信号线，其用于将地址发送至所述半导体装置或接收来自所述半导体装置的地址，所述数据信号线和所述控制信号线被多路复用，且所述数据信号线的多路复用度低于所述所述控制信号线。
还可以包括芯片指派信号线，所述芯片指派信号线用于发送或接收用于选择多个所述半导体装置之中的执行数据发送或接收的半导体装置的选择信号，所述芯片指派信号线可以被多路复用，且所述芯片指派信号线的多路复用度可以等于或低于所述控制信号线的多路复用度。
多个所述半导体装置中的各者可以存储被分配的沿层叠方向的地址，且所述芯片指派信号线可以用于传输或接收解码后的沿所述层叠方向的地址。
所述半导体装置可以是存储器，所述存储器可以被层叠成8层，所述存储器均被4路复用，且8层的所述存储器之中的2层的存储器被同时驱动。
针对所述数据信号线，所述半导体装置还可以包括：第一贯穿电极，其用于与其它半导体装置连接；且第二贯穿电极，其用于与所述第一贯穿电极连接，被提供不同的数据的各所述半导体装置的所述第二贯穿电极布置在不同的位置。
根据本发明的方面的第一半导体装置是层叠有并且集成了多个半导体装置的半导体装置，所述半导体装置包括：第一贯穿电极，其用于与其它半导体装置连接；以及第二贯穿电极，其连接所述第一贯穿电极与内部器件，对于层叠的每个所述半导体装置，所述第二贯穿电极布置在不同的位置。
根据本发明的方面的第二半导体装置包括：多个平面状的可构造逻辑阵列，其沿与所述平面正交的正交方向层叠，每个所述可构造逻辑阵列包括：逻辑元件；单元配线，其在所述平面内沿纵向方向和横向方向布置；和第一开关，其用于使沿所述纵向方向和所述横向方向的所述单元配线连接和断开；重复单元，其包括在所述平面内沿所述纵向方向和所述横向方向重复地布置的所述逻辑元件、所述单元配线和所述第一开关，在所述重复单元中，所述可构造逻辑阵列还包括第二开关，所述第二开关用于使所述重复单元中的所述单元配线与沿所述正交方向和所述可构造逻辑阵列相邻的另一可构造逻辑阵列中包含的所述重复单元中的所述单元配线连接和断开；以及逻辑电路，其经由所述第一开关和所述第二开关沿由所述平面方向和所述正交方向构成的三维方向进行构造。
所述第一半导体装置是通过所述制造方法制造的。
所述电子设备被构造成包括所述第一半导体装置。
根据本发明的第三半导体装置包括：层叠的多个半导体装置；数据信号线，其用于将数据传输至所述半导体装置或接收来自所述半导体装置的数据；以及控制信号线，其用于将地址传输至所述半导体装置或接收来自所述半导体装置的地址，所述数据信号线和所述控制信号线被多路复用，且所述数据信号线的多路复用度低于所述所述控制信号线。
本发明的有益效果
根据本发明的各方面，能够通过使用相同的掩模组来形成相同的阵列器件，并且能够实现阵列器件彼此电连接的三维网路。
应当注意，此处说明的效果不一定是限制性的，且可以获得本发明中说明的其它效果。
附图说明
图1是用于说明将被层叠的芯片的构造的示图。
图2是用于说明贯穿电极的示图。
图3是用于说明贯穿电极的示图。
图4是用于说明地址写入的示图。
图5是用于说明地址写入的示图。
图6是用于说明冗余区域的救济(salvation)的示图。
图7是用于说明冗余区域的救济的示图。
图8是用于说明FPGA结构的示图。
图9是用于说明FPGA结构的示图。
图10是用于说明三维网路的示图。
图11是用于说明三维网路的示图。
图12是用于说明三维网路的示图。
图13是用于说明三维网路的示图。
图14是用于说明应用示例的示图。
图15是用于说明应用示例的示图。
图16是用于说明应用示例的示图。
图17是用于说明应用示例的示图。
图18是用于说明应用示例的示图。
图19是用于说明层叠存储器的应用示例的示图。
图20是用于说明被应用于层叠存储器时的贯穿电极的示图。
图21是用于说明控制芯片和存储器芯片的示图。
图22是用于说明层叠存储器的应用示例的示图。
图23是用于说明层叠存储器的应用示例的示图。
图24是用于说明层叠存储器的应用示例的示图。
图25是用于说明层叠存储器的应用示例的示图。
图26是用于说明电子设备的示图。
图27是用于说明使用示例的示图。
具体实施方式
在下文中，将说明本发明的实施方式(在下文中，被称为实施例)。应当理解，将按照下列顺序进行说明。
1.关于层叠结构
2.关于贯穿电极
3.关于层辨别方法
4.关于地址写入
5.关于冗余区域的共用
6.关于FPGA结构
7.关于三维网路
8.关于应用示例
9.关于应用示例(存储器)
10.关于电子设备
11.关于摄像装置的使用示例
<关于层叠结构>
根据本发明，能够在具有相同的阵列器件(所述各阵列器件是通过使用相同的掩模组形成的并且彼此电连接)的半导体器件中提供如下半导体装置，在该半导体装置中，通过使用外部信号的电位写入来识别层叠器件的沿纵向(Z轴)方向的布置地址。
诸如存储器和门阵列等包括阵列布置的器件的结构可以使用其多层结构以进行规模扩展。因此，相同的掩模组能够被多个器件组共用。这里，将包括这种器件结构的半导体装置作为示例进行说明。
参考图1和2，将以层叠3个芯片的情况为例对上述的包括所述器件结构的半导体装置进行说明。如图2中所示，层叠有如图1所示的逻辑电路芯片10、存储器芯片20和存储器芯片30。例如，在逻辑电路芯片10上安装有输入输出单元11、电路单元12和保护电路13。
存储器芯片20和存储器芯片30均为诸如DRAM等存储器芯片。如图1所示，在存储器芯片20上安装有存储单元21和用于读出来自存储单元21的数据的解码器22，且解码器22分别沿垂直方向和水平方向布置。而且，存储单元21设置在附图中的左侧和右侧，且解码器22与各存储单元21相对应地设置。
另外，在存储器芯片20上还安装有冗余熔丝(fuse)器件24。经由贯穿电极(图2)从外部芯片引入存储器芯片20的数据和控制信号写入/ 读出线。
存储器芯片20和存储器芯片30是具有相同构造并且通过相同掩模产生的芯片。如图1的右侧所示，在存储器芯片30的背面上设置有凸块 41和存储器连接单元42。凸块41在背面上设置有多个。处理器单元(未示出)经由凸块41连接。
假定存储器芯片20和存储器芯片30的存储容量例如为每芯片500 Mbit，则当层叠2个芯片时，获得1Gbit，且当层叠4个芯片时，获得2 Gbit。以此方式，可以根据产品规格改变层数，以将安装容量设定至期望的容量。
输入/输出端子、输入输出单元的保护电路、测试电路和用于控制层叠芯片的地址的地址控制电路等被安装至与存储器不同的晶片中(或位于顶层存储器的背面上的晶片中)，且这些电路和存储器主体的晶片经由贯穿电极彼此电连接。
在图1和2所示的示例中，将存储器芯片20和存储器芯片30作为一个掩模组能够被多个器件组共用和使用的情况的示例。
在这种构造中，可以分别地设计组合有输入/输出端子和保护器件的晶片、组合有产品特有的功能的晶片和层叠有多个可扩展阵列器件的晶片等。
输入/输出晶片和组合有产品特有的功能的晶片需要针对每种产品改变规格并且通过使用不同的掩模组来形成，但是一旦半导体芯片的尺寸被固定，就能够使用相同的掩模组来制造所有的阵列器件部分。
电路晶片和存储晶片是通过不同的晶片工艺形成的，且在贴合并集成这些晶片之后，形成电连接单元。
在实现具有这种构造的器件时，还存在待解决的问题。在层叠通过使用相同的掩模组形成的晶片的情况下，无法从外部辨别阵列器件的多个地址以写入数据，因此，需要解决这个问题。在下文中，将对解决这个问题的本发明进行说明。
<关于贯穿电极>
返回参考图2，在层叠多个芯片的情况下，设置有贯穿电极，且这些芯片经由贯穿电极彼此连接。
在存储器芯片20和存储器芯片30中分别设置有贯穿电极51和贯穿电极53。由于贯穿电极51与贯穿电极53的连接，逻辑电路芯片10、存储器芯片20和存储器芯片30彼此连接，从而能够交换数据和传输电力。
应当注意，诸如数据交换和电力传输等功能分别被分配给各贯穿电极。这里，除非另有说明，将在假定贯穿电极用于数据交换的情况下进行说明。
在存储器芯片20中，设置有与贯穿电极51连接的贯穿电极52，以将来自存储器芯片20的输出输出至逻辑电路芯片10或将来自逻辑电路芯片10的输出输出至存储器芯片20。
类似地，在存储器芯片30中，设置有与贯穿电极54连接的贯穿电极53，以将来自存储器芯片30的输出输出至逻辑电路芯片10或将来自逻辑电路芯片10的输出输出至存储器芯片30。
如上所述的贯穿电极在存储器芯片20和存储器芯片30中设置有多个，以能够在层叠芯片之间交换数据。
<关于层辨别方法>
如图2所示，在层叠多个芯片的情况下，需要识别要向哪个芯片输出数据或数据来自哪个芯片。因此，在本发明中，在芯片上形成如下面说明的贯穿电极。
图3示出了层叠3个芯片的情况。在图3所示的示例中，层叠有芯片60、芯片70和芯片80。芯片60、芯片70和芯片80均例如是与图1 所示的存储器芯片20和后述的FPGA芯片222(图9的A)等相对应的芯片。
在芯片60中，在不同的位置设置有沿纵向方向(附图中的垂直方向) 贯穿芯片60的贯穿电极61和贯穿电极65。而且，在芯片60中，沿横向方向(附图中的水平方向)设置有与诸如保护二极管和选择MOS等设置在芯片60中的器件64和69连接的表面配线62和表面配线66。
表面配线62和表面配线66根据它们的位置连接至背面配线63或背面配线68。尽管在图3所示的示例中，表面配线62不与背面配线63连接，但是表面配线66经由贯穿电极67连接至背面配线68。
类似地，在芯片70中，在不同的位置设置有沿纵向方向贯穿芯片 70的贯穿电极71和贯穿电极76。设置在芯片70中的贯穿电极71连接至设置在芯片60中的贯穿电极61，且贯穿电极76连接至贯穿电极65。
而且，在芯片70中，沿横向方向设置有与设置在芯片70中的器件 75或79连接的表面配线72和表面配线77。表面配线72经由贯穿电极 73连接至背面配线74，且表面配线77不与背面配线78连接。
类似地，在芯片80中，在不同的位置设置有沿纵向方向贯穿芯片 80的贯穿电极81和贯穿电极85。设置在芯片80中的贯穿电极81连接至设置在芯片70中的贯穿电极71，且贯穿电极85连接至贯穿电极76。
通过连接贯穿电极81、贯穿电极71和贯穿电极61，形成了贯穿各个层的贯穿电极。类似地，通过连接贯穿电极85、贯穿电极76和贯穿电极65，形成了贯穿各个层的贯穿电极。
而且，在芯片80中，沿横向方向设置有与设置在芯片80中的器件 84或88连接的表面配线82和表面配线86。表面配线82不与背面配线 83连接，且表面配线86不与背面配线87连接。
以此方式，与背面配线连接的贯穿电极在各层中是不同的。在图3 所示的示例中，当从底部将这些层计为第一层、第二层和第三层时，贯穿电极67设置在第一层的芯片60中的部分B(附图的右侧)中。由于贯穿电极67，器件69、表面配线66、贯穿电极67、背面配线68和贯穿电极65被连接。
例如，在层叠逻辑电路芯片10(图3中未示出)作为芯片60的下层的情况下，能够将来自器件69的数据输出至与贯穿电极65连接的逻辑电路芯片10。
另外，第二层的芯片70或第三层的芯片80不与设置在部分B中的贯穿电极65连接。因此，获得了如下结构：在该结构中，能够在数据接收侧认识到：经由设置在部分B中的贯穿电极65获得的数据是来自于第一层的芯片60。
类似地，贯穿电极73设置在第二层的芯片70中的部分A(附图的左侧)中。由于贯穿电极73，器件75、表面配线72、贯穿电极73、背面配线74和贯穿电极71被连接。
在这种构造下，例如，能够将来自器件75的数据输出至与贯穿电极 71连接的逻辑电路芯片10等(图3中未示出)。
另外，第一层的芯片60或第三层的芯片80不与设置在部分A中的贯穿电极71连接。因此，获得了如下结构：在该结构中，能够在数据接收侧认识到：经由设置在部分A中的贯穿电极71获得的数据是来自于第二层的芯片70。
以此方式，通过设置诸如贯穿电极67等将设置在芯片上的器件与诸如贯穿电极65等贯穿各层的贯穿电极(第一贯穿电极)连接的贯穿电极 (第二贯穿电极)，并通过将第二贯穿电极设置在各层之中的不同位置，能够基于其位置对各层进行辨别。
此外，如后所述，即使在布置于不同的层中的多个芯片的情况下，在被提供相同数据的芯片中，被提供相同数据的芯片的第二贯穿电极被设置在相同的位置。通过将第二贯穿电极设置在相同的位置，可以将已流向与这些第二贯穿电极连接的第一贯穿电极的数据同时提供至多个芯片。
通过如上所述地将第二贯穿电极设置在各层中的不同位置，能够根据其位置区别各层，并且通过将第二贯穿电极设置在将被提供相同数据的芯片中的相同位置，能够提供相同的数据。
通过作为晶片工艺的光刻技术和干法刻蚀技术从晶片的背面朝向晶片的正面打开诸如贯穿电极61、71和81等连接图3所示的层叠芯片的贯穿电极。
应当注意，为了减小背面贯穿连接电极的开口尺寸并缩小开口时间，期望在不恶化特性的范围内将存储器基板(例如，芯片60)的晶片厚度制造得尽可能薄。
此时，通过使用不同掩模形成来与下层晶片的背面配线连接的第一贯穿电极和与相关晶片的表面配线连接的第二贯穿电极，并将它们处理成具有不同深度的两种电极。此时，用于形成第一贯穿电极的掩模能够被待层叠的各晶片共用。对于用于形成第二贯穿电极的掩模，公共掩模能够被用于除了用于识别各层的贯穿电极以及与将被提供不同数据的器件连接的贯穿电极之外的部分。
这两种电极都被填充有诸如铜等导电材料并且通过背面配线彼此连接。通过这种方法，实现了下层晶片与相关晶片之间的电连接，并且可以针对各个附接层切换第二贯穿电极的布置。因此，能够将被组合到每个晶片中的器件存在于哪一层作为信息写入。
存储晶片的成为如上所述的第一贯穿电极和第二贯穿电极的连接路径的区域被设计成使得引起连接故障的器件结构不重叠。第一贯穿电极被构造成被连接至下层晶片的背面配线，且第二贯穿电极被构造成连接至存储晶片内的配线。
<关于地址写入>
为了形成每个层叠芯片的所有信号线的连接路径，需要为第二贯穿电极准备如下数量的位置：该数量是通过仅乘以层叠的层数获得的。但是与通常的接触孔相比，以极大的尺寸绘制了为形成贯穿电极而设置的连接通孔。因此，布局面积的损失可能会变大。
在这种情况下，如图4所示，针对每个层叠芯片103仅形成芯片地址写入路径，且其它数据线的连接路径以在相同位置重叠的方式布置。
芯片选择地址是用于选择层叠位置为哪一层的解码器的数据线的选择地址，且在连接4层的存储器芯片的情况下，需要2位(bit)的芯片地址解码线101。
在所有晶片处理结束且针对所有层叠晶片的电连接和外部输入/输出端子的形成完成时，将芯片解码地址写入各层中的器件中。稍后，将参考图5和随后的附图对这种写入进行说明。
应当注意，只有对于芯片选择地址写入路径才需要针对每个晶片改变第二贯穿电极的布置。当地址写入电路被驱动并且位于与地址线相对应的位置处的选择晶体管被导通时，信息被写入到与解码地址相对应的熔丝电路中。
此时，需要如下结构：在该结构中，信息被写入到与地址相对应的晶片的熔丝(例如，在图1所示的存储器芯片20的情况下，即熔丝器件 24)中，而信息不被写入到不与地址相对应的晶片的熔丝中。因此，可以以如下方式形成掩模：仅在与熔丝的写入部分中的地址相对应的位置打开贯穿电极，且在其它部分处不打开贯穿电极。
一旦数据被写入至芯片地址解码线中，芯片地址在此后就被永久地识别，且通过执行与芯片地址解码线的数据比较实现辨别芯片是否是将数据写入其中或从其中删除数据的芯片。
通过以这种方式预先写入层叠芯片的地址信息，能够同时存取多个芯片的任意XY地址，从而能够应对高速并行处理和冗余区域的共用等，这在构建层叠芯片系统时具有大的优势。
图5是用于说明将沿Z方向(连接层位置)的地址被写入到每个晶片中的原理的示图。在参考图5进行的说明中，以在4个层中层叠4个芯片的情况作为示例。
从如下器件(在下文中，被称为芯片地址解码器)提供用于控制层叠芯片的地址的信号，所述器件存在于与形成有诸如图2所示的芯片60、芯片70和芯片80等阵列器件的晶片不同的层中。
地址写入器件(熔丝、反熔丝等)被装入各层中，同时连接至层叠的芯片地址解码器。如上所述，由于通过针对每层改变第二贯穿电极的布置来切换用于写入地址信息的熔丝器件的位置，所以当控制芯片切换地址信号时，与地址信号相对应的地址写入器件被驱动。
例如，在如图3所示地设置有贯穿电极的层叠芯片中，设置在部分 B中的贯穿电极65(其对应于第一贯穿电极)和贯穿电极67(其对应于第二贯穿电极)在第一层的芯片60中被连接。贯穿电极65与芯片地址解码器连接，且地址写入器件被并入贯穿电极65中。具体地，地址写入器件被装入经由表面配线66与贯穿电极67连接(即，与贯穿电极65连接)的器件69中。
在控制芯片侧切换地址信号(具体地，例如切换至与第一层芯片60 相对应的地址信号)的情况下，与该地址信号相对应的地址写入器件(在此情况下是被装入第一层的芯片60中的地址写入器件)被驱动。
通过针对各层执行如上所述的地址信号切换、地址写入器件的驱动和地址写入，将表示芯片被层叠在哪一层中的地址写入到各层叠芯片中。
例如，如图5所示，(00)被写入以作为第一层的芯片中的地址。在图5所示的(000/1)中，(00)是层叠地址(Stack Address)，且(0/1) 在接通(ON)状态下取1值并且在关断(OFF)状态下取0值。层叠地址是芯片在层叠方向(Z轴方向)上的地址。接通/关断信息是用于如下的信息：在如上所述地接通位于与地址线相对应的位置处的选择晶体管时，使信息写入到与解码地址相对应的熔丝电路中。
类似地，(01)被写入以作为第二层的芯片中的层叠地址，(10) 被写入以作为第三层的芯片中的层叠地址，且(11)被写入以作为第四层的芯片中的层叠地址。应当注意，虽然在4层的情况下使用了2位的层叠地址，但是可以根据层叠芯片的数量设定层叠地址的位数。
以此方式，将层叠芯片的地址信息永久地写入到各个芯片中。在如上所述的地址写入之后的操作中，通过将被写入到芯片中的层叠芯片地址信息与数据将被写入的芯片的地址信息进行比较，能够将位于正确的地址位置处的数据传输至各芯片而不需要经由特定的贯穿电极(通孔)。
通过基于这种原理将层识别地址写入到各芯片中，能够执行通过多条路径发送数据的批量处理，或者形成在不经由控制芯片的情况下在各阵列器件之间直接传输数据的直接路径，从而带来下述巨大优势：器件速度上升且电力消耗降低。
<关于冗余区域的共用>
如上所述，通过将表示芯片被层叠在哪一层中的地址写入到各层叠芯片中，例如下述的冗余区域的共用成为可能。首先，将参考图6说明将具有缺陷的行替换为另一行的情况。
图6分别示出了例如芯片60，且芯片60被假定为存储器。在芯片 60中，由于第2行包含缺陷(附图中的x标记代表缺陷)，所以第2行作为缺陷行而无效。在芯片60中，第15至20行被设定为冗余行，所述冗余行是这样的缺陷行的替代行。
使被设定为冗余行的第15行有效以代替作为缺陷行而被无效的第2 行。以此方式，在检测到缺陷行的情况下，使冗余行代替缺陷行而有效，从而替换该缺陷行。
图6的B所示的状态是7行被检测出为缺陷行的状态。第2行、第 3行、第5行、第6行、第8行、第9行和第12行(即，总共7行)被检测出为缺陷行。冗余行是第15行至第20行这6行。
在这种状态下，第15行替换第2行，第16行替换第3行，第17行替换第5行，第18行替换第6行，第19行替换第8行，且第20行替换第9行。然而，由于没有用来替换第20行的冗余行，所以无法替换第20 行。
在这种情况下，芯片60本身作为缺陷被处理。此外，当层叠多个芯片且层叠芯片中包含缺陷芯片60时，在没有如上所述的地址写入(识别层的方法)的情况下，所有层叠芯片作为缺陷被处理。
具体地，因为通常仅能够在相同的芯片内识别替换冗余地址，所以难以执行跨层叠芯片的冗余救济。然而，如果如上所述地预先将层叠芯片选择地址(Z地址，对应于上述的层叠地址)写入到芯片中，则能够执行平行的层叠芯片上的测试/冗余救济，并且只要层叠在相关芯片上方和下方的芯片中存在一个未使用的救济冗余行，就能够使用该冗余行来进行替换，从而带来如下大的优点：层叠芯片的良品率提高。
将参考图7对此进行说明。在图7的左侧示出了芯片60，且在右侧示出了芯片70。另外，芯片60和芯片70是如图3所示地层叠的芯片。
图7的左侧示图所示的芯片60处于如同在图6的A所示的芯片60中的第2行被检测出为缺陷行并且被第15行替换的状态。图7的右侧示图所示的芯片70处于如同在图6的B所示的芯片60中的如下状态：被检测出为缺陷行的第2行被第15行替换，第3行被第16行替换，第5行被第 17行替换，第6行被第18行替换，第8行被第19行替换，且第9行被第20行替换。
尽管在图7的右侧示图所示的芯片70中，第12行也被检测出为缺陷行，但是由于设置在芯片70中的冗余行已经被用于其它缺陷行，所以没有剩余的冗余行来替换第12行。
虽然芯片70中所以冗余行都被使用，但是在芯片60中，仍然剩余有作为未使用的冗余行的第16至第20行。由于根据本发明能够如上所述地识别层叠芯片，所以能够将在芯片70内无法被分配的缺陷行分配给芯片60中的冗余行。
在这种情况下，由芯片60的第16行替换芯片70的第12行。在此之后，将被写入到芯片70的第12行中的数据写入到替换的芯片60的第 16行中。
以此方式，即使在现有技术中当各晶片内的缺陷行的数量超过冗余行的数量时无法进行救济的情况下，根据本发明也可以进行救济。
具体地，根据本发明，能够通过执行跨上下层叠的多个晶片的测试来分配冗余区域。因此，能够使因芯片的层叠而导致的良品率损失最小化，并且实现芯片成本的下降。
<关于FPGA结构>
接下来，将对通过应用本发明来形成FPGA(可编程逻辑阵列)的情况进行说明。首先，为了说明应用了本发明的情况与未应用本发明的情况之间的差异，将参考图8说明未应用的情况。
图8所示的层叠芯片是通过层叠芯片201至205而获得的。在芯片 201上布置有多个静态随机存储器(Static Random Access Memory， SRAM)，在芯片202上布置有多个联合测试行动组(Joint Test Action Group，JTAG)，且在芯片203上布置有多个乘法器。在芯片204上形成有时钟网路。在芯片205的预定位置布置有I/O单元、内部配线和逻辑单元。
在层叠芯片201至205中，逻辑元件布置成阵列，并且由用于写入逻辑功能的查找表(Look up table)和存储单元构成。每个FPGA芯片的主要部分由用于连接阵列上的逻辑元件的内部配线构成，且形成有用于调整时序的时钟网路和输入输出单元等。元件的输出端连接至通过时钟进行同步的触发器，且每个时序的计算数据被传输至随后的阶段。
通过写入到逻辑元件中的功能程序和用于切换内部连接配线的连接目的地的连接程序，通用FPGA能够读取大型逻辑电路并在删除的同时进行操作。
图9的A和图9的B分别示意性地示出了通过使用本发明的原理来形成可编程逻辑阵列的示例。在图9的A所示的层叠芯片中，在形成有 I/F单元的I/F芯片221上层叠有FPGA芯片222至224。在FPGA芯片 222至224中的各者中，布置有多个可配置逻辑块(Configurable Logic Block，CLB)、RAM和数字信号处理器(Digital Signal Processor，DSP) 等，且布置有用于与各层交换数据的接口(I/O单元)。
在图9的B所示的层叠芯片中，在支撑基板241上层叠有FPGA芯片242至244。另外，在FPGA芯片244上层叠有HM-IP(硬宏IP)芯片245和I/O芯片246。FPGA芯片242至244的构造类似于FPGA芯片 222(图9的A)的构造。在HM-IP芯片245上形成有HM-IP单元。在 I/O芯片246上形成有I/O单元。在每层中形成有贯穿电极(TSV)，且各层通过TSV连接。
在图9的A所示的层叠芯片中，各层被I/F芯片221支撑，且经由该I/F芯片221进行与其它处理单元的数据交换。在图9的A所示的层叠芯片中，假定I/F芯片221是底层，则经由I/F芯片221输出来自作为上层的FPGA芯片242至244的数据。在此情况下，数据从上层向下层流动。
在图9的B所示的层叠芯片中，各层被支撑基板241支撑。假定支撑基板241是底层，则经由位于顶部的I/O芯片246进行与其它处理单元的数据交换。在图9的B所示的层叠芯片中，经由作为上层的I/O芯片246输出来自作为下层的FPGA芯片242至245的数据。在此情况下，数据从下层向上层流动。
如上所示，本发明的应用范围不受以何种方式提取来自各层的数据限制。能够通过仅将阵列部层叠成多层来改变待安装的逻辑元件的数量。此外，如下构造成为可能：在该构造中，在与阵列部的晶片不同的晶片上形成输入/输出部和核心逻辑IP部。
<关于三维网路>
如上所示，根据本发明，可以层叠多个芯片并且识别各芯片位于哪一层。例如，可以层叠多个FPGA芯片并且将所述多个FPGA芯片作为一个芯片进行处理。换言之，能够通过层叠多个FPGA芯片来将这些芯片作为能够沿纵向方向和横向方向三维地传输/接收信号的一个芯片进行处理。
这里，将对实现与网路三维地连接的FPGA的方法进行说明。图10 的A是示出了第一层的FPGA芯片301的部分构造。在FPGA芯片301 中沿平面方向布置有多个被称为CLB的逻辑块。在图10的A中，图示了4个CLB 312-1至312-4。
逻辑块(CLB 312)通过配线组连接。虽然图10的A图示了通过一条线进行的连接，但是也可如图13所示地通过多条线进行连接。此外，在CLB 312之间还设置有选择开关(SW)311-1至311-4。例如，通过选择开关311-4的切换来将来自CLB 312-4的输出提供至设置在附图左侧的CLB 312-2或提供至设置在附图右侧的CLB 312-3。
通过在第一层的FPGA芯片301中设置配线和选择开关，能够在该层内沿纵向方向和横向方向移动数据。这里，相同层内的横向方向被称为X轴方向，且纵向方向被称为Y轴方向。各个层(在此处为4层)的 FPGA芯片均包括如图10的A所示的构造。
图10的B是两个芯片(即，层叠有FPGA芯片301和FPGA芯片 302)的情况下的第一层和第二层的逻辑合成图。如同在FPGA芯片301 中一样，FPGA芯片302也被构造成包括选择开关321-1至321-4和 CLB322-1至322-4。
另外，当进行层叠时，还设置有用于连接各层的CLB的选择开关。在下文中，层叠方向被称为Z轴方向。Z轴方向是与形成有CLB的平面垂直的方向。在层叠多个FPGA芯片的情况下，还设置有用于沿Z轴方向传输信号的选择开关。在图10的B所示的示例中，选择开关323-1至 323-4和选择开关324-1至324-4被设置为用于沿Z轴方向传输信号的选择开关。
以此方式，设置有用于在芯片内传输信号的选择开关和用于向/从层叠在芯片上方和下方的芯片传输信号的选择开关。在下文中，用于向/从层叠在芯片上方和下方的芯片传输信号的选择开关将被称为Z轴方向选择开关，以与用于在芯片内传输信号的选择开关进行区分。
如图10的B所示，在层叠两个芯片的情况下第一层和第二层的相同图案实际上在平面上重叠，并且通过经由Z轴方向选择开关对它们进行连接，能够实现如同双倍密度的连接。
图11的A是在通过层叠两个芯片(即，FPGA芯片301和FPGA芯片302)获得的层叠芯片上额外地层叠FPGA芯片303的情况下的第一层至第三层的逻辑合成图。
与FPGA芯片301类似，FPGA芯片303也被构造成包括选择开关 331-1至331-4和CLB332-1至332-4。在层叠三个芯片的情况下，以如同在层叠两个芯片的情况下的方式设置Z轴方向选择开关。在图11的A 所示的3层叠层的情况下，与图10的B所示的2层叠层相比，额外地设置有Z轴方向选择开关333-1至333-4和Z轴方向选择开关334-1至 334-4。
图11的B是以如下方式层叠成4层的状态的逻辑合成图：在图11 的A所示的层叠有FPGA芯片301至303的3层层叠芯片上额外地层叠 FPGA芯片304。如同在FPGA芯片301中，FPGA芯片304也被构造成包括选择开关341-1至341-4(在图11的B中图示了选择开关341-1和 341-2)和CLB 342-1至342-4(在图11的B中图示了CLB 342-1和342-2)。
在层叠4个芯片的芯片下，以如同在层叠两个芯片的情况和层叠三个芯片的情况下的方式设置Z轴方向选择开关。在图11的B所示的4 层叠层的情况下，与图11的A所示的3层叠层相比，额外地设置有Z 轴方向选择开关343-1至343-4(在图11的B中图示了Z轴方向选择开关343-1和343-2)和Z轴方向选择开关344-1至344-4(在图11的B中图示了Z轴方向选择开关344-1和344-2)。
在层叠4层的情况下，可以获得具有1/2的CLB间隙和4倍密度的电路。通过以此方式层叠FPGA芯片，密度能够增大为与层叠芯片的数量相对应的倍数，例如，在两层的情况下为两倍，且在四层的情况下为四倍。
以此方式，在连接阵列上的各层的逻辑元件的内部配线之间，经由选择开关和贯穿电极形成相对于(Z轴方向)正上方或正下方的晶片的配线层的电连接。
逻辑元件的坐标，能够由行和列解码器以及芯片地址解码器指定位置。相同层内的逻辑元件经由能够切换网格状的内部连接配线的连接方向的选择开关(即，例如，选择开关321)而彼此连接。另外，Z轴方向选择开关(例如，选择开关323)被设置用来切换各层之间的连接方向。
此外，将参考图12说明选择开关和Z轴方向选择开关的操作。本发明经由通孔连接FPGA芯片的内部连接配线，并且通过Z轴方向选择开关切换相对于上下层的连接方向。
将2位数据写入到用于沿纵向方向(Z轴方向)切换至配线的Z轴方向选择开关中，且能够通过写入到Z轴方向选择开关中的信息(0,0)、(0,1)、(1,0)和(1,1)单独地选择将哪个输入信号用于相关地址的输入或将要沿哪个方向发送输出信号。
图12示出了布置在图11的A(图11的B)所示的FPGA芯片之中的FPGA芯片302的CLB322-1、与CLB 322-1相关的选择开关321-1、 Z轴方向选择开关323-1和Z轴方向选择开关324-1。
选择开关321-1是用于控制FPGA芯片302内的信号的传输/接收的选择开关。Z轴方向选择开关323-1和Z轴方向选择开关324-1是用于控制向沿Z轴方向布置的其它芯片(在此例中为FPGA芯片301和FPGA 芯片303)发送信号或控制接收来自这些芯片的信号的选择开关。
另外，Z轴方向选择开关323-1和Z轴方向选择开关324-1中的一者控制来自另一层的FPGA芯片的信号的输入(IN)，且另一者控制向另一层的FPGA芯片的输出(OUT)。这里，在假定Z轴方向选择开关323-1 是用于控制来自FPGA芯片301或FPGA芯片303的信号的输入的选择开关的情况下进行说明。另外，在假定Z轴方向选择开关324-1是用于控制向FPGA芯片301或FPGA芯片303的信号的输出的选择开关的情况下进行说明。
在参考图12进行的说明中，假定FPGA芯片301布置在FPGA芯片 302下方，且FPGA芯片303布置在FPGA芯片302上方。如上所述，2 位的数据被写入到Z轴方向选择开关323-1和Z轴方向选择开关324-1 中的每者中。
参考图12所示的Z轴方向选择开关323-1，在相对于Z轴方向选择开关323-1的2位的数据(D1，D2)被写入(0，0)的情况下，Z轴方向选择开关323-1连接至(X，Y，Z)的配线，即相同层(其在此情况下为FPGA芯片302)内的配线。在这种状态的情况下，输入至Z轴方向选择开关323-1的信号被输出至相同层的选择开关(即，例如，选择开关321-1)。
在相对于Z轴方向选择开关323-1的数据(D1，D2)被写入(0，1) 的情况下，Z轴方向选择开关323-1连接至(X，Y，Z-1)的配线，即下层(其在此情况下为FPGA芯片301)的配线。在这种状态的情况下，输入至Z轴方向选择开关323-1的信号被输出至作为下层的FPGA芯片301。
在相对于Z轴方向选择开关323-1的数据(D1，D2)被写入(1，0) 的情况下，Z轴方向选择开关323-1连接至(X，Y，Z+1)的配线，即上层(其在此情况下为FPGA芯片303)的配线。在这种状态的情况下，输入至Z轴方向选择开关323-1的信号被输出至作为上层的FPGA芯片303。
在相对于Z轴方向选择开关323-1的数据(D1，D2)被写入(1，1) 的情况下，Z轴方向选择开关323-1连接至(X，Y，Z-1)和(X，Y， Z+1)的配线，即下层的配线(其在本情况下为FPGA芯片301)和上层的配线(其在本情况下为FPGA芯片303)。在这种状态的情况下，从作为下层的FPGA芯片301输入至Z轴方向选择开关323-1的信号被输出至作为上层的FPGA芯片303，且从作为上层的FPGA芯片303输入的信号被输出至作为下层的FPGA芯片301。
而且，图12所示的Z轴方向选择开关324-1也是通过与Z轴方向选择开关323-1类似的写入数据(D1，D2)来确定连接目的地。以此方式，通过写入到Z轴方向选择开关中的数据(D1，D2)来确定连接目的地，并且输入的信号被输出至确定的连接目的地。
应当注意，D1(Z)≠1例如被设定用于不具有上层FPGA芯片(即，图11的B所示的示例中的FPGA芯片304)的层。此外，D2(Z)≠1 例如被设定用于不具有下层FPGA芯片(即，图11的B所示的示例中的 FPGA芯片301)的层。此外，(X，Y，Z)的D1和(X，Y，Z+1)的 D2被设定成相对于所有(X，Y，Z)的组合满足D1(Z)＝D2(Z+1)。
以此方式，通过参考阵列结构的已被写入到熔丝中的沿Z方向的地址信息来判断是否写入数据。
尽管使用了2位的数据被用于开关控制的示例来说明图12，但是本发明还可应用于选择开关的位(bit)数和贯穿电极(连接端口)的数量增大的情况。能够通过增大选择开关的位数和贯穿电极的数量来任意地设定能够被切换的连接部的数量。然而，需要设定正上方(Z+1)芯片和正下方(Z-1)芯片的连接信息以及相关芯片(Z)的连接信息，使得它们不会相互矛盾。
应当注意，本发明的Z轴方向选择开关被设计用于阵列器件。因此，底层的FPGA芯片无法沿向下方向选择连接开关，且顶层的FPGA芯片无法沿向上方向选择连接开关。
图13是用于说明与Z轴方向选择开关成组地布置的连接通孔(贯穿电极)的特定结构的示图。用于连接至上层侧的Z轴方向选择开关的贯穿电极和用于连接至下层侧的Z轴方向选择开关的贯穿电极被连接至与作为数据写入的目标的逻辑元件被连接的层的Z轴方向选择开关。
参考图13，例如，将FPGA芯片301作为奇数层(即，第一层)的芯片的例子并且将FPGA芯片302作为偶数层(即，第二层)的芯片的例子进行说明。在FPGA芯片301上形成有CLB312和用于控制芯片内信号的输入/输出的选择开关311。另外，还形成有用于控制芯片之间信号的输入/输出的Z轴方向选择开关313。此外，还形成有与Z轴方向选择开关313连接的贯穿电极411和贯穿电极412。
类似地，在FPGA芯片302上形成有CLB 322、用于控制芯片内信号的输入/输出的选择开关321、用于控制芯片之间信号的输入/输出的Z 轴方向选择开关323以及与Z轴方向选择开关323连接的贯穿电极421 和贯穿电极422。
这里，将关注与Z轴方向选择开关313连接的贯穿电极411和贯穿电极412。在与Z轴方向选择开关313连接的贯穿电极411和贯穿电极412之中，贯穿电极411是连接至上层的FPGA芯片302的选择开关的贯穿电极，且贯穿电极412是连接至下层的FPGA芯片的选择开关(例如，当在下层中没有FPGA芯片时，其为下层中的逻辑电路芯片等的预定端子)的贯穿电极。
在以此方式设定(设计)与Z轴方向选择开关313连接的贯穿电极 411和贯穿电极412的情况下，以如下方式设定(设计)上层的FPGA 芯片302的与Z轴方向选择开关323连接的贯穿电极421和贯穿电极422。
具体地，由于贯穿电极411是针对上层的贯穿电极(上(Up)方向的贯穿电极)，所以与贯穿电极411连接的贯穿电极421是针对下层的贯穿电极(下(Dn)方向的贯穿电极)。
此外，由于贯穿电极412是针对下层的贯穿电极(下(Dn)方向的贯穿电极)，所以与贯穿电极412连接的贯穿电极422是针对上层的贯穿电极(上(Up)方向的贯穿电极)。
以此方式，由于需要电分离连接Z-1层和Z层的路径与连接Z+1层和Z层的路径，所以在奇数层和偶数层中交替地改变布置。在用于除贯穿电极之外的部分的掩模被共用的情况下，能够通过具有Z地址的计算处理进行对它们的切换来实现连接信息。
当设计这种FPGA芯片时，如果基于这种设计规则对例如通过CAD 工具设计的配线的结构进行优化，则能够实现FPGA的三维网路连接。
根据本发明，能够进行设计以使得犹如在相同的芯片面积内实质上增大了阵列之间的距离或配线的数量，从而能够显著地提高面积使用效率。
通过如上所述的方法，能够实现与网路三维地连接的FPGA芯片。因此，仅沿横向方向通过配线连接逻辑元件的路径被添加了纵向(层叠芯片之间)的路径，从而能够更有效地使用配线资源。
根据如上所述的本发明，能够层叠通过使用相同的掩模形成的晶片并且在形成电连接之后形成公共的输入/输出端子，从而制造集成有被分割成单片的各芯片的器件。另外，在层叠的晶片中，也能够类似地实现单独的晶片中已实现的功能。
能够在存储器件中沿层叠方向共用存储区域和冗余区域。因此，能够显著地提高良品率。
能够在FPGA器件中的逻辑元件单元中实现三维网路连接。因此，能够显著地提高配线资源使用效率。
应当注意，上面以存储器芯片为例说明的实施例也可应用于FPGA 芯片。且上面以FPGA芯片为例说明的实施例也可应用于存储器芯片。
<关于应用示例>
将参考图14说明应用了上述实施例的器件布置。
在晶片501上布置有保护器件511、系统控制器512和内置电路513 等。系统控制器512包括产生用于控制各单元的时钟的时钟产生单元、用于控制数据的读取/写入地址的地址选择单元、用于控制对各单元的电力供应的电源控制单元、执行操作测试等的测试单元以及执行将缺陷行替换为冗余行等的处理的冗余控制单元等。在晶片501上还形成有外部连接端子(PAD)。
在晶片502上形成有贯通连接单元521、解码器522和阵列单元523。晶片503和504具有与晶片502的构造类似的构造。换言之，晶片502 至504是能够使用相同的掩模制造的晶片。
在晶片502至504均是存储器的情况下，获得了包括3层的存储器的芯片。此外，虽然获得了3层的存储器，但是由于指定了用于识别层的地址且缺陷行不仅能够被相同层的冗余行替换，还能够被多个层的冗余行替换，所以这些存储器能够以作为一层的存储器的方式进行处理。
为了在芯片分割时不产生无用的空闲空间，期望晶片501的电路芯片和晶片502至504的阵列芯片以相同的芯片尺寸进行构造。
图15是示出了应用了上述实施例的图像传感器的构造的示图。在图 15所示的图像传感器600中，在处理电路601上层叠有3层的存储器602 至604。另外，在存储器604上层叠有摄像器件605，且在摄像器件605 上形成有片上透镜606。
在图像传感器600中，由摄像器件605接收的信号的数据被写入到存储器602至604中，且处理电路601对被写入到存储器602至604中的数据进行处理。
存储器602至604均包括例如参考图1至7说明的贯穿电极，且被写入用于识别各层的地址，使得这些存储器能够如同它们是单个存储器般进行处理。
通过应用上述的实施例来实现在存储晶片(存储器602至604)中写入上层和下层的地址的功能，能够增大或减小存储晶片的数量。通过这种方式，能够在不改变电路功能或图像传感器的规格的情况下将待安装的存储器的容量变为数倍。
在图15所示的图像传感器600中，摄像器件被层叠在通过层叠多个阵列器件获得的器件结构上。图像传感器所需的光接收单元(摄像器件 605)形成在顶层，在顶层侧形成有设置在摄像器件605与片上透镜606 之间的滤色器。应当注意，尽管图15示出了层叠有片上透镜606的示例，但是也可以采用不设置片上透镜606的结构。
图15所示的图像传感器600具有如下结构：在该结构中，多个存储晶片(存储器602至604)被层叠在控制电路晶片(处理电路601)上以作为摄像器件605的下层结构的示例。
由于具有这种结构的图像传感器600成为在内部装有存储器602至 604的图像传感器，所以能够在不经由接口的输出的情况下对存储的图像数据进行压缩和校正等处理，从而能够降低电力消耗并提高图像处理速度。
期望地，此时要安装的存储容量能够根据运动图像或处理内容的记录时间而变化，但是就上述的芯片尺寸而言，难以改变平面规模。然而，在本发明中，通过将多个存储基板进行层叠使用，即使在使用相同的图像传感器和电路晶片时，也能够将待安装的存储容量变为数倍，使得能够根据像素数数量和电路尺寸选择与成本相对应的存储器安装容量，从而扩大应用范围。
另外，如图16所示，还可以在图像传感器620中设置2层的存储器，以提高转换速度。在图16所示的图像传感器620中，当底层被设定为第一层时，在第一层中层叠处理电路621，在第二层中层叠AD转换器件 622和存储器623，在第三层中层叠AD转换器件624和存储器625，在第四层层叠摄像器件626，且在第五层中层叠透镜627。
每层包括例如参考图1至7说明的贯穿电极，使得能够经由贯穿电极进行数据交换。
第二层和第三层具有相同的构造并且均包括AD转换器件和存储器。在这种构造下，例如，能够进行如图16的右侧所示的处理。例如，通过第三层的AD转换器件624对由摄像器件626捕捉的图像的信号进行处理，且将处理结果临时地存储在存储器625中。可替代地，通过第三层的AD转换器件624对由摄像器件626捕捉的图像的信号进行处理并接着将其输出至处理电路621，且将经处理电路621处理的处理结果临时地存储在存储器625中。
虽然在第三层中进行如上所述的处理，但是也可以在第二层中进行类似的处理。具体地，虽然将经第三层的AD转换器件624转换的结果或经处理电路621处理的结果存储在存储器625中，但是也可以将经第二层的AD转换器件622转换的结果或经处理电路621处理的结果存储在存储器623中。当处理电路621进行处理时，将处理结果临时地存储在存储器623或存储器625中。
因此，能够提高处理速度。
另外，通过构造如图17所示的图像传感器，能够够提高处理速度。在图17所示的图像传感器640中，当底层被设定为第一层时，在第一层上层叠处理电路641，在第二层中层叠AD转换器件642，在第三层中层叠AD转换器件643，在第四层层叠有摄像器件644，且在第五层中层叠透镜645。
而且，在此情况下，每层包括例如参考图1至7说明的贯穿电极，使得能够经由贯穿电极进行数据交换。
第二层和第三层具有相同的构造并且均包括AD转换器件。在这种构造下，例如，能够进行如图17的右侧所示的处理。例如，通过第三层的AD转换器件643对由摄像器件644捕捉的图像的信号进行处理，且将处理结果输出至处理电路641以进行处理。
虽然在第三层中进行如上所述的处理，但是也可以在第二层中进行类似的处理。具体地，虽然将经第三层的AD转换器件643转换的结果输出至处理电路641，但是也可以通过第二层的AD转换器件642进行转换。例如，在摄像器件644以120fps拍摄图像的情况下，由于第二层的 AD转换器件642和第三层的AD转换器件643能够分别处理120fps，所以处理电路641能够以240ftp进行处理。
具体地，在这种构造下，AD转换器件642和AD转换器件643能够每次120ftp地交替地输出至处理电路641，以实现两倍的转换速度。
应当注意，代替在AD转换器件642和AD转换器件643中进行相同的处理，AD转换器件642也可以处理来自具有长曝光的像素的信号，且AD转换器件643也可以处理来自具有短曝光的像素的信号，从而处理来自具有不同的曝光时间的像素的信号。
此外，AD转换器件642可执行转换以生成静态图像，且AD转换器件643可执行转换以生成运动图像，从而生成不同的图像。
本发明的应用范围不限于图像传感器，且例如，本发明还可应用于如图18所示的装置。
图18所示的装置660包括第一层中的处理电路661、第二层中的存储器662、第三层中的存储器663和第四层中的大型集成部(Large-Scale Integration，LSI)664。将由LSI664处理的数据或待处理的数据暂时存储在第二层存储器662或第三层存储器663中。
LSI 664例如是用于高速通信的RF芯片，并且可以是无法安装在与处理电路661相同的基板上的电路。在LSI 664与存储器662和663能够无需经由I/O(输入/输出)即可交换数据的结构下(即，在存储器能够被层叠成多层并且无需经由I/O即可与LSI 664进行数据交换的结构下)，能够减少部件的数量，并且能够期待进一步小型化以及处理速度的提高。
而且，在此情况下，每层包括例如参考图1至7说明的贯穿电极，使得能够经由贯穿电极进行数据交换。
<关于应用示例(存储器)>
作为使用本发明的配线连接结构的另一应用示例，将说明本发明的配线连接结构应用于层叠有多个存储器件(即，存储器芯片或存储管芯 (die))的层叠存储器结构的实施例。
在参考图1至7说明的实施例中，已经例示了如下情况：存储用于识别各层存储器芯片中的每一者层叠在哪一层中的地址以执行数据的写入和读取。相比之下，在本应用示例(下述的第一至第五层叠存储器的结构)中，将以各层的各存储器芯片存储这样的地址并进行处理的情况和这些存储器芯片不存储这样的地址并进行处理的情况为例说明额外地层叠存储器的情况。
在下面的实施例中，将以在8个层中层叠存储器的情况为例进行说明。此外，将16位的DDR3存储器作为下述实施例中使用的存储器的示例。首先，将对各层的各存储器芯片不存储地址并进行处理的情况进行说明。
(第一层叠存储器的结构)
第一层叠存储器的结构是通过层叠多个存储器芯片和用于控制所述多个存储器芯片的操作的控制芯片而获得的层叠存储器结构。在第一层叠存储器结构中，用于传输将被写入到存储器中的数据或从存储器中读出的数据的信号线被独立地连接至层叠存储器结构中包括的各个存储器芯片。
用于传输如下控制信号的信号线由层叠存储器结构中包括的各个存储器芯片共用(多路复用)，所述控制信号用于传输控制针对存储器的写入操作和读取操作所必需的地址和指令等。用于传输如下信号的信号线由层叠存储器结构中包括的各个存储器芯片共用(多路复用)，所述信号用于指派或指定用于执行写入操作或读取操作的存储器。
图19是示出了层叠存储器结构700中的配线相对于各存储器芯片的连接结构的示意图。这里，图19是示出了用于发送/接收数据的数据信号线不被多路复用的情况下的层叠存储器的构造的示图。
应当注意，所谓“数据信号线不被多路复用”是指层叠存储器结构中的与存储器芯片连接的数据线针对各存储器芯片独立地布线的结构。
在图19所示的层叠存储器结构700中，层叠有8个存储器芯片701-1 至701-8。图19的A示出了数据信号线的配线结构，图19的B示出了用于传输控制关于存储器的写入操作和读取操作所必需的地址和指令等的控制信号线的配线结构，且图19的C示出了用来传输用于指派或指定执行写入操作或读取操作的存储器的信号的信号线的配线结构。
应当注意，作为用于指派或指定将要操作的存储器的芯片指派信号线，例如可使用存储器的芯片指派信号线或控制信号线的一部分。
图19所示的层叠存储器结构700包括用于控制针对存储器芯片的数据写入操作和读取操作的控制芯片702。图19的A至C所示的数据信号线、控制信号线和芯片指派信号线被布线在层叠存储器结构700中包括的控制芯片702与存储器芯片之间。
如图19的A所示，数据信号线是分别针对存储器芯片701-1至701-8 设置的。换言之，数据信号线711-1连接至存储器芯片701-1，数据信号线711-2连接至存储器芯片701-2，数据信号线711-3连接至存储器芯片701-3，数据信号线711-4连接至存储器芯片701-4，数据信号线711-5连接至存储器芯片701-5，数据信号线711-6连接至存储器芯片701-6，数据信号线711-7连接至存储器芯片701-7，且数据信号线711-8连接至存储器芯片701-8。
在存储器芯片701-1至701-8中的每者是16位的DDR3的情况下，数据信号线711-1至711-8均是用于发送/接收16位的数据的信号线，且这种信号线分别连接至8个存储器(8芯片)。通过数据信号线711-1至 711-8被并联地布线的结构，图19所示的层叠存储器结构700能够同时地写入或读取16*8位(即，128位)的数据。在这种结构下，能够实现高速通信。
数据信号线711-1至711-8被设置作为上述的贯穿电极。在此情况下，设置有构成数据信号线711-1至711-8的一部分并且在被层叠时成为贯穿层叠时的一个贯穿电极的贯穿电极(第一贯穿电极)。另外，设置有用于与这些贯穿电极连接的贯穿电极(第二贯穿电极)。
在下面的说明中，除非需要将数据信号线711-1至711-8彼此区分开，否则将数据信号线简称为数据信号线711。类似地，除非需要将存储器芯片701-1至701-8彼此区分开，否则将存储器芯片简称为存储器芯片 701。这同样适用于其它部分。
应当注意，尽管在图19中，存储器芯片701被图示成方形且用于连接存储器芯片701与控制芯片702的数据信号线711被布线在将要与控制芯片702连接的存储器芯片701的外部，但是这种图示仅是为了说明数据信号线711的配线结构，且如稍后参考图20所述，数据信号线711 可被接线在存储器芯片701的区域内部。此外，如稍后参考图21所述，存储器芯片701包括将要布置构成数据信号线711的第一贯穿电极和第二贯穿电极的区域。
另外，尽管在图19的B和C中示出了控制信号线721和芯片指派信号线731的配线结构，但是这些线也像数据信号线711一样可以布置在存储器芯片的区域中。此外，尽管图19的A、图19的B和图19的C 中分别图示了存储器芯片701，但是这些存储器芯片仅是为了说明而分别地图示，且数据信号线711、控制信号线721和芯片指派信号线731布置在相同(相同的层)的存储器芯片701的预定区域中。
返回参考图19的A，例如，贯穿存储器芯片701-1至701-8的一个贯穿电极(其对应于第一贯穿电极)被设置为数据信号线711-1的沿纵向方向的贯穿电极。另外，第一贯穿电极连接至仅与存储器芯片701-1 连接的电极(第二贯穿电极)。
应当注意，在一条数据信号线711进行16位的并行传输的情况下，通过设置16对第一贯穿电极和第二贯穿电极来实现16位的并行传输。尽管在附图中图示了一条第一贯穿电极和一条第二贯穿电极(包括第一贯穿电极和第二贯穿电极的数据信号线711)，但是为执行16位的并行传输，设置有16个电极。
例如，在存储器芯片701-1对应于图3所示的芯片60的情况下，沿纵向方向设置并且构成数据信号线711-1的第一贯穿电极是与图3所示的贯穿电极65相对应的贯穿电极。参考图3，贯穿电极65、贯穿电极76 和贯穿电极85沿纵向方向构成一个贯穿电极，且该贯穿电极被设置为贯穿芯片60、芯片70和芯片70的电极。以此方式，数据信号线711-1的纵向方向被设置为贯穿多个芯片的一个贯穿电极。
另外，仅与贯穿电极65和存储器芯片701-1连接的电极(第二贯穿电极)对应于图3中的沿横向方向的背面配线68、贯穿电极67和表面配线66(特别地，对应于贯穿电极67)。尽管芯片60中的器件69通过背面配线68、贯穿电极67和表面配线66连接至贯穿电极65，但是这种电极(配线)被设置为构成数据信号线711-1的一部分的配线。
将参考图20对此做进一步说明。图20是用于说明数据信号线711-1 至711-8与贯穿电极之间的关系的示图，且该示图示出了层叠有存储器芯片701-1至701-8的状态下的数据信号线711-1至711-8。
在图20中，附有符号“a”的部分对应于第一贯穿电极，并且例如对应于图3所示的贯穿电极61和贯穿电极65。而且，在图20中，附有符号“b”的部分对应于背面配线，并且例如对应于图3所示的背面配线 63和背面配线68。
而且，在图20中，附有符号“c”的部分对应于表面配线，并且例如对应于图3所示的表面配线62和表面配线66。而且，在图20中，附有符号“d”的部分对应于第二贯穿电极，并且例如对应于图3所示的贯穿电极67和贯穿电极73。
在构成层叠存储器结构700的存储器芯片701-1中形成有贯穿电极 701-1a-1至701-1a-8、背面配线701-1b-1至701-1b-8、表面配线701-1c-1 至701-1c-8和贯穿电极701-1d。应当注意，尽管在图20中没有图示例如与图3所示的器件64相对应的器件，但是也设置有与表面配线701-1c 连接的器件。
类似地，在存储器芯片701-2中形成有贯穿电极701-2a-1至 701-2a-8、背面配线701-2b-1至701-2b-8、表面配线701-2c-1至701-2c-8 和贯穿电极701-2d。应当注意，在图20中省略了对一部分符号的说明。
类似地，在存储器芯片701-3中形成有贯穿电极701-3a-1至 701-3a-8、背面配线701-3b-1至701-3b-8、表面配线701-3c-1至701-3c-8 和贯穿电极701-3d。
类似地，在存储器芯片701-4中形成有贯穿电极701-4a-1至 701-4a-8、背面配线701-4b-1至701-4b-8、表面配线701-4c-1至701-4c-8 和贯穿电极701-4d。
类似地，在存储器芯片701-5中形成有贯穿电极701-5a-1至 701-5a-8、背面配线701-5b-1至701-5b-8、表面配线701-5c-1至701-5c-8 和贯穿电极701-5d。
类似地，在存储器芯片701-6中形成有贯穿电极701-6a-1至 701-6a-8、背面配线701-6b-1至701-6b-8、表面配线701-6c-1至701-6c-8 和贯穿电极701-6d。
类似地，在存储器芯片701-7中形成有贯穿电极701-7a-1至 701-7a-8、背面配线701-7b-1至701-7b-8、表面配线701-7c-1至701-7c-8 和贯穿电极701-7d。
类似地，在存储器芯片701-8中形成有贯穿电极701-8a-1至 701-8a-8、背面配线701-8b-1至701-8b-8、表面配线701-8c-1至701-8c-8 和贯穿电极701-8d。
存储器芯片701-1的贯穿电极701-1a-1、存储器芯片701-2的贯穿电极701-2a-1、存储器芯片701-3的贯穿电极701-3a-1、存储器芯片701-4 的贯穿电极701-4a-1、存储器芯片701-5的贯穿电极701-5a-1、存储器芯片701-6的贯穿电极701-6a-1、存储器芯片701-7的贯穿电极701-7a-1 和存储器芯片701-8的贯穿电极701-8a-1彼此连接，并且构成一个第一贯穿电极(在下文中，被适当地称为第一贯穿电极711-1)。
第一贯穿电极711-1是构成数据信号线711-1的一部分的电极。
数据信号线711-1连接至存储器芯片701-1。贯穿电极701-1d形成在存储器芯片701-1中。贯穿电极701-1d对应于第二贯穿电极。贯穿电极701-1d连接至背面配线701-1b-1和表面配线701-1c-1。背面配线 701-1b-1连接至贯穿电极701-1a-1(第一贯穿电极711-1)。
因此，存储器芯片701-1的与表面配线701-1c-1连接的器件(未示出)经由表面配线701-1c-1、贯穿电极701-1d和背面配线701-1b-1连接至第一贯穿电极711-1。
与第一贯穿电极711-1连接的第二贯穿电极仅是存储器芯片701-1 中的贯穿电极701-1d。换言之，在表面配线701-1c-1至701-1c-8之中，仅表面配线701-1c-1连接至第一贯穿电极711-1。
因此，在将数据传输至数据信号线711-1时，包括被提供数据的器件的存储器芯片701是具有与第一贯穿电极711-1连接的表面配线的存储器芯片701-1，且数据不被提供至其它的存储器芯片701-2至701-8。
类似地，贯穿电极701-2d被设置在存储器芯片701-2中以作为与第二贯穿电极相对应的贯穿电极。贯穿电极701-2d连接至构成数据信号线 711-2的第一贯穿电极711-2(第一贯穿电极711-2中包括的贯穿电极 701-2a-2)。
因此，在将数据传输至数据信号线711-2时，包括被提供数据的器件的存储器芯片701是具有与第一贯穿电极711-2连接的表面配线的存储器芯片701-2。
类似地，其它数据信号线711-3至711-8由均贯穿多个芯片的贯穿电极(第一贯穿电极)和用于分别连接第一贯穿电极与存储器芯片701-2 至701-8的电极(第二贯穿电极、表面配线、背面配线)构成。
由于下述的信号线也类似地由均贯穿多个芯片的第一贯穿电极和用于分别与第一贯穿电极连接的第二贯穿电极构成，所以将省略对它们的说明。
在每个存储器芯片701中，贯穿多个芯片的第一贯穿电极被设置在 8个位置以作为用于传输1位数据的数据信号线711，且与第一贯穿电极连接的第二贯穿电极被设置在一个位置。在各存储器芯片701内，设置在每个存储器芯片701中的第一贯穿电极被设置在相同的位置，且对于每个存储器芯片701，第二贯穿电极被设置在不同的位置。
在执行16位的并行传输的情况下，128(16*8)个第一贯穿电极被设置用于数据信号线711，且在每个存储器芯片701中设置有16个第二贯穿电极。在所有存储器芯片701中，设置在每个存储器芯片701中的 128个第一贯穿电极被设置在相同的位置，且对于每个存储器芯片701， 16个第二贯穿电极被设置在不同的位置。
这里，将参考图21说明存储器芯片701(在图21中以存储器芯片 701-1为例)和控制芯片702的构造。
首先对图21的右侧所示的存储器芯片701-1的构造进行说明。存储器芯片701-1由布置有存储单元阵列的存储单元阵列区域705、布置有存储器芯片701-1中包括的存储单元阵列的驱动电路和第二贯穿电极的第二贯穿电极布置区域706以及布置有存储器芯片701-1的第一贯穿电极的第一贯穿电极布置区域707构成。
在第一贯穿电极布置区域707中，设置有分别与图20的贯穿电极 701-1a-1相对应的16个贯穿电极，从而能够执行16位的并行传输。换言之，如图21所示，在第一贯穿电极布置区域707中形成有16个第一贯穿电极，即贯穿电极701-1a-1-1至701-1a-1-16。
在存储器芯片701-1中，贯穿电极701-1a-1-1至701-1a-1-16连接至第二贯穿电极，第二贯穿电极也被设置在16个位置以能够执行16位的并行传输。具体地，如图21所示，在第二贯穿电极布置区域706中形成有16个第二贯穿电极701-1d-1至701-1d-16。
在存储器芯片701-1中，贯穿电极701-1a-1-1至701-1a-1-16分别经由背面配线701-1b-1-1至701-1b-1-16连接至贯穿电极701-1d-1至 701-1d-16。
在存储器芯片701-1的第一贯穿电极布置区域707中，还形成有与贯穿电极701-1a-2至701-1a-8相关的贯穿电极。换言之，在第一贯穿电极布置区域707中形成有构成数据信号线711-2的一部分的贯穿电极 701-1a-2-1至701-1a-2-16。
类似地，在第一贯穿电极布置区域707中形成有构成数据信号线 711-3的一部分的贯穿电极701-1a-3-1至701-1a-3-16、构成数据信号线 711-4的一部分的贯穿电极701-1a-4-1至701-1a-4-16和构成数据信号线 711-5的一部分的贯穿电极701-1a-5-1至701-1a-5-16。
此外，在第一贯穿电极布置区域707中形成有构成数据信号线711-6 的一部分的贯穿电极701-1a-6-1至701-1a-6-16、构成数据信号线711-7 的一部分的贯穿电极701-1a-7-1至701-1a-7-16和构成数据信号线711-8 的一部分的贯穿电极701-1a-8-1至701-1a-8-16。
以此方式，在存储器芯片701-1的情况下，在存储器芯片701-1中设置与第一贯穿电极相对应的贯穿电极701-1a-1至701-1a-8，且每个贯穿电极701-1a被设置在16个位置，以能够执行16位的并行传输。因此，第一贯穿电极被单独地设置在128(＝8*16)个位置。
被接线在第一贯穿电极布置区域707中的第一贯穿电极都连接至控制芯片702。参考图21的左侧示图，控制芯片702由布置有各种电路(其安装在控制芯片702上)的控制电路单元703和布置有第一贯穿电极的第一贯穿电极布置区域704构成。
在控制芯片702的第一贯穿电极布置区域704中，第一贯穿电极与布置在存储器芯片701-1的第一贯穿电极布置区域707中的第一贯穿电极相同，并且形成在相同的位置。
另外，布置在控制芯片702的第一贯穿电极布置区域704中的每个第一贯穿电极连接至控制电路单元703。
以此方式，第一贯穿电极被布置在控制芯片702中。此外，第一贯穿电极和第二贯穿电极被布置在存储器芯片701-1中。
而且，如同在存储器芯片701-1中，存储器芯片701-2至701-8也均由存储单元阵列区域705、第二贯穿电极布置区域706和第一贯穿电极布置区域707构成。
尽管没有示出，但是例如，在存储器芯片701-2的第一贯穿电极布置区域707中，第一贯穿电极被布置在与图21所示的存储器芯片701-1 的第一贯穿电极布置区域707中布置的第一贯穿电极相同的位置。此外，在存储器芯片701-2的第二贯穿电极布置区域706中布置有贯穿电极 701-2d-1至701-2d-16。
布置在第二贯穿电极布置区域706中的贯穿电极701-2d-1至 701-2d-16经由背面配线701-2b-1-1至701-2b-1-16连接至布置在第一贯穿电极布置区域707中的贯穿电极701-2a-1至701-2a-16。
以此方式，在存储器芯片701-1的情况下，在存储器芯片701-1中设置与第一贯穿电极相对应的贯穿电极701-1a-1至701-1a-8，且每个贯穿电极701-1a被设置在16个位置，以能够执行16位的并行传输。因此，第一贯穿电极被单独地设置在128(＝8*16)个位置。
对于与第二贯穿电极相对应的贯穿电极，在存储器芯片701-1中仅设置有贯穿电极701-1d。因此，为了使贯穿电极701-1d能够执行16位的并行传输，将该贯穿电极设置在16个位置。因此，在存储器芯片701-1 中，针对数据信号线711设置有128个第一贯穿电极和16个第二贯穿电极(即，总共144个贯穿电极)。
而且，在其它存储器芯片701-2至701-8中，也针对数据信号线711 设置有144个贯穿电极。
以此方式，能够通过单独地形成与构成数据信号线711的第一贯穿电极连接的第二贯穿电极的位置来获得用于并行地发送/接收信号的多层半导体存储器结构。
返回至图19的B的说明，参考图19的B，地址(Address)信号线、指令(Command)信号线、Vdd信号线和Vss信号线被设置为由8个存储器芯片701-1至701-8共用的一条信号线(在下文中，被称为控制信号线721)。
控制信号线721是由8个存储器芯片701共用的信号线(多路复用的信号线)，且在所有芯片中，贯穿8个存储器芯片701的一条贯穿电极(第一贯穿电极)和将该贯穿电极连接至各个存储器芯片701的电极 (第二贯穿电极)都形成在相同的位置。换言之，控制信号线721设置在两个位置(即第一贯穿电极和第二贯穿电极)，且在所有存储器芯片 701中，第一贯穿电极和第二贯穿电极都被设置在相同的位置。
注意，像数据信号线711的贯穿电极一样，用于控制信号线721的贯穿电极的数量也根据将要并行地传输的控制数据的位数而变化。例如，在并行地传输8位数据作为控制数据的情况下，在一个存储器芯片701 中，用于控制信号线721的贯穿电极针对第一贯穿电极和第二贯穿电极的各者设置有8个，即，总共16个。
以此方式，控制信号线721被设置为由层叠成8层的存储器芯片701 共用的被8路复用的信号线。
如图19的C所示，芯片指派信号线731被设定为由存储器芯片701-1 至701-8共用，芯片指派信号线731传输用于针对存储器芯片701-1至 701-8指定写入/读取数据的存储器。另外，芯片指派信号线731是传输1 位数据的信号线。
由于芯片指派信号线731是传输1位数据的信号线，所以在一个存储器芯片701中设置有一个第一贯穿电极和一个第二贯穿电极。
例如，在将“1”作为数据传输至芯片指派信号线731的情况下，执行向存储器芯片701的写入或从存储器芯片701的读取。
在如图19所示的构造的情况下，不是针对每个芯片控制存储器芯片 701(芯片)选择，而是同时操作8个芯片。在一条数据信号线711进行 16位的并行传输的情况下，能够通过同时操作8个芯片来进行128 (＝16*8)位的同时写入或读取。因此，能够实现高速的数据写入和读取。
(第二层叠存储器的结构)
第二层叠存储器的结构是通过层叠多个存储器芯片和用于控制所述多个存储器芯片的操作的控制芯片而获得的层叠存储器结构。在第二层叠存储器结构中，用于传输将被写入到存储器中的数据或从存储器读出的数据的信号线被多路复用并连接至层叠存储器结构中包括的各个存储器芯片。
用于传输如下控制信号的信号线被层叠存储器结构中包括的各存储器芯片共用，所述控制信号用于传输控制关于各存储器的写入操作和读取操作所必需的地址和指令等。用于传输如下信号的信号线被多路复用并连接至层叠存储器结构中包括的各存储器芯片，所述信号用于指派或指定用来执行写入操作或读取操作的存储器。
图22是分别示出了第二层叠存储器结构750中的配线相对于存储器芯片的连接结构的示意图。图22是示出了数据信号线被多路复用的情况下的层叠存储器的构造的示图。图22的A是示出了数据信号线的配线结构的示图。图22的A示出了4路复用(即，与控制芯片702连接的一条信号线被分支并连接至4个存储器芯片)的情况下的数据信号线的配线。
存储器芯片701-1至701-4被多路复用，且针对这4个存储器芯片 701设置有一条数据信号线761-1。此外，存储器芯片701-5至701-8被多路复用，且针对4个存储器芯片701接线有一条数据信号线761-2。
在存储器芯片701-1至701-8中的每者是16位的DDR3的情况下，数据信号线761-1和761-2均是用于发送/接收16位数据的信号线，且这些信号线被多路复用并连接至8个存储器(8个芯片)。通过数据信号线 761-1和761-2中的每者被多路复用地进行布线的结构，图22所示的第二层叠存储器结构750能够同时地写入或读取32位的数据(其是16位的两倍)。在这种结构下，能够实现高速通信。
16位的数据D0至D15例如被传输至数据信号线761-1，且16位的数据D16至D31例如被传输至数据信号线761-2。具体地，在此情况下，能够通过数据信号线761-1和数据信号线761-2同时地写入或读取32位的数据。
另外，例如，在32位的数据之中，存储器芯片701-1至701-4可存储低位的数据(Data Lower)，且存储器芯片701-5至701-8可存储高位的数据(Data Upper)。
与图19的A所示的数据信号线711类似，数据信号线761均被构造成包括贯穿多个芯片的贯穿电极和用于与该贯穿电极连接的贯穿电极。
例如，从存储器芯片701-1至存储器芯片701-8设置有一条贯穿电极(被称为1-1贯穿电极)作为数据信号线761-1的沿纵向方向的贯穿电极。此外，在存储器芯片701-1至701-4中分别设置有用于与1-1贯穿电极连接的贯穿电极(被称为2-1贯穿电极)。
类似地，从存储器芯片701-1至存储器芯片701-8设置有一条贯穿电极(被称为1-2贯穿电极)以作为数据信号线761-2的沿纵向方向的贯穿电极。此外，在存储器芯片701-5至701-8中分别设置有用于与1-2贯穿电极连接的贯穿电极(被称为2-2贯穿电极)。
应当注意，在一条数据信号线761进行16位的并行传输的情况下，通过设置16个第一贯穿电极和16个第二贯穿电极来实现16位的并行传输。
在一个芯片(在本情况下，即存储器芯片701-1)中，针对数据信号线761形成有总共3种类型的贯穿电极，即1-1贯穿电极、1-2贯穿电极和2-1贯穿电极。而且，与存储器芯片701-1类似，在存储器芯片701-2 至701-4中的每者中，针对数据信号线761形成有总共3种类型的贯穿电极，即1-1贯穿电极、1-2贯穿电极和2-1贯穿电极。
在执行16位的并行传输的情况下，在存储器芯片701-1中，16个贯穿电极被设置为1-1贯穿电极，16个贯穿电极被设置为1-2贯穿电极，且16个贯穿电极被设置为2-1贯穿电极。因此，在存储器芯片701-1中，针对数据信号线761设置有48(＝16+16+16)个贯穿电极。
类似地，而且，在存储器芯片701-2至701-4中，也针对数据信号线761设置有48(＝16+16+16)个贯穿电极。在存储器芯片701-1至701-4 中的每者中，48个贯穿电极被设置的相同位置。因此，在制造时，例如，可通过使用相同的掩模来制造4个存储器芯片701-1至701-4。
类似地，在存储器芯片701-5至701-8中，针对数据信号线761形成有总共3种类型的贯穿电极，即1-1贯穿电极、1-2贯穿电极和2-2贯穿电极
在存储器芯片701-5至701-8中的每者中，16个贯穿电极被设置为 1-1贯穿电极，16个贯穿电极被设置为1-2贯穿电极，且16个贯穿电极被设置为2-2贯穿电极。因此，在存储器芯片701-5至701-8中的每者中，针对数据信号线761设置有48(＝16+16+16)个贯穿电极。
对于存储器芯片701-5至701-8，还可以采用如下构造：在该构造中，不形成构成数据信号线761-1的一部分的1-1贯穿电极。在存储器芯片 701-5至701-8中没有形成1-1贯穿电极的情况下，针对存储器芯片701-5 至701-8中的数据信号线761总共形成有两种类型的贯穿电极，即1-2 贯穿电极和2-2贯穿电极。
在此情况下，在存储器芯片701-5至701-8中的每者中，16个贯穿电极被设置为1-2贯穿电极，且16个贯穿电极被设置为2-2贯穿电极，因此，在存储器芯片701-5至701-8中的每者中，针对数据信号线761 设置有32个贯穿电极。
参考图22的B，地址(Address)信号线、指令(Command)信号线、Vdd信号线和Vss信号线被设置为一条信号线，且该信号线由8个存储器芯片701-1至701-8共用。由于这种构造类似于图19的B所示的情况的构造，所以将省略对它的说明。
以此方式，控制信号线721被设置为由8个存储器芯片701(8个芯片)共用的被8路复用的信号线。
在数据信号线761-1如图22的A所示地被4路复用且控制信号线 721如图22的B所示地被8路复用的情况下，如图22的C所示地设置用来传输用于选择写入数据或读取数据的存储器芯片701-1至701-8的选择信号的芯片指派信号线。
如图22的C所示，用来传输用于选择存储器芯片701-1至701-8的选择信号的芯片指派信号线均被2路复用，并且相对于存储器芯片701-1 至701-8设置。换言之，示出了如下芯片指派信号线的配线：其中，与控制芯片702连接的每条芯片指派信号线被分支以连接至两个存储器芯片。
芯片指派信号线771-1连接至存储器芯片701-1和701-5，芯片指派信号线771-2连接至存储器芯片701-2和701-6，芯片指派信号线771-3 连接至存储器芯片701-3和701-7，且芯片指派信号线771-4连接至存储器芯片701-4和701-8。
芯片指派信号线771均被设置为由两个存储器芯片701共用的信号线，均被2路复用，并且能够通过4条芯片指派信号线771传输4位的并行信号(例如，4位信号A0-A3)。例如，将被传输至与将要执行数据写入(读取)的芯片相对应的芯片指派信号线771的数据设定为“1”，且将被传输至其它芯片指派信号线的数据设定为“0”。
例如，在将被传输至芯片指派信号线771-1的数据A0设定为“1”且将被传输至芯片指派信号线771-2至771-4的数据A1至A3设定为“0”的情况下，低位数据D0至D15被写入至存储器芯片701-1(或低位数据 D0至D15被从存储器芯片701-1中读出)，且高位数据D16至D31被写入至存储器芯片701-5(或高位数据D16至D31被从存储器芯片701-5 中读出)
而且，与图19的A所示的数据信号线711类似，芯片指派信号线 771均被构造成包括贯穿多个芯片的贯穿电极和用于与该贯穿电极连接的贯穿电极。
例如，从存储器芯片701-1至存储器芯片701-8设置有一条贯穿电极(被称为1-1贯穿电极)以作为芯片指派信号线771-1的沿纵向方向的贯穿电极。此外，在存储器芯片701-1和701-5中分别设置有用于与1-1 贯穿电极连接的贯穿电极(被称为2-1贯穿电极)。
类似地，从存储器芯片701-1至存储器芯片701-8设置有一条贯穿电极(被称为1-2贯穿电极)以作为芯片指派信号线771-2的沿纵向方向的贯穿电极。此外，在存储器芯片701-2和701-6中分别设置有用于与 1-2贯穿电极连接的贯穿电极(被称为2-2贯穿电极)。
类似地，从存储器芯片701-1至存储器芯片701-8设置有一条贯穿电极(被称为1-3贯穿电极)以作为芯片指派信号线771-3的沿纵向方向的贯穿电极。此外，在存储器芯片701-3和701-7中分别设置有用于与 1-3贯穿电极连接的贯穿电极(被称为2-3贯穿电极)。
类似地，从存储器芯片701-1至存储器芯片701-8设置有一条贯穿电极(被称为1-4贯穿电极)以作为芯片指派信号线771-4的沿纵向方向的贯穿电极。此外，在存储器芯片701-4和701-8中分别设置有用于与 1-4贯穿电极连接的贯穿电极(被称为2-4贯穿电极)。
在存储器芯片701-1和701-5中的每者中，针对芯片指派信号线771 形成有总共5个贯穿电极，即1-1贯穿电极、1-2贯穿电极、1-3贯穿电极、1-4贯穿电极和2-1贯穿电极。类似地，在存储器芯片701-2和701-6 中的每者中，针对芯片指派信号线771形成有总共5个贯穿电极，即1-1 贯穿电极、1-2贯穿电极、1-3贯穿电极、1-4贯穿电极和2-2贯穿电极。
类似地，在存储器芯片701-3和701-7中的每者中，针对芯片指派信号线771形成有总共5个贯穿电极，即1-1贯穿电极、1-2贯穿电极、 1-3贯穿电极、1-4贯穿电极和2-3贯穿电极。类似地，在存储器芯片701-4 和701-8中的每者中，针对芯片指派信号线771形成有总共5个贯穿电极，即1-1贯穿电极、1-2贯穿电极、1-3贯穿电极、1-4贯穿电极和2-4 贯穿电极。
由于在存储器芯片701-1至701-8中均形成有1-1贯穿电极、1-2贯穿电极、1-3贯穿电极和1-4贯穿电极，所以能够使用相同的掩模等来形成这些第一贯穿电极。
对于存储器芯片701-6，还可以采用如下构造：在该构造中，不形成构成芯片指派信号线771-1的一部分的1-1贯穿电极。在存储器芯片701-6 中没有形成1-1贯穿电极的情况下，还可以在存储器芯片701-6中形成总共4种类型的贯穿电极，即1-2贯穿电极至1-4贯穿电极以及2-2贯穿电极。
另外，对于存储器芯片701-7，还可以采用如下构造：在该构造中，不形成构成芯片指派信号线771-1的一部分的1-1贯穿电极和构成芯片指派信号线771-2的一部分的1-2贯穿电极。在存储器芯片701-7中没有形成1-1贯穿电极和1-2贯穿电极的情况下，还可以在存储器芯片701-7中形成总共3种类型的贯穿电极，即1-3贯穿电极、1-4贯穿电极和2-3贯穿电极。
另外，对于存储器芯片701-8，还可以采用如下构造：在该构造中，不形成分别构成芯片指派信号线771-1至芯片指派信号线771-3的一部分的1-1贯穿电极至1-3贯穿电极。在存储器芯片701-8中没有形成1-1贯穿电极至1-3贯穿电极的情况下，还可以在存储器芯片701-8中形成总共 2种类型的贯穿电极，即1-4贯穿电极和2-4贯穿电极。
应当注意，尽管构成图22的C所示的存储器芯片701-2的芯片指派信号线771-2的一部分的第一贯穿电极与第二贯穿电极被图示为跨越了芯片指派信号线771-1，但是在实际布线中，这些贯穿电极以避开芯片指派信号线771-1的方式布置并连接。类似地，在存储器芯片701-6中设置有1-1贯穿电极的情况下，上述贯穿电极也以避开芯片指派信号线771-1 的方式布置并连接。
类似地，应当注意，尽管构成存储器芯片701-3的芯片指派信号线 771-3的一部分的第一贯穿电极与第二贯穿电极被图示为跨越芯片指派信号线771-1和芯片指派信号线771-2，但是在实际配线中，这些贯穿电极以避开芯片指派信号线771-1和芯片指派信号线771-2的方式布置并连接。类似地，在存储器芯片701-7中设置有1-1贯穿电极的情况下，上述贯穿电极也以避开芯片指派信号线771-1的方式布置并连接。
类似地，应当注意，尽管构成存储器芯片701-4的芯片指派信号线 771-4的一部分的第一贯穿电极与第二贯穿电极被图示为跨越芯片指派信号线771-1至芯片指派信号线771-3的方式图示，但是在实际配线中，这些贯穿电极以避开芯片指派信号线771-1至芯片指派信号线771-3的方式布置并连接。类似地，在存储器芯片701-8中设置有1-1贯穿电极的情况下，上述贯穿电极也以避开芯片指派信号线771-1的方式布置并连接。
如上所述，尽管数据信号线761具有严格的AC标准，但是根据本发明，即使当层叠存储器芯片701时，也能够通过贯穿电极来连接存储器芯片701而无需在每个存储器芯片701中设置线焊盘，因此，输入/输出容量变小，使得即使当将数据信号线761被多路复用时，也可满足AC 标准。
在图22所示的示例中，数据信号线761均被4路复用，用于传输地址和指令的控制信号线721被8路复用，且用于选择芯片(存储器芯片 701)的芯片指派信号线771均被2路复用。以此方式，数据信号线761、控制信号线721和芯片指派信号线771具有不同的多路复用度，且这些多路复用度满足如下关系：
控制信号线的多路复用度＞数据信号线的多路复用度＞芯片指派信号线的多路复用度。
通过将数据信号线761多路复用，能够减少数据信号线761的数量，并且还能够减少用于设置数据信号线761的贯穿电极的数量。因此，能够减小配线所述的面积，且能够使层叠存储器结构750小型化。
而且，通过将数据信号线761多路复用，能够使被多路复用的存储器芯片701执行冗余处理。关于冗余处理，可以应用参考图6和图7说明的冗余处理。换言之，存储器芯片701-1至701-4能够共用冗余区域。此外，例如，当在存储器芯片701-1中出现缺陷行时，能够例如使用共用的冗余区域(即，存储器芯片701-2的冗余区域)来代替存储器芯片 701-1的冗余行。
因此，如同在参考图7说明的情况下，能够使因芯片的层叠而产生的良品率损失最小化，并且实现芯片成本的下降。
(第三层叠存储器的结构)
第三层叠存储器的结构是通过层叠多个存储器芯片和用于控制所述多个存储器芯片的操作的控制芯片而获得的层叠存储器结构。在第三层叠存储器结构中，用于传输将被写入到存储器中的数据或从存储器读出的数据的信号线被多路复用并连接至层叠存储器结构中包括的各个存储器芯片。
用于传输如下控制信号的信号线被层叠存储器结构中包括的存储器芯片共用，所述控制信号用于传输控制针对存储器的写入操作和读取操作所必需的地址和指令等。用于传输如下信号的信号线被多路复用并连接至层叠存储器结构中包括的各个存储器芯片，所述信号用于指派或指定执行写入操作或读取操作的存储器。
参考图23，将对数据信号线被2路复用的情况下的层叠存储器进行说明。
图23是示出了数据信号线被2路复用的情况下的层叠存储器800的构造的示图。图23的A是示出了数据信号线的配线结构的示图。图23 的A示出了2路复用(即，与控制芯片702连接的一条信号线被分支并被连接至2个存储器芯片)的情况下的数据信号线的配线。
存储器芯片701-1和701-2被多路复用，且一条数据信号线811-1针对这2个存储器芯片701布线。此外，存储器芯片701-3和701-4被多路复用，且一条数据信号线811-2针对这2个存储器芯片701布线。
另外，存储器芯片701-5和701-6被多路复用，且一条数据信号线 811-3针对这2个存储器芯片701布线。此外，存储器芯片701-7和701-8 被多路复用，且一条数据信号线811-4针对这2个存储器芯片701布线。
在存储器芯片701-1至701-8中的每者是16位的DDR3的情况下，数据信号线811-1至811-4均是用于传输/接收16位的数据的信号线，且这些信号线被多路复用并连接至8个存储器(8个芯片)。通过数据信号线811-1至811-4中的每者被多路复用地布线的结构，图23所示的层叠存储器结构800能够同时地写入或读取64位的数据(其是16位的四倍)。在这种结构下，能够实现高速通信。
例如，16位的数据D0至D15被传输至数据信号线811-1，16位的数据D16至D31被传输至数据信号线811-2，16位的数据D32至D47 被传输至数据信号线811-3，且16位的数据D48至D63被传输至数据信号线811-4。具体地，在此情况下，数据信号线811-1至811-4充当用于传输数据D0至D63的64位数据的数据信号线811。
另外，例如，在64位的数据之中，存储器芯片701-1和存储器芯片 701-2可存储低位数据(Data Lower)，存储器芯片701-3和存储器芯片 701-4可存储中低位数据(DataMiddle Lower)，存储器芯片701-5和存储器芯片701-6可存储中高位数据(Data MiddleUpper)，且存储器芯片 701-7和存储器芯片701-8可存储高位数据(Data Upper)。
与图19的A所示的数据信号线711类似，数据信号线811也均被构造成包括贯穿多个芯片的贯穿电极和用于与该贯穿电极连接的贯穿电极。
例如，从存储器芯片701-1至存储器芯片701-8设置有一条贯穿电极(被称为1-1贯穿电极)以作为数据信号线811-1的沿纵向方向的贯穿电极。此外，在存储器芯片701-1和701-2中分别设置有用于与1-1贯穿电极连接的贯穿电极(被称为2-1贯穿电极)。
类似地，从存储器芯片701-1至存储器芯片701-8设置有一条贯穿电极(被称为1-2贯穿电极)以作为数据信号线811-2的沿纵向方向的贯穿电极。此外，在存储器芯片701-3和701-4中分别设置有用于与1-2贯穿电极连接的贯穿电极(被称为2-2贯穿电极)。
类似地，从存储器芯片701-1至存储器芯片701-8设置有一条贯穿电极(被称为1-3贯穿电极)以作为数据信号线811-3的沿纵向方向的贯穿电极。此外，在存储器芯片701-5和701-6中分别设置有用于与1-3贯穿电极连接的贯穿电极(被称为2-3贯穿电极)。
类似地，从存储器芯片701-1至存储器芯片701-8设置有一条贯穿电极(被称为1-4贯穿电极)以作为数据信号线811-4的沿纵向方向的贯穿电极。此外，在存储器芯片701-7和701-8中分别设置有用于与1-4贯穿电极连接的贯穿电极(被称为2-4贯穿电极)。
应当注意，在一条数据信号线761执行16位的并行传输的情况下，通过设置16个第一贯穿电极和16个第二贯穿电极来实现16位的并行传输。
在存储器芯片701-1和存储器芯片701-2中，针对数据信号线811 总共形成有5种类型的贯穿电极，即1-1贯穿电极、1-2贯穿电极、1-3 贯穿电极、1-4贯穿电极和2-1贯穿电极。
在此情况下，在存储器芯片701-1和存储器芯片701-2中的每者中， 16个贯穿电极被设置为1-1贯穿电极，16个贯穿电极被设置为1-2贯穿电极，16个贯穿电极被设置为1-3贯穿电极，16个贯穿电极被设置为1-4 贯穿电极，且16个贯穿电极被设置为2-1贯穿电极。因此，在存储器芯片701-1和存储器芯片701-2中的每者中，针对数据信号线811设置有 80(＝16+16+16+16+16)个贯穿电极。
类似地，在存储器芯片701-3和存储器芯片701-4中的每者中，针对数据信号线811总共形成有5种类型的贯穿电极，即1-1贯穿电极、 1-2贯穿电极、1-3贯穿电极、1-4贯穿电极和2-2贯穿电极。在存储器芯片701-3和存储器芯片701-4中的每者中，针对数据信号线811设置有 80个贯穿电极。
类似地，在存储器芯片701-5和存储器芯片701-6中的每者中，针对数据信号线811总共形成有5种类型的贯穿电极，即1-1贯穿电极、 1-2贯穿电极、1-3贯穿电极、1-4贯穿电极和2-3贯穿电极。在存储器芯片701-5和存储器芯片701-6中的每者中，针对数据信号线811设置有 80个贯穿电极。
类似地，在存储器芯片701-7和存储器芯片701-8的各者中，针对数据信号线811总共形成有5种类型的贯穿电极，即1-1贯穿电极、1-2 贯穿电极、1-3贯穿电极、1-4贯穿电极和2-4贯穿电极。在存储器芯片 701-7和存储器芯片701-8中的每者中，针对数据信号线811设置有80 个贯穿电极。
由于在存储器芯片701-1至701-8中均形成有1-1贯穿电极、1-2贯穿电极、1-3贯穿电极和1-4贯穿电极，所以能够使用相同的掩模等来形成这些第一贯穿电极。
对于存储器芯片701-3和存储器芯片701-4，还可以采用如下构造：在该构造中，不形成构成数据信号线811-1的一部分的1-1贯穿电极。在存储器芯片701-3和存储器芯片701-4中没有形成1-1贯穿电极的情况下，在存储器芯片701-3和存储器芯片701-4中的每者中，针对数据信号线811总共形成有4种类型的贯穿电极，即1-2贯穿电极至1-4贯穿电极以及2-2贯穿电极。
在此情况下，由于在存储器芯片701-3和存储器芯片701-4的各者中设置有16个1-2贯穿电极、16个1-3贯穿电极、16个1-4贯穿电极和 16个2-2贯穿电极，所以在存储器芯片701-3和存储器芯片701-4的各者中针对数据信号线811形成有64个贯穿电极。在此情况下，在制造时，能够通过使用相同的掩模来形成存储器芯片701-3和存储器芯片701-4。
对于存储器芯片701-5和存储器芯片701-6，还可以采用如下构造：在该构造中，不形成分别构成数据信号线811-1和数据信号线811-2的一部分的1-1贯穿电极和1-2贯穿电极。在存储器芯片701-5和存储器芯片 701-6中没有形成1-1贯穿电极和1-2贯穿电极的情况下，在存储器芯片 701-5和存储器芯片701-6的各者中，针对数据信号线811形成有总共3种类型的贯穿电极，即1-3贯穿电极、1-4贯穿电极以及2-3贯穿电极。
在此情况下，由于在存储器芯片701-5和存储器芯片701-6的各者中设置有16个1-3贯穿电极、16个1-4贯穿电极和16个2-3贯穿电极，所以在存储器芯片701-5和存储器芯片701-6的各者中针对数据信号线 811形成有48个贯穿电极。在此情况下，在制造时，能够通过使用相同的掩模来形成存储器芯片701-5和存储器芯片701-6。
对于存储器芯片701-7和存储器芯片701-8，还可以采用如下构造：在该构造中，不形成分别构成数据信号线811-1至数据信号线811-3的一部分的1-1贯穿电极至1-3贯穿电极。在存储器芯片701-7和存储器芯片 701-8中没有形成1-1贯穿电极至1-3贯穿电极的情况下，在存储器芯片 701-7和存储器芯片701-8的各者中，针对数据信号线811形成有总共2种类型的贯穿电极，即1-4贯穿电极以及2-4贯穿电极。
在此情况下，由于在存储器芯片701-7和存储器芯片701-8的各者中设置有16个1-4贯穿电极和16个2-4贯穿电极，所以在存储器芯片701-7和存储器芯片701-8的各者中针对数据信号线811形成有32个贯穿电极。在此情况下，在制造时，能够通过使用相同的掩模来形成存储器芯片701-7和存储器芯片701-8。
参考图23的B，地址(Address)信号线、指令(Command)信号线、Vdd信号线和Vss信号线被设置为一条信号线，且该信号线由8个存储器芯片701-1至701-8共用。由于这种构造类似于图19的B所示的情况的构造，所以将省略对它的说明。
以此方式，控制信号线721被设置为被8路复用的信号线以被8个存储器芯片701(8个芯片)共用。
在各个数据信号线811如图23的A所示地被2路复用且控制信号线721如图23的B所示地被8路复用的情况下，如图22的C所示地设置用来传输用于选择写入数据或读取数据的存储器芯片701-1至701-8 的选择信号的芯片指派信号线。
如图23的C所示，用于传输用于选择存储器芯片701-1至701-8的选择信号的芯片指派信号线均被4路复用，并且相对于存储器芯片701-1 至701-8设置。换言之，示出了如下芯片指派信号线的配线：其中，与控制芯片702连接的每条芯片指派信号线被分支以与4个存储器芯片连接。
芯片指派信号线821-1连接至存储器芯片701-1、存储器芯片701-3、存储器芯片701-5和存储器芯片701-7，且芯片指派信号线821-2连接至存储器芯片701-2、存储器芯片701-4、存储器芯片701-6和存储器芯片 701-8。
芯片指派信号线821均被设置为由4个存储器芯片701共用的信号线，并且均被4路复用，并且能够通过两条芯片指派信号线821来传输2 位的并行信号(例如，2位信号数据A0和A1)。例如，被传输至与将要执行数据写入(读取)的芯片相对应的芯片指派信号线821的数据被设定为“1”，且被传输至其它芯片指派信号线的数据被设定为“0”。
例如，在将被传输至芯片指派信号线821-1的数据A0设定为“1”且将被传输至芯片指派信号线821-2的数据A1设定为“0”的情况下，低位数据D0至D15被写入至存储器芯片701-1(或低位数据D0至D15 被从存储器芯片701-1中读出)，中低位数据D16至D31被写入至存储器芯片701-3(或中低位数据D16至D31被从存储器芯片701-3中读出)，中高位数据D32至D47被写入至存储器芯片701-5(中高位数据D32至 D47被从存储器芯片701-5中读出)，且高位数据D48至D63被写入至存储器芯片701-7(高位数据D48至D63被从存储器芯片701-7读出)。
而且，与图19的A所示的数据信号线711类似，数据信号线821 均被构造成包括贯穿多个芯片的贯穿电极和用于与该贯穿电极连接的贯穿电极。
例如，从存储器芯片701-1至存储器芯片701-8设置有一条贯穿电极(被称为1-1贯穿电极)以作为芯片指派信号线821-1的沿纵向方向的贯穿电极。此外，在存储器芯片701-1、存储器芯片701-3、存储器芯片 701-5和存储器芯片701-7中分别设置有用于与1-1贯穿电极连接的贯穿电极(被称为2-1贯穿电极)。
类似地，从存储器芯片701-1至存储器芯片701-8设置有一条贯穿电极(被称为1-2贯穿电极)以作为芯片指派信号线821-2的沿纵向方向的贯穿电极。此外，在存储器芯片701-2、存储器芯片701-4、存储器芯片701-6和存储器芯片701-8中分别设置有用于与1-2贯穿电极连接的贯穿电极(被称为2-2贯穿电极)。
在存储器芯片701-1、存储器芯片701-3、存储器芯片701-5和存储器芯片701-7的各者中，针对芯片指派信号线821总共形成有3种类型的贯穿电极，即1-1贯穿电极、1-2贯穿电极和2-1贯穿电极。
而且，在存储器芯片701-2、存储器芯片701-4、存储器芯片701-6 和存储器芯片701-8的各者中，针对芯片指派信号线821总共形成有3 种类型的贯穿电极，即1-1贯穿电极、1-2贯穿电极和2-2贯穿电极。
由于在存储器芯片701-1至701-8中均形成有1-1贯穿电极和1-2贯穿电极，所以能够使用相同的掩模来形成与芯片指派信号线821相关的这些第一贯穿电极。
对于存储器芯片701-8，还可以采用如下构造：在该构造中，不形成构成芯片指派信号线821-1的一部分的1-1贯穿电极。在存储器芯片701-8 中没有形成1-1贯穿电极的情况下，可以在存储器芯片701-6中总共形成有2种类型的贯穿电极，即1-2贯穿电极以及2-2贯穿电极。
应当注意，尽管构成图23的C所示的存储器芯片701-2、存储器芯片701-4和存储器芯片701-6的芯片指派信号线821-2的一部分的第一贯穿电极与第二贯穿电极被图示为跨越芯片指派信号线821-1，但是在实际布线中，这些贯穿电极以避开芯片指派信号线821-1的方式布置并连接。
如上所述，尽管数据信号线811具有严格的AC标准，但是根据本发明，即使当层叠存储器芯片701时，也能够通过贯穿电极来连接存储器芯片701而无需在每个存储器芯片701中设置线焊盘，因此，输入/输出容量变小，使得即使当将数据信号线811被多路复用时，也可满足AC 标准。
在图23所示的示例中，数据信号线811均被2路复用，用于传输地址和指令的控制信号线721被8路复用，且用于选择芯片(存储器芯片 701)的芯片指派信号线821均被4路复用。以此方式，数据信号线811、控制信号线721和芯片指派信号线821具有不同的多路复用度，且这些多路复用度满足如下关系：
控制信号线的多路复用度＞芯片指派信号线的多路复用度＞数据信号线的多路复用度。
通过将数据信号线811多路复用，能够减少数据信号线811的数量，并且还能够减少用于设置数据信号线811的贯穿电极的数量。因此，能够减小配线所需的面积，且能够使层叠存储器结构800小型化。
而且，通过将数据信号线811多路复用，能够使被多路复用的存储器芯片701执行冗余处理。关于冗余处理，可以应用参考图6和图7说明的冗余处理。换言之，冗余区域可例如被存储器芯片701-1和701-2 共用。此外，例如，当在存储器芯片701-1中出现缺陷行时，能够例如使用共用的冗余区域(即，存储器芯片701-2的冗余区域)来代替存储器芯片701-1的冗余行。
因此，如同在参考图7说明的情况下，能够使因芯片的层叠而产生的良品率损失最小化，并且实现芯片成本的下降。
(第四层叠存储器的结构)
第四层叠存储器的结构与第二层叠存储器的结构相同，但不同之处在于：芯片指派信号线传输解码后的数据。
参考图24，将对数据信号线被4路复用的情况下的层叠存储器进行说明。
图24是示出了数据信号线被4路复用的情况下的层叠存储器850的构造的示图，且图24所示的层叠存储器850的构造与图22所示的层叠存储器结构750的构造类似，但是不同之处在于：芯片指派信号线传输解码后的数据。
图24的A是示出了数据信号线的配线结构的示图，但是由于该配线结构与图22的A所示的数据信号线761的配线结构相同，所以将省略对它的说明。此外，由于图24的B所示的控制信号线的配线结构与图 22的B所示的控制信号线721的配线结构相同，所以将省略对它的说明。
在数据信号线761如图24的A所示地被4路复用且控制信号线721 如图24的B所示地被8路复用的情况下，如图24的C所示地设置用来传输用于选择执行数据写入或数据读取的存储器芯片701-1至701-8的选择信号的芯片指派信号线。
如图24的C所示，用来传输用于选择存储器芯片701-1至701-8的选择信号的芯片指派信号线被8路复用，并且被设置成被存储器芯片 701-1至701-8共用。换言之，芯片指派信号线861连接至存储器芯片 701-1至701-8中的各者。
芯片指派信号线861是用于传输例如通过解码数据A0至A3而获得的2位解码信号的信号线。如上面参考图4和5所述，写入用于识别各芯片(存储器芯片701)被层叠在哪一层中的数据(层叠地址)，且将层叠地址传输至芯片指派信号线861。
然而，在图24所示的数据信号线761均被4路复用的情况下，如上面参考图22所述，选择8个存储器芯片701中的两个，且将高位和低位分别写入到这两个存储器芯片701，因此，相同的层叠地址被写入(存储) 在作为将被写入高位和低位的一对存储器芯片701的两个存储器芯片 701。
因此，由于仅需要区分4对存储器芯片701，所以可以使用2位的数据作为层叠地址。例如，将“00”作为层叠地址分配至存储器芯片701-1 和存储器芯片701-5，将“01”作为层叠地址分配至存储器芯片701-2和存储器芯片701-6，将“10”作为层叠地址分配至存储器芯片701-3和存储器芯片701-7，且将“11”作为层叠地址分配至存储器芯片701-4和存储器芯片701-8。
以此方式分配层叠地址，并且如上面例如参考图5所述地通过熔丝将层叠地址写入到存储器芯片701中。另外，在例如将“00”作为层叠地址传输至芯片指派信号线861的情况下，存储器芯片701-1和存储器芯片701-5判定它们已经被选择，并且写入分别由数据信号线761-1和 761-2传输的信号。
由于以此方式将解码后的数据(层叠地址)传输至芯片指派信号线 861，所以一条信号线就足够。因此，能够减小配线所需的面积，并且能够使层叠存储器结构850小型化。
应当注意，由于在此情况下芯片指派信号线861传输2位的数据，所以芯片指派信号线861是两条信号线，并且由两个贯穿电极构成。尽管在图22所示的示例中，设置有4条芯片指派信号线771，且因而设置有4个贯穿电极，但是由于在图24所示的示例中，芯片指派信号线861 由两个贯穿电极构成，所以如上所述，能够减小配线所需的面积，并且能够使层叠存储器结构850小型化。
在图24所示的示例中，数据信号线761均被4路复用，用于传输地址和指令的控制信号线721被8路复用，且用于选择芯片(存储器芯片 701)的芯片指派信号线861被8路复用。以此方式，数据信号线761、控制信号线721和芯片指派信号线861具有不同的多路复用度，且这些多路复用度满足如下关系：
控制信号线的多路复用度＝芯片指派信号线的多路复用度＞数据信号线的多路复用度。
通过将数据信号线761多路复用，能够使被多路复用的存储器芯片 701执行冗余处理。对于冗余处理，可以应用参考图6和图7说明的冗余处理。换言之，冗余区域可例如被存储器芯片701-1至701-4共用。此外，例如，当在存储器芯片701-1中出现缺陷行时，能够例如使用共用的冗余区域(即，存储器芯片701-2的冗余区域)来代替存储器芯片701-1 的冗余行。
因此，如同在参考图7说明的情况下，能够使因芯片的层叠而产生的良品率损失最小化，并且实现芯片成本的下降。
(第五层叠存储器的结构)
虽然第五层叠存储器的结构与第三层叠存储器的结构相同，但是不同之处在于：芯片指派信号线传输解码后的数据。
参考图25，将对数据信号线被2路复用的情况下的层叠存储器进行说明。
图25是示出了数据信号线被2路复用的情况下的层叠存储器900的构造的示图，且图25所示的层叠存储器900的构造与图23所示的层叠存储器结构800的构造类似，但是不同之处在于：芯片指派信号线传输解码后的数据。
图25的A是示出了数据信号线的配线结构的示图，但是由于该配线结构与图23的A所示的数据信号线811的配线结构相同，所以将省略对它的说明。此外，由于图25的B所示的控制信号线的配线结构与图 23的B所示的控制信号线721的配线结构相同，所以将省略对它的说明。
在数据信号线811如图25的A所示地被2路复用且控制信号线721 如图25的B所示地被8路复用的情况下，如图25的C所示地设置用来传输用于选择执行数据写入或数据读取的存储器芯片701-1至701-8的选择信号的芯片指派信号线。
如图25的C所示，用来传输用于选择存储器芯片701-1至701-8的选择信号的芯片指派信号线被8路复用，并且被设置成被存储器芯片701-1至701-8共用。换言之，芯片指派信号线911连接至存储器芯片 701-1至701-8中的各者。
芯片指派信号线911是用于传输1位的解码信号的信号线。如上面参考图4和5所述，写入用于识别各芯片(存储器芯片701)被层叠在哪一层中的数据(层叠地址)，且将层叠地址传输至芯片指派信号线911。
然而，在图25所示的各数据信号线811被2路复用的情况下，如上面参考图23所述，选择8个存储器芯片701中的4个并且分别写入高位、中高位、中低位和低位，因此，相同的层叠地址被写入(存储)在作为将被写入高位、中高位、中低位和低位的一组存储器芯片701的4个存储器芯片701中。
因此，由于仅需要区分2组存储器芯片701，所以可以使用1位的数据作为层叠地址。例如，将“0”作为层叠地址分配至存储器芯片701-1、存储器芯片701-3、存储器芯片701-5和存储器芯片701-7，且将“1”作为层叠地址分配至存储器芯片701-2、存储器芯片701-4、存储器芯片 701-6和存储器芯片701-8。
以此方式分配层叠地址，并且如上面例如参考图5所述地通过熔丝将层叠地址写入到存储器芯片701中。另外，在例如将“0”作为层叠地址传输至芯片指派信号线911的情况下，存储器芯片701-1、存储器芯片 701-3、存储器芯片701-5和存储器芯片701-7判定它们已经被选择，并且写入分别由数据信号线811-1至811-4传输的信号。
由于以此方式将解码后的数据(层叠地址)传输至芯片指派信号线 911，所以一条信号线就足够。因此，能够减小配线所需的面积，并且能够使层叠存储器结构900小型化。
在图25所示的示例中，数据信号线811均被2路复用，用于传输地址和指令的控制信号线721被8路复用，且用于选择芯片(存储器芯片 701)的芯片指派信号线911被8路复用。以此方式，数据信号线811、控制信号线721和芯片指派信号线911具有不同的多路复用度，且这些多路复用度满足如下关系：
控制信号线的多路复用度＝芯片指派信号线的多路复用度＞数据信号线的多路复用度。
通过将数据信号线811多路复用，能够使被多路复用的存储器芯片 701执行冗余处理。对于冗余处理，可以应用参考图6和图7说明的冗余处理。换言之，冗余区域可例如被存储器芯片701-1、存储器芯片701-3、存储器芯片701-5和存储器芯片701-7共用。此外，例如，当在存储器芯片701-1中出现缺陷行时，能够例如使用共用的冗余区域(即，存储器芯片701-3的冗余区域)来代替存储器芯片701-1的冗余行。
因此，如同在参考图7说明的情况下，能够使因芯片的层叠而产生的良品率损失最小化，并且实现芯片成本的下降。
应当注意，尽管在上面的说明中例示了层叠8个存储器芯片701的情况下，但是即使是8层之外的层叠，也可以应用本发明，因此，本发明的应用范围不限于8层。例如，本发明还可应用于10个存储器芯片701 被层叠并被2路复用且设置有5数据信号线的构造，或者9个存储器芯片701被层叠并被3路复用且设置有3数据信号线的构造.
如上所述，根据本实施例，能够通过层叠阵列器件部来应对规模扩展，且通过分离内置逻辑电路的晶片，仅进行逻辑电路部的功能变型的产品掩模的支持变得容易。此外，阵列器件部的规格可被制成可由不同的器件共用的标准化布置。
另外，即使当层叠的阵列器件的数量增大/改变时，也能够共用输入 /输出引脚、保护器件和输入开关选择器件等。这些部件可被形成在与阵列器件不同的晶片中，并且经由贯穿电极连接至阵列器件。
即使没有在阵列器件侧布置通用ESD保护电路，但只要连接有作为应对通孔部的加工损伤的对策的紧凑型保护二极管，作为器件保护功能而言就足够了。
通过采用如上所述的方法形成半导体器件，能够以相同的掩模组制造对应于各种功能和规格的器件，并且能够通过芯片的小型化来减小安装面积。因此，能够实现成本降低和开发时间缩短等。
<电子设备的构造>
例如，参考图15说明的图像传感器600可应用于诸如摄像装置(例如，数码相机和摄像机)、具有摄像功能的移动终端装置(例如，便携式电话)和在图像读取单元中使用摄像装置的复印机等在摄像单元(光电转换单元)中使用摄像器件的普通电子设备。
图26是示出了根据本发明的诸如摄像装置等电子设备的构造示例的框图。如图26所示，根据本发明的摄像装置1000包括包含透镜组1001 等的光学系统、摄像器件1002、DSP电路1003、帧存储器1004、显示装置1005、记录装置1006、操作系统1007和供电系统1008等。DSP电路1003、帧存储器1004、显示装置1005、记录装置1006、操作系统1007 和供电系统1008经由总线1009彼此连接。
透镜组1001摄取来自被摄体的入射光(图像光)并将其成像在摄像装置1002的摄像表面上。摄像装置1002将通过透镜组1001在摄像表面上成像的入射光的光量转换成像素单位中的电信号，并将该信号作为像素信号输出。
显示装置1005由诸如液晶显示装置和有机电致发光(electro luminescence，EL)显示装置等面板型显示装置构成，并且显示由摄像器件1002拍摄的运动图像或静态图像。记录装置1006将由摄像器件1002 捕获的运动图像或静态图像记录在诸如数字化通用光盘(Digital Versatile Disk，DVD)和硬盘驱动器(Hard disk drive，HDD)等记录介质上。
操作系统1007基于用户操作输出关于摄像装置的各种功能的操作指令。供电系统1008将用作DSP电路1003、帧存储器1004、显示单元 1005、记录单元1006和操作系统1007的操作电源的各种电源供应至供应目标。
具有上述构造的摄像装置可被用作诸如摄像机、数码相机和用于移动装置(例如，便携式电话)的数码模块等摄像装置。此外，在该摄像装置中，可将上述图像传感器用作摄像器件1002。此外，作为图像传感器，可以包括上述芯片。
<摄像装置的应用示例>
图27是示出了使用上述图像传感器600(摄像器件)或包含摄像器件的电子设备的应用示例的示图。
上述的摄像器件可在感测诸如可见光、红外光、紫外光和X射线等光的各种情况下用作如下装置：
诸如数码相机和配备有摄像机的移动装置之类的用于拍摄要观察的图像的装置；
诸如用于拍摄汽车的前面、后面、外围和内部的车载传感器，用于监控行驶车辆和道路的监控摄像机以及用于测量车辆之间的距离的测距传感器之类的出于例如安全驾驶(诸如自动停车和驾驶员的状态识别等) 的目的的交通用装置；
用于诸如电视机、冰箱和空调等家电的拍摄用户的手势并根据这些手势执行设备操作的家电用装置；
诸如内窥镜和用于通过接收红外光拍摄血管的装置之类的医疗保健用装置；
诸如用于预防犯罪的监控摄像机和用于个人身份验证的摄像机之类的安全用装置；
诸如用于拍摄皮肤的皮肤测量装置和用于拍摄头皮的显微镜之类的美容护理用装置；
诸如出于运动的目的的动作摄像机和穿戴式摄像机之类的运动用装置；以及
诸如用于监控田地和农作物的状态的摄像机之类的农业用装置。
应当注意，说明书中说明的效果仅是示例，并且不限于此，且可以获得其它效果。
应当注意，本发明的实施例不限于上述实施例，并且能够在不偏离本发明的主旨的情况下进行各种变型。
应当注意，本发明也可采用以下构造。
(1)
一种半导体装置，其层叠并集成有多个半导体装置，包括：
第一贯穿电极，其用于与其它半导体装置连接；以及
第二贯穿电极，其连接所述第一贯穿电极与内部器件，
对于每个层叠的所述半导体装置，所述第二贯穿电极布置在不同的位置。
(2)
如(1)所述的半导体装置，其中，所述第二贯穿电极表示层叠时的层叠位置。
(3)
如(1)或(2)所述的半导体装置，其中，在层叠之后，通过使用外部信号进行的写入来识别层叠的每个所述半导体装置的沿层叠方向的地址。
(4)
如(1)至(3)中任一项所述的半导体装置，其中，通过使用所述半导体装置的熔丝或反熔丝器件与所述第二贯穿电极的组合由外部信号写入沿层叠方向的地址。
(5)
如(1)至(4)中任一项所述的半导体装置，其中，所述半导体装置以晶片状态层叠，并且在形成所述第一贯穿电极和所述第二贯穿电极之后被分割成单片。
(6)
如(1)至(5)中任一项权利要求1所述的半导体装置，其中，
所述半导体装置是存储器，且
通过用于表示层叠的每个所述半导体装置的层叠位置的Z地址与所述存储器中使用的XY地址的组合来确定数位位置。
(7)
如(6)所述的半导体装置，其中，
层叠的多个所述半导体装置共用存储区域和冗余区域。
(8)
如(1)至(5)中任一项所述的半导体装置，其中，
所述半导体装置是FPGA(可编程逻辑阵列)，且
通过用于指定所述半导体装置中的位置的XY地址和用于指定各所述半导体装置间的位置的Z地址来指定用于写入电路功能的逻辑元件的布置。
(9)
如(8)所述的半导体装置，其中，
沿层叠方向的配线阵列经由添加有可编程选择开关的贯穿电极而被连接，且以所述逻辑元件为单元构成沿三维方向的网路连接。
(10)
如(8)所述的半导体装置，其还包括：
用于控制所述半导体装置内的信号的流动的开关；以及
用于控制层叠的所述半导体装置之间的信号的流动的开关。
(11)
如(1)至(10)中任一项所述的半导体装置，其中，
所述半导体装置层叠有其中形成有外部连接端子和保护器件的半导体装置，
层叠的所述半导体装置通过所述第一贯穿电极相互连接，且
所述外部连接端子和所述保护器件由层叠的多个所述半导体装置共用。
(12)
如(1)至(10)中任一项所述的半导体装置，其中，
层叠有摄像器件，
所述半导体装置是用于存储由所述摄像器件捕获的信号数据的存储器，且
在所述存储器下方层叠有对来自所述存储器的信号进行处理的处理单元。
(13)
一种半导体装置，其包括：
多个平面状的可构造逻辑阵列，其沿与所述平面正交的正交方向层叠，每个所述可构造逻辑阵列包括：
逻辑元件；
单元配线，其在所述平面内沿纵向方向和横向方向布置；和
第一开关，其用于使沿所述纵向方向和所述横向方向布置的所述单元配线连接和断开；
重复单元，其包括在所述平面内沿所述纵向方向和所述横向方向重复地布置的所述逻辑元件、所述单元配线和所述第一开关，
在所述重复单元中，所述可构造逻辑阵列还包括第二开关，所述第二开关用于使所述重复单元中的所述单元配线与沿所述正交方向和所述可构造逻辑阵列相邻的另一可构造逻辑阵列中包含的所述重复单元中的所述单元配线连接和断开；以及
逻辑电路，其经由所述第一开关和所述第二开关沿由所述平面方向和所述正交方向构成的三维方向进行构造。
(14)
一种用于制造层叠并集成有多个半导体装置的半导体装置的制造方法，所述方法包括以下步骤：
形成用于与其它半导体装置连接的第一贯穿电极和连接所述第一贯穿电极与内部器件的第二贯穿电极，
对于层叠的每个所述半导体装置，所述第二贯穿电极形成在不同的位置。
(15)
一种电子设备，其包括：
半导体装置，其层叠并集成有多个半导体装置，所述半导体装置包括：
第一贯穿电极，其用于与其它半导体装置连接；以及
第二贯穿电极，其连接所述第一贯穿电极与内部器件，
对于层叠的每个所述半导体装置，所述第二贯穿电极布置在不同的位置。
(16)
一种半导体装置，其包括：
层叠的多个半导体装置；
数据信号线，其用于将数据传输至所述半导体装置或接收来自所述半导体装置的数据；以及
控制信号线，其用于将地址传输至所述半导体装置或接收来自所述半导体装置的地址，
所述数据信号线和所述控制信号线被多路复用，且所述数据信号线的多路复用度低于所述控制信号线的多路复用度。
(17)
如(16)所述的半导体装置，其还包括：
芯片指派信号线，其用来发送或接收用于选择多个所述半导体装置之中的进行数据发送或接收的半导体装置的选择信号，
其中，所述芯片指派信号线被多路复用，且所述芯片指派信号线的多路复用度等于或低于所述控制信号线的多路复用度。
(18)
如(17)所述的半导体装置，其中，
多个所述半导体装置中的各者存储被分配的沿层叠方向的地址，且
所述芯片指派信号线用来发送或接收解码后的沿所述层叠方向的地址。
(19)
如(16)或(17)所述的半导体装置，其中，
所述半导体装置是存储器，
所述存储器被层叠成8层，且
所述存储器均被4路复用，且8层所述存储器之中的2层所述存储器被同时驱动。
(20)
如(16)至(19)中任一项所述的半导体装置，其还包括用于所述数据信号线的第一贯穿电极和第二贯穿电极，
所述第一贯穿电极用于与其它半导体装置连接；且
所述第二贯穿电极用于与所述第一贯穿电极连接，
对于被提供不同的数据的各所述半导体装置，所述第二贯穿电极布置在不同的位置。
附图标记列表
10 逻辑电路芯片 20，30 存储器芯片
51-54 贯穿电极 60 芯片
61 贯穿电极 62 表面配线
63 背面配线 64 器件
65 贯穿电极 66 表面配线
67 贯穿电极 68 背面配线
69 器件 70 芯片
71 贯穿电极 72 表面配线
73 贯穿电极 74 背面配线
75 器件 76 贯穿电极
77 表面配线 78 背面配线
79 器件 80 芯片
81 贯穿电极 82 表面配线
83 背面配线 84 器件
85 贯穿电极 86 表面配线
87 背面配线 88 器件
301-304 FPGA芯片 311 选择开关
312 CLB 313 Z轴方向选择开关
321 选择开关 322 CLB
323 Z轴方向选择开关 324 Z轴方向选择开关
700 层叠存储器 701 存储器
711 数据信号线 721 控制信号线
731 芯片指派信号线

Claims (14)

1.一种半导体装置，包括：
第一芯片，包括：
多个第一贯穿电极；以及
第二贯穿电极，其中，所述第二贯穿电极连接所述多个第一贯穿电极的第一者与所述第一芯片的内部器件；以及
第二芯片，包括：
多个第一贯穿电极；以及
第二贯穿电极，其中，所述第二贯穿电极连接所述多个第一贯穿电极的第二者与所述第二芯片的内部器件，
其中，所述第一芯片与所述第二芯片层叠并集成，
其中，所述第一芯片的所述多个第一贯穿电极的所述第一者连接至所述第二芯片的所述多个第一贯穿电极的第一者，
其中，所述第一芯片的所述多个第一贯穿电极的第二者连接至所述第二芯片的所述多个第一贯穿电极的所述第二者，
其中，所述第一芯片的所述第二贯穿电极与所述第二芯片的所述第二贯穿电极布置在不同的位置，
其中，所述第一芯片的所述多个第一贯穿电极的所述第一者与所述第二芯片的所述多个第一贯穿电极的所述第一者中的每一者连接至不超过一个所述第二贯穿电极。
2.如权利要求1所述的半导体装置，其中，所述第一芯片的所述第二贯穿电极表示层叠时的层叠位置。
3.如权利要求1所述的半导体装置，其中，在层叠之后，通过使用外部信号进行的写入来识别层叠的所述第一芯片和所述第二芯片的每一者的沿层叠方向的地址。
4.如权利要求1所述的半导体装置，其中，通过使用所述第一芯片的熔丝或反熔丝器件与所述第一芯片的所述第二贯穿电极的组合由外部信号写入沿层叠方向的地址。
5.如权利要求1所述的半导体装置，其中，所述第一芯片以晶片状态层叠，并且在形成所述第一芯片的所述多个第一贯穿电极和所述第二贯穿电极之后被分割成单片。
6.如权利要求1至5中任一项所述的半导体装置，其中，
所述第一芯片是存储器，且
通过用于表示层叠的所述第一芯片和所述第二芯片的每一者的层叠位置的Z地址与所述存储器中使用的XY地址的组合来确定数位位置。
7.如权利要求6所述的半导体装置，其中，
层叠的所述第一芯片和所述第二芯片共用存储区域和冗余区域。
8.如权利要求1至5中任一项所述的半导体装置，其中，
所述第一芯片是现场可编程门阵列，且
通过用于指定所述第一芯片中的位置的XY地址和用于指定所述第一芯片和所述第二芯片间的位置的Z地址来指定用于写入电路功能的逻辑元件的布置。
9.如权利要求8所述的半导体装置，其中，
沿层叠方向的配线阵列经由添加有可编程选择开关的贯穿电极而被连接，且以所述逻辑元件为单元构成沿三维方向的网路连接。
10.如权利要求8所述的半导体装置，其还包括：
用于控制所述第一芯片内的信号的流动的开关；以及
用于控制层叠的所述第一芯片和所述第二芯片之间的信号的流动的开关。
11.如权利要求1至5中任一项所述的半导体装置，其中，
所述半导体装置层叠有其中形成有外部连接端子和保护器件的半导体装置，
层叠的所述半导体装置通过所述第一贯穿电极相互连接，且
所述外部连接端子和所述保护器件由层叠的多个所述半导体装置共用。
12.如权利要求1至5中任一项所述的半导体装置，其中，
层叠有摄像器件，
所述半导体装置是用于存储由所述摄像器件捕获的信号数据的存储器，且
在所述存储器下方层叠有对来自所述存储器的信号进行处理的处理单元。
13.一种用于制造半导体装置的制造方法，所述方法包括以下步骤：
在第一芯片中形成用于与第二芯片连接的多个第一贯穿电极和连接所述多个第一贯穿电极的第一者与所述第一芯片的内部器件的第二贯穿电极，
在第二芯片中形成用于与第一芯片连接的多个第一贯穿电极和连接所述多个第一贯穿电极的第二者与所述第二芯片的内部器件的第二贯穿电极，
层叠所述第一芯片与所述第二芯片，
其中，所述第一芯片的所述多个第一贯穿电极的所述第一者连接至所述第二芯片的所述多个第一贯穿电极的第一者，
其中，所述第一芯片的所述多个第一贯穿电极的第二者连接至所述第二芯片的所述多个第一贯穿电极的所述第二者，
其中，所述第一芯片的所述第二贯穿电极与所述第二芯片的所述第二贯穿电极形成在不同的位置，并且
其中，所述第一芯片的所述多个第一贯穿电极的所述第一者与所述第二芯片的所述多个第一贯穿电极的所述第一者中的每一者连接至不超过一个所述第二贯穿电极。
14.一种电子设备，其包括：
半导体装置，所述半导体装置是如权利要求1至12中任一项所述的半导体装置。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018117102A (ja) * 2017-01-20 2018-07-26 ソニーセミコンダクタソリューションズ株式会社 半導体装置
CN107134468A (zh) * 2017-05-08 2017-09-05 豪威科技(上海)有限公司 三维图像传感器及其制造方法
CN107944140A (zh) * 2017-11-24 2018-04-20 中科亿海微电子科技（苏州）有限公司 同步配码的fpga系统及方法
US10748881B2 (en) * 2017-12-05 2020-08-18 Seoul Viosys Co., Ltd. Light emitting device with LED stack for display and display apparatus having the same
CN108052018B (zh) * 2017-12-13 2020-09-01 中国兵器装备集团自动化研究所 一种制导与控制组件轻量化处理方法及制导与控制组件
KR102598041B1 (ko) 2018-02-28 2023-11-07 삼성전자주식회사 이미지 센서 칩
EP3787282A4 (en) 2018-04-24 2021-06-09 Sony Semiconductor Solutions Corporation IMAGING DEVICE
KR20200097841A (ko) 2019-02-08 2020-08-20 삼성전자주식회사 이미지 센서 장치
US11025844B2 (en) 2019-02-11 2021-06-01 Samsung Electronics Co., Ltd. Image sensor and driving method thereof
KR20200098802A (ko) 2019-02-12 2020-08-21 삼성전자주식회사 디지털 픽셀을 포함하는 이미지 센서
JP2020150112A (ja) * 2019-03-13 2020-09-17 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子
JP7272587B2 (ja) * 2019-10-04 2023-05-12 本田技研工業株式会社 半導体装置
JP2021064762A (ja) * 2019-10-17 2021-04-22 本田技研工業株式会社 半導体装置
JP7424580B2 (ja) 2020-03-06 2024-01-30 本田技研工業株式会社 半導体装置とその製造方法
JP2022143741A (ja) * 2021-03-18 2022-10-03 キオクシア株式会社 半導体集積回路及びその動作方法
KR20230055839A (ko) 2021-10-19 2023-04-26 한국과학기술원 적층 패드 구조의 패드 패턴층들을 포함하는 반도체 장치 및 그 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1716599A (zh) * 2004-06-29 2006-01-04 尔必达存储器股份有限公司 具有芯片间互连选择装置的三维半导体器件

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5304812A (en) * 1990-11-21 1994-04-19 Sharp Kabushiki Kaisha Optoelectronic device, information apparatus and data transmission system using optoelectronic device for simplifying wirings and reducing size, and method of controlling the optoelectronic device
JP4109839B2 (ja) * 2001-06-01 2008-07-02 株式会社東芝 半導体装置
TW201101476A (en) * 2005-06-02 2011-01-01 Sony Corp Semiconductor image sensor module and method of manufacturing the same
KR100945504B1 (ko) * 2007-06-26 2010-03-09 주식회사 하이닉스반도체 스택 패키지 및 그의 제조 방법
TWI362102B (en) * 2007-07-11 2012-04-11 Ind Tech Res Inst Three-dimensional dice-stacking package structure and method for manufactruing the same
JP2009295750A (ja) * 2008-06-04 2009-12-17 Toshiba Corp 半導体装置
US7816945B2 (en) * 2009-01-22 2010-10-19 International Business Machines Corporation 3D chip-stack with fuse-type through silicon via
US8487444B2 (en) * 2009-03-06 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional system-in-package architecture
JP5426417B2 (ja) 2010-02-03 2014-02-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2012146784A (ja) 2011-01-11 2012-08-02 Fujitsu Ltd 半導体装置、スタックドパッケージ型半導体装置および半導体装置の製造方法
TWI467695B (zh) * 2011-03-24 2015-01-01 Sony Corp 半導體裝置及其製造方法
US9121894B2 (en) * 2011-06-09 2015-09-01 Panasonic Intellectual Property Management Co., Ltd. Three-dimensional integrated circuit and testing method for the same
WO2012173238A1 (ja) * 2011-06-17 2012-12-20 東京エレクトロン株式会社 半導体装置の製造方法及び半導体装置
JP5936968B2 (ja) * 2011-09-22 2016-06-22 株式会社東芝 半導体装置とその製造方法
JP6175701B2 (ja) 2012-06-04 2017-08-09 マクロニックス インターナショナル カンパニー リミテッド ３ｄ積層マルチチップモジュールの製造方法
JP5876000B2 (ja) * 2012-06-11 2016-03-02 株式会社新川 ボンディング装置およびボンディング方法
US8563403B1 (en) * 2012-06-27 2013-10-22 International Business Machines Corporation Three dimensional integrated circuit integration using alignment via/dielectric bonding first and through via formation last
KR101977699B1 (ko) * 2012-08-20 2019-08-28 에스케이하이닉스 주식회사 멀티 칩 반도체 장치 및 그것의 테스트 방법
JP5802631B2 (ja) * 2012-09-06 2015-10-28 株式会社東芝 半導体装置
US20150236003A1 (en) * 2012-09-14 2015-08-20 Renesas Electronics Corporation Method of manufacturing semiconductor device
JP2014099582A (ja) 2012-10-18 2014-05-29 Sony Corp 固体撮像装置
JP5763116B2 (ja) * 2013-03-25 2015-08-12 株式会社東芝 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1716599A (zh) * 2004-06-29 2006-01-04 尔必达存储器股份有限公司 具有芯片间互连选择装置的三维半导体器件

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Publication number Publication date
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