WO2012173238A1

WO2012173238A1 - 半導体装置の製造方法及び半導体装置

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Publication number: WO2012173238A1
Application number: PCT/JP2012/065400
Authority: WO
Inventors: 春生岩津; 松本　俊行
Original assignee: 東京エレクトロン株式会社
Priority date: 2011-06-17
Filing date: 2012-06-15
Publication date: 2012-12-20
Also published as: JPWO2012173238A1; TW201306173A; KR20140040745A

Abstract

　半導体装置の製造方法は、回路が形成された基板の厚み方向に貫通する、電極用貫通孔を形成する貫通孔形成工程と、前記電極用貫通孔に導電性材料を供給して、貫通電極を形成する貫通電極形成工程と、前記回路には接続されて、前記貫通電極には接続されておらず、少なくとも一部が前記基板の表面に露出している配線を形成する工程と、前記回路の電気的試験の結果、不良品と判定された不良品回路においては、前記貫通電極と前記配線とを電気的に接続せず、前記回路の電気的試験の結果、良品と判定された良品回路においては、導電性材料で接合することにより、前記貫通電極と前記配線とを電気的に接続する選択的接続工程と、前記貫通電極及び前記配線が形成された基板を複数積層する積層工程と、を有する。

Description

半導体装置の製造方法及び半導体装置

　本発明は、半導体装置の製造方法及びその製造方法で製造される半導体装置に関する。

　近年、半導体装置の高性能化が進んでいる。かかる状況下で、例えば半導体ウェハ（以下、「ウェハ」と呼ぶ。）の表面に回路が形成された半導体チップを水平面内に複数配置し、これら半導体チップを配線で接続して半導体装置を製造する場合、配線長が増大し、それにより配線の抵抗が大きくなること、また配線遅延が大きくなることが懸念される。

　そこで、半導体チップを３次元に積層する３次元集積技術が提案されている。この３次元集積技術においては、例えば積層された半導体チップを貫通するように、いわゆる貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を形成する。そして、この貫通電極を介して、上下に積層された半導体チップ間や、半導体チップと基板上の電極等との間が電気的に接続される。

　しかしながら、貫通電極などの欠陥により、積層された半導体チップ間で接合不良が生じる場合があった。そこで、この接合不良を救済する手段として、積層された半導体チップを貫通する救済用の予備貫通電極を備えた半導体装置が提案されている（特許文献１）。

日本国特開２００７－１５８２３７号公報

　しかしながら、特許文献１に記載された半導体装置では、予備貫通電極により欠陥のある貫通電極を救済することで、半導体チップ間の接合不良を解消することができるが、半導体チップの回路が不良品の場合、すなわち半導体チップ自体が不良品の場合に当該半導体チップを救済することができない。

　ここで、半導体チップの３次元集積方法としては、デバイス（回路）の形成されたウェハを半導体チップに切り出した後に積層するチップ積層方式と、半導体チップに切り出す前にウェハレベルで積層していくウェハ積層方式とがある。チップ積層方式であれば良品チップのみを積層すればよいので高い歩留まりを得ることができるが、生産性が悪くなってしまう。ある程度の良品チップ率が期待できるのであれば、高い生産性を得られるウェハ積層方式を行うことが望ましい。しかしながら、ウェハ積層方式においては、良品チップ率が１００％でない限り、良品チップと不良品チップの混載された半導体装置が出来あがってしまうのである。

　かかる場合においては、例えば５枚の半導体チップを積層して、その内の１枚をバッファとしておけばよい。このようにすれば、５枚のうち１枚の不良品チップがあったとしても、目標のスペックを達成することができるので、製品として出荷することが可能になる。或いは、例えばＮＡＮＤフラッシュメモリチップを積層した場合は、積層された良品チップの数に比例した、記憶容量を有するデバイスとして製品化すればよいのである。

　しかしながら、このように不良品の半導体チップが存在していると、積層された複数の半導体チップは貫通電極で電気的に接続されているため、当該不良品の半導体チップの影響が良品の半導体チップにも及ぶ場合がある。かかる場合、良品であった半導体チップも不良品となり、半導体装置自体も不良品となってしまう。したがって、半導体装置の歩留まり低下が生じることになる。

　本発明は、かかる点に鑑みてなされたものであり、複数の半導体チップが積層された半導体装置において、不良品の半導体チップが他の半導体チップに及ぼす影響を抑制し、当該半導体装置の歩留まりを向上させることを目的とする。

　前記の目的を達成するため、本発明は、半導体装置の製造方法であって、回路が形成された基板の厚み方向に貫通する、電極用貫通孔を形成する貫通孔形成工程と、前記電極用貫通孔に導電性材料を供給して、貫通電極を形成する貫通電極形成工程と、前記回路には接続されて、前記貫通電極には接続されておらず、少なくとも一部が前記基板の表面に露出している配線を形成する工程と、前記回路の電気的試験の結果、不良品と判定された不良品回路においては、前記貫通電極と前記配線とを電気的に接続せず、前記回路の電気的試験の結果、良品と判定された良品回路においては、導電性材料で接合することにより、前記貫通電極と前記配線とを電気的に接続する選択的接続工程と、前記貫通電極及び前記配線が形成された基板を複数積層する積層工程と、を有することを特徴としている。なお、本発明では、基板と、当該基板上に形成された回路等のデバイスとが半導体チップを構成している。

　本発明によれば、不良品回路においては、貫通電極と配線とが電気的に接続されないので、当該不良品回路と貫通電極とが電気的に接続されない。一方、
良品回路においては、導電性材料で接合することにより、貫通電極と配線とが電気的に接続されるので、当該良品回路と貫通電極とが電気的に接続される。以上のように不良品の半導体チップ（以下、「不良品チップ」と呼ぶ場合がある。）と良品の半導体チップ（以下、「良品チップ」と呼ぶ場合がある。）が電気的に分離されるので、不良品チップの影響が他の良品チップに及ばない。したがって、不良品チップが存在しても半導体装置を良品にすることができ、半導体装置の歩留まりを向上させることができる。

　別な観点による本発明は、半導体装置であって、回路が形成され、且つ厚み方向に電極用貫通孔が貫通して形成された基板が複数積層され、前記電極用貫通孔に導電性材料が供給されて、前記積層された複数の基板を貫通する貫通電極が形成され、前記回路には接続されて、前記貫通電極には接続されておらず、少なくとも一部が前記基板の表面に露出している配線が形成され、前記回路の電気的試験の結果、不良品と判定された不良品回路においては、前記貫通電極と前記配線とが電気的に接続されず、前記回路の電気的試験の結果、良品と判定された良品回路においては、導電性材料で接合することにより、前記貫通電極と前記配線とが電気的に接続されていることを特徴としている。

　別な観点による本発明は、半導体装置であって、積層された複数の基板と、前記複数の基板を貫通して形成され、選択信号を伝送する選択用貫通電極と、前記複数の基板を貫通して形成され、データ信号を伝送するデータ用貫通電極と、を有し、前記基板には、前記選択信号に基づいて、前記データ用貫通電極から前記基板に形成された所定の回路への前記データ信号の出力を制御する選択回路が形成されている。なお、本発明では、基板と、当該基板上に形成された所定の回路や選択回路等のデバイスとが、半導体チップを構成している。

　本発明によれば、選択用貫通電極からの選択信号は、各基板の選択回路に出力される。そして、選択回路では、当該選択信号に基づいて、データ用貫通電極から各基板の所定の回路へのデータ信号の出力を制御することができる。すなわち、選択されるべき半導体チップのみにデータ用貫通電極からのデータ信号を出力することができる。したがって、本発明の半導体装置では、半導体チップを適切に選択することができる。しかも、本発明の半導体装置においては、貫通電極として、選択用貫通電極とデータ用貫通電極の２本の貫通電極のみを形成すればよい。したがって、半導体チップを選択するため、従来のように複数の貫通電極を形成する必要がなく、また各半導体チップにワイヤを接続する必要もない。したがって、当該半導体装置の構成を単純化することができる。

　別な観点による本発明は、半導体装置の製造方法であって、基板の厚み方向に貫通する、選択用貫通孔とデータ用貫通孔とをそれぞれ形成し、前記選択用貫通孔に導電性材料を充填し、選択信号を伝送する選択用貫通電極を形成すると共に、前記データ用貫通孔に導電性材料を充填し、データ信号を伝送するデータ用貫通電極を形成し、前記基板に、前記選択信号に基づいて、前記データ用貫通電極から前記基板に形成された所定の回路への前記データ信号の出力を制御する選択回路を形成し、前記選択用貫通電極、前記データ用貫通電極及び前記選択回路が形成された基板を複数積層する。

　別な観点による本発明は、半導体装置であって、複数の電子素子を備えた複数の半導体チップと、前記半導体チップの不良電子素子を置換するための冗長電子素子を備えた冗長用チップとが積層され、前記積層された複数の半導体チップ及び冗長用チップを貫通して、前記電子素子の位置情報信号を伝送する位置情報用貫通電極が形成され、前記積層された複数の半導体チップ及び冗長用チップを貫通して、前記冗長用チップから出力される判定信号を伝送する判定用貫通電極が形成され、前記冗長用チップは、前記不良電子素子の位置情報が記録された不良位置情報記録部と、前記位置情報用貫通電極からの位置情報信号と前記不良位置情報記録部からの位置情報との一致又は不一致を判定する判定回路とを有し、前記半導体チップでは、前記位置情報用貫通電極からの前記位置情報信号と前記判定用貫通電極からの前記判定信号とに基づいて、前記不良電子素子が前記冗長電子素子に置換され、且つ前記不良電子素子以外の前記電子素子が動作可能になることを特徴としている。なお、本発明における電子素子は、例えばメモリ素子（メモリセル）やロジック素子である。また、本発明における位置情報は、例えば電子素子を識別するための情報であって、例えば電子素子のアドレスである。

　本発明によれば、冗長用チップの判定回路において、位置情報用貫通電極からの電子素子の位置情報信号と不良位置情報記録部からの不良電子素子の位置情報との一致又は不一致を判定する。そして、判定回路において一致と判定された場合、冗長用チップにおいて冗長電子素子が動作可能にされる。すなわち、半導体チップの不良電子素子が冗長電子素子に置換される。一方、判定回路において不一致と判定された場合、半導体チップでは、位置情報用貫通電極からの位置情報信号と判定用貫通電極からの判定信号とに基づいて、不良電子素子以外の電子素子が動作可能にされる。このように本発明の半導体装置では、半導体チップの不良電子素子を冗長用チップの冗長電子素子で置換して救済しつつ、半導体チップの良好な電子素子を動作可能にすることができる。したがって、半導体装置の歩留まり、及び半導体チップ内の利用効率を向上させることができる。

　別な観点による本発明は、半導体装置の製造方法であって、複数の電子素子を備えた半導体チップと、前記半導体チップの不良電子素子を置換するための冗長電子素子を備えた冗長用チップとに対して、厚み方向に貫通する位置情報用貫通孔と判定用貫通孔とをそれぞれ形成し、前記位置情報用貫通孔に導電性材料を充填し、前記電子素子の位置情報信号を伝送する選択用貫通電極を形成すると共に、前記判定用貫通孔に導電性材料を充填し、前記冗長用チップから出力される判定信号を伝送するデータ用貫通電極を形成し、前記冗長用チップに、前記不良電子素子の位置情報が記録された不良位置情報記録部と、前記位置情報用貫通電極からの位置情報信号と前記不良位置情報記録部からの位置情報との一致又は不一致を判定する判定回路とを形成し、複数の前記半導体チップと前記冗長用チップとを積層し、前記半導体チップでは、前記位置情報用貫通電極からの前記位置情報信号と、前記判定用貫通電極からの前記判定信号とに基づいて、前記不良電子素子を前記冗長電子素子に置換し、且つ前記不良電子素子以外の前記電子素子を動作可能にすることを特徴としている。

　本発明によれば、複数の半導体チップが積層された半導体装置において、不良品の半導体チップが他の半導体チップに及ぼす影響を抑制し、当該半導体装置の歩留まりを向上させることができる。

ウェハ上にデバイス層を形成した様子を示す説明図である。半導体チップに電極用貫通孔と選択用貫通孔を形成した様子を示す説明図である。良品チップにおいて、貫通電極を形成すると共に、選択用貫通孔の上部に導電性材料を充填し、且つ選択用貫通孔の下部に絶縁性材料を充填した様子を示す説明図である。良品チップのデバイス層の構成の概略を示す平面視における説明図である。不良品チップにおいて、貫通電極を形成すると共に、選択用貫通孔に絶縁性材料を充填した様子を示す説明図である。不良品チップのデバイス層の構成の概略を示す平面視における説明図である。良品チップと不良品チップを積層する様子を示す説明図である。複数の半導体チップが積層された半導体装置の構成の概略を示す説明図である。他の実施の形態にかかる良品チップの製造方法を示し、（ａ）は２本の電極用貫通孔と２本の選択用貫通孔が形成された様子を示し、（ｂ）は２本の電極用貫通孔に貫通電極が形成され、２本の選択用貫通孔の上部に導電性材料が充填された様子を示す説明図である。他の実施の形態にかかる不良品チップの製造方法を示し、（ａ）は２本の電極用貫通孔と２本の選択用貫通孔が形成された様子を示し、（ｂ）は２本の電極用貫通孔に貫通電極が形成され、２本の選択用貫通孔に絶縁性材料が充填された様子を示す説明図である。他の実施の形態にかかる良品チップのデバイス層の構成の概略を示す平面視における説明図である。他の実施の形態にかかる良品チップのデバイス層の構成の概略を示す平面視における説明図である。他の実施の形態にかかる不良品チップのデバイス層の構成の概略を示す平面視における説明図である。他の実施の形態にかかる良品チップの製造方法を示し、（ａ）は２本の貫通電極と２本の選択用貫通孔が形成された様子を示し、（ｂ）は２本の選択用貫通孔の上部に導電性材料が充填された様子を示す説明図である。他の実施の形態にかかる不良品チップの製造方法を示し、（ａ）は２本の貫通電極と２本の選択用貫通孔が形成された様子を示し、（ｂ）は２本の選択用貫通孔に絶縁性材料が充填された様子を示す説明図である。他の実施の形態にかかる良品チップの製造方法を示し、（ａ）は一の電極用貫通孔と回路とを接続する配線が形成され、他の電極用貫通孔と回路との間に選択用貫通孔が形成された様子を示し、（ｂ）は他の電極用貫通孔に貫通電極が形成され、選択用貫通孔の上部に導電性材料が充填された様子を示す説明図である。他の実施の形態にかかる不良品チップの製造方法を示し、（ａ）は一の電極用貫通孔と回路とを接続する配線が形成され、他の電極用貫通孔と回路との間に選択用貫通孔が形成された様子を示し、（ｂ）は他の電極用貫通孔に貫通電極が形成され、選択用貫通孔に絶縁性材料が充填された様子を示す説明図である。他の実施の形態にかかる良品チップのデバイス層の構成の概略を示す平面視における説明図である。他の実施の形態にかかる良品チップのデバイス層の構成の概略を示す平面視における説明図である。他の実施の形態にかかる良品チップのデバイス層の構成の概略を示す平面視における説明図である。他の実施の形態においてウェハ上にデバイス層を形成した様子を示す説明図である。他の実施の形態においてウェハに支持基板を接合した様子を示す説明図である。他の実施の形態においてウェハを薄化した後、貫通電極と電極を形成した様子を示す説明図である。他の実施の形態においてウェハの裏面上にめっき液を供給した様子を示す説明図である。他の実施の形態においてウェハの裏面側にテンプレートを配設した様子を示す説明図である。他の実施の形態において貫通電極と電極とを接続する裏面配線を形成した様子を示す説明図である。他の実施の形態において貫通電極と電極とを接続する裏面配線を形成した様子を示す説明図である。他の実施の形態においてテンプレートを退避させた様子を示す説明図である。他の実施の形態において第１のウェハ上に第２のウェハを積層した様子を示す説明図である。他の実施の形態において第２のウェハにおける貫通電極と電極とを接続する裏面配線を形成した様子を示す説明図である。他の実施の形態における半導体装置の構成の概略を示す説明図である。他の実施の形態においてウェハに貫通電極と電極を形成した様子を示す説明図である。他の実施の形態においてウェハに支持基板を接合した様子を示す説明図である。他の実施の形態においてウェハに対する支持基板の配置を入れ替えた様子を示す説明図である。他の実施の形態にかかる半導体装置の構成の概略を示す縦断面図である。半導体チップの構成の概略を示す説明図である。選択回路の構成の概略を示す説明図である。選択回路の構成の概略を示す縦断面図である。選択回路の構成の概略を示す説明図である。半導体チップにおいて、ウェハ上にデバイス層を形成した様子を示す説明図である。半導体チップにおいて、選択用貫通孔、データ用貫通孔、及び接続用貫通孔を形成した様子を示す説明図である。半導体チップにおいて、選択用貫通電極、データ用貫通電極、及び接続用電極を形成した様子を示す説明図である。他の実施の形態にかかる半導体装置の構成の概略を示す縦断面図である。他の実施の形態にかかる半導体チップの構成の概略を示す説明図である。他の実施の形態にかかる選択回路の構成の概略を示す説明図である。他の実施の形態にかかる選択回路の構成の概略を示す説明図である。他の実施の形態にかかる半導体装置の構成の概略を示す縦断面図である。他の実施の形態にかかる半導体チップの構成の概略を示す説明図である。他の実施の形態にかかる選択回路の構成の概略を示す説明図である。他の実施の形態にかかる選択回路の構成の概略を示す説明図である。他の実施の形態にかかる半導体装置の構成の概略を示す縦断面図である。冗長用チップの構成の概略を示す説明図である。本実施の形態にかかる半導体装置の構成の概略を示す縦断面図である。本実施の形態にかかる半導体装置の半導体チップと冗長用チップの構成の概略を示す説明図である。冗長回路の構成の概略を示す説明図である。不良アドレス記録部において、第１の冗長用貫通孔を介してアドレス線と電源線を接続した様子を示す縦断面の説明図である。不良アドレス記録部において、第１の冗長用貫通孔を介してアドレス線と電源線を接続した様子を示す横断面の説明図である。不良アドレス記録部において、第２の冗長用貫通孔を介してアドレス線と接地線を接続した様子を示す縦断面の説明図である。不良アドレス記録部において、第２の冗長用貫通孔を介してアドレス線と接地線を接続した様子を示す横断面の説明図である。判定回路の構成の概略を示す説明図である。アドレス変換回路の構成の概略を示す説明図である。アドレス変換回路の構成の詳細を示す説明図である。アドレス変換回路の構成の概略を示す縦断面図である。アドレス変換回路の構成の概略を示す説明図である。回路の構成の概略を示す説明図である。選択回路の構成の概略を示す説明図である。選択回路の構成の概略を示す縦断面図である。選択回路の構成の概略を示す説明図である。半導体装置において不良メモリセルを冗長メモリセルに置換して救済する様子を示す説明図である。半導体チップにおいて、ウェハ上にデバイス層を形成した様子を示す説明図である。半導体チップにおいて、アドレス用貫通孔、判定用貫通孔、及び接続用貫通孔を形成した様子を示す説明図である。半導体チップにおいて、アドレス用貫通電極、判定用貫通電極、及び接続用電極を形成した様子を示す説明図である。他の実施の形態にかかる冗長用チップの構成の概略を示す説明図である。他の実施の形態にかかる回路の構成の概略を示す説明図である。他の実施の形態にかかる不良アドレス記録部において、冗長用貫通孔を介してアドレス線と電源線を接続した様子を示す縦断面の説明図である。他の実施の形態にかかる不良アドレス記録部において、冗長用貫通孔を介してアドレス線と接地線を接続した様子を示す縦断面の説明図である。

　以下、本発明の実施の形態について説明する。本実施の形態では、本発明にかかる半導体装置の製造方法と、当該製造方法によって製造される半導体装置について説明する。なお、以下の説明で用いる図面において、各構成要素の寸法は、技術の理解の容易さを優先させるため、必ずしも実際の寸法に対応していない。

　先ず、図１に示すように基板としてのウェハ１０の表面にデバイス層１１を形成する。そして、これらウェハ１０とデバイス層１１で半導体チップ１２が構成される。なお、図示はしないが、半導体チップ１２は１枚のウェハ１０に対して水平面内に複数形成されている。そして、本実施の形態では、後述するようにウェハ１０（半導体チップ１２）を積層するにあたり、ウェハ１０を半導体チップ１２に切り出す前に当該ウェハ１０をウェハレベルで積層するウェハ積層方式が用いられる。

　ウェハ１０上のデバイス層１１には、回路１３と配線１４が形成される。回路１３内には、例えば複数のメモリセル（図示せず）が配置されている。配線１４は、導電性を有し、回路１３と後述する貫通電極３２とを接続するための配線である。配線１４自体は、回路１３には接続されて、貫通電極３２には接続されておらず、ウェハ１０の表面に露出するように形成されている。なお、デバイス層１１には、回路１３や配線１４のほか、種々の回路や配線（図示せず）も形成されている。

　その後、図２に示すようにウェハ１０とデバイス層１１を厚み方向に貫通して、電極用貫通孔２０と選択用貫通孔２１をそれぞれ形成する。電極用貫通孔２０は、後述する貫通電極３２を形成するための貫通孔である。電極用貫通孔２０は、配線１４の端部（回路１３と反対側の端部）に形成されている。選択用貫通孔２１は、後述する貫通電極３２と回路１３との接続又は非接続を選択するための貫通孔である。選択用貫通孔２１は、配線１４に当該配線１４を分断するように形成されている。これら電極用貫通孔２０と選択用貫通孔２１は、例えばフォトリソグラフィー処理及びエッチング処理によって同時に形成される。すなわち、フォトリソグラフィー処理によってデバイス層１１上に所定のレジストパターンを形成した後、当該レジストパターンをマスクとしてデバイス層１１とウェハ１０をエッチングして、電極用貫通孔２０と選択用貫通孔２１が形成される。

　その後、回路１３の電気的特性の試験を行う。この試験は種々の方法で行われるが、例えばプローブ（図示せず）を回路１３の電極に接触させ、各プローブから回路１３に検査用の信号を印加することにより、当該回路１３の電気的特性が検査される。なお、この試験は、ウェハ１０上にデバイス層１２を形成後であれば、どのタイミングで行ってもよい。したがって、上述した電極用貫通孔２０と選択用貫通孔２１を形成する前に、回路１３の電気的特性の試験を行ってもよい。

　以下、上記電気的特性の試験によって、良品と判定された回路１３を良品回路１３ａと呼び、不良品と判定された回路１３を不良品回路１３ｂと呼ぶ場合がある。また、良品回路１３ａを備えた半導体チップ１２を良品チップ１２ａと呼び、不良品回路１３ｂを備えた半導体チップ１２を不良品チップ１２ｂと呼ぶ場合がある。

　次に、良品チップ１２ａに対して、図３及び図４に示すように電極用貫通孔２０内に導電性材料３０を充填し、さらに電極用貫通孔２０の両端部にバンプ３１を形成する。そして、これら電極用貫通孔２０内の導電性材料３０とバンプ３１で貫通電極３２が形成される。なお、本実施の形態では電極用貫通孔２０内に導電性材料３０を充填しているが、導電性材料３０の供給はこの方式に限定されず、電極用貫通孔２０の内部が導通していればよい。例えば電極用貫通孔２０の内側面に導電性材料３０を供給し、当該導電性材料３０の膜を形成してもよい。

　また、良品チップ１２ａに対しては、貫通電極３２の形成と並行して、選択用貫通孔２１の上部に導電性材料４０を充填し、且つ選択用貫通孔２１の下部に絶縁性材料４１を充填する。導電性材料４０は、配線１４と接続されるように充填される。そうすると、配線１４と導電性材料４０を介して、貫通電極３２と良品回路１３ａが電気的に接続される。なお、このように選択用貫通孔２１の下部には絶縁性材料４１が充填されているので、後続の工程で半導体チップ１２が積層されても、当該積層された半導体チップ１２間では、選択用貫通孔２１を介して回路１３が電気的に接続されることはない。

　一方、不良品チップ１２ｂに対して、良品チップ１２ａと同様に、図５及び図６に示すように電極用貫通孔２０内に導電性材料３０を充填し、さらに電極用貫通孔２０の両端部にバンプ３１を形成する。そして、これら電極用貫通孔２０内の導電性材料３０とバンプ３１で貫通電極３２が形成される。

　また、不良品チップ１２ｂに対しては、貫通電極３２の形成と並行して、選択用貫通孔２１内に絶縁性材料４１を充填する。そうすると、この絶縁性材料４１によって配線１４が電気的に絶縁され、貫通電極３２と不良品回路１３ｂが電気的に接続されない。

　上述した良品チップ１２ａと不良品チップ１２ｂにおいて、電極用貫通孔２０と選択用貫通孔２１への導電性材料３０、４０と絶縁性材料４１の充填は、例えばインクジェット方式で行ってもよい。あるいは、電極用貫通孔２０と選択用貫通孔２１の形成パターンに対応して複数のノズルを配置し、各ノズルから導電性材料３０、４０と絶縁性材料４１を供給してもよい。

　こうして、良品チップ１２ａと不良品チップ１２ｂがそれぞれ製造される。その後、図７に示すように良品チップ１２ａと不良品チップ１２ｂを鉛直方向に積層し接合する。このとき、貫通電極３２が導通するように、すなわち貫通電極３２が複数の半導体チップ１２を貫通するように、当該複数の半導体チップ１２が積層される。こうして、図８に示すように半導体装置５０が製造される。なお、上述したように半導体チップ１２はウェハ１０の水平面内に複数形成されており、半導体チップ１２はウェハ１０単位で積層される。すなわち、複数のウェハ１０は、半導体チップ１２に切り出される前にウェハレベルで積層される。また、図示の例では半導体チップ１２は５層に積層されているが、これらの積層数は任意に設定することができる。さらに、半導体装置５０における不良品チップ１２ｂの位置も図示の例に限定されず、不良品チップ１２ｂがどの層に配置されていても、後述するように半導体装置５０を良品にすることができる。

　なお、半導体チップ１２を形成するに際しては、ウェハ１０が薄型化されている。このため、支持基板（ウェハやガラス基板）をウェハ１０に設けて、当該ウェハ１０を支持して処理を行ってもよい。

　以上のように製造された半導体装置５０では、貫通電極３２に所定のデータ信号が伝送される。データ信号は、例えば回路１３内のメモリセルのアドレスやメモリセルに記録されるメモリ等のデータを含む信号である。そして、貫通電極３２と良品回路１３ａは電気的に接続されているため、貫通電極３２からのデータ信号は良品回路１３ａに出力される。一方、貫通電極３２と不良品回路１３ｂは電気的に接続されていないため、貫通電極３２からのデータ信号は不良品回路１３ｂに出力されることはない。このように半導体装置５０は作用する。

　以上の実施の形態によれば、貫通電極３２と不良品回路１３ｂとの間の選択用貫通孔２１に絶縁性材料４１が充填されるので、当該貫通電極３２と不良品回路１３ｂとが電気的に接続されない。一方、貫通電極３２と良品回路１３ａとの間の選択用貫通孔２１の上部には導電性材料４０が充填されるので、当該貫通電極３２と良品回路１３ａとが電気的に接続される。なお、当該選択用貫通孔２１の下部には絶縁性材料４１が充填されるので、半導体チップ１２が積層されても、積層された半導体チップ１２間において、選択用貫通孔２１を介してウェハ１０上の回路１３が電気的に接続されることはない。以上のように良品チップ１２ａと不良品チップ１２ｂが電気的に分離されるので、不良品チップ１２ｂの影響が他の良品チップ１２ａに及ばない。したがって、不良品チップ１２ｂが存在しても半導体装置５０を良品にすることができ、半導体装置５０の歩留まりを向上させることができる。

　また、貫通電極３２と回路１３との接続又は非接続を選択するための選択手段は、簡単な方法で形成することができる。すなわち、選択用貫通孔２１は、他の電極用貫通孔２０と共に形成される。このため、選択用貫通孔２１を形成する工程を別途行う必要がない。また、配線１４も回路１３などと同時にパターニング形成しておけばよい。さらに、選択用貫通孔２１への導電性材料４０と絶縁性材料４１の充填は、例えばインクジェット方式で簡単に行うことができる。このように選択手段を簡易な方法で形成できるので、半導体装置５０を効率よく製造することができる。

　以上の実施の形態では、１つの半導体チップ１２において電極用貫通孔２０と選択用貫通孔２１はそれぞれ１本ずつ形成されていたが、これら電極用貫通孔２０と選択用貫通孔２１は複数形成されてもよい。本実施の形態において、図９は良品チップ１２ａを製造する様子を示し、図１０は不良品チップ１２ｂを製造する様子を示す。

　良品チップ１２ａに対して、図９（ａ）に示すように複数、例えば２本の電極用貫通孔２０と２本の選択用貫通孔２１をそれぞれ形成する。これに伴い、配線１４も２本設けられる。

　その後、図９（ｂ）に示すように各電極用貫通孔２０内に導電性材料３０を充填し、さらにバンプ３１を形成して、貫通電極３２が形成される。これに並行して、各選択用貫通孔２１の上部に導電性材料４０を充填し、且つ選択用貫通孔２１の下部に絶縁性材料４１を充填する。こうして貫通電極３２と良品回路１３ａが電気的に接続される。

　不良品チップ１２ｂに対しても、良品チップ１２ａと同様に、図１０（ａ）に示すように複数、例えば２本の電極用貫通孔２０と２本の選択用貫通孔２１をそれぞれ形成する。

　その後、図１０（ｂ）に示すように電極用貫通孔２０内に導電性材料３０を充填し、さらにバンプ３１を形成して、貫通電極３２が形成される。これに並行して、選択用貫通孔２１内に絶縁性材料４１を充填する。こうして貫通電極３２と不良品回路１３ｂが電気的に接続されない。

　なお、良品チップ１２ａと不良品チップ１２ｂにおいて、電極用貫通孔２０と選択用貫通孔２１の形成と、電極用貫通孔２０と選択用貫通孔２１への導電性材料３０、４０と絶縁性材料４１の充填は、上記実施の形態と同様であるので説明を省略する。

　その後、２本の貫通電極３２が導通するように、良品チップ１２ａと不良品チップ１２ｂを鉛直方向に積層し接合する。こうして半導体装置５０が製造される。

　本実施の形態によれば、各貫通電極３２と不良品回路１３ｂとが電気的に接続されず、各貫通電極３２と良品回路１３ａとが電気的に接続される。このため、良品チップ１２ａと不良品チップ１２ｂが電気的に分離されるので、不良品チップ１２ｂの影響が他の良品チップ１２ａに及ばない。したがって、不良品チップ１２ｂが存在しても半導体装置５０を良品にすることができ、半導体装置５０の歩留まりを向上させることができる。

　また、複数の半導体チップ１２を貫通して２本の貫通電極３２が接続されるので、いずれか一方の貫通電極３２に欠陥がある場合でも、他の貫通電極３２で救済することができる。したがって、半導体装置５０の歩留まりをさらに向上させることができる。

　なお、本実施の形態では、半導体チップ１２において電極用貫通孔２０と選択用貫通孔２１はそれぞれ２本形成されていたが、これら電極用貫通孔２０と選択用貫通孔２１の数はこれに限定されず３本以上であってもよい。但し、発明者らが鋭意検討した結果、２本の貫通電極３２の両方に欠陥が生じる場合は極めて少なく、電極用貫通孔２０と選択用貫通孔２１をそれぞれ２本形成する場合でも、半導体装置５０の歩留まりを十分に確保できることが分かっている。

　以上の実施の形態で良品チップ１２ａを製造する際、図１１に示すように２本の選択用貫通孔２１のうち、一の選択用貫通孔２１ａの上部に導電性材料４０を充填し、且つ当該一の選択用貫通孔２１ａの下部に絶縁性材料４１を充填し、他の選択用貫通孔２１ｂ内に絶縁性材料４１を充填してもよい。

　また、図１２及び図１３に示すように２本の電極用貫通孔２０のうち、一の電極用貫通孔２０ａに貫通電極３２を形成し、他の電極用貫通孔２０ｂに貫通電極３２を形成しないようにしてもよい。なお、電極用貫通孔２０ｂに貫通電極３２を形成しないとは、少なくともバンプ３１が形成されていない状態をいう。

　かかる場合、図１２に示すように良品チップ１２ａを製造する際、貫通電極３２に接続される選択用貫通孔２１ａに対しては、上部に導電性材料４０を充填し、且つ下部に絶縁性材料４１を充填する。また、貫通電極３２が形成されない電極用貫通孔２０ｂに接続される選択用貫通孔２１ｂには絶縁性材料４１を充填する。一方、図１３に示すように不良品チップ１２ｂを製造する際、２本の選択用貫通孔２１ａ、２１ｂには絶縁性材料４１を充填する。

　以上の図１１～１３に示したいずれの場合でも、各貫通電極３２と不良品回路１３ｂとが電気的に接続されず、各貫通電極３２と良品回路１３ａとが電気的に接続される。したがって、良品チップ１２ａと不良品チップ１２ｂが電気的に分離されるので、半導体装置５０を良品にすることができる。

　以上の実施の形態では、電極用貫通孔２０に対する貫通電極３２の形成と、選択用貫通孔２１への導電性材料４０又は絶縁性材料４１の充填は、並行して行われていたが、別々に行われてもよい。本実施の形態において、図１４は良品チップ１２ａを製造する様子を示し、図１５は不良品チップ１２ｂを製造する様子を示す。

　良品チップ１２ａに対して、先ず、図１４（ａ）に示すように２本の電極用貫通孔２０内に導電性材料３０を充填し、さらにバンプ３１を形成して、貫通電極３２がそれぞれ形成される。その後、図１４（ｂ）に示すように選択用貫通孔２１の上部に導電性材料４０を充填し、且つ選択用貫通孔２１の下部に絶縁性材料４１を充填する。

　不良品チップ１２ｂに対しても、良品チップ１２ａと同様に、図１５（ａ）に示すように２本の電極用貫通孔２０に対して貫通電極３２がそれぞれ形成される。その後、図１５（ｂ）に示すように選択用貫通孔２１内に絶縁性材料４１を充填する。

　このように予め２本の貫通電極３２が形成されている場合でも、各貫通電極３２と不良品回路１３ｂとが電気的に接続されず、各貫通電極３２と良品回路１３ａとが電気的に接続される。したがって、良品チップ１２ａと不良品チップ１２ｂが電気的に分離されるので、半導体装置５０を良品にすることができる。また、いずれか一方の貫通電極３２に欠陥がある場合でも、他の貫通電極３２で救済することができる。したがって、半導体装置５０の歩留まりを向上させることができる。

　以上のように１つの半導体チップ１２に２本の電極用貫通孔２０が形成されている場合において、予め一の電極用貫通孔２０と回路１３とを接続する配線が形成されていてもよい。本実施の形態において、図１６は良品チップ１２ａを製造する様子を示し、図１７は不良品チップ１２ｂを製造する様子を示す。

　良品チップ１２ａに対して、図１６（ａ）に示すようにウェハ１０上にデバイス層１０を形成する際に導電性を有する配線６０を形成しておく。その後、２本の電極用貫通孔２０と選択用貫通孔２１を形成する。すなわち、一の電極用貫通孔２０ａと回路１３（良品回路１３ａ）との間には、配線６０が設けられる。また、他の電極用貫通孔２０ｂと回路１３（良品回路１３ａ）との間には、配線１４及び選択用貫通孔２１が設けられる。

　その後、図１６（ｂ）に示すように電極用貫通孔２０ａに貫通電極３２を形成せず、電極用貫通孔２０ｂに貫通電極３２を形成する。この貫通電極３２の形成に並行して、選択用貫通孔２１の上部に導電性材料４０を充填し、且つ選択用貫通孔２１の下部に絶縁性材料４１を充填する。

　不良品チップ１２ｂに対しても、良品チップ１２ａと同様に、図１７（ａ）に示すように配線６０を形成した後、２本の電極用貫通孔２０と選択用貫通孔２１を形成する。すなわち、一の電極用貫通孔２０ａと回路１３（不良品回路１３ｂ）との間には、配線６０が設けられる。また、他の電極用貫通孔２０ｂと回路１３（不良品回路１３ｂ）との間には、配線１４及び選択用貫通孔２１が設けられる。

　その後、図１７（ｂ）に示すように電極用貫通孔２０ａに貫通電極３２を形成せず、電極用貫通孔２０ｂに貫通電極３２を形成する。この貫通電極３２の形成に並行して、選択用貫通孔２１内に絶縁性材料４１を充填する。

　このように予め配線６０が形成されている場合でも、配線６０に接続される電極用貫通孔２０ａには貫通電極３２が形成されないので、貫通電極３２と不良品回路１３ｂとが電気的に接続されない。一方、電極用貫通孔２０ｂに形成された貫通電極３２と良品回路１３ａとは電気的に接続される。したがって、良品チップ１２ａと不良品チップ１２ｂが電気的に分離されるので、半導体装置５０を良品にすることができる。

　なお、以上のように予め配線６０が形成されている場合において、例えば良品チップ１２ａのみが積層され、不良品チップ１２ｂが積層されない場合には、図１８～図２０に示すように配線６０が接続される一の電極用貫通孔２０ａに貫通電極３２を形成してもよい。かかる場合、図１８に示すように他の電極用貫通孔２０ｂに貫通電極３２を形成し、且つ選択用貫通孔２１の上部に導電性材料４０を充填してもよい。また、図１９に示すように他の電極用貫通孔２０ｂに貫通電極３２を形成し、且つ選択用貫通孔２１に絶縁性材料４１を充填してもよい。さらに、図２０に示すように他の電極用貫通孔２０ｂに貫通電極３２を形成せず、且つ選択用貫通孔２１に絶縁性材料４１を充填してもよい。いずれの場合でも、電極用貫通孔２０ａに形成された貫通電極３２と良品回路１３ａが配線６０で電気的に接続されているので、半導体装置５０を良品にすることができる。

　以上の実施の形態では、電子素子としてメモリセルを備えた回路１３を用いた場合について説明したが、他の電子素子、例えばロジック素子などに対しても本発明を適用することができる。また、以上の実施の形態では、ウェハ１０を半導体チップ１２に切り出す前に当該ウェハ１０をウェハレベルで積層するウェハ積層方式を用いた場合について説明したが、ウェハ１０を半導体チップ１２に切り出した後に当該半導体チップ１２を積層するチップ積層方式に対しても本発明を適用することができる。

　以上の実施の形態では、貫通電極３２と回路１３との接続又は非接続の選択は、選択用貫通孔２１に導電性材料４０又は絶縁性材料４１を充填することで行われていたが、他の選択手段を用いてもよい。他の選択手段としては、例えばウェハ１０に一対の貫通電極と一対の垂直方向の電極を形成し、これら貫通電極と電極を接続する配線を選択的に形成してもよい。以下、かかる他の選択手段を用いる場合の半導体装置の製造方法と、当該製造方法によって製造される半導体装置について説明する。なお、本実施の形態の説明で用いられる図２１～図３４において、各構成要素の寸法は、技術の理解の容易さを優先させるため、必ずしも前記実施の形態で示した図面中の寸法に対応していない。

　先ず、図２１に示すようにウェハ１０の表面１０ａにデバイス層１１を形成した後、デバイス層１１の表面１１ａに、リード電極として使用されるバンプ（図示せず）形成する。この際に、フロントバンプ１００を同時に形成する。フロントバンプ１００は、後述するように貫通電極１１０ａと貫通電極１１０ｂを短絡するように形成される。ここで言うバンプは、通常の半導体プロセスでも形成されるものなので、特別な工程を必要としない。なお、デバイス層１１には、回路１３に接続される共有配線１０１が形成される。

　その後、図２２に示すようにフロントバンプ１００が形成されたデバイス層１１の表面１１ａに、例えば接着剤を介して支持基板１７０を接合する。支持基板１７０には、例えばウェハやガラス基板が用いられる。その後、図２３に示すようにウェハ１０の裏面１０ｂを研磨してウェハ１０を薄化する。なお、説明の便宜上、図２３においてはデバイス１１側に設けられた支持基板１７０の図示を省略している。同様に、後述する図２４～図２８においても支持基板１７０の図示を省略している。

　その後、図２３に示すようにウェハ１０を厚み方向に貫通し、ウェハ１０の裏面１０ｂにつながる一対の貫通電極１１０と、ウェハ１０（及びデバイス層１１の一部）を厚み方向に貫通する一対の垂直方向の電極１１１とを形成する。一対の貫通電極１１０はフロントバンプ１００に接続され、一対の電極１１１は共有配線１０１に接続されている。以下、説明の便宜上、一対の貫通電極１１０のうち、外部に接続されて信号を伝送する貫通電極を貫通電極１１０ａと呼び、他の貫通電極を貫通電極１１０ｂと呼ぶ。また、一対の電極１１１のうち、後述する裏面配線１５０が接続される電極を電極１１１ａと呼び、他の電極を電極１１１ｂと呼ぶ。なお、これら一対の貫通電極１１０と一対の電極１１１の形成方法は、上記実施の形態の電極用貫通孔２０の形成方法及び貫通電極３２の形成方法と同様であるので詳細な説明を省略する。また、共有配線１０１と電極１１１が、本発明における配線を構成している。すなわち、共有配線１０１と電極１１１は、回路１３には接続されて、貫通電極１１０には接続されておらず、少なくとも一部がウェハ１０の裏面１０ｂに露出している。

　次に、図２４に示すようにウェハ１０とデバイス層１１の上下位置を反転させ、ウェハ１０の裏面１０ｂ上にめっき液１２０を供給する。このとき、ウェハ１０の裏面１０ｂにおいて、例えばめっきが形成される貫通電極１１０と電極１１１の周囲、及び、後述する裏面配線１５０が形成される場所には、他の場所に比べて、相対的に親水化されている。裏面配線１５０の形成されうる場所とは、例えば、貫通電極１１０ｂと電極１１１ａの間を結ぶ直線部のことである。裏面１０ｂすべてにめっき液１２０を供給してもよいが、このように相対的にめっき液１２０を供給しておけば、後のめっき工程において、効率よく電流経路が形成されて正確に配線することが可能になる。この相対的な親水化はめっきが形成される場所を積極的に親水化処理してもよいし、他のめっきが形成されない場所を疎水化処理してもよい。あるいは、上記親水化処理と疎水化処理を両方行ってもよい。こうして、図２４に示すようにウェハ１０の裏面１０ｂ上の貫通電極１１０と電極１１１の周囲に、めっき液１２０が供給される。

　その後、図２５に示すようにウェハ１０の裏面１０ｂ側にテンプレート１３０を配設する。テンプレート１３０は、ウェハ１０に対向する面を有する基体１３１と、基体１３１の表面に配置され、極性を切り替え自在の一対の対向電極としての電極１３２、１３３を複数対有している。各一対の電極１３２、１３３は、各一対の貫通電極１１０と一対の電極１１１に対応する位置にそれぞれ配置される。すなわち、一対の第１の電極１３２は一対の貫通電極１１０に対応し、一対の第２の電極１３３は一対の電極１１１に対応している。

　その後、各一対の電極１３２、１３３に電圧を印加し、各一対の貫通電極１１０と一対の電極１１１に対してそれぞれ電圧を印加する。そうすると、図２５に示すように各電極１３２、１３３と対応する貫通電極１１０及び電極１１１との間にブリッジ１４０が形成される。これらのブリッジ１４０は、めっき液１２０に接する電極のうち、陰極側になる電極からめっきが成長していき、対向する陽極側の電極に到達することにより形成される。このとき、必要に応じて、テンプレート１３０における各一対の電極１３２、１３３の極性を切り替えることによって、ブリッジ１４０は効率よく形成することができる。なお、さらに電圧を印加することによって、フリッティング現象が生じ、ブリッジ１４０を介して各電極１３２、１３３と対応する貫通電極１１０及び電極１１１が確実に接続される。かかる状態で、各一対の貫通電極１１０と一対の電極１１１に電圧を印加し、貫通電極１１０と電極１１１と回路１３の電気的試験を行う。

　その後、上記回路１３の電気特性の試験によって、良品と判定された良品回路１３ａを備えた良品チップ１２ａに対して、図２６に示すように貫通電極１１０ｂと電極１１１ａとを接続する、他の配線としての裏面配線１５０を形成する。このとき、貫通電極１１０ｂと電極１１１ａのみにバイアスを印加するため、当該貫通電極１１０ｂと電極１１１ａに対応する第１の電極１３２と第２の電極１３３にバイアスを印加する。第１の電極１３２と第２の電極１３３の間にブリッジ１４０を介した電流経路が形成される為、この間にめっき成長により裏面配線１５０が形成される。

　或いは、図２７に示す方法であっても、貫通電極１１０ｂと電極１１１ａとを接続する裏面配線１５０を形成することができる。貫通電極１１０ａと電極１１１ｂのみにバイアスを印加すると、図２７の矢印で示す電流経路が形成されるので、貫通電極１１０ｂと電極１１１ａの間に裏面配線１５０が形成される。この時、貫通電極１１０ｂと電極１１１ａに対向する電極にはバイアスを印加しない。

　その後、図２８に示すようにテンプレート１３０を退避させる。このとき、各電極１３２、１３３と対応する貫通電極１１０及び電極１１１との間のブリッジ１４０を除去する。こうして裏面配線１５０が形成され、一対の貫通電極１１０、一対の電極１１１及び回路１３が接続される。

　その後、図２９に示すように裏面配線１５０が形成されたウェハ１０（良品チップ１２ａ）上に、次のウェハ１０（図２９においては、良品チップ１２ａとしているが、実際には後述するように、第２のウェハに裏面配線１５０を形成する前に、良品、不良品を判別するための検査が行われる。）が積層される。以下、説明の便宜上、前者のウェハ１０を第１のウェハ１０と呼び、後者のウェハ１０を第２のウェハ１０と呼ぶ。第２のウェハ１０は、その表面１０ａにデバイス層１１が形成された状態、すなわち図２１に示したウェハ１０の状態で第１のウェハ１０上に積層される。その後、第２のウェハ１０の裏面１０ｂを研磨して薄化した後、当該第２のウェハ１０に一対の貫通電極１１０と一対の電極１１１が形成される。この第２のウェハ１０の貫通電極１１０は、第１のウェハ１０の貫通電極１１０に導通する。なお、これら貫通電極１１０と電極１１１は、上記実施の形態の電極用貫通孔２０の形成方法及び貫通電極３２の形成方法と同様であるので詳細な説明を省略する。

　その後、図３０に示すように第２のウェハ１０の裏面１０ｂ側にテンプレート１３０を配設する。そして、図２７に示した方法と同様の方法で、第２のウェハ１０に貫通電極１１０ｂと電極１１１ａとを接続する裏面配線１５０を形成する。具体的には、貫通電極１１０ａと電極１１１ｂのみにバイアスを印加する。そうすると、図３０の矢印で示す電流経路が形成されるので、貫通電極１１０ｂと電極１１１ａの間に裏面配線１５０が形成される。なお、裏面配線１５０は、図２６に示した方法と同様の方法で形成してもよい。

　一方、電気的特性の試験によって、不良品と判定された不良品回路１３ｂを備えた不良品チップ１２ｂに対しては、図２６に示したような裏面配線１５０を形成しない。この電気的特性の試験は、第２のウェハ１０の裏面１０ｂ側にテンプレート１３０を配設した際、図２５、図２６に示した方法と同様の方法で行われる。

　こうして、図３１に示すように良品チップ１２ａと不良品チップ１２ｂが鉛直方向に積層される。このとき、貫通電極１１０が導通するように、すなわち貫通電極１１０が複数の半導体チップ１２を貫通するように、当該複数の半導体チップ１２が積層される。こうして、結果的にではあるが、良品チップ１２ａと不良品チップ１２ｂとが混載された半導体装置１６０が製造される。なお、最下層の半導体チップ１２以外の半導体チップ１２のフロントバンプ１００は省略できる。また、図示の例では半導体チップ１２は３層に積層されているが、これらの積層数は任意に設定することができる。さらに、半導体装置１６０における不良品チップ１２ｂの位置も図示の例に限定されず、不良品チップ１２ｂがどの層に配置されていても、後述するように半導体装置１６０を良品にすることができる。

　以上のように製造された半導体装置１６０では、貫通電極１１０に所定のデータ信号が伝送される。データ信号は、例えば回路１３内のメモリセルのアドレスやメモリセルに記録されるメモリ等のデータを含む信号である。そして、貫通電極１１０と良品回路１３ａは電気的に接続されているため、貫通電極１１０からのデータ信号は良品回路１３ａに出力される。一方、貫通電極１１０と不良品回路１３ｂは電気的に接続されていないため、貫通電極１１０からのデータ信号は不良品回路１３ｂに出力されることはない。このように半導体装置１６０は作用する。

　以上の実施の形態によれば、貫通電極１１０ｂと電極１１１ａとを接続する裏面配線１５０を、プログラマブルな配線として機能させることができる。すなわち、ウェハ１０の裏面１０ｂに選択的に裏面配線１５０を形成することによって、当該裏面配線１５０に接続される回路１３を選択することができる。したがって、半導体チップ１２を適切に選択することができる。以上のように良品チップ１２ａと不良品チップ１２ｂが電気的に分離されるので、不良品チップ１２ｂの影響が他の良品チップ１２ａに及ばない。したがって、不良品チップ１２ｂが存在しても半導体装置１６０を良品にすることができ、半導体装置１６０の歩留まりを向上させることができる。

　また、積層される各半導体チップ１２は、裏面配線１５０の位置を除けば全て同じ構造である。従って、パターニング時のマスクを含めて、各半導体チップ１２を同一のプロセスで量産することができる。

　また、貫通電極１１０と回路１３との接続又は非接続を選択するための選択手段は、簡単な方法で形成することができる。すなわち、テンプレート１３０の一対の電極１３２、１３３の極性を切り替えることにより、所望のウェハ１０上に裏面配線１５０を適切且つ容易に形成することができる。このように選択手段を簡易な方法で形成できるので、半導体装置１６０を効率よく製造することができる。

　また、ウェハ１０の裏面１０ｂにおいて、めっきが形成される場所には、他のめっきが形成されない場所に比べて、相対的に親水化されているので、電極１３２、１３３と貫通電極１１０及び電極１１１との間の電流経路を効率よく形成することができる。これによって、ブリッジ１４０と裏面配線１５０を適切に形成することができる。

　なお、以上の実施の形態では、裏面配線１５０によって半導体チップ１２を適切に選択する場合について説明したが、本実施の形態の半導体装置１６０は他の機能を発揮させるようにもできる。例えば積層された各ウェハ１０において一の半導体チップ１２を選択するようにすれば、積層された複数のウェハ１０全体でプログラムが記録できる。例えば不良メモリセルのアドレスを記録することができる。かかる場合、例えば半導体装置１６０が不良メモリセルを置換して救済するための冗長メモリセルを備えた冗長回路を有していれば、上記記録された不良メモリセルのアドレスに基づいて、当該不良メモリセルを救済することができる。したがって、半導体装置１６０の歩留まりを向上させることができる。

　これまでの実施の形態においては、回路１３の形成されていないウェハ１０の裏面１１ｂ側から貫通電極１１０を形成する方式、いわゆるＢａｃｋ－Ｖｉａ方式を用いて説明してきた。貫通電極１１０は回路１３の形成されていないウェハ１０の裏面１０ｂ側に露出しているので、裏面配線１５０（プログラマブルな配線）もウェハ１０の裏面１０ｂ側に形成した。

　しかしながら、貫通電極の形成工程は、Ｂａｃｋ－Ｖｉａ方式に限られず様々な方式が提案されている。

　例えば回路１３の形成される面１１ａから貫通電極を形成する方式（貫通電極の形成は、回路１３の形成の前後、様々なタイミングで行われうる）いわゆるＦｒｏｎｔ－Ｖｉａ方式も提案されているが、このような場合においても本発明を適用することは可能である。図３２に示すように、回路１３の形成された表面１１ａに、エッチングにより貫通孔を形成した後、導電性材料を埋め込むことで、貫通電極１１０と垂直方向の電極１１１を形成する。なお、この段階では貫通電極１１０はウェハ１０及びデバイス層１１を貫通していないが、後述するようにウェハ１０の裏面１０ｂを研磨することにより、貫通電極１１０はウェハ１０及びデバイス層１１を貫通する。共有配線１０１は回路１３の形成工程、いわゆるＢＥＯＬ（Ｂａｃｋ　Ｅｎｄ　Ｏｆ　Ｌｉｎｅ）においてあらかじめ形成しておけばよい。

　なお、本実施の形態では貫通電極１１０と電極１１１を同時に形成しているが、電極１１１も、共有配線１０１と同様に回路１３の形成工程で形成してしまっても構わない。図３２を見ても明らかなように、電極１１１と共有配線１０１はすべてデバイス層１１内にあるので、回路１３の形成工程の中で作りこんでしまうことができるのである。

　その後、図３３に示すように、ウェハ１０を支持基板１７０に接合した状態でウェハ１０の裏面１０ｂを研磨してウェハ１０を薄化し、貫通電極１１０ａ、１１０ｂ間を接続するバックバンプ１８０を形成する。この際、上記実施の形態とは異なり、ウェハ１０の回路形成面１１ａに支持基板１７０が接合されるが、それ以外の一連の工程は先の実施の形態と同じである。

　その後、図３４にあるように、支持基板１７０をウェハ１０の表面１１ａから裏面１０ｂに入れ替える。ウェハ１０の表面１１ａに支持基板１７０が接合している状態で、ウェハ１０の裏面１０ｂに別の支持基板１７０を接合した後、表面１１ａに接合していた支持基板１７０を剥がすことで、支持基板１７０を入れ替えることができる。この状態であれば、貫通電極１１０と電極１１１がウェハ１０の回路形成面１１ａから露出しているので、先の実施の形態と同様に、テンプレート１３０を用いた検査と裏面配線１５０（プログラマブル配線）の形成が可能である。

　以上説明してきたように、本発明は貫通電極の形成方式などに限定されない。本発明の本質は、短絡された貫通電極対と垂直方向の電極対を用意して、これらの間に配線を形成することでプログラマブルな配線として機能させることにある。

　次に、別の実施の形態について説明する。なお、以下の説明で用いる図面において、各構成要素の寸法は、技術の理解の容易さを優先させるため、必ずしも実際の寸法に対応していない。

　図３５に示すように、本実施の形態の半導体装置２００には、複数の基板としてのウェハ２１０が積層して配置されている。各ウェハ２１０上には、デバイス層２１１が形成されている。そして、これらウェハ２１０とデバイス層２１１が半導体チップ２１２を構成している。なお、図示の例ではウェハ２１０及びデバイス層２１１（半導体チップ２１２）は５層に積層されているが、これらの積層数は任意に設定することができる。また、図示はしないが、半導体チップ２１２は１枚のウェハ２１０に対して水平面内に複数形成されている。すなわち、半導体装置２００は、複数の半導体チップ２１２が鉛直方向及び水平方向に複数配置された構成を有している。

　半導体装置２００には、積層された複数のウェハ２１０及び複数のデバイス層２１１（複数の半導体チップ２１２）を厚み方向に貫通して、選択信号をシリアルに伝送する選択用貫通電極２２０と、データ信号を伝送するデータ用貫通電極２２１とがそれぞれ形成されている。選択用貫通電極２２０の選択信号は、積層された半導体チップ２１２のうち、どの半導体チップ２１２を選択するかを示す信号である。また、データ用貫通電極２２１のデータ信号は、後述する所定の回路としてのメモリ回路２３０内のメモリセルのアドレスやメモリセルに記録されるデータ等を含む信号である。なお、これら選択用貫通電極２２０とデータ用貫通電極２２１は、水平方向に複数配置された半導体チップ２１２毎に設けられている。

　次に、各半導体チップ２１２の構成について説明する。ウェハ２１０上のデバイス層２１１には、図３６に示すように選択用貫通電極２２０とデータ用貫通電極２２１に加えて、メモリ回路２３０、シリアルパラレル変換回路２３１、選択回路２３２、及びゲート回路２３３が形成されている。なお、デバイス層２１１には、これら回路の他、種々の配線（図示せず）も形成されている。

　メモリ回路２３０内には、複数の揮発性のメモリセル（図示せず）が配置されている。これらメモリセルは、行アドレスと列アドレスで特定されるように格子状に配置されている。すなわち、メモリセルは、ワード線とビット線にそれぞれ接続されている。

　シリアルパラレル変換回路２３１は、図３７に示すように選択用貫通電極２２０からのシリアルな選択信号をパラレルに変換する。変換された選択信号は、シリアルパラレル変換回路２３１から選択回路２３２に出力される。

　選択回路２３２は、選択用貫通電極２２０からの選択信号に基づいて、データ用貫通電極２２１を伝送されるデータ信号が、当該選択回路２３２が設けられた半導体チップ２１２に対する信号であるか否かを選択する。すなわち、選択回路２３２は、選択信号に基づいて、データ用貫通電極２２１からメモリ回路２３０へのデータ信号の出力を制御する。具体的には、ゲート回路２３３においてデータ用貫通電極２２１からメモリ回路２３０へのデータ信号の出力を制御するように、選択回路２３２からゲート回路２３３に制御信号が出力される。なお、本実施の形態の選択用貫通電極２２０は、選択信号として例えばＴｒｕｅ信号のみを伝送する場合について説明する。したがって、Ｆａｌｓｅ信号を生成するため、選択回路２３２には後述するようにインバータ２４２が設けられている。

　選択回路２３２には、選択信号を伝送する第１の信号線２４０と、選択信号の反転信号を伝送する第２の信号線２４１とがそれぞれ複数形成されている。一対の第１の信号線２４０と第２の信号線２４１には、選択信号を反転させる、すなわち“０”の信号と“１”の信号とを互いに変換するインバータ２４２が設けられている。

　第１の信号線２４０と第２の信号線２４１には、接続用電極２４３が形成されている。接続用電極２４３は、配線２４４及びＡＮＤ回路２４５を介してゲート回路２３３に接続されている。本選択回路２３２においては、選択用貫通電極２２０からの選択信号は反転されずにＡＮＤ回路２４５に出力される。そして、ＡＮＤ回路２４５からゲート回路２３３に、データ用貫通電極２２１からメモリ回路２３０にデータ信号を出力するようにするか（データ信号の選択）、あるいはデータ用貫通電極２２１からメモリ回路２３０にデータ信号を出力しないようにするか（データ信号の非選択）を表す制御信号が出力される。具体的には、例えばデータ信号を選択する場合には“１”の制御信号が出力され、データ信号を選択しない場合には“０”の制御信号が出力される。

　接続用電極２４３を形成するに際し、図３８に示すように選択回路２３２には、ウェハ２１０及びデバイス層２１１を貫通して、接続用貫通孔２４６が形成されている。接続用貫通孔２４６の上部には導電性材料２４７が充填され、且つ接続用貫通孔２４６の下部には絶縁性材料２４８が充填されている。こうして第１の信号線２４０又は第２の信号線２４１は、接続用電極２４３及び配線２４４を介してゲート回路２３３に接続される。なお、このように接続用貫通孔２４６の下部には絶縁性材料２４８が充填されているので、半導体チップ２１２が積層されても、当該積層された半導体チップ２１２間において、接続用貫通孔２４６を介して第１の信号線２４０や第２の信号線２４１がそれぞれ導通することはない。また、接続用貫通孔２４６への導電性材料２４７と絶縁性材料２４８の充填は、例えばインクジェット方式で行ってもよい。あるいは、接続用貫通孔２４６の形成パターンに対応して複数のノズルを配置し、各ノズルから対応する接続用貫通孔２４６に導電性材料２４７と絶縁性材料２４８を供給してもよい。また、第１の信号線２４０と第２の信号線２４１において、シリアルパラレル変換回路２３１とを接続される箇所にも、上記接続用電極２４３が形成されていてもよい。さらに、第１の信号線２４０と第２の信号線２４１において、インバータ２４２と接続される箇所にも、上記接続用電極２４３が形成されていてもよい。

　なお、本実施の形態において選択信号は３つの信号で特定されていたが、信号数は限定されず、選択回路２３２は任意の数の信号で特定される選択信号を制御信号に変換できる。

　また、図３７に示した選択回路２３２では、選択用貫通電極２２０からの選択信号は反転されずにＡＮＤ回路２４５に出力され、さらにＡＮＤ回路２４５からゲート回路２３３に制御信号が出力された。一方、他の半導体チップ２１２においては、異なる方式で変換された制御信号が選択回路２３２からゲート回路２３３に出力される。例えば図３９に示すように他の半導体チップ２１２の選択回路２３２では、１つ目の選択信号を反転させ、他の２つ目及び３つ目の選択信号をそのまま出力している。このように選択用貫通電極２２０からの選択信号に対して、各半導体チップ２１２の選択回路２３２が異なる制御信号を出力することにより、半導体チップ２１２が適切に選択される。

　ゲート回路２３３では、図３６に示すように選択回路２３２からの制御信号に基づいて、データ用貫通電極２２１からメモリ回路２３０へのデータ信号の出力を制御する。すなわち、選択回路２３２からの制御信号が選択を示す信号（“１”の信号）である場合にのみ、ゲート回路２３３からメモリ回路２３０にデータ信号が出力される。

　次に、以上のように構成された半導体装置２００における動作について説明する。

　選択用貫通電極２２０を伝送される選択信号は、シリアルパラレル変換回路２３１を介して選択回路２３２に出力される。選択回路２３２では、半導体チップ２１２毎に固有のパターンで選択信号が変換され、データ用貫通電極２２１からのデータ信号を選択するか否かが決定される。データ信号の選択又は非選択を示す制御信号は、選択回路２３２からゲート回路２３３に出力される。ゲート回路２３３には、選択回路２３２からの制御信号と共に、データ用貫通電極２２１からデータ信号が入力される。そして、選択回路２３２からの制御信号が選択を示す信号である場合にのみ、ゲート回路２３３からメモリ回路２３０にデータ信号が出力される。こうして、半導体装置２００では、選択用貫通電極２２０からの選択信号に基づいて、適切な半導体チップ２１２が選択される。

　次に、以上のように構成された半導体装置２００の製造方法について説明する。

　先ず、図４０に示すように、ウェハ２１０上にデバイス層２１１を形成する。このとき、デバイス層２１１には、メモリ回路２３０、シリアルパラレル変換回路２３１、選択回路２３２（第１の信号線２４０、第２の信号線２４１、インバータ２４２、配線２４４及びＡＮＤ回路２４５）、ゲート回路２３３が形成される。

　その後、図４１に示すようにウェハ２１０とデバイス層２１１を厚み方向に貫通するように、選択用貫通孔２５０、データ用貫通孔２５１、接続用貫通孔２４６をそれぞれ形成する。選択用貫通孔２５０、データ用貫通孔２５１、接続用貫通孔２４６は、例えばフォトリソグラフィー処理及びエッチング処理によって同時に形成される。すなわち、フォトリソグラフィー処理によってデバイス層２１１上に所定のレジストパターンを形成した後、当該レジストパターンをマスクとしてデバイス層２１１とウェハ２１０をエッチングして、選択用貫通孔２５０、データ用貫通孔２５１、接続用貫通孔２４６が形成される。

　その後、図４２に示すように選択用貫通孔２５０とデータ用貫通孔２５１にそれぞれ導電性材料を充填し、選択用貫通電極２２０とデータ用貫通電極２２１とをそれぞれ形成する。また、接続用貫通孔２４６に対しては、図３８に示したように上部に導電性材料２４７を充填し、且つ下部に絶縁性材料２４８を充填し、接続用電極２４３を形成する。なお、選択用貫通孔２５０、データ用貫通孔２５１、接続用貫通孔２４６への導電性材料と絶縁性材料の充填は、例えばインクジェット方式で行ってもよい。あるいは、選択用貫通孔２５０、データ用貫通孔２５１、接続用貫通孔２４６の形成パターンに対応して複数のノズルを配置し、各ノズルから導電性材料と絶縁性材料を供給してもよい。

　こうして、各層の半導体チップ２１２が製造される。その後、図３５に示したように複数の半導体チップ２１２を鉛直方向に積層し接合する。このとき、選択用貫通電極２２０とデータ用貫通電極２２１がそれぞれ導通するように、複数の半導体チップ２１２が積層される。こうして、半導体装置２００が製造される。なお、上述したように半導体チップ２１２はウェハ２１０の水平面内に複数形成されており、半導体チップ２１２はウェハ２１０単位で積層される。

　なお、半導体チップ２１２を形成するに際しては、ウェハ２１０が薄型化されている。このため、支持基板（ウェハやガラス基板）をウェハ２１０に設けて、当該ウェハ２１０を支持して処理を行ってもよい。

　ここで、３次元集積技術においては、従来、いわゆるワイヤボンディング方式が用いられている。このワイヤボンディング方式では、上下に積層された半導体チップ間や、半導体チップと基板上の電極等との間にワイヤを設け、これらを電気的に接続している（日本国特開平２－２９００４８号公報）。

　また、３次元集積技術では、いわゆる貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いる技術も採用されている。貫通電極は、積層された半導体チップを貫通するように形成される。そして、この貫通電極を介して、各半導体チップ間や、半導体チップと基板上の電極等との間が電気的に接続されている（日本国特開平６－２９１２５０号公報）。

　しかしながら、日本国特開平２－２９００４８号公報に記載のワイヤボンディング方式を用いた場合、各半導体チップにワイヤを接続する必要があるため、半導体装置の構造が複雑になる。

　また、日本国特開平６－２９１２５０号公報に記載の貫通電極を用いた場合、半導体チップが電気的に直列に接続される。そうすると、半導体チップを選択するための貫通電極が複数必要となる。すなわち、この貫通電極は積層される半導体チップの数だけ必要になる。したがって、かかる場合でも半導体装置の構造が複雑になる。

　以上のように現状の３次元積層技術においては、単純な構造の半導体装置を用いて、半導体チップを適切に選択することは困難な状況にある。

　これに対して、本実施の形態によれば、選択用貫通電極２２０からの選択信号は、各ウェハ２１０上の選択回路２３２に出力される。そして、選択回路２３２では、当該選択信号に基づいてゲート回路２３３に制御信号を出力し、当該ゲート回路２３３を介してデータ用貫通電極２２０からメモリ回路２３０へのデータ信号の出力を制御することができる。すなわち、選択されるべき半導体チップ２１２のみにデータ用貫通電極２２１からのデータ信号を出力することができる。したがって、本実施の形態の半導体装置２００では、半導体チップ２１２を適切に選択することができる。

　しかも、本実施の形態の半導体装置２００においては、貫通電極として、選択用貫通電極２２０とデータ用貫通電極２２１の２本の貫通電極のみを形成すればよい。特にウェハ２１０上にはシリアルパラレル変換回路２３１が設けられているので、選択用貫通電極２２０において選択信号をシリアルに伝送することができ、当該選択用貫通電極２２０を複数形成する必要がない。したがって、半導体チップ２１２を選択するため、従来のように複数の貫通電極を形成する必要がなく、また各半導体チップ２１２にワイヤを接続する必要もない。したがって、当該半導体装置２００の構成を単純化することができる。

　また、選択回路２３３は、簡易な方法で形成することができる。すなわち、選択回路２３２の接続用貫通孔２４６は、半導体チップ２１２の他の貫通孔（選択用貫通孔２５０、データ用貫通孔２５１）と共に形成される。このため、接続用貫通孔２４６を形成する工程を別途行う必要がない。また、例えばインクジェット方式で接続用貫通孔２４６に導電性材料２４７と絶縁性材料２４８を充填することにより、簡単に接続用電極２４３を形成することができる。このように選択回路２３２を簡易な方法で形成できるので、半導体装置２００を効率よく製造することができる。

　以上の実施の形態では、選択用貫通電極２２０は選択信号をシリアルに伝送していたが、選択信号をパラレルに伝送するようにしてもよい。

　例えば図４３に示すように選択用貫通電極２２０は、複数、例えば３本形成される。そして、複数の選択用貫通電極２２０は、選択信号をパラレルに伝送する。なお、本実施の形態の選択用貫通電極２２０は、選択信号として例えばＴｒｕｅ信号のみを伝送する場合について説明する。したがって、Ｆａｌｓｅ信号を生成するため、選択回路２３２にはインバータ２４２が設けられている。

　かかる場合、図４４に示すようにウェハ２１０上のデバイス層２１１では、上記実施の形態のシリアルパラレル変換回路２３１が省略される。そして、図４５及び図４６に示すように選択用貫通電極２２０からの選択信号は、直接選択回路２３２に出力される。選択回路２３２は、第１の信号線２４０、第２の信号線２４１、インバータ２４２、接続用電極２４３、配線２４４、及びＡＮＤ回路２４５を有している。また、一の半導体チップ２１２における選択回路２３２では、図４５に示すように選択用貫通電極２２０からの選択信号は反転されずにＡＮＤ回路２４５に出力される。一方、他の半導体チップ２１２における選択回路２３２では、図４６に示すように１つ目の選択信号を反転させ、他の２つ目及び３つ目の選択信号をそのまま出力している。このように各半導体チップ２１２の選択回路２３２では、異なる制御信号を出力する。なお、この選択回路２３２の構成は、上記実施の形態と同様であるので説明を省略する。また、半導体装置２００のその他の構成についても、上記実施の形態と同様であるので説明を省略する。

　本実施の形態においても、選択回路２３２とゲート回路２３３により、選択用貫通電極２２０からの選択信号に基づいて、データ用貫通電極２２１からメモリ回路２３０へのデータ信号の出力を制御することができる。したがって、半導体チップ２１２を適切に選択することができる。

　また、複数の選択用貫通電極２２０は選択信号をパラレルに伝送するので、当該選択信号を選択回路２３２に迅速に出力することができる。このため、半導体チップ２１２の選択をより迅速に行うことができる。したがって、半導体装置２００の処理速度を向上させることができる。

　以上の実施の形態では、複数の選択用貫通電極２２０は選択信号としてＴｒｕｅ信号のみをパラレルに伝送していたが、Ｆａｌｓｅ信号もパラレルに伝送するようにしてもよい。

　例えば図４７に示すように選択用貫通電極２２０は、図４３～図４６に示した例の選択用貫通電極２２０の倍、例えば６本形成される。

　かかる場合、図４８に示すようにウェハ２１０上のデバイス層２１１では、上記実施の形態のシリアルパラレル変換回路２３１が省略される。そして、図４９及び図５０に示すように選択用貫通電極２２０からの選択信号は、直接選択回路２３２に出力される。また、選択回路２３２においてインバータ２４２も省略できる。したがって、選択回路２３２は、第１の信号線２４０、第２の信号線２４１、接続用電極２４３、配線２４４、及びＡＮＤ回路２４５を有している。また、一の半導体チップ２１２における選択回路２３２では、図４９に示すように選択用貫通電極２２０からＡＮＤ回路２４５にＴｒｕｅ信号のみが出力される。一方、他の半導体チップ２１２における選択回路２３２では、図５０に示すように１つ目がＴｒｕｅ信号で、他の２つ目及び３つ目がＦａｌｓｅ信号で出力される。このように各半導体チップ２１２の選択回路２３２では、異なる制御信号を出力する。なお、この選択回路２３２の構成は、上記実施の形態と同様であるので説明を省略する。また、半導体装置２００のその他の構成についても、上記実施の形態と同様であるので説明を省略する。

　また、複数の選択用貫通電極２２０は選択信号をＴｒｕｅ信号とＦａｌｓｅ信号としてパラレルに伝送し、当該選択信号を選択回路２３２に出力するので、半導体チップ２１２の選択をさらに迅速に行うことができる。このため、半導体装置２００の処理速度をさらに向上させることができる。

　なお、図４３～図５０に示した実施の形態において選択信号は３つの信号で特定されていたが、信号数は限定されず、選択回路２３２は任意の数の信号で特定される選択信号を制御信号に変換できる。

　以上の実施の形態の半導体装置２００において、図５１に示すように複数のウェハ２１０に冗長用基板としての冗長用ウェハ２６０がさらに積層されていてもよい。各冗長用ウェハ２６０上には、デバイス層２６１が形成されている。そして、これら冗長用ウェハ２６０とデバイス層２６１が冗長用チップ２６２を構成している。また、半導体装置２００に形成された選択用貫通電極２２０とデータ用貫通電極２２１は、冗長用ウェハ２６０及びデバイス層２６１（冗長用チップ２６２）も貫通するように形成されている。なお、図示はしないが、冗長用チップ２６２は、１枚の冗長用ウェハ２６０に対して水平面内に複数形成されている。そして、これら冗長用チップ２６２は、水平方向に複数配置された半導体チップ２１２に対応する位置に形成されている。また、図示の例では、冗長用チップ２６２は複数の半導体チップ２１２の上層に配置されているが、これら冗長用チップ２６２と半導体チップ２１２の配置は任意に設定することができる。

　冗長用チップ２６２のデバイス層２６１には、図５２に示すように選択用貫通電極２２０とデータ用貫通電極２２１に加えて、冗長回路２７０、シリアルパラレル変換回路２７１、選択回路２７２、及びゲート回路２７３が形成されている。なお、デバイス層２６２には、これら回路の他、種々の配線（図示せず）も形成されている。

　冗長回路２７０は、積層された半導体チップ２１２のメモリ回路２３０のうち、不良なメモリ回路２３０を置換するための回路である。冗長回路２７０内には、複数の揮発性の冗長メモリセル（図示せず）が配置されている。これら冗長回路２７０内の冗長メモリセルの配置は、メモリ回路２３０内のメモリセルの配置と同様である。

　なお、他のシリアルパラレル変換回路２７１、選択回路２７２、及びゲート回路２７３の構成は、上記実施の形態のシリアルパラレル変換回路２３１、選択回路２３２、及びゲート回路２３３の構成と同様であるので説明を省略する。

　本実施の形態では、各半導体チップ２１２を製造した後、メモリ回路２３０の電気的特性の試験が行われる。この試験は種々の方法で行われる。例えばプローブ（図示せず）をメモリ回路２３０の電極に接触させ、各プローブからメモリ回路２３０に検査用の信号を印加することにより、当該メモリ回路２３０の電気的特性が検査される。

　その後、試験の結果、不良と判断されたメモリ回路２３０（以下、「不良回路２３０」と呼ぶ場合がある。）を冗長回路２７０で置換するように、半導体チップ２１２の選択回路２３２と冗長用チップ２６２の選択回路２７２が形成される。具体的には、不良回路２３０を備えた半導体チップ２１２（以下、「不良チップ２１２」と呼ぶ場合がある。）を示す選択信号が選択用貫通電極２２０を伝送された際、不良チップ２１２が選択されないように、当該不良チップ２１２の選択回路２３２が形成される。一方、不良チップ２１２を示す選択信号が選択用貫通電極２２０を伝送された際、冗長用チップ２６２が選択されるように、当該冗長用チップ２６２の選択回路２７２が形成される。そして、これら不良チップ２１２を含む半導体チップ２１２と冗長用チップ２６２が図５１に示したように積層され、不良回路２３０が冗長回路２７０に置換されて救済される。すなわち、不良チップ２１２が冗長用チップ２６２に置換されて救済される。

　ここで、不良チップ２１２が救済されない場合、半導体装置２００自体が不良になってしまう。この点、本実施の形態によれば、不良チップ２１２を冗長用チップ２６２で救済できるので、他の不良でない半導体チップ２１２を有効に利用することができ、半導体装置２００を良好に製造することができる。したがって、半導体装置２００の歩留まりを向上させることができる。

　以上の実施の形態において、半導体チップ２１２の選択回路２３２（冗長用チップ２６２の選択回路２７２）では、接続用貫通孔２４６に導電性材料２４７と絶縁性材料２４８を充填した。しかしながら、選択回路２３２において配線同士を接続する方法は、このように接続用貫通孔２４６を用いた場合に限定されず、種々の方法を用いることができる。例えば接続用貫通孔２４６を用いる代わりに、例えばヒューズ素子を用いてもよいし、あるいはフラッシュメモリを用いてもよい。

　以上の実施の形態では、電子素子としてメモリセルを備えたメモリ回路２３０（冗長回路２７０）を用いた場合について説明したが、他の電子素子、例えばロジック素子などに対しても本発明を適用することができる。すなわち、本発明の方法を用いて、不良ロジック素子を備えた回路を冗長回路に置換して救済することができる。

　図５３に示すように、本実施の形態の半導体装置３００には、複数の半導体チップ３１０と１つの冗長用チップ３２０が積層されて配置されている。半導体チップ３１０は、ウェハ３１１上にデバイス層３１２が形成された構成を有している。デバイス層３１２は、後述するように複数の揮発性の電子素子としてのメモリセル４００を備えている。冗長用チップ３２０は、ウェハ３２１上にデバイス層３２２が形成された構成を有している。デバイス層３２２は、後述するように複数の揮発性の冗長電子素子としての冗長メモリセル３５０を備えている。なお、図示の例では半導体チップ３１０は５層に積層されているが、半導体チップ３１０の数は任意に設定することができる。また、冗長用チップ３２０は複数の半導体チップ３１０の上層に配置されているが、これら冗長用チップ３２０と半導体チップ３１０の配置も任意に設定することができる。

　半導体装置３００には、積層された複数の半導体チップ３１０及び冗長用チップ３２０を厚み方向に貫通して、外部から入力されたメモリセル４００の位置情報信号（位置情報）としてのアドレスをシリアルに伝送する位置情報用貫通電極としてのアドレス用貫通電極３３０と、後述する冗長用チップ３２０から出力される判定信号をシリアルに伝送する判定用貫通電極３３１とが形成されている。

　次に、冗長用チップ３２０の構成について説明する。冗長用チップ３２０のデバイス層３２２には、図５４に示すように冗長回路３４０、不良位置情報記録部としての不良アドレス記録部３４１、判定回路３４２、制御信号生成回路３４３、ゲート回路としての第１のゲート回路３４４、位置情報変換回路としてのアドレス変換回路３４５、及び第２のゲート回路３４６が形成されている。なお、デバイス層３２２には、これら回路の他、種々の配線（図示せず）も形成されている。

　冗長回路３４０内には、図５５に示すように半導体チップ３１０の複数のメモリセル４００のうち、不良電子素子としての不良メモリセルを置換するための冗長メモリセル３５０が配置されている。冗長メモリセル３５０は、行アドレスと列アドレスで特定されるように格子状に配置されている。すなわち、冗長メモリセル３５０は、ワード線３５１とビット線３５２にそれぞれ接続されている。

　なお、冗長回路３４０には、アドレス変換回路３４５で変換されたアドレスをデコードする行アドレスデコーダ３５３と列アドレスデコーダ３５４が接続されている。行アドレスデコーダ３５３では、行アドレスをデコードしてワード線３５１が選択される。また、列アドレスデコーダ３５４では、列アドレスをデコードしてビット線３５２が選択される。

　不良アドレス記録部３４１では、不良メモリセルのアドレスを記録する。不良アドレス記録部３４１は、図５６に示すようにウェハ３２１及びデバイス層３２２を貫通して形成された、電源線接続用の第１の冗長用貫通孔３６０ａと接地線接続用の第２の冗長用貫通孔３６０ｂを備えた一対の冗長用貫通孔３６０を複数有している。また、不良アドレス記録部３４１におけるデバイス層３２２には、第１の冗長用貫通孔３６０ａの両側に、出力用の位置情報線としてのアドレス線３６１と電源線３６２が配線されている。さらに、第２の冗長用貫通孔３６０ｂの両側には、出力用の位置情報線としてのアドレス線３６３と接地線３６４が配線されている。

　そして、不良アドレス記録部３４１において、不良メモリセルのアドレスは“１”と“０”の信号で記録される。例えば“１”の信号を記録する際には、図５６及び図５７に示すように第１の冗長用貫通孔３６０ａを介してアドレス線３６１と電源線３６２を接続する。具体的には、第１の冗長用貫通孔３６０ａの上部に導電性材料３６５を充填し、且つ第１の冗長用貫通孔３６０ａの下部に絶縁性材料３６６を充填すると共に、第２の冗長用貫通孔３６０ｂに絶縁性材料３６６を充填する。また、“０”の信号を記録する際には、図５８及び図５９に示すように第２の冗長用貫通孔３６０ｂを介してアドレス線３６３と接地線３６４を接続する。具体的には、第２の冗長用貫通孔３６０ｂの上部に導電性材料３６５を充填し、且つ第２の冗長用貫通孔３６０ｂの下部に絶縁性材料３６６を充填すると共に、第１の冗長用貫通孔３６０ａに絶縁性材料３６６を充填する。こうして、不良アドレス記録部３４１に不良メモリセルのアドレスが記録される。なお、このように第１の冗長用貫通孔３６０ａ、第２の冗長用貫通孔３６０ｂの下部には絶縁性材料３６６が充填されているので、冗長用チップ３２０と半導体チップ３１０が積層されても、当該積層された冗長用チップ３２０と半導体チップ３１０との間において、第１の冗長用貫通孔３６０ａや第２の冗長用貫通孔３６０ｂを介してアドレス線３６１、電源線３６２、アドレス線３６３、接地線３６４がそれぞれ導通することはない。また、第１の冗長用貫通孔３６０ａと第２の冗長用貫通孔３６０ｂへの導電性材料３６５と絶縁性材料３６６の充填は、例えばインクジェット方式で行ってもよい。あるいは、第１の冗長用貫通孔３６０ａと第２の冗長用貫通孔３６０ｂの形成パターンに対応して複数のノズルを配置し、各ノズルから対応する第１の冗長用貫通孔３６０ａや第２の冗長用貫通孔３６０ｂに導電性材料３６５と絶縁性材料３６６を供給してもよい。

　判定回路３４２では、アドレス用貫通電極３３０から出力された外部からのアドレスと不良アドレス記録部３４１に記録された不良メモリセルのアドレスとを比較して、これらアドレスの一致又は不一致を判定する。すなわち、判定回路３４２では、図６０に示すように外部からの入力行列アドレスと不良メモリセルの行列アドレスの比較が行われる。

　判定回路３４２は、図６０に示すように外部からの入力行列アドレスＡを伝送するための入力行列アドレスバス３７０と、不良メモリセルの行列アドレスＢを伝送するための不良行列アドレスバス３７１とを有している。そして、入力行列アドレスＡと不良メモリセルの行列アドレスＢとを比較し、例えば一致している場合には信号Ｙとして“１”を出力し、一致していない場合には信号Ｙとして“０”を出力する。すなわち、行アドレスと列アドレスそれぞれの一致不一致を考慮して、信号Ｙとして“１”又は“０”を出力する。そして、信号Ｙが“１”の場合には、対応するアドレスのメモリセル４００が不良メモリセルと判定される。一方、例えば信号Ｙが“０”の場合には、対応するアドレスのメモリセル４００が不良でないと判定される。

　制御信号生成回路３４３は、メモリセル４００又は冗長メモリセル３５０の動作を制御するための制御信号を生成する。制御信号としては、例えばチップイネーブル信号、ライトイネーブル信号、リードイネーブル信号等が生成される。

　第１のゲート回路３４４では、判定回路３４２における判定結果と制御信号生成回路３４３で生成された制御信号に基づいて、半導体チップ３１０のメモリセル４００を動作可能にするか、冗長回路３４０の冗長メモリセル３５０を動作可能にするかを制御する。

　判定回路３４２において、外部からのアドレスと不良メモリセルのアドレスが一致と判定された場合には、第１のゲート回路３４４は、不良メモリセルを冗長メモリセル３５０で置換して救済し、冗長メモリセル３５０を動作可能にする。具体的には、第１のゲート回路３４４は、制御信号生成回路３４３からの制御信号を第２のゲート回路３４６に出力する。

　一方、判定回路３４２において、外部からのアドレスと不良メモリセルのアドレスが不一致と判定された場合には、第１のゲート回路３４４は、半導体チップ３１０のメモリセル４００を動作可能にする。具体的には、第１のゲート回路３４４は、制御信号生成回路３４３からの制御信号を判定信号として、判定用貫通電極３３１に出力する。

　アドレス変換回路３４５は、アドレス用貫通電極３３０からのアドレス（外部からのアドレス）を冗長回路３４０内の冗長メモリセル３５０のアドレスに変換する。ここで、本実施の形態において、冗長回路３４０内の冗長メモリセル３５０の配置は、後述する半導体チップ３１０の回路３９０内のメモリセル４００の配置と同様である。そこで、半導体チップ３１０の不良メモリセルを冗長メモリセル３５０に置換する場合に、置換される複数の冗長メモリセル３５０が冗長回路３４０内で連続して配置されるように、アドレス変換回路３４５において冗長メモリセル３５０のアドレスを変換する。本実施の形態では、図６１に示すようにアドレス変換回路３４５が例えばアドレス（０、０、０）を冗長メモリセル３５０のアドレス（１、０、０）に変換する場合について説明する。

　アドレス変換回路３４５には、図６１に示すようにアドレス用貫通電極３３０からのシリアルな信号であるアドレスが、シリアルパラレル変換回路３８０においてパラレルな信号のアドレスに変換されて入力される。

　アドレス変換回路３４５には、アドレス（“０”の信号）を伝送する位置情報信号線としての第１の信号線３８１と、アドレスの反転信号（“１”の信号）を伝送する反転位置情報信号線としての第２の信号線３８２とがそれぞれ複数、例えば３本ずつ形成されている。一対の第１の信号線３８１と第２の信号線３８２との間には、信号を反転させるインバータ３８３が設けられている。

　第１の信号線３８１と第２の信号線３８２には、接続用電極３８４が形成されている。接続用電極３８４は、配線３８５を介して第２のゲート回路３４６に接続されている。本実施の形態では、図６１に示すように１本目の第２の信号線３８２、２本目と３本目の第１の信号線３８１に接続用電極３８４が形成されている。このように接続用電極３８４を設けることにより、アドレス変換回路３４５において、例えばアドレス（０、０、０）が冗長メモリセル３５０のアドレス（１、０、０）に変換される。

　なお、図６１においては、アドレス変換回路３４５におけるアドレスの変換方法の理解を容易にするため、第１の信号線３８１又は第２の信号線３８２に接続用電極３８４のみが形成されたアドレス変換回路３４５を描図したが、実際には図６２に示すように、アドレス変換回路３４５には複数の接続用貫通孔３８６が形成され、一の接続用貫通孔３８６に選択的に接続用電極３８４が形成される。すなわち、冗長メモリセル３５０のアドレス（１、０、０）において、“０”又は“１”の信号毎（第１の信号線３８１と第２の信号線３８２毎）に、６つの接続用貫通孔３８６が予め形成される。そして、例えば冗長メモリセル３５０のアドレス（１、０、０）のうち、１つ目の信号を“１”にするため、１本目の第２の信号線３８２における接続用貫通孔３８６に接続用電極３８４を形成し、他の５本の信号線３８１、３８２における接続用貫通孔３８６には接続用電極３８４を形成しない。同様に、冗長メモリセル３５０のアドレス（１、０、０）のうち、２つ目と３つ目の信号を“０”にするため、２本目と３本目の第１の信号線３８１における接続用貫通孔３８６にそれぞれ接続用電極３８４を形成し、他の信号線３８１、３８２における接続用貫通孔３８６には接続用電極３８４を形成しない。こうして冗長メモリセル３５０のアドレス（１、０、０）が特定される。

　次に、接続用電極３８４の構成について詳しく説明する。上述したように接続用電極３８４を形成するに際し、図６３に示すようにアドレス変換回路３４５には、ウェハ３２１及びデバイス層３２２を貫通して接続用貫通孔３８６が形成されている。接続用貫通孔３８６の上部には導電性材料３８７が充填され、且つ接続用貫通孔３８６の下部には絶縁性材料３８８が充填されている。こうして第１の信号線３８１又は第２の信号線３８２は、接続用電極３８４及び配線３８５を介して第２のゲート回路３４６に接続される。なお、接続用貫通孔３８６への導電性材料３８７と絶縁性材料３８８の充填は、例えばインクジェット方式で行ってもよい。あるいは、接続用貫通孔３８６の形成パターンに対応して複数のノズルを配置し、各ノズルから対応する接続用貫通孔３８６に導電性材料３８７と絶縁性材料３８８を供給してもよい。また、第１の信号線３８１と第２の信号線３８２において、シリアルパラレル変換回路３８０とを接続される箇所にも、上記接続用電極３８４が形成されていてもよい。さらに、第１の信号線３８１と第２の信号線３８２において、インバータ３８３と接続される箇所にも、上記接続用電極３８４が形成されていてもよい。

　なお、本実施の形態においてアドレスは３つの信号で特定されていたが、信号数は限定されず、アドレス変換回路３４５は任意の数の信号で特定されるアドレスを冗長メモリセル３５０のアドレスに変換できる。

　また、アドレス変換回路３４５では、アドレス用貫通電極３３０からのアドレスを種々の冗長メモリセル３５０のアドレスに変換することができる。例えば図６４に示すアドレス変換回路３４５では、アドレス（０、０、０）を冗長メモリセル３５０のアドレス（１、１、０）に変換できる。なお、図６４の例においても、図６２に示したようにアドレス変換回路３４５には複数の接続用貫通孔３８６が形成され、一の接続用貫通孔３８６に選択的に接続用電極３８４が形成される。

　第２のゲート回路３４６には、図６１及び図６４に示すように第１のゲート回路３４４からの制御信号と、アドレス変換回路３４５で変換された冗長メモリセル３５０のアドレスが出力される。そして、第２のゲート回路３４６は、これらの出力に基づいて、冗長回路３４０内の冗長メモリセル３５０が動作可能になるように、当該冗長回路３４０に信号を出力する。

　次に、半導体チップ３１０の構成について説明する。半導体チップ３１０のデバイス層３１２には、図５４に示すように回路３９０、選択回路３９１、及び他のゲート回路としてのゲート回路３９２が形成されている。なお、デバイス層３１２には、これら回路の他、種々の配線（図示せず）も形成されている。

　回路３９０内には、図６５に示すように複数のメモリセル４００が配置されている。メモリセル４００は、行アドレスと列アドレスで特定されるように格子状に配置されている。すなわち、メモリセル４００は、ワード線４０１とビット線４０２にそれぞれ接続されている。

　このように回路３９０におけるメモリセル４００の配置は、上述した冗長用チップ３２０の冗長回路３４０内の冗長メモリセル３５０の配置同様である。

　なお、回路３９０には、ゲート回路３９２から入力されたメモリセル４００のアドレスをデコードする行アドレスデコーダ４０３と列アドレスデコーダ４０４が接続されている。行アドレスデコーダ４０３では、行アドレスをデコードしてワード線４０１が選択される。また、列アドレスデコーダ４０４では、列アドレスをデコードしてビット線４０２が選択される。

　選択回路３９１は、判定用貫通電極３３１からの判定信号（制御信号）が、当該選択回路３９１が設けられた半導体チップ３１０のメモリセル４００に対する信号であるか否かを選択する。すなわち、選択回路３９１は、判定用貫通電極３３１からの判定信号に基づいて、アドレス用貫通電極３３０から回路３９０へのアドレスの出力を制御する。具体的には、ゲート回路３９２においてアドレス用貫通電極３３０から回路３９０へのアドレスの出力を制御するように、選択回路３９１からゲート回路３９２に出力信号が出力される。

　選択回路３９１には、図６６に示すように判定用貫通電極３３１からのシリアルな判定信号が、シリアルパラレル変換回路４１０においてパラレルな判定信号に変換されて入力される。

　選択回路３９１には、判定信号を伝送する判定信号線としての第１の信号線４１１と、判定信号の反転信号を伝送する反転判定信号線としての第２の信号線４１２とがそれぞれ複数、例えば３本ずつ形成されている。一対の第１の信号線４１１と第２の信号線４１２には、判定信号を反転させる、すなわち“０”の信号と“１”の信号とを互いに変換するインバータ４１３が設けられている。

　第１の信号線４１１と第２の信号線４１２には、接続用電極４１４が形成されている。接続用電極４１４は、配線４１５及びＡＮＤ回路４１６を介してゲート回路３９２に接続されている。本選択回路３９１においては、判定用貫通電極３３１からの判定信号は反転されずにＡＮＤ回路４１６に出力される。そして、ＡＮＤ回路４１６からゲート回路３９２に、アドレス用貫通電極３３０から回路３９０にアドレスを出力するようにするか（アドレスの選択）、あるいはアドレス用貫通電極３３０から回路３９０にアドレスを出力しないようにするか（アドレスの非選択）を表す出力信号が出力される。具体的には、例えばアドレスを選択する場合には“１”の出力信号が出力され、アドレスを選択しない場合には“０”の出力信号が出力される。なお、この選択回路３９１の接続用電極４１４についても、図６２に示したアドレス変換回路３４５の接続用電極３８４と同様に、選択回路３９１には複数の接続用貫通孔４１７が形成され、一の接続用貫通孔４１７に選択的に接続用電極４１４が形成される。

　接続用電極４１４を形成するに際し、図６７に示すように選択回路３９１には、ウェハ３１１及びデバイス層３１２を貫通して、他の接続用貫通孔としての接続用貫通孔４１７が形成されている。接続用貫通孔４１７の上部には導電性材料４１８が充填され、且つ接続用貫通孔４１７の下部には絶縁性材料４１９が充填されている。こうして第１の信号線４１１又は第２の信号線４１２は、接続用電極４１４及び配線４１５を介してゲート回路３９２に接続される。なお、このように接続用貫通孔４１７の下部には絶縁性材料４１９が充填されているので、半導体チップ３１０が積層されても、当該積層された半導体チップ３１０間において、接続用貫通孔４１７を介して第１の信号線４１１、第２の信号線４１２がそれぞれ導通することはない。また、接続用貫通孔４１７への導電性材料４１８と絶縁性材料４１９の充填は、例えばインクジェット方式で行ってもよい。あるいは、接続用貫通孔４１７の形成パターンに対応して複数のノズルを配置し、各ノズルから対応する接続用貫通孔４１７に導電性材料４１８と絶縁性材料４１９を供給してもよい。また、第１の信号線４１１と第２の信号線４１２において、シリアルパラレル変換回路４１０とを接続される箇所にも、上記接続用電極４１４が形成されていてもよい。さらに、第１の信号線４１１と第２の信号線４１２において、インバータ４１３と接続される箇所にも、上記接続用電極４１４が形成されていてもよい。

　なお、本実施の形態において判定信号は３つの信号で特定されていたが、信号数は限定されず、選択回路３９１は任意の数の信号で特定される判定信号を出力信号に変換できる。

　また、図６６に示した選択回路３９１では、判定用貫通電極３３１からの判定信号は反転されずにＡＮＤ回路４１６に出力され、さらにＡＮＤ回路４１６からゲート回路３９２に出力信号が出力された。一方、他の半導体チップ３１０においては、異なる方式で変換された出力信号が選択回路３９１からゲート回路３９２に出力される。例えば図６８に示すように他の半導体チップ３１０の選択回路３９１では、１つ目の信号を反転させ、他の２つ目及び３つ目の信号をそのまま出力している。このように判定用貫通電極３３１からの判定信号に対して、各半導体チップ３１０の選択回路３９１が異なる出力信号を出力することにより、半導体チップ３１０が適切に選択される。

　ゲート回路３９２では、図５４に示すように選択回路３９１からの出力信号に基づいて、アドレス用貫通電極３３０から回路３９０へのアドレスの出力を制御する。すなわち、選択回路３９１からの出力信号が選択を示す信号（“１”の信号）である場合にのみ、ゲート回路３９２から回路３９０にアドレスが出力される。そして、回路３９０において、対応するアドレスのメモリセル４００が動作可能になる。

　次に、以上のように構成された半導体装置３００における動作について説明する。

　先ず、外部からアドレス用貫通電極３３０にメモリセル４００のアドレスが入力される。外部からのアドレスは、アドレス用貫通電極３３０を伝送されると共に、冗長用チップ３２０の判定回路３４２に出力される。判定回路３４２では、アドレス用貫通電極３３０から出力された外部からのアドレスと不良アドレス記録部３４１に記録された不良メモリセルのアドレスとを比較して、これらアドレスの一致又は不一致が判定される。判定回路３４２における判定結果は、第１のゲート回路３４４に出力される。また、制御信号生成回路３４３で生成された制御信号も、第１のゲート回路３４４に出力される。

　判定回路３４２において外部からのアドレスと不良メモリセルのアドレスが一致と判定された場合、すなわち対応するアドレスのメモリセル４００が不良メモリセルと判定された場合には、第１のゲート回路３４４から第２のゲート回路３４６に、制御信号生成回路３４３からの制御信号が出力される。また、アドレス変換回路３４５において、アドレス用貫通電極３３０から出力された外部からのアドレスが冗長回路３４０内の冗長メモリセル３５０のアドレスに変換される。アドレス変換回路３４５で変換された冗長メモリセル３５０のアドレスは、第２のゲート回路３４６に出力される。このように第２のゲート回路３４６には、第１のゲート回路３４４からの制御信号とアドレス変換回路３４５からの冗長メモリセル３５０のアドレスが出力される。そして、冗長回路３４０内の所定の冗長メモリセル３５０が動作可能になるように、第２のゲート回路３４６から冗長回路３４０に信号が出力される。こうして、半導体チップ３１０の不良メモリセルが、冗長メモリセル３５０に置換されて救済される。

　例えば図６９に示すように、半導体チップ３１０における不良メモリ４００ａが冗長メモリセル３５０ａに置換される。また、別の不良メモリセル４００ｂ、４００ｃも、それぞれ冗長メモリセル３５０ｂ、３５０ｃに置換される。このとき、アドレス変換回路３４５では、置換される冗長メモリセル３５０が冗長回路３４０内で連続して配置されるように、当該冗長メモリセル３５０のアドレスが変換される。したがって、上述した冗長メモリセル３５０ａ、３５０ｂ、３５０ｃは、冗長回路３４０内で連続して配置される。かかる場合、冗長回路３４０内のすべての冗長メモリセル３５０を有効に使用することができる。

　一方、判定回路３４２において外部からのアドレスと不良メモリセルのアドレスが不一致と判定された場合、すなわち対応するアドレスのメモリセル４００が良好なメモリセルであると判断された場合には、第１のゲート回路３４４から判定用貫通電極３３１に、制御信号生成回路３４３からの制御信号が判定信号として出力される。判定用貫通電極３３１を伝送される判定信号は、半導体チップ３１０の選択回路３９１に出力される。選択回路３９１では、半導体チップ３１０毎に固有のパターンで判定信号が変換され、アドレス用貫通電極３３０からのアドレスを選択するか否かが決定される。アドレスの選択又は非選択を示す出力信号は、選択回路３９１からゲート回路３９２に出力される。ゲート回路３９２には、選択回路３９１からの出力信号と共に、アドレス用貫通電極３３０からアドレスが入力される。そして、選択回路３９１からの出力信号が選択を示す信号である場合にのみ、ゲート回路３９２から回路３９０にアドレスが出力される。こうして、出力されたアドレスに対応するメモリセル４００が動作可能になる。

　以上のように半導体装置３００では、半導体チップ３１０の不良メモリセルが冗長メモリセル３５０に置換されて救済されると共に、半導体チップ３１０の不良でないメモリセル４００はそのまま使用され動作可能になる。

　次に、以上のように構成された半導体装置３００の製造方法について説明する。

　先ず、半導体チップ３１０の製造方法について説明する。図７０に示すように、ウェハ３１１上にデバイス層３１２を形成する。このとき、デバイス層３１２には、回路３９０、選択回路３９１（第１の信号線４１１、第２の信号線４１２、インバータ４１３、配線４１５及びＡＮＤ回路４１６）、ゲート回路３９２、シリアルパラレル変換回路４１０が形成される。

　その後、図７１に示すようにウェハ３１１とデバイス層３１２を厚み方向に貫通するように、位置情報用貫通孔としてのアドレス用貫通孔４２０、判定用貫通孔４２１、接続用貫通孔４１７をそれぞれ形成する。アドレス用貫通孔４２０、判定用貫通孔４２１、接続用貫通孔４１７は、例えばフォトリソグラフィー処理及びエッチング処理によって同時に形成される。すなわち、フォトリソグラフィー処理によってデバイス層３１２上に所定のレジストパターンを形成した後、当該レジストパターンをマスクとしてデバイス層３１２とウェハ３１１をエッチングして、アドレス用貫通孔４２０、判定用貫通孔４２１、接続用貫通孔４１７が形成される。

　その後、図７２に示すようにアドレス用貫通孔４２０と判定用貫通孔４２１にそれぞれ導電性材料を充填し、アドレス用貫通電極３３０と判定用貫通電極３３１とをそれぞれ形成する。また、接続用貫通孔４１７に対しては、図６７に示したように上部に導電性材料４１８を充填し、且つ下部に絶縁性材料４１９を充填し、接続用電極４１４を形成する。なお、アドレス用貫通孔４２０、判定用貫通孔４２１、接続用貫通孔４１７への導電性材料と絶縁性材料の充填は、例えばインクジェット方式で行ってもよい。あるいはアドレス用貫通孔４２０、判定用貫通孔４２１、接続用貫通孔４１７の形成パターンに対応して複数のノズルを配置し、各ノズルから導電性材料と絶縁性材料を供給してもよい。

　なお、各半導体チップ３１０では、回路３９０の電気的特性の試験を行われる。この試験は、ウェハ３１１上にデバイス層３１２を形成後であれば、どのタイミングで行ってもよい。例えばアドレス用貫通孔４２０、判定用貫通孔４２１、接続用貫通孔４１７の形成前後で行ってもよいし、アドレス用貫通電極３３０、判定用貫通電極３３１、接続用電極４１４の形成後に行ってもよい。なお、この試験は種々の方法で行われる。例えばプローブ（図示せず）を回路３９０の電極に接触させ、各プローブから回路３９０に検査用の信号を印加することにより、当該回路３９０の電気的特性が検査される。

　このように半導体チップ３１０を製造する間に、冗長用チップ３２０において、ウェハ３２１上にデバイス層３２２を形成する。デバイス層３２２には、冗長回路３４０、不良アドレス記録部３４１（アドレス線３６１、電源線３６２、アドレス線３６３、接地線３６４）、判定回路３４２、制御信号生成回路３４３、第１のゲート回路３４４、アドレス変換回路３４５（第１の信号線３８１、第２の信号線３８２、インバータ３８３、配線３８５）、第２のゲート回路３４６が形成される。なお、このデバイス層３２２の形成は図７０と同様であるので図示を省略する。

　その後、ウェハ３２１とデバイス層３２２を厚み方向に貫通するように、アドレス用貫通孔４２０、判定用貫通孔４２１、冗長用貫通孔３６０、接続用貫通孔３８６をそれぞれ形成する。アドレス用貫通孔４２０、判定用貫通孔４２１、冗長用貫通孔３６０、接続用貫通孔３８６は、例えばフォトリソグラフィー処理及びエッチング処理によって同時に形成される。なお、これらアドレス用貫通孔４２０、判定用貫通孔４２１、冗長用貫通孔３６０、接続用貫通孔３８６の形成は図７１と同様であるので図示を省略する。

　その後、アドレス用貫通孔４２０と判定用貫通孔４２１にそれぞれ導電性材料を充填し、アドレス用貫通電極３３０と判定用貫通電極３３１を形成する。また、冗長貫通孔３６０に対しては、図５６～図５９に示したように導電性材料３６５と絶縁性材料３６６を充填する。このとき、半導体チップ３１０の回路３９０に対する電気的特性の試験の結果に基づいて、不良メモリセルのアドレスが“１”と“０”の信号で記録されるように、冗長貫通孔３６０に導電性材料３６５と絶縁性材料３６６を充填する。また、接続用貫通孔３８６に対しては、図６３に示したように上部に導電性材料３８７を充填し、且つ下部に絶縁性材料３８８を充填し、接続用電極３８４を形成する。なお、アドレス用貫通孔４２０、判定用貫通孔４２１、冗長用貫通孔３６０、接続用貫通孔３８６への導電性材料と絶縁性材料の充填は、例えばインクジェット方式で行ってもよい。あるいはアドレス用貫通孔４２０、判定用貫通孔４２１、冗長用貫通孔３６０、接続用貫通孔３８６の形成パターンに対応して複数のノズルを配置し、各ノズルから導電性材料と絶縁性材料を供給してもよい。また、これら導電性材料又は絶縁性材料の充填は図７２と同様であるので図示を省略する。

　その後、図５３に示したように複数の半導体チップ３１０と冗長用チップ３２０を鉛直方向に積層し接合する。このとき、アドレス用貫通電極３３０と判定用貫通電極３３１がそれぞれ導通するように、複数の半導体チップ３１０と冗長用チップ３２０が積層される。こうして、半導体装置３００が製造される。

　なお、半導体チップ３１０を形成するに際しては、ウェハ３１１が薄型化されている。このため、支持基板（ウェハやガラス基板）をウェハ３１１に設けて、当該ウェハ３１１を支持して処理を行ってもよい。

　ここで、従来の不良メモリセルの救済は、例えばレーザ光で溶断可能な複数のヒューズ素子を用いたレーザトリミング処理によって行われる。具体的には、回路の電気的試験で不良と判定された不良メモリセルのアドレスが、半導体チップの回路側に設けられたヒューズ素子をレーザ光で溶断することによって保持される。そして、この不良メモリセルのアドレスに基づいて、不良メモリセルが冗長メモリセルに置換される（日本国特開２００７－２９９９３９号公報）。

　しかしながら、上述した日本国特開２００７－２９９９３９号公報に記載された方法では、同一半導体チップ内で不良メモリセルを救済することができるが、３次元に積層された半導体チップ間で不良メモリセルを救済することができない。不良メモリセルが冗長メモリセルよりも多いと、同一半導体チップ内で救済することができないので、その半導体チップは不良チップとなってしまう。歩留まりを上げようとすれば、冗長メモリセルの領域を増やせばよいことになるが、その場合、半導体チップ内の利用効率を下げることになってしまう。このため、半導体装置の歩留まり、或いは半導体チップの利用効率の低下が生じることになる。

　これに対して、本実施の形態によれば、冗長用チップ３２０の判定回路３４２において、アドレス用貫通電極３３０からのメモリセル４００のアドレスと不良アドレス記録部３４１からの不良メモリセルのアドレスとの一致又は不一致を判定する。そして、判定回路３４２において一致と判定された場合、制御信号生成回路３４３からの制御信号と第１のゲート回路３４４によって、半導体チップ３１０の不良メモリセルを冗長メモリセル３５０に置換し、当該冗長メモリセル３５０が動作可能にされる。一方、判定回路３４２において不一致と判定された場合、制御信号生成回路３４３からの制御信号と第１のゲート回路３４４によって判定用貫通電極３３１に判定信号を出力し、当該判定信号とアドレス用貫通電極３３０からのアドレスとに基づいて、不良でないメモリセル４００が動作可能にされる。このように半導体装置３００では、半導体チップ３１０の不良メモリセルを冗長用チップ３２０の冗長メモリセル３５０で置換して救済つつ、半導体チップ３１０の良好なメモリセル４００を動作可能にすることができる。したがって、半導体装置３００の歩留まり、及び半導体チップ３１０内の利用効率を向上させることができる。

　また、このように冗長用チップ３２０の冗長メモリセル３５０により半導体チップ３１０の不良メモリセルが救済されるため、半導体チップ３１０のデバイス層３１２に不良メモリセルを救済するための回路等を別途形成する必要がない。半導体装置３００の大部分を占める半導体チップ３１０自体の構成を簡略化することができるので、半導体装置３００の製造効率を向上させることができる。積層される複数の半導体チップ３１０のメモリセルの領域全体から、予想される不良メモリセルの量をカバーできる冗長メモリセル３５０を、冗長用チップ３２０に形成するとよい。個々のチップで発生する不良メモリセルを救済するよりも、より効率的に救済することが可能になるのである。或いは、回路３９０の電気的特性を検査した際に、各チップにおける不良メモリセルの量が分かっているので、不良メモリセルの総計が冗長メモリセル３５０を超えないように積層してもよい。

　ここで、例えば図６９に示したように、異なる半導体チップ３１０において回路３９０内のアドレスが同一の不良メモリセル４００ａと不良メモリセル４００ｂを救済する場合、本実施の形態のようにアドレス交換回路３４５がなければ、これら不良メモリセル４００ａ、４００ｂが置換される冗長メモリセル３５０のアドレスは同一になる。そうすると、冗長回路３４０内に冗長メモリセル３５０が残存している場合でも、いずれか一方の不良メモリセル４００ａ、４００ｂを救済することができず、半導体装置３００が不良品となる。すなわち、半導体装置３００全体で見た場合に、冗長メモリセル３５０が残存しているにも関わらず、当該半導体装置３００が不良品となる。

　これに対して、本実施の形態では、冗長用チップ３２０のアドレス交換回路３４５において、置換される冗長メモリセル３５０が冗長回路３４０内で連続して配置されるように、アドレス用貫通電極３３０からのアドレスが冗長メモリセル３５０のアドレスに変換される。すなわち、図６９の例では不良メモリセル４００ａ、４００ｂ、４００ｃが、冗長回路３４０内で連続して配置された冗長メモリセル３５０ａ、３５０ｂ、３５０ｃに置換される。このように冗長回路３４０内のすべての冗長メモリセル３５０を有効に使用することができるので、冗長メモリセル３５０を使用する自由度が向上する。したがって、半導体装置３００の歩留まりをさらに向上させることができる。

　しかも、かかるアドレス交換回路３４５は、簡易な方法で形成することができる。すなわち、アドレス交換回路３４５の接続用貫通孔３８６は、冗長用チップ３２０の他の貫通孔（アドレス用貫通孔４２０、判定用貫通孔４２１、冗長用貫通孔３６０）と共に形成される。このため、接続用貫通孔３８６を形成する工程を別途行う必要がない。また、例えばインクジェット方式で接続用貫通孔３８６に導電性材料３８７と絶縁性材料３８８を充填することにより、簡単に接続用電極３８４を形成することができる。このようにアドレス交換回路３４５を簡易な方法で形成できるので、半導体装置３００を効率よく製造することができる。

　また、不良アドレス記録部３４１についても、同様に簡易な方法で形成することができる。すなわち、不良アドレス記録部３４１の冗長用貫通孔３６０は、冗長用チップ３２０の他の貫通孔（アドレス用貫通孔４２０、判定用貫通孔４２１、接続用貫通孔３８６）と共に形成される。このため、冗長用貫通孔３６０を形成する工程を別途行う必要がない。また、例えばインクジェット方式で冗長用貫通孔３６０に導電性材料３６５と絶縁性材料３６６を充填することにより、不良アドレス記録部３４１に簡易に不良メモリセルのアドレスを記録することができる。

　また、例えばメモリセル４００と冗長メモリセル３５０が揮発性を有している場合でも、不良アドレス記録部３４１に不良メモリセルのアドレスを記録することができるので、例えばＤＲＡＭ等の揮発性の半導体チップ３１０を備えた半導体装置３００に、機能上、不揮発性の不良アドレス記録部３４１を形成することができる。

　また、半導体チップ３１０では、選択回路３９１とゲート回路３９２により、判定用貫通電極３３１からの判定信号に基づいて、アドレス用貫通電極３３０から回路３９０へのアドレスの出力が制御される。すなわち、選択されるべき半導体チップ３１０の回路３９０にのみアドレスが出力される。したがって、冗長用チップ３２０の判定回路３４２で不良でないと判断された場合、当該アドレスに対応するメモリセル４００を適切に動作可能にすることができる。

　しかも、かかる半導体チップ３１０の選択回路３９１は、簡易な方法で形成することができる。すなわち、選択回路３９１の接続用貫通孔４１７は、半導体チップ３１０の他の貫通孔（アドレス用貫通孔４２０、判定用貫通孔４２１）と共に形成される。このため、接続用貫通孔４１７を形成する工程を別途行う必要がない。また、例えばインクジェット方式で接続用貫通孔４１７に導電性材料４１８と絶縁性材料４１９を充填することにより、簡単に接続用電極４１４を形成することができる。このように選択回路３９１を簡易な方法で形成できるので、半導体装置３００を効率よく製造することができる。

　以上の実施の形態では、冗長用チップ３２０の冗長回路３４０内の冗長メモリセル３５０の配置は、半導体チップ３１０の回路３９０内のメモリセル４００の配置と同様であったが、冗長メモリセル３５０の配置の配置を異なる配置としてもよい。

　例えば図７３に示す冗長用チップ３２０の冗長回路４５０は、すべての半導体チップ３１０の回路３９０の電気的特性の試験が行われた後に形成される。すなわち、試験を行った結果、不良と判断されたすべての不良メモリセルのアドレスを把握した上で、これら不良メモリセルが置換されるべき冗長メモリセル３５０が連続して配置されるように冗長回路４５０が形成される。かかる場合、上記実施の形態におけるアドレス変換回路３４５を省略できる。

　本実施の形態においても、冗長回路４５０内のすべての冗長メモリセル３５０を有効に使用することができるので、半導体装置３００の歩留まりをより向上させることができる。

　また、以上の実施の形態の冗長用チップ３２０では、アドレス変換回路３４５は冗長回路３４０の外側に設けられていたが、当該アドレス変換回路３４５におけるアドレス変換は第２のゲート回路３４６において行われてもよい。あるいは、アドレス変換回路３４５におけるアドレス変換は、行アドレスデコーダ３５３と列アドレスデコーダ３５４において行われてもよい。いずれの場合でも、かかる場合、アドレス変換回路３４５は省略される。

　以上の実施の形態の半導体チップ３１０の回路３９０には、メモリセル４００に加えて、図７４に示すように不良メモリセルを置換するための他の冗長電子素子としての冗長メモリセル４６０が配置されていてもよい。回路３９０は、複数のメモリセル４００が配置される通常セルアレイ領域４６１と、複数の冗長メモリセル４６０が配置される冗長セルアレイ領域４６２とに分割されている。なお、この冗長メモリセル４６０で置換される不良メモリセルのアドレスを記録するため、半導体チップ３１０に不良アドレス記録部（図示せず）を形成してもよい。この不良アドレス記録部は、例えば冗長用チップ３２０の不良アドレス記録部３４１と同様の構成を有する。あるいは、冗長メモリセル４６０で置換される不良メモリセルのアドレスは、冗長用チップ３２０の不良アドレス記録部３４１に記録されていてもよい。また、図７４の例においては、冗長セルアレイ領域４６２における冗長メモリセル４６０の列数は１列であったが、当該列数は本実施の形態に限定されず、２列以上の複数列であってもよい。

　かかる場合、半導体チップ３１０の不良メモリセルは、当該半導体チップ３１０の冗長セルアレイ領域４６２における冗長メモリセル４６０に置換されて救済されてもよいし、冗長用チップ３２０の冗長回路３４０における冗長メモリ５０に置換されて救済されてもよい。このように、不良メモリセルに対して、冗長メモリセル３５０、４６０を使用する自由度が向上する。したがって、半導体装置３００の歩留まりを向上させることができる。

　以上の実施の形態では、不良アドレス記録部３４１には電源線接続用の第１の冗長用貫通孔３６０ａと接地線接続用の第２の冗長用貫通孔３６０ｂとが別々に設けられていたが、図７５及び図７６に示すように電源線接続用と接地線接続用を兼ねる冗長用貫通孔４７０を設けてもよい。かかる場合、冗長用貫通孔４７０の両側にアドレス線３６１と電源線３６２が配線される。また、冗長用貫通孔４７０の両側であって、アドレス線３６１と電源線３６２の上方には、アドレス線３６３と接地線３６４が配線される。そして、例えば不良メモリセルのアドレスとして“１”の信号を記録する際には、図７５に示すように冗長用貫通孔４７０を介してアドレス線３６１と電源線３６２を接続する。具体的には、冗長用貫通孔４７０の電源線３６２に対応する部分に導電性材料３６５を充填すると共に、冗長用貫通孔４７０の接地線３６４に対応する部分及び電源線３６２に対応する部分より下部に絶縁性材料３６６を充填する。また、例えば不良メモリセルのアドレスとして“０”の信号を記録する際には、図７６に示すように冗長用貫通孔４７０を介してアドレス線３６３と接地線３６４を接続する。具体的には、冗長用貫通孔４７０の接地線３６４に対応する部分に導電性材料３６５を充填すると共に、冗長用貫通孔４７０の電源線３６２に対応する部分及びその下部に絶縁性材料３６６を充填する。かかる場合、冗長用貫通孔４７０の個数は上記実施の形態の冗長用貫通孔３６０の個数の半分となり、当該冗長用貫通孔４７０を用いて不良メモリセルのアドレスを記録することができる。なお、本実施の形態では、アドレス線３６１と電源線３６２の上方にアドレス線３６３と接地線３６４を設けていたが、アドレス線３６３と接地線３６４の上方にアドレス線３６１と電源線３６２を設けてもよい。

　以上の実施の形態において、冗長用チップ３２０の不良アドレス記録部３４１とアドレス変換回路３４５、半導体チップ３１０の選択回路３９１では、それぞれ冗長用貫通孔３６０、接続用貫通孔３８６、接続用貫通孔４１７に導電性材料又は絶縁性材料を充填した。しかしながら、不良アドレス記録部３４１、アドレス変換回路３４５、選択回路３９１において配線同士を接続する方法は、このように冗長用貫通孔３６０、接続用貫通孔３８６、接続用貫通孔４１７を用いた場合に限定されず、種々の方法を用いることができる。例えば冗長用貫通孔３６０、接続用貫通孔３８６、接続用貫通孔４１７を用いる代わりに、例えばヒューズ素子を用いてもよいし、あるいはフラッシュメモリを用いてもよい。

　以上の実施の形態では、電子素子としてメモリセル４００（メモリ素子）を用いた場合について説明したが、他の電子素子、例えばロジック素子などに対しても本発明を適用することができる。すなわち、本発明の方法を用いて、不良ロジック素子を冗長ロジック素子に置換して救済することができる。

　また、以上の実施の形態では、メモリセル単位で不良メモリセルを救済していたが、メモリセル４００の集合体の単位で不良な集合体を救済するようにしてもよい。メモリセル４００の集合体には、任意の単位の集合体が選択されるが、例えば同じアドレスが選択される回路３９０の集合である、いわゆるブロックが用いられる。かかる場合、本発明の方法を用いて、不良ブロックを冗長ブロックに置換して救済することができる。

　以上、添付図面を参照しながら本発明の好適な実施の形態について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。本発明はこの例に限らず種々の態様を採りうるものである。本発明は、基板がウェハ以外のＦＰＤ（フラットパネルディスプレイ）、フォトマスク用のマスクレチクルなどの他の基板である場合にも適用できる。

　　１０　ウェハ
　　１１　デバイス層
　　１２　半導体チップ
　　１２ａ　良品チップ
　　１２ｂ　不良品チップ
　　１３　回路
　　１３ａ　良品回路
　　１３ｂ　不良品回路
　　１４　配線
　　２０　電極用貫通孔
　　２１　選択用貫通孔
　　３０　導電性材料
　　３１　バンプ
　　３２　貫通電極
　　４０　導電性材料
　　４１　絶縁性材料
　　５０　半導体装置
　　６０　配線
　　１０１　共有配線
　　１１０　貫通電極
　　１１１　電極
　　１２０　めっき液
　　１３０　テンプレート
　　１３２　第１の電極
　　１３３　第２の電極
　　１５０　裏面配線
　　１６０　半導体装置
　　２００　半導体装置
　　２１０　ウェハ
　　２１１　デバイス層
　　２１２　半導体チップ
　　２２０　選択用貫通電極
　　２２１　データ用貫通電極
　　２３０　メモリ回路
　　２３１　シリアルパラレル変換回路
　　２３２　選択回路
　　２３３　ゲート回路
　　２４０　第１の信号線
　　２４１　第２の信号線
　　２４３　接続用電極
　　２４６　接続用貫通孔
　　２４７　導電性材料
　　２４８　絶縁性材料
　　２５０　選択用貫通孔
　　２５１　データ用貫通孔
　　２６０　冗長用ウェハ
　　２６１　デバイス層
　　２６２　冗長用チップ
　　２７０　冗長回路
　　２７１　シリアルパラレル変換回路
　　２７２　選択回路
　　２７３　ゲート回路
　　３００　半導体製造装置
　　３１０　半導体チップ
　　３１１　ウェハ
　　３１２　デバイス層
　　３２０　冗長用チップ
　　３２１　ウェハ
　　３２２　デバイス層
　　３３０　アドレス用貫通電極
　　３３１　判定用貫通電極
　　３４０　冗長回路
　　３４１　不良アドレス記録部
　　３４２　判定回路
　　３４３　制御信号生成回路
　　３４４　第１のゲート回路
　　３４５　アドレス変換回路
　　３４６　第２のゲート回路
　　３５０（３５０ａ～３５０ｃ）　冗長メモリセル
　　３６０　冗長用貫通孔
　　３６０ａ　第１の冗長用貫通孔
　　３６０ｂ　第２の冗長用貫通孔
　　３６１　アドレス線
　　３６２　電源線
　　３６３　アドレス線
　　３６４　接地線
　　３６５　導電性材料
　　３６６　絶縁性材料
　　３８１　第１の信号線
　　３８２　第２の信号線
　　３８４　接続用電極
　　３８６　接続用貫通孔
　　３８７　導電性材料
　　３８８　絶縁性材料
　　３９０　回路
　　３９１　選択回路
　　３９２　ゲート回路
　　４００　メモリセル
　　４００ａ～４００ｃ　不良メモリセル
　　４１１　第１の信号線
　　４１２　第２の信号線
　　４１４　接続用電極
　　４１７　接続用貫通孔
　　４１８　導電性材料
　　４１９　絶縁性材料
　　４２０　アドレス用貫通孔
　　４２１　判定用貫通孔
　　４５０　冗長回路
　　４６０　冗長メモリセル
　　４６１　通常セルアレイ領域
　　４６２　冗長セルアレイ領域

Claims

半導体装置の製造方法であって、
回路が形成された基板の厚み方向に貫通する、電極用貫通孔を形成する貫通孔形成工程と、
前記電極用貫通孔に導電性材料を供給して、貫通電極を形成する貫通電極形成工程と、
前記回路には接続されて、前記貫通電極には接続されておらず、少なくとも一部が前記基板の表面に露出している配線を形成する工程と、
前記回路の電気的試験の結果、不良品と判定された不良品回路においては、前記貫通電極と前記配線とを電気的に接続せず、
前記回路の電気的試験の結果、良品と判定された良品回路においては、導電性材料で接合することにより、前記貫通電極と前記配線とを電気的に接続する選択的接続工程と、
前記貫通電極及び前記配線が形成された基板を複数積層する積層工程と、を有する。
請求項１に記載の半導体装置の製造方法であって、
前記貫通孔形成工程において、基板の厚み方向に貫通する選択用貫通孔をさらに形成し、
前記選択的接続工程では、前記不良品回路において、前記選択用貫通孔に絶縁性材料を充填して、前記貫通電極と前記配線とを電気的に接続せず、
前記良品回路において、前記選択用貫通孔の上部に導電性材料を充填して、前記貫通電極と前記配線とを電気的に接続する。
請求項２に記載の半導体装置の製造方法であって、
前記基板には複数の回路が形成され、
前記積層工程において、前記複数の回路が形成された基板を複数積層する。
請求項２に記載の半導体装置の製造方法であって、
前記選択的接続工程において、前記回路の電気的試験の結果、良品と判定された良品回路が形成された基板に対して、前記選択用貫通孔の下部に絶縁性材料を充填する。
請求項２に記載の半導体装置の製造方法であって、
前記貫通孔形成工程において、前記電極用貫通孔と前記選択用貫通孔はそれぞれ複数形成され、
前記貫通電極形成工程において、複数の前記電極用貫通孔のうち、少なくとも１本の前記電極用貫通孔に前記貫通電極を形成する。
請求項５に記載の半導体装置の製造方法であって、
前記貫通電極形成工程において、前記複数の電極用貫通電極にそれぞれ前記貫通電極を形成する。
請求項５に記載の半導体装置の製造方法であって、
前記選択的接続工程において、前記良品回路が形成された基板に対して、一の前記選択用貫通孔の上部に導電性材料を充填し、且つ当該一の選択用貫通孔の下部に絶縁性材料を充填し、他の前記選択用貫通孔に絶縁性材料を充填する。
請求項２に記載の半導体装置の製造方法であって、
前記貫通孔形成工程において、前記電極用貫通孔は複数形成され、
前記貫通電極形成工程の前に、一の前記電極用貫通孔と前記回路との間を接続する導電性の配線を形成し、
前記貫通電極形成工程において、前記不良品回路が形成された基板に対して、前記配線が接続された前記一の電極用貫通孔には前記貫通電極を形成せず、他の前記電極用貫通孔には前記貫通電極を形成する。
請求項２に記載の半導体装置の製造方法であって、
前記貫通電極形成工程と前記選択的接続工程は、並行して行われる。
請求項２に記載の半導体装置の製造方法であって、
前記貫通電極形成工程の後、前記選択的接続工程が行われる。
請求項１に記載の半導体装置の製造方法であって、
前記貫通電極形成工程において、一対の前記貫通電極を形成し、
前記選択的接続工程では、前記良品回路において、前記一対の貫通電極のうちの一の貫通電極と前記配線とを接続する他の配線を形成して、当該一の貫通電極と前記配線とを電気的に接続する。
請求項１１に記載の半導体装置の製造方法であって、
前記選択的接続工程において、前記一対の貫通電極に対応する位置に極性を切り替え自在の一対の第１の電極を備え、前記配線に対応する位置に極性を切り替え自在の一対の第２の電極を備えたテンプレートを基板に配置し、前記一対の第１の電極と前記一対の第２の電極により、前記一対の貫通電極のうちの一の貫通電極と前記配線に異なる極性で電圧を印加して、前記他の配線をめっき形成する。
請求項１２に記載の半導体装置の製造方法であって、
前記選択的接続工程の前に、基板において、少なくとも前記他の配線が形成される場所は、めっきが形成されない他の場所に比べて、相対的に親水化される。
半導体装置であって、
回路が形成され、且つ厚み方向に電極用貫通孔が貫通して形成された基板が複数積層され、
前記電極用貫通孔に導電性材料が供給されて、前記積層された複数の基板を貫通する貫通電極が形成され、
前記回路には接続されて、前記貫通電極には接続されておらず、少なくとも一部が前記基板の表面に露出している配線が形成され、
前記回路の電気的試験の結果、不良品と判定された不良品回路においては、前記貫通電極と前記配線とが電気的に接続されず、
前記回路の電気的試験の結果、良品と判定された良品回路においては、導電性材料で接合することにより、前記貫通電極と前記配線とが電気的に接続されている。
請求項１４に記載の半導体装置であって、
基板の厚み方向に貫通する選択用貫通孔がさらに形成され、
前記不良品回路において、前記選択用貫通孔に絶縁性材料が充填され、前記貫通電極と前記配線とが電気的に接続されず、
前記良品回路において、前記選択用貫通孔の上部に導電性材料が充填され、前記貫通電極と前記配線とが電気的に接続されている。
請求項１５に記載の半導体装置であって、
前記基板には複数の回路が形成され、
前記複数の回路が形成された基板が複数積層されている。
請求項１５に記載の半導体装置であって、
前記回路の電気的試験の結果、良品と判定された良品回路が形成された基板に対して、前記選択用貫通孔の下部に絶縁性材料が充填されている。
請求項１５に記載の半導体装置であって、
前記基板には、前記電極用貫通孔と前記選択用貫通孔がそれぞれ複数形成され、
複数の前記電極用貫通孔のうち、少なくとも１本の前記電極用貫通孔に前記貫通電極が形成されている。
請求項１８に記載の半導体装置であって、
前記複数の電極用貫通孔にそれぞれ前記貫通電極が形成されている。
請求項１８に記載の半導体装置であって、
前記良品回路が形成された基板に対して、一の前記選択用貫通孔の上部に導電性材料が充填され、且つ当該一の選択用貫通孔の下部に絶縁性材料が充填され、他の前記選択用貫通孔に絶縁性材料が充填されている。
請求項１５に記載の半導体装置であって、
前記基板には、前記電極用貫通孔が複数形成され、
一の前記電極用貫通孔と前記回路との間を接続する導電性の配線が形成され、
前記不良品回路が形成された基板に対して、前記配線が接続された前記一の電極用貫通孔には前記貫通電極が形成されず、他の前記電極用貫通孔には前記貫通電極が形成されている。
請求項１４に記載の半導体装置であって、
前記貫通電極は、一対の貫通電極であり、
前記良品回路において、前記一対の貫通電極のうちの一の貫通電極と前記配線とを接続する他の配線が形成され、当該一の貫通電極と前記配線とが電気的に接続される。
請求項２２に記載の半導体装置であって、
前記一対の貫通電極に対応する位置に極性を切り替え自在の一対の第１の電極を備え、前記配線に対応する位置に極性を切り替え自在の一対の第２の電極を備えたテンプレートを基板に配置し、前記一対の第１の電極と前記一対の第２の電極により、前記一対の貫通電極のうちの一の貫通電極と前記配線に異なる極性で電圧を印加して、前記他の配線はめっき形成される。
請求項２３に記載の半導体装置であって、
基板において、少なくとも前記他の配線が形成される場所は、めっきが形成されない他の場所に比べて、相対的に親水化される。
半導体装置であって、
積層された複数の基板と、
前記複数の基板を貫通して形成され、選択信号を伝送する選択用貫通電極と、
前記複数の基板を貫通して形成され、データ信号を伝送するデータ用貫通電極と、を有し、
前記基板には、前記選択信号に基づいて、前記データ用貫通電極から前記基板に形成された所定の回路への前記データ信号の出力を制御する選択回路が形成されている。
請求項２５に記載の半導体装置であって、
前記基板には、前記選択回路から出力される制御信号に基づいて、前記データ用貫通電極から前記所定の回路への前記データ信号の出力を制御するゲート回路が形成されている。
請求項２６に記載の半導体装置であって、
前記選択回路は、前記選択信号を伝送する第１の信号線と、前記選択信号の反転信号を伝送する第２の信号線とを有し、
前記第１の信号線又は前記第２の信号線と前記ゲート回路とを接続することで、前記選択回路から前記ゲート回路に、前記選択信号又は前記反転信号が変換されて前記制御信号として出力される。
請求項２７に記載の半導体装置であって、
前記選択回路は、前記第１の信号線又は前記第２の信号線と前記ゲート回路とを接続するための接続用貫通孔を有し、
前記接続用貫通孔の上部には導電性材料が充填され、且つ前記接続用貫通孔の下部には絶縁性材料が充填されている。
請求項２５に記載の半導体装置であって、
前記選択用貫通電極は、前記選択信号をシリアルに伝送し、
前記基板には、前記シリアルな選択信号をパラレルに変換して前記選択回路に出力するシリアルパラレル変換回路が形成されている。
請求項２５に記載の半導体装置であって、
前記選択用貫通電極は複数形成され、当該複数の選択用貫通電極は前記選択信号をパラレルに伝送する。
請求項２５に記載の半導体装置であって、
前記複数の基板には冗長用基板がさらに積層され、
前記冗長用基板には、前記選択用貫通電極、前記データ用貫通電極、前記選択回路、及び前記所定の回路のうちの不良な回路を置換するための冗長回路が形成されている。
半導体装置の製造方法であって、
基板の厚み方向に貫通する、選択用貫通孔とデータ用貫通孔とをそれぞれ形成し、
前記選択用貫通孔に導電性材料を充填し、選択信号を伝送する選択用貫通電極を形成すると共に、前記データ用貫通孔に導電性材料を充填し、データ信号を伝送するデータ用貫通電極を形成し、
前記基板に、前記選択信号に基づいて、前記データ用貫通電極から前記基板に形成された所定の回路への前記データ信号の出力を制御する選択回路を形成し、
前記選択用貫通電極、前記データ用貫通電極及び前記選択回路が形成された基板を複数積層する。
請求項３２に記載の半導体装置の製造方法であって、
前記複数の基板を積層する前に、前記基板に、前記選択回路から出力される制御信号に基づいて、前記データ用貫通電極から前記所定の回路への前記データ信号の出力を制御するゲート回路を形成する。
請求項３３に記載の半導体装置の製造方法であって、
前記選択回路は、前記選択信号を伝送する第１の信号線と、前記選択信号の反転信号を伝送する第２の信号線とを有し、
前記選択回路から前記ゲート回路に、前記選択信号又は前記反転信号が変換されて前記制御信号として出力されるように、前記第１の信号線又は前記第２の信号線と前記ゲート回路とを接続する。
請求項３４に記載の半導体装置の製造方法であって、
前記選択回路を形成する際、前記第１の信号線又は前記第２の信号線と前記ゲート回路とを接続するための接続用貫通孔を形成し、前記接続用貫通孔の上部に導電性材料を充填し、且つ当該接続用貫通孔の下部に絶縁性材料を充填する。
請求項３２に記載の半導体装置の製造方法であって、
前記選択信号をシリアルに伝送するように、前記選択用貫通電極は１本形成され、
前記複数の基板を積層する前に、前記基板に、前記シリアルな選択信号をパラレルに変換して前記選択回路に出力するシリアルパラレル変換回路を形成する。
請求項３２に記載の半導体装置の製造方法であって、
前記選択信号をパラレルに伝送するように、前記選択用貫通電極を複数形成する。
請求項３２に記載の半導体装置の製造方法であって、
前記選択用貫通電極、前記データ用貫通電極、前記選択回路、及び前記所定の回路のうちの不良な回路を置換するための冗長回路が形成された冗長用基板を、前記複数の基板にさらに積層し、
前記不良な回路を前記冗長回路に置換する。
半導体装置であって、
複数の電子素子を備えた複数の半導体チップと、前記半導体チップの不良電子素子を置換するための冗長電子素子を備えた冗長用チップとが積層され、
前記積層された複数の半導体チップ及び冗長用チップを貫通して、前記電子素子の位置情報信号を伝送する位置情報用貫通電極が形成され、
前記積層された複数の半導体チップ及び冗長用チップを貫通して、前記冗長用チップから出力される判定信号を伝送する判定用貫通電極が形成され、
前記冗長用チップは、前記不良電子素子の位置情報が記録された不良位置情報記録部と、前記位置情報用貫通電極からの位置情報信号と前記不良位置情報記録部からの位置情報との一致又は不一致を判定する判定回路とを有し、
前記半導体チップでは、前記位置情報用貫通電極からの前記位置情報信号と前記判定用貫通電極からの前記判定信号とに基づいて、前記不良電子素子が前記冗長電子素子に置換され、且つ前記不良電子素子以外の前記電子素子が動作可能になる。
請求項３９に記載の半導体装置であって、
前記冗長用チップは、
前記電子素子又は前記冗長電子素子の動作を制御するための制御信号を生成する制御信号生成回路と、
前記判定回路における判定が一致の場合に、前記不良電子素子を前記冗長電子素子に置換するように前記制御信号を出力し、前記判定回路における判定が不一致の場合に、前記電子素子を動作可能にするように前記制御信号を前記判定信号として出力するゲート回路とを有することを特徴とする、請求項１に記載の半導体装置。
請求項３９に記載の半導体装置であって、
前記冗長用チップは、
複数の前記冗長電子素子が配置された冗長回路と、
前記判定回路における判定が一致の場合に、置換される前記複数の冗長電子素子が前記冗長回路内で連続して配置されるように、前記位置情報用貫通電極からの位置情報信号を変換する位置情報変換回路とを有する。
請求項４１に記載の半導体装置であって、
前記位置情報変換回路は、前記位置情報信号を伝送する位置情報信号線と、前記位置情報信号の反転信号を伝送する反転位置情報信号線と、前記位置情報信号線又は前記反転位置情報信号線に形成された接続用貫通孔とを有し、
前記接続用貫通孔の上部には導電性材料が充填され、且つ前記接続用貫通孔の下部には絶縁性材料が充填されている。
請求項３９に記載の半導体装置であって、
前記冗長用チップは、置換される複数の前記冗長電子素子が連続して配置された冗長回路を有する。
請求項３９に記載の半導体装置であって、
前記半導体チップは、前記判定用貫通電極からの前記判定信号に基づいて、前記位置情報用貫通電極から前記半導体チップへの前記位置情報信号の出力を制御する選択回路を有する。
請求項４４に記載の半導体装置であって、
前記半導体チップは、前記選択回路からの出力信号に基づいて、前記位置情報用貫通電極から前記半導体チップへの前記位置情報信号の出力を制御する他のゲート回路を有する。
請求項４５に記載の半導体装置であって、
前記選択回路は、前記判定信号を伝送する判定信号線と、前記判定信号の反転信号を伝送する反転判定信号線と、前記判定信号線又は前記反転判定信号線と前記他のゲート回路とを接続するための他の接続用貫通孔とを有し、
前記他の接続用貫通孔の上部には導電性材料が充填され、且つ前記他の接続用貫通孔の下部には絶縁性材料が充填され、
前記判定信号線又は前記反転判定信号線を前記他のゲート回路と接続することで、前記選択回路から前記他のゲート回路に、前記判定信号又は前記反転信号が変換されて前記出力信号として出力される。
請求項３９に記載の半導体装置であって、
前記不良位置情報記録部は、電源線接続用の第１の冗長用貫通孔と接地線接続用の第２の冗長用貫通孔を備えた一対の冗長用貫通孔を複数有し、
前記第１の冗長用貫通孔の上部に導電性材料が充填され、且つ第１の冗長用貫通電極の下部に絶縁性材料が充填されると共に、前記第２の冗長用貫通孔に絶縁性材料が充填されて、電源線と位置情報線が接続されるか、あるいは前記第２の冗長用貫通孔の上部に導電性材料が充填され、且つ第２の冗長用貫通電極の下部に絶縁性材料が充填されると共に、前記第１の冗長用貫通孔に絶縁性材料が充填されて、接地線と位置情報線が接続されることで、前記不良位置情報記録部には前記不良電子素子の位置情報が記録されている。
請求項３９に記載の半導体装置であって、
前記半導体チップは、前記不良電子素子を置換するための他の冗長電子素子を有する。
半導体装置の製造方法であって、
複数の電子素子を備えた半導体チップと、前記半導体チップの不良電子素子を置換するための冗長電子素子を備えた冗長用チップとに対して、厚み方向に貫通する位置情報用貫通孔と判定用貫通孔とをそれぞれ形成し、
前記位置情報用貫通孔に導電性材料を充填し、前記電子素子の位置情報信号を伝送する選択用貫通電極を形成すると共に、前記判定用貫通孔に導電性材料を充填し、前記冗長用チップから出力される判定信号を伝送するデータ用貫通電極を形成し、
前記冗長用チップに、前記不良電子素子の位置情報が記録された不良位置情報記録部と、前記位置情報用貫通電極からの位置情報信号と前記不良位置情報記録部からの位置情報との一致又は不一致を判定する判定回路とを形成し、
複数の前記半導体チップと前記冗長用チップとを積層し、
前記半導体チップでは、前記位置情報用貫通電極からの前記位置情報信号と、前記判定用貫通電極からの前記判定信号とに基づいて、前記不良電子素子を前記冗長電子素子に置換し、且つ前記不良電子素子以外の前記電子素子を動作可能にする。
請求項４９に記載の半導体装置の製造方法であって、
前記複数の半導体チップと前記冗長用チップとを積層する前に、前記冗長用チップに、前記電子素子又は前記冗長電子素子の動作を制御するための制御信号を生成する制御信号生成回路と、前記判定回路における判定が一致の場合に、前記不良電子素子を前記冗長電子素子に置換するように前記制御信号を出力し、前記判定回路における判定が不一致の場合に、前記電子素子を動作可能にするように前記制御信号を前記判定信号として出力するゲート回路とを形成する。
請求項４９に記載の半導体装置の製造方法であって、
前記複数の半導体チップと前記冗長用チップとを積層する前に、前記冗長用チップに、複数の前記冗長電子素子が配置された冗長回路と、前記判定回路における判定が一致の場合に、置換される前記複数の冗長電子素子が前記冗長回路内で連続して配置されるように、前記位置情報用貫通電極からの位置情報信号を変換する位置情報変換回路とを形成する。
請求項５１に記載の半導体装置の製造方法であって、
前記位置情報変換回路を形成する際には、前記位置情報信号を伝送する位置情報信号線と、前記位置情報信号の反転信号を伝送する反転位置情報信号線と、前記位置情報信号線又は前記反転位置情報信号線における接続用貫通孔とを形成し、
前記接続用貫通孔の上部に導電性材料を充填し、且つ前記接続用貫通孔の下部には絶縁性材料を充填する。
請求項４９に記載の半導体装置の製造方法であって、
前記複数の半導体チップと前記冗長用チップとを積層する前に、前記冗長用チップに、置換される複数の前記冗長電子素子が連続して配置された冗長回路を形成する。
請求項４９に記載の半導体装置の製造方法であって、
前記複数の半導体チップと前記冗長用チップとを積層する前に、前記半導体チップに、前記判定用貫通電極からの前記判定信号に基づいて、前記位置情報用貫通電極から前記半導体チップへの前記位置情報信号の出力を制御する選択回路を形成する。
請求項５４に記載の半導体装置の製造方法であって、
前記複数の半導体チップと前記冗長用チップとを積層する前に、前記半導体チップに、前記選択回路からの出力信号に基づいて、前記位置情報用貫通電極から前記半導体チップへの前記位置情報信号の出力を制御する他のゲート回路を形成する。
請求項５５に記載の半導体装置の製造方法であって、
前記選択回路を形成する際には、前記判定信号を伝送する判定信号線と、前記判定信号の反転信号を伝送する反転判定信号線と、前記判定信号線又は前記反転判定信号線と前記他のゲート回路とを接続する他の接続用貫通孔とを形成し、
前記他の接続用貫通孔の上部に導電性材料を充填し、且つ前記他の接続用貫通孔の下部に絶縁性材料を充填し、
前記判定信号線又は前記反転判定信号線を前記他のゲート回路と接続することで、前記選択回路から前記他のゲート回路に、前記判定信号又は前記反転信号が変換されて前記出力信号として出力される。
請求項４９に記載の半導体装置の製造方法であって、
前記不良位置情報記録部を形成する際には、電源線接続用の第１の冗長用貫通孔と接地線接続用の第２の冗長用貫通孔を備えた一対の冗長用貫通孔を複数形成し、
前記第１の冗長用貫通孔の上部に導電性材料を充填し、且つ第１の冗長用貫通電極の下部に絶縁性材料を充填すると共に、前記第２の冗長用貫通孔に絶縁性材料を充填して、電源線と位置情報線を接続するか、あるいは前記第２の冗長用貫通孔の上部に導電性材料を充填し、且つ第２の冗長用貫通電極の下部に絶縁性材料を充填すると共に、前記第１の冗長用貫通孔に絶縁性材料を充填して、接地線と位置情報線を接続することで、前記不良位置情報記録部に前記不良電子素子の位置情報を記録する。
請求項４９に記載の半導体装置の製造方法であって、
前記複数の半導体チップと前記冗長用チップとを積層する前に、前記半導体チップに、前記不良電子素子を置換するための他の冗長電子素子を形成する。