JP2003059288A - 半導体装置 - Google Patents

半導体装置

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JP2003059288A
JP2003059288A JP2001241539A JP2001241539A JP2003059288A JP 2003059288 A JP2003059288 A JP 2003059288A JP 2001241539 A JP2001241539 A JP 2001241539A JP 2001241539 A JP2001241539 A JP 2001241539A JP 2003059288 A JP2003059288 A JP 2003059288A
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隆司 大村
Kazufumi Sugiura
和史 杉浦
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Mitsubishi Electric Corp
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Renesas Semiconductor Engineering Corp
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 マルチチップモジュールにおいて、パッケー
ジ工程中またはパッケージ工程後に発見された不良ビッ
トの救済を可能とし、総合歩留りを向上させることが可
能な半導体装置を提供する。 【解決手段】 置換情報記憶部１０は、アセンブリ工程
中または工程後に行なったテストに応じて決定された追
加置換情報を記録する。置換情報追加ロード部１０３お
よび２０３は、追加置換情報をメモリチップ１００およ
び２００の外部から受ける。置換データ保持部１０４お
よび２０４は、メモリチップの製造工程中において発見
された不良メモリセルに対応するアドレス情報を記憶
し、かつ外部から与えられる追加置換情報に応じて、出
力されるアドレス情報を変更可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、複数・多種類の
半導体集積回路チップを１つのパッケージ内に収める半
導体装置の構成に関する。
【０００２】
【従来の技術】近年、携帯電話など半導体集積回路チッ
プが実装される機器の小型化に伴って、パッケージ内
で、複数の半導体集積回路チップを積層して封止する、
いわゆる３次元実装技術が開発されている。このような
３次元実装技術を用いれば、既存品と同じ外形のパッケ
ージ内に、より大容量のメモリを封止したり、より多機
能なシステムを封止することが可能となる。このため、
機器の機能を向上させつつ、一方で、既存の実装装置を
用いることで機器の製造を行なうことができるという利
点がある。
【０００３】たとえば、携帯電話に用いられる場合は、
プログラム格納用のフラッシュメモリチップとデータバ
ックアップ用のスタティック型ランダムアクセスメモリ
（以下、ＳＲＡＭと呼ぶ）チップを積層したものを１つ
のパッケージ内に封止する技術などが実現されている。
このような３次元実装技術を用いれば、たとえば、マイ
コンチップとダイナミック型ランダムアクセスメモリ
（以下、ＤＲＡＭと呼ぶ）チップを積層して１つのパッ
ケージ内に実装するというようなシステムを実現するこ
とも可能である。
【０００４】さらに、このような３次元実装技術は、機
器の小型化だけではなく、コンピュータや通信機器など
の高速化にも寄与するものである。すなわち、チップを
３次元的に積層して配線すれば、配線長を短くして、高
速に信号を伝送できるからである。
【０００５】
【発明が解決しようとする課題】図１７は、上述したよ
うな３次元実装の例として、１つのパッケージ内に、２
つの半導体メモリチップ９０１０および９０３０を積層
する過程を示す概念図である。
【０００６】第１の半導体メモリチップ９０１０は、た
とえばフラッシュメモリであって、第２の半導体メモリ
チップ９０３０はＳＲＡＭであるものとする。
【０００７】半導体メモリチップ９０１０上には、複数
の正規のメモリセルの他に複数の予備のメモリセルを含
むメモリセルアレイ９０２２と、外部からの制御信号お
よびアドレス信号を受ける入力端子群９０１２からの信
号を受けて、半導体メモリチップ９０１０の動作を制御
する制御回路９０１６と、この制御回路の制御に従っ
て、メモリセルアレイ９０２２の行を選択する行選択回
路９０１８と、列の選択を行なってデータの読出および
書込を行なう列選択回路９０２０と、データ入出力端子
９０１４から与えられるデータを受取って列選択回路９
０２２に与え、あるいは列選択回路９０２０から読出さ
れたデータを受取って、データ入出力端子９０１４に与
えるデータ入出力回路９０２４と、テスト工程におい
て、メモリセルアレイ９０２２中に発見された欠陥メモ
リセルの存在する不良アドレスを予め記憶しておき、不
良メモリセルを選択するアドレス信号が外部から与えら
れた場合は、不良の正規メモリセルの代わりに予備メモ
リセルを選択するための置換データ保持回路９０２６と
を備える。
【０００８】半導体メモリチップ９０３０も、基本的に
は半導体メモリチップ９０１０と類似の構成を有する
が、図１７においては、半導体メモリチップ９０３０中
の正規メモリセルと不良メモリセルの置換を行なうため
に、不良アドレスを記憶している置換データ保持回路９
０３２のみを記載し、他の構成部分については図示省略
している。
【０００９】図１７に示したように、複数の半導体メモ
リチップ９０１０および９０３０を、１つのパッケージ
内に収めるマルチチップモジュールにおいて、まず、各
々の半導体メモリチップごとに、個別のテスト規格によ
って、ウェハ状態でのテストが行なわれる。不良メモリ
セルを冗長メモリセルと置換し、不良メモリの救済を行
なうために、それぞれの置換データ保持回路９０２６お
よび９０３２において、不良アドレスのプログラミング
を行なって、不良メモリセルの救済処理を行なった後、
再度テストを行なった上で、全メモリセルが良品と判定
される半導体メモリチップの選別が行なわれる。
【００１０】ウェハ状態でのこのような選別の後に、ダ
イシングによりチップ分離が行なわれ、良品の半導体メ
モリチップを組合せて、マルチチップモジュールのアセ
ンブリが行われる。なお、図１７の半導体メモリチップ
９０１０においては、入力信号端子９０１２やデータ入
出力端子９０１４は、チップの１つの辺側にのみ存在す
るように記載されているが、これはチップの機能を説明
する便宜上のものであって、実際には、このような端子
は、チップ周辺の少なくとも１つ以上の辺にわたって配
置されているものである。
【００１１】したがって、マルチチップモジュールにお
いては、リードフレーム９１００に対して、半導体メモ
リチップ９０１０が、チップ・ワイヤボンディング９１
２０により接続され、チップ９０３０は、チップ９０１
０上に積層されて、チップワイヤボンディング９１１０
により、チップ９０１０のパッドとボンディングされて
いる。
【００１２】リードフレーム９１００からはリード９１
３０が外部に延び、パッケージ外部との間で信号やデー
タの授受を行なう。図１７に示したようなリードフレー
ム９１００とチップ９０１０および９０３０が、実際
は、たとえばパッケージや樹脂モールド内に封止される
ことになる。
【００１３】以上のような工程でマルチチップモジュー
ルを形成する場合、各チップに対する不良メモリセルの
救済処理においては、ウェハテスト時にレーザトリミン
グ装置よってヒューズ等を切断することで、置換データ
保持回路９０２６および９０３２中に不良アドレスがプ
ログラミングされる。さらに、各チップにおいてアドレ
ス置換機能を有効にして冗長置換救済が行なわれる。
【００１４】さらに、このようなマルチチップモジュー
ルにおいては、パッケージ工程後においてもテストを行
ない、複数・多種のメモリすべてが良品であるものを、
良品パッケージとして選別を行なう。
【００１５】ここで、以上の説明では、たとえば、２つ
の半導体メモリチップを１つのパッケージ内に封止する
場合について説明したが、より多くの半導体メモリチッ
プが１つのパッケージ内に封止される場合もある。
【００１６】たとえば、３チップが１つのパッケージ内
に封止される場合を考えると、パッケージ後のテストで
の歩留りを、第１のチップがｙ１％、第２のチップがｙ
２％、第３のチップがｙ３％とすると、パッケージ後の
総合歩留りとしては、（ｙ１×ｙ２×ｙ３）％に低下す
る。
【００１７】つまり、ウェハ状態においては良品と判定
されたチップも、このようなアセンブリ工程（パッケー
ジ工程）が終了するまでに、さらに不良が発生する場合
がある。このような場合、アセンブリ工程（パッケージ
工程）後に行なわれるテストにおいて不良の検出が行な
われても、その救済を行なうことができないため、負良
品として扱われ、最終的な製品としての総合歩留りを低
下させるという問題があった。
【００１８】本発明は、上記のような問題点を解決する
ためになされたものであって、その目的は、マルチチッ
プモジュールにおいて、パッケージ工程中またはパッケ
ージ工程後に発見された不良ビットの救済を可能とし、
総合歩留りを向上させることが可能な半導体装置を提供
することである。
【００１９】
【課題を解決するための手段】請求項１記載の半導体装
置は、パッケージと、パッケージ内に設けられる保持部
材と、保持部材に保持される複数のメモリチップとを備
え、各メモリチップは、複数の正規メモリセルと、予備
メモリセルと、メモリチップの製造工程中において発見
された不良メモリセルに対応するアドレス情報を記憶す
るための第１の記憶手段と、外部から与えられる追加置
換情報に応じて、第１の記憶手段から出力されるアドレ
ス情報を変更可能な情報置換手段と、追加置換情報をメ
モリチップの外部から受けるための置換情報入力手段
と、情報置換手段からの出力とアドレス信号とに応じ
て、正規メモリセルおよび予備メモリセルのいずれかを
選択する選択手段とを含み、複数のメモリチップ間での
信号の授受を行なうための結合部材と、保持部材上に設
けられ、少なくとも複数のメモリチップおよび結合部材
が保持部材上に形成された後に、複数のメモリチップに
対して行なったテストに応じて決定された追加置換情報
を記録するための置換情報記憶手段と、保持部材上に設
けられ、置換情報記憶手段に記録された追加置換情報を
複数のメモリチップの置換情報入力手段に与えるための
置換記憶制御手段とを備える。
【００２０】請求項２記載の半導体装置は、請求項１記
載の半導体装置の構成に加えて、置換情報記憶手段は、
各々がワイヤボンディングにより結合可能な複数の配線
対と、複数の配線対がワイヤにより結合されているか否
かの状態を追加置換情報に変換するための変換手段とを
含む。
【００２１】請求項３記載の半導体装置は、請求項１記
載の半導体装置の構成に加えて、置換情報記憶手段は、
各々がバンプにより結合可能な複数の配線対と、複数の
配線対がバンプにより結合されているか否かの状態を追
加置換情報に変換するための変換手段とを含む。
【００２２】請求項４記載の半導体装置は、請求項１記
載の半導体装置の構成に加えて、置換情報記憶手段は、
追加置換情報を記憶するための不揮発性半導体メモリを
含む。
【００２３】請求項５記載の半導体装置は、請求項１記
載の半導体装置の構成に加えて、置換情報記憶手段は、
複数の配線対と、外部からの電気信号に応じて複数の配
線対の結合状態を変更可能な複数のヒューズ素子と、複
数の配線対が結合されているか否かの状態を追加置換情
報に変換するための変換手段とを含む。
【００２４】請求項６記載の半導体装置は、請求項１記
載の半導体装置の構成に加えて、置換情報記憶手段は、
複数の配線対と、外部からの光照射に応じて複数の配線
対の結合状態を変更可能な複数のヒューズ素子と、複数
の配線対が結合されているか否かの状態を追加置換情報
に変換するための変換手段とを含む。
【００２５】請求項７記載の半導体装置は、請求項６記
載の半導体装置の構成に加えて、パッケージは、光照射
のための窓部を含む。
【００２６】請求項８記載の半導体装置は、請求項１記
載の半導体装置の構成に加えて、複数のメモリチップの
置換情報入力手段は、互いにシリアルに結合され、置換
記憶制御手段は、追加置換情報を複数の置換情報入力手
段にシリアルに伝達する。
【００２７】請求項９記載の半導体装置は、請求項８記
載の半導体装置の構成に加えて、各メモリチップは、シ
リアルに伝達された追加置換情報を記憶するための第２
の記憶手段を含み、情報置換手段は、第１および第２の
記憶手段からの出力を受けて排他的論理和演算を行なう
ための論理演算手段を有する。
【００２８】請求項１０記載の半導体装置は、請求項８
記載の半導体装置の構成に加えて、置換記憶制御手段
は、追加置換情報を複数の置換情報入力手段にパラレル
に伝達し、各メモリチップは、伝達された追加置換情報
を記憶するための第２の記憶手段を含み、情報置換手段
は、第１および第２の記憶手段からの出力を受けて排他
的論理和演算を行なうための論理演算手段を有する。
【００２９】請求項１１記載の半導体装置は、請求項１
記載の半導体装置の構成に加えて、情報置換手段は、出
力ノードと、出力ノードと所定の電位とを第１の記憶手
段からの出力に応じて、結合するための第１のスイッチ
手段と、出力ノードと第１のスイッチ手段との間に設け
られ、追加置換情報に応じて、出力ノード第１のスイッ
チ手段とを結合する第２のスイッチ手段とを含む。
【００３０】請求項１２記載の半導体装置は、請求項１
記載の半導体装置の構成に加えて、第１の記憶手段は、
追加置換情報を記録するためのヒューズ素子を有する。
【００３１】請求項１３記載の半導体装置は、請求項１
記載の半導体装置の構成に加えて、置換記憶制御手段
は、ＪＴＡＧ準拠のコマンド信号により動作を制御する
ためのコマンドデコード手段を備える。
【００３２】
【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１に係るマルチチップモジュール１０００
の構成の概念を示す図である。
【００３３】マルチチップモジュール１０００において
は、リードフレーム１１００上に複数の半導体メモリチ
ップ、たとえば２つの半導体メモリチップ１００および
２００が実装されているものとする。半導体メモリチッ
プ１００および２００は、互いにチップ・ワイヤボンデ
ィングあるいはバンプなどによって電気的に結合されて
おり、リード１２００を介して、外部と信号やデータの
授受を行なっているものとする。
【００３４】マルチチップモジュール１０００には、さ
らに、アセンブリ工程（パッケージ工程）の中に、検出
された不良アドレスの情報を記憶するための置換情報記
憶部１０と、置換情報記憶部１０に記憶された情報に基
づいて、このデータをシリアルに半導体メモリチップ１
００および２００に対して与える置換記憶制御部２０と
が設けられている。すなわち、最終的なパッケージ内へ
の封止が行なわれる以前であって、半導体メモリチップ
１００および２００がリードフレーム１１００上にアセ
ンブリされた時点で、この半導体メモリチップ１００お
よび２００に対するテストが行なわれる。このテストに
応じて、置換情報記憶部１０に記憶させる情報が決定さ
れる。
【００３５】半導体メモリチップ１００は、置換記憶制
御部２０から与えられる置換情報を受取る置換情報追加
ロード部１０３と、半導体メモリチップ１００の個別的
なテストにおいて検出された不良アドレス情報と、置換
情報追加ロード部１０３から与えられるアセンブリ後の
不良アドレス情報とに基づいて、メモリ部１１０に対し
て、冗長置換を行なうべき不良アドレスの情報を与える
置換データ保持部１０４とを備える。
【００３６】同様にして、半導体メモリチップ２００
も、半導体メモリチップ１００の置換情報追加ロード部
１０３を介して置換記憶制御部２０から与えられる置換
情報を受取る置換情報追加ロード部２０３と、半導体メ
モリチップ２００の個別的なテストにおいて検出された
不良アドレス情報と、置換情報追加ロード部２０３から
与えられるアセンブリ後の不良アドレス情報とに基づい
て、メモリ部２１０に対して、冗長置換を行なうべき不
良アドレスの情報を与える置換データ保持部２０４とを
備える。
【００３７】図２は、図１に示した本発明に係るマルチ
チップモジュール１０００の構成をより詳細に説明する
ためのブロック図である。
【００３８】図２を参照して、電源投入の後、もしくは
任意のコマンドが入力されることによって、マルチチッ
プモジュール１０００内の置換記憶制御部２０は、置換
情報記憶部１０にワイヤボンディングの有無等に応じて
記憶されている追加するべき置換情報のビット列を、一
括または順次に読出す。
【００３９】なお、以下に説明するように、置換情報記
憶部１０は、ワイヤボンディングによる場合だけでな
く、ボンディング・バンプや、フラッシュメモリや、配
線ヒューズ等を用いて、追加するべき置換情報を記憶す
るものとする。
【００４０】置換記憶制御部２０により、置換情報記憶
部１０から読出された置換情報のビット列は、置換情報
保持動作を制御するトリガ用のクロック信号に同期し
て、置換記憶制御部２０から、半導体メモリチップ１０
０の置換情報追加ロード部１０３にシリアルに入力され
る。この入力されたシリアルデータは、半導体メモリチ
ップ１００中の置換データ保持機能１０４に与えられる
とともに、シリアルデータとして出力されて、半導体メ
モリチップ２００中の置換情報追加ロード部２０３に与
えられる。なお、マルチチップモジュール１０００に３
以上の半導体メモリチップが実装されている場合には、
置換情報追加ロード部２０３から、次のチップの置換情
報追加ロード部に対して、置換情報のビット列が入力さ
れる。
【００４１】このようにして、置換記憶制御部２０から
出力されたビット列は、順次複数の半導体メモリチップ
に入力されていく。半導体メモリチップ１００中の置換
情報追加ロード部１０３は、マルチチップモジュール１
０００内のすべてのメモリチップに対して追加の置換情
報のロードが終了した時点で、対象のデータを置換デー
タ保持部１０４に設定するように構成されている。すな
わち、すべてのチップに対して、それぞれに対応する全
置換情報データのロードが完了した時点で、半導体メモ
リチップ１００内の置換データ保持部１０４へ置換情報
のビット列が設定される。他の半導体メモリチップにつ
いても同様である。
【００４２】あるいは、半導体メモリチップ１００へ追
加する置換情報であることを示す特定ビット（ＩＤビッ
ト）を置換記憶制御部２０から出力されるシリアルデー
タ中に含ませておくことで、置換データ保持部１０４が
自身への置換情報データであることを判断して、データ
を取込む構成としてもよい。
【００４３】半導体メモリチップ１００中の置換データ
保持部１０４は、置換情報追加ロード部１０３からの追
加の置換情報を保持するための保持回路１０６と、半導
体メモリチップ１００単独で実施されたウェハ状態での
テストによって、ヒューズのレーザトリミング等に応じ
て記憶した不良アドレス等の情報を、保持回路１０６か
ら与えられるデータに応じて変化させることが可能な置
換情報追加回路１０５とを備えている。
【００４４】半導体メモリチップ１００中のメモリ部１
１０は、外部から与えられるアドレス信号と置換情報追
加回路１０５から与えられる情報とに基づいて、メモリ
セルアレイ１０８中の正規メモリセルまたは冗長メモリ
セルのいずれかを選択するアドレスデコーダ１０７と、
メモリチップ１００の単独でのテスト時およびマルチチ
ップモジュールにアセンブリ中またはアセンブリ後のテ
スト時に、外部との間でテスト信号のやり取りを行なう
ためのテストインタフェース回路１０９とを備える。
【００４５】他の半導体メモリチップ２００についても
同様の構成である。図３は、図２に示したマルチチップ
モジュール１０００の具体的な構成を示す図であり、従
来の技術の図１７と対比される図である。
【００４６】マルチチップモジュール１０００において
は、リードフレーム１１００に対して、半導体メモリチ
ップ１００が、チップ・ワイヤボンディング１１２０に
より接続され、チップ２００は、チップ１００上に積層
されて、チップワイヤボンディング１１１０により、チ
ップ１００のパッドとボンディングされている。
【００４７】リードフレーム１１００からはリード１２
００が外部に延び、外部との間で信号やデータの授受を
行なう。リードフレーム１１００とチップ１００および
２００が、最終的には、たとえばパッケージや樹脂モー
ルド内に封止されることになる。
【００４８】実施の形態１においては、置換情報記憶部
１０に対するワイヤボンディングによる置換追加情報の
記録後に、パッケージや樹脂モールド内に完全に封止す
るための処理が行なわれる。
【００４９】図３に示したマルチチップモジュール１０
００の置換情報記憶部１０は、２ヵ所の端子間をワイヤ
ボンディングするか否かに応じて、アセンブリ工程（パ
ッケージ工程）後のテストで発見された不良アドレスに
ついての置換情報を記憶する構成となっている。
【００５０】置換記憶制御部２０は、ワイヤボンディン
グ等により、電源電位が供給されている。また、置換記
憶制御部２０はメモリチップ１００とワイヤボンディン
グによって接続されている。
【００５１】図４は、図２および図３に示した置換情報
記憶部１０および置換記憶制御部２０の構成を説明する
ための概略ブロック図である。
【００５２】置換情報記憶部１０は、接地電位と結合す
るｍ個のパッドＰ１１〜Ｐ１ｍと、パッドＰ１１〜Ｐ１
ｍに対応してそれぞれ設けられるｍ個のパッドＰ２１〜
Ｐ２ｍと、電源電位ＶｃｃとパッドＰ２１〜Ｐ２ｍの間
にそれぞれ結合される高抵抗体Ｒ１１〜Ｒ１ｍとを備え
る。パッドＰ２１〜Ｐ２ｍと対応するパッドＰ１１〜Ｐ
１ｍは、記憶する情報に応じて、ワイヤＷＲにより接続
される。
【００５３】置換情報制御部２０は、メモリチップ１０
０に対してデータ出力を行なうタイミングを示すトリガ
信号ＴＲや、置換データの転送モードであることを示す
信号ＭＯＤＥを出力するデータ出力制御部２２と、一方
入力にデータ出力制御部２２からのタイミング制御信号
を受け、他方入力ノードがパッドＰ２１〜Ｐ２ｍと接続
するＮＯＲ回路ＮＯＲＧ１１〜ＮＯＲＧ１ｍと、ＮＯＲ
回路ＮＯＲＧ１１〜ＮＯＲＧ１ｍの出力をそれぞれ受け
て、メモリチップ１００に対してシリアルデータＳＩと
して出力するためのＯＲ回路ＯＲＧ１と、ＯＲ回路ＯＲ
Ｇ１の出力ノードと、電源電位Ｖｃｃとの間に接続され
る高抵抗体Ｒ２１とを備える。
【００５４】したがって、置換記憶制御部２０からは、
データ制御部２２からのタイミング信号ＴＲと、動作モ
ードを指定するためのモード信号ＭＯＤＥと、ＯＲ回路
ＯＲＧ１からの出力ＳＩとが、半導体チップ１００内の
置換情報追加ロード部１０３に対して出力される。
【００５５】図５は、半導体メモリチップ１００の構成
を説明するための概略ブロック図である。
【００５６】置換情報記憶部１０に設定されている追加
すべき置換情報のビット列は、置換記憶制御部２０から
シリアルデータＳＩとして出力され、順次置換情報追加
ロード部１０３へ伝達される。メモリチップ１００中の
置換情報追加ロード部１０３は、メモリチップ１００へ
の設定すべきデータであると判別した場合に、置換情報
追加ロード部１０３から置換データ保持部１０４に対し
てシリアルでデータの出力を行なう。
【００５７】置換データ保持部１０４には、単独の半導
体メモリチップとしてテストされた際に、メモリセル行
またはメモリセル列を予備のメモリセル行または予備の
メモリセル列と置換することが可能なように、不良アド
レスを予めプログラムするために、電源電位Ｖｃｃと接
地電位との間に直列に接続された高抵抗体Ｒ３１とヒュ
ーズ素子Ｆ３１との複数の組が設けられている。
【００５８】高抵抗体Ｒ３１とヒューズ素子Ｆ３１との
複数の組のそれぞれに対応して、置換データ保持部１０
４内に、置換情報追加ロード部１０３からのシリアルデ
ータＳＩをタイミング信号Ｔに応じて受取り、かつ出力
する複数の保持回路１０６．１から１０６．Ｎ（Ｎ：自
然数）と、抵抗体Ｒ３１とヒューズ素子Ｆ３１との接続
ノードとそれぞれ一方入力ノードが接続し、かつ保持回
路１０６からの出力をそれぞれ他方入力ノードに受ける
複数の排他的論理和演算回路ＥｘＧとが設けられてい
る。
【００５９】メモリセルアレイ１０８には、行列状に配
列された複数の正規のメモリセルと、この正規メモリセ
ルに欠陥が存在する場合に置換するための予備のメモリ
セル行および予備のメモリセル列が設けられている。
【００６０】排他的論理和演算回路ＥｘＧからの出力は
行アドレスデコーダ１０７．１または列アドレスデコー
ダ１０７．２に与えられ、行アドレスデコーダ１０７．
１および列アドレスデコーダ１０７．２は、外部から与
えられたアドレス信号と排他的論理和演算回路ＥｘＧか
らの出力との比較結果に応じて、メモリセルアレイ１０
８中の正規のメモリセルあるいは予備のメモリセルを選
択する。
【００６１】複数組の抵抗体Ｒ３１およびヒューズ素子
Ｆ３１にそれぞれ対応して設けられる保持回路１０６．
１〜１０６．Ｎには、置換情報ロード部１０３からのシ
リアルデータＳＩが、順次シリアルに伝達されていく。
一方、保持回路１０６に対してデータ設定を行なうため
のトリガ信号ＴＲは保持回路１０６に対して共通に印加
され、シリアルに伝達されるデータＳＩに同期して、デ
ータ伝送のトリガの役目を果たしている。
【００６２】このようにして、アセンブリ工程（パッケ
ージ工程）の後に、テストによって検出され、置換情報
追加ロード部１０３を介して、保持回路１０６に与えら
れたデータが、ヒューズ素子Ｆ３１の切断に応じて設定
されたデータと一致している場合は、排他的論理和演算
回路ＥｘＧからの出力レベルは“Ｌ”レベルである。
【００６３】これに対して、一致していない場合は、排
他的論理和演算回路ＥｘＧからの出力は“Ｈ”レベルと
なる。
【００６４】たとえば、ヒューズ素子Ｆ３１が切断され
ずに排他的論理和演算回路ＥｘＧの一方入力のレベルが
“Ｌ”レベルに設定されているとする。この場合、保持
回路１０６から与えられるレベルが“Ｌ”レベルである
か“Ｈ”レベルであるかに応じて、それぞれ排他的論理
和演算回路１０５から出力されるレベルも“Ｌ”または
“Ｈ”レベルとなって、もともとヒューズ素子Ｆ１３に
よって設定されていたレベルを、後から追加する情報に
よって変更することが可能となる。
【００６５】ヒューズ素子Ｆ３１が切断されており、排
他的論理和演算回路ＥｘＧの一方入力ノードに与えられ
たレベルが“Ｈ”レベルである場合も同様に、後から追
加された置換情報データによって、ヒューズ素子Ｆ３１
によって設定されていた情報を変更することが可能とな
る。
【００６６】半導体メモリチップ２００へは、半導体メ
モリチップ１００の置換情報追加ロード部１０３から出
力されたシリアルデータＳＩとトリガ信号ＴＲが、置換
情報追加ロード部２０３へ入力され、半導体メモリチッ
プ１００との動作と同様に、置換データ保持部２０４へ
データの設定が行なわれる。
【００６７】図６は、このようにして置換情報制御部か
らのモード信号ＭＯＤＥと、置換情報ロード部１０３か
ら出力されるトリガ信号ＴＲと、置換情報追加ロード部
１０３から出力されるデータと、各保持回路１０６．１
〜１０６．Ｎから出力されるデータを示すタイミングチ
ャートである。
【００６８】置換データ保持部１０４中の保持回路１０
６．１〜１０６．Ｎには、各々に設定するべきデータが
シリアルに入力完了することで、データセットが完了す
る。
【００６９】このような構成とすることで、単体チップ
に対するテストで置換救済された半導体メモリチップを
複数種類あるいは複数個を同一パッケージに実装した後
に検出されるメモリセル不良に対して、改めて救済を行
なうことが可能である。
【００７０】つまり、パッケージ内に置換情報を記憶さ
せるための置換情報記憶部１０を設け、これにより半導
体メモリチップの未使用の冗長セルによる置換を行なっ
たり、あるいは、既使用の冗長メモリセル行および冗長
メモリセル列について置換対象となるアドレスを組替え
るための置換情報を追加的に与えることで、救済をする
ことができる。したがって、アセンブリ後においても不
良の救済を行なって、マルチチップモジュールの歩留り
を向上させることが可能である。
【００７１】［実施の形態２］図７は、本発明の実施の
形態２のマルチチップモジュール２０００の構成を示す
概念図である。
【００７２】実施の形態２のマルチチップモジュール２
０００の構成が、実施の形態１のマルチチップモジュー
ル１０００の構成と異なる点は、置換情報記憶部１０
が、ワイヤボンディングの有無によって追加すべき置換
情報を記憶するのではなく、バンプの有無によって、追
加すべき置換情報を記憶する構成となっている点であ
る。
【００７３】すなわち、図７に示すように、置換情報記
憶部１０には、２つの配線とこの配線を選択的につなぐ
ことが可能なバンプ１２により、置換情報が記憶され
る。
【００７４】図８は、このようなバンプによる情報記憶
の構成を示す図である。ボンディングバンプ１２をリー
ドフレーム表面上の円形の端子ＴＡとこれから伸びる引
き出し配線ＬＡと、円形の端子ＴＡの中央にリードフレ
ームを貫通するようにあけられた貫通孔内の端子ＴＢ
と、端子ＴＢにリードフレームの内部で結合する引き出
し配線ＬＢとが設けられている。この貫通孔内にボンデ
ィングバンプが挿入されている場合は、配線ＬＡと配線
ＬＢとが結合される。したがって、図４におけるワイヤ
ＷＲの代わりにバンプ１２を用いれば、たとえば、
“Ｌ”レベルの情報が記憶されることになる。
【００７５】このような構成とすれば、ボンディングバ
ンプによって置換情報の記憶を行なうことができるの
で、ワイヤボンディングで行なうよりもより少ないスペ
ースで情報記憶を行なうことができる。また、ワイヤ切
れ等の接続不良の発生が生じることがなく、ボンディン
グ装置自体の処理も簡略化されるため、ボンディング装
置での処理時間を短縮できるという効果がある。
【００７６】［実施の形態３］図９は、本発明の実施の
形態３のマルチチップモジュール３０００の構成を示す
概念図である。
【００７７】実施の形態３のマルチチップモジュール３
０００の構成が、実施の形態１のマルチチップモジュー
ル１０００の構成と異なる点は、置換情報記憶部１０
が、ボンディングワイヤの有無によって追加の置換情報
を記憶するのではなく、半導体不揮発性メモリ１４、た
とえばフラッシュメモリ等が設けられ、この半導体不揮
発性メモリ１４によって追加の置換情報を記憶する構成
となっている点である。
【００７８】その他の点は、実施の形態１のマルチチッ
プモジュール１０００の構成と同様であるので、同一部
分には同一符号を付してその説明は繰返さない。
【００７９】このような構成とすることで、パッケージ
内に積層される複数種メモリチップの１つにフラッシュ
メモリなどの半導体不揮発性メモリがある場合は、その
セルを共有して利用することで、小面積で構成すること
も可能となる。
【００８０】また、フラッシュメモリ等の半導体不揮発
性メモリによって追加の置換情報を記憶するので、リー
ド１２００を介して与えられる既存の半導体テスタ装置
からの外部入力で、置換情報の記憶と変更が自由に行な
えるという効果がある。したがって、追加の置換情報の
書込みは、パッケージ等への封止が完全に完了した後に
行なうことができる。
【００８１】［実施の形態４］図１０は、本発明の実施
の形態４のマルチチップモジュール４０００の構成を示
す概念図である。
【００８２】実施の形態４のマルチチップモジュール４
０００の構成が、実施の形態１のマルチチップモジュー
ル１０００の構成と異なる点は、置換情報記憶部１０
が、ワイヤボンディングの有無によって追加の置換情報
を記憶するのではなく、外部から与えられる過電圧の印
加によって溶着もしくは溶断する電気ヒューズ素子１６
によって、追加の置換情報を記憶する構成となっている
点である。
【００８３】その他の構成は、実施の形態１のマルチチ
ップモジュール１０００の構成と同様であるので、同一
部分には同一符号を付してその説明は繰返さない。
【００８４】したがって、図４におけるワイヤＷＲの代
わりに電気ヒューズ素子１６を用いれば、たとえば、
“Ｌ”レベルまたは”Ｈ”レベルの情報が記憶されるこ
とになる。
【００８５】このような構成とすれば、外部からの電圧
印加で追加の置換情報の記憶を行なうことができるの
で、従来の半導体テスタ装置の機能を用いて、リード１
２００を介して与えられる電気信号により追加の置換情
報の書込を行なうことができる。したがって、追加の置
換情報の書込みは、パッケージ等への封止が完全に完了
した後に行なうことができる。
【００８６】［実施の形態５］図１１は、本発明の実施
の形態５のマルチチップモジュール５０００の構成を示
す概念図である。
【００８７】実施の形態５のマルチチップモジュール５
０００の構成が、実施の形態１のマルチチップモジュー
ル１０００の構成と異なる点は、置換情報記憶部１０
が、ワイヤボンディングの有無によってではなく、レー
ザトリミングが可能なＬＴヒューズ素子１８によって、
追加の置換情報を記憶する構成となっている点であるそ
の他の構成は、実施の形態１のマルチチップモジュール
１０００の構成と同様であるので、同一部分には同一符
号を付してその説明は繰返さない。
【００８８】したがって、図４におけるワイヤＷＲの代
わりにヒューズ素子１８を用いれば、たとえば、“Ｌ”
レベルまたは”Ｈ”レベルの情報が記憶されることにな
る。
【００８９】図１２は、本発明の実施の形態５における
生産工程を示すフロー図である。まず、個別にテストが
行なわれ冗長救済処理が行なわれているチップ１００と
チップ２００がダイシングによってチップ分離される。
【００９０】続いて、チップ１００およびチップ２００
をボンディングしアセンブリが行なわれる。
【００９１】アセンブリの後に、テストが行なわれ冗長
置換救済のための解析が行なわれる。
【００９２】この解析結果に基づいて、レーザ光線によ
って、置換情報記憶部１０内のヒューズ素子がトリミン
グされる。
【００９３】さらに、図１３は、図１１に示したマルチ
チップモジュール５０００をパッケージあるいはモール
ド内に封止した状態を示す概念図である。
【００９４】なお、本明細書においては、「パッケー
ジ」との語を、複数の半導体メモリチップを格納するた
めの容器ないし部材と言う意味で使用し、この語は、
「モールド」や「セラミックパッケージ」等を含む概念
を表現するものとする。
【００９５】図１３に示すように、置換情報記憶部１０
内のヒューズ素子をレーザ光線によってトリミングでき
るように、パッケージ（モールド）には、レーザトリミ
ングのための窓３０が設けられている。
【００９６】このような構成とし、パッケージフレーム
上のヒューズ素子１８をレーザトリミングすることで、
レーザエネルギによるダメージを半導体メモリチップが
受けることなく、レーザカットによって、アセンブリ後
に発見された不良の救済を行なうことが可能である。
【００９７】このとき、レーザ光線が半導体メモリチッ
プに照射されることがないため、半導体メモリチップへ
のダメージ等を考慮して、エネルギ調整やダメージ評価
などの煩雑な評価を行なう必要がないという効果もあ
る。しかも、追加の置換情報の書込みは、パッケージ等
への封止が完全に完了した後に行なうことができる。
【００９８】［実施の形態６］図１４は、本発明の実施
の形態６のマルチチップモジュール内における半導体メ
モリチップ１００および２００の構成を示す概略ブロッ
ク図である。
【００９９】図５に示した実施の形態１の半導体メモリ
チップ１００および２００の構成と比べると、置換情報
記憶部１０から読出された置換情報のビット列が、置換
記憶制御部２０により、メモリチップ１００内の置換情
報追加ロード部１０３´にシリアルに伝達される点は、
実施の形態１と同様である。
【０１００】ここで、置換情報追加ロード部１０３′
は、置換データ保持部１０４内で複数のヒューズ素子Ｆ
３１にそれぞれ対応して設けられる部分データ保持部１
０４．１〜１０４．Ｎの各々に対して、パラレルに
“Ｈ”または“Ｌ”レベルの２値のデータを送り、かつ
トリガ信号ＴＲによって保持回路１０６．１〜１０６．
Ｎへのデータ保持が行なわれる構成となっている。
【０１０１】この置換データ保持部１０４内の保持回路
１０６．１〜１０６．Ｎ中に保持されたデータが、排他
的論理和演算回路ＥｘＧの一方入力に与えられることに
より、排他的論理和演算回路ＥｘＧは、ヒューズ素子Ｆ
３１による設定値をそのままあるいは反転させて行アド
レスデコーダ１０７．１あるいは列アドレスデコーダ１
０７．２に伝達する。このようにして、ヒューズ素子Ｆ
３１による置換情報を後から追加した追加置換情報で変
更することで、アセンブリ後に発生したメモリ不良ビッ
トと冗長置換セルとの追加置換を行なうことが可能とな
る。
【０１０２】しかも、保持回路１０６．１〜１０６．Ｎ
へのデータ設定を同時並列に行なうので、１トリガで設
定を行なうことができ、設定時間を短縮できるという効
果がある。
【０１０３】［実施の形態７］図１５は、本発明の実施
の形態７のマルチチップモジュールにおける半導体メモ
リチップ１００および２００の構成を示す概略ブロック
図である。
【０１０４】以下、図１５に従って、実施の形態７の半
導体メモリチップ内における追加の置換情報データの保
持動作について説明する。
【０１０５】電源の投入後、もしくは任意のコマンド入
力によって、置換記憶制御部２０は、ワイヤボンディン
グの有無、ボンディングバンプの有無、フラッシュメモ
リセルまたは配線ヒューズの溶断・溶着などによって記
憶されている置換情報記憶部１０から与えられる追加の
置換情報のビット列を順次読出す。
【０１０６】置換情報記憶部１０から読出された置換情
報のビット列は、置換記憶制御部２０により半導体メモ
リチップ１００内の置換情報追加ロード部１０３”にシ
リアルに伝達される。
【０１０７】置換情報追加ロード部１０３”は、置換デ
ータ保持部１０４内の部分データ保持部１０４．１´〜
１０４．Ｎ´へ“Ｈ”または“Ｌ”レベルのいずれかの
データをパラレルに送ることで、ヒューズ素子Ｆ３１に
より設定されている置換情報を反転させることが可能
で、ヒューズ素子Ｆ３１による置換情報の変換が行われ
る。
【０１０８】ヒューズ素子Ｆ３１および高抵抗体Ｒ３１
の組によって記憶される設定値は、いわばヒューズ素子
Ｆ３１の結果がどのような状態になっているかを示すフ
ラグであり、置換情報追加ロード部１０３”は、そのフ
ラグの値をドライバ回路１６０を介して受け取ってい
る。
【０１０９】置換情報追加ロード部１０３”は、このフ
ラグ値と置換情報記憶部１０から読出された置換情報の
ビット列とに応じて、部分データ保持部１０４．１´〜
１０４．Ｎ´に対してそれぞれ与える入力の値を変える
ことで、目的の置換情報が置換データ保持部１０４から
出力されるように変更する。これにより、アセンブリ後
に発生した不良ビットと冗長置換セルとの追加置換を行
なう。
【０１１０】まず、置換情報追加ロード部１０３”から
部分データ保持部１０４．１´〜１０４．Ｎ´に対して
は、初期的には、”Ｌ”レベルのデータが与えられてい
るものとする。
【０１１１】たとえば、部分データ保持部１０４．１に
おいて、ヒューズ素子Ｆ３１がカットされていない場
合、ヒューズ素子Ｆ３１と抵抗体Ｒ３１により記憶され
る値は“Ｌ”レベルである。それによって、図１５中の
Ｓ２側のラインにある電子スイッチＳＷ２１がオン状態
となって、電子スイッチＳＷ２２もオン状態であるため
に、部分データ保持部１０４．１の出力ノードｎ１が接
地に接続される。
【０１１２】置換情報追加ロード部１０３”が、部分デ
ータ保持部１０４．１の置換情報を反転させるために
は、初期的に“Ｌ”レベルの入力が与えられている部分
データ保持部１０４．１への入力を“Ｈ”レベルとす
る。これにより、Ｓ１側の電子スイッチＳＷ１２がオン
状態となり、Ｓ２側の電子スイッチＳＷ２２がオフ状態
となる。これにより、Ｓ１側のスイッチＳＷ１１はオフ
状態なので、ノードｎ１のレベルは”Ｈ”レベルとな
る。こうした一連の動作によって、置換情報の変更を行
ない、アセンブリ後の置換を行なうことができる。
【０１１３】同様にヒューズ素子Ｆ３１がカットされて
いる場合、ヒューズ素子Ｆ３１および抵抗体３１により
記憶される値は、“Ｈ”レベルとなる。上述した動作と
は反対に、Ｓ１側の電子スイッチＳＷ１１がオン状態と
なり、Ｓ１側のラインが接地電位と接続される。ヒュー
ズ素子Ｆ３１への入力は、通常、“Ｌ”レベルの入力が
与えられ、Ｓ２側の電子スイッチＳＷ２２がオン状態と
なっているので、置換情報としては、初期的には“Ｈ”
レベルが出力されている。
【０１１４】しかしながら、“Ｌ”入力となっている部
分データ保持部１０４．１への入力を“Ｈ”レベルに変
更することで、Ｓ１側の電子スイッチＳＷ１２をオン状
態とし、出力ノードｎ１と接地とを接続して、置換情報
としては“Ｌ”レベルが出力されるように変更する。こ
のようにして、置換情報の変更を行なって、アセンブリ
後の置換を行なうことができる。
【０１１５】実施の形態７では、電子スイッチと配線に
よって置換データ保持機能を構成することが可能なた
め、回路構成を簡略化できるという効果がある。
【０１１６】［実施の形態８］図１６は、本発明の実施
の形態８の置換記憶制御部２０´の構成を説明するため
の概略ブロック図である。
【０１１７】たとえば、実施の形態１の置換記憶制御部
２０は、パワーオン時において起動と設定が行なわれる
構成であった。
【０１１８】これに対して、実施の形態８においては、
５つの信号で制御を行なう標準テストアクセスポートで
あるＪＴＡＧ（Joint Test Action Group）準拠の制御
回路によってコマンドを発行し、起動実行が行なわれる
構成となっている。すなわち、置換情報制御部２０は、
ＪＴＡＧ準拠の制御信号ＴＭＳ、ＴＣＫ、ＴＤＩ、ＴＤ
Ｏ、ＴＲＳＴが与えられ、これらのコマンドに応じて、
データ出力制御部２２を制御するためのコマンドデコー
ダ２４がさらに設けられている。
【０１１９】その他の構成は、実施の形態１の構成と同
様であるので、同一部分には同一符号を付してその説明
は繰返さない。
【０１２０】このような構成とすることで、マルチチッ
プモジュールを使用するシステムからの任意の指定時刻
により、実行起動を行なうことが可能となる。したがっ
て、他の半導体装置との間での動作上のタイミングに起
因する問題を回避して、システム全体の制御を行なうこ
とができるという効果が奏される。
【０１２１】このような置換記憶制御部２０´の構成
は、実施の形態１および他の実施の形態における置換記
憶制御部２０の代わりに適用することができる。
【０１２２】なお、以上の説明では、異なる種類の複数
個の半導体メモリチップが１つのパッケージ内に封止さ
れる場合について説明したが、本発明はこのような場合
に限定されることなく、同種の複数個の半導体メモリチ
ップが１つのパッケージ内に封止される場合にも適用可
能である。さらに、複数個の半導体メモリチップと半導
体論理回路チップとが１つのパッケージ内に封止される
場合にも、各チップに冗長置換機能がある場合には適用
可能なものである。
【０１２３】さらには、チップ状に分離されて情報を記
憶するためのメモリ回路であって、同一のパッケージ内
に格納されるようにアセンブリされるものであって、冗
長救済機能を有するものであれば、半導体メモリチップ
に限定されるものでもない。
【０１２４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１２５】
【発明の効果】請求項１〜７および１２記載の半導体装
置は、マルチチップモジュールにおいて、パッケージ工
程中またはパッケージ工程後に発見された不良ビットの
救済を可能とするので、総合歩留りを向上させることが
可能である。
【０１２６】請求項８〜１１記載の半導体装置は、請求
項１〜７記載の半導体装置の奏する効果に加えて、マル
チチップモジュール内の複数のメモリチップに効率的に
置換追加情報を伝達し、置換救済を行なうことが可能で
ある。
【０１２７】請求項１３記載の半導体装置は、マルチチ
ップモジュールを使用するシステムからの任意の指定時
刻により、実行起動を行なうことが可能となる。
【図面の簡単な説明】
【図１】 実施の形態１に係るマルチチップモジュール
１０００の構成の概念を示す図である。
【図２】 図１に示した本発明に係るマルチチップモジ
ュール１０００の構成をより詳細に説明するためのブロ
ック図である。
【図３】 図２に示したマルチチップモジュール１００
０の具体的な構成を示す図である。
【図４】 置換情報記憶部１０および置換記憶制御部２
０の構成を説明するための概略ブロック図である。
【図５】 半導体メモリチップ１００の構成を説明する
ための概略ブロック図である。
【図６】 モード信号ＭＯＤＥとトリガ信号ＴＲと置換
情報追加ロード部１０３から出力されるデータと各保持
回路１０６．１〜１０６．Ｎから出力されるデータを示
すタイミングチャートである。
【図７】 本発明の実施の形態２のマルチチップモジュ
ール２０００の構成を示す概念図である。
【図８】 バンプによる情報記憶の構成を示す図であ
る。
【図９】 本発明の実施の形態３のマルチチップモジュ
ール３０００の構成を示す概念図である。
【図１０】 本発明の実施の形態４のマルチチップモジ
ュール４０００の構成を示す概念図である。
【図１１】 本発明の実施の形態５のマルチチップモジ
ュール５０００の構成を示す概念図である。
【図１２】 本発明の実施の形態５における生産工程を
示すフロー図である。
【図１３】 マルチチップモジュール５０００をパッケ
ージあるいはモールド内に封止した状態を示す概念図で
ある。
【図１４】 本発明の実施の形態６のマルチチップモジ
ュール内における半導体メモリチップ１００および２０
０の構成を示す概略ブロック図である。
【図１５】 本発明の実施の形態７のマルチチップモジ
ュールにおける半導体メモリチップ１００および２００
の構成を示す概略ブロック図である。
【図１６】 本発明の実施の形態８の置換記憶制御部２
０´の構成を説明するための概略ブロック図である。
【図１７】 ２つの半導体メモリチップ９０１０および
９０３０を積層する過程を示す概念図である。
【符号の説明】
１０ 置換情報記憶部、２０ 置換記憶制御部、２２
データ出力制御部、２４ コマンドデコーダ、１００，
２００ 半導体メモリチップ、１０３，２０３置換情報
追加ロード部、１０４，２０４ 置換データ保持部、１
０５，２０５置換追加回路、１０６，２０６ 保持回
路、１０７，２０７ アドレスデコーダ、１０８，２０
８ メモリセルアレイ、１０９，２０９ テストインタ
フェース、１１０，２１０ メモリ部、１０００，２０
００，３０００，４０００，５０００ マルチチップモ
ジュール、１１００ リードフレーム、１２００ リー
ド。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉浦 和史 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 Ｆターム(参考） 5F064 AA11 BB02 BB12 DD39 DD44 EE53 EE54 FF02 FF12 FF21 FF27 FF36 FF42 FF45 FF49 FF52 5L106 AA01 AA02 CC04 CC05 CC09 GG06 GG07

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 パッケージと、 前記パッケージ内に設けられる保持部材と、 前記保持部材に保持される複数のメモリチップとを備
    え、 各前記メモリチップは、 複数の正規メモリセルと、 予備メモリセルと、 前記メモリチップの製造工程中において発見された不良
    メモリセルに対応するアドレス情報を記憶するための第
    １の記憶手段と、 外部から与えられる追加置換情報に応じて、前記第１の
    記憶手段から出力される前記アドレス情報を変更可能な
    情報置換手段と、 前記追加置換情報を前記メモリチップの外部から受ける
    ための置換情報入力手段と、 前記情報置換手段からの出力とアドレス信号とに応じ
    て、前記正規メモリセルおよび前記予備メモリセルのい
    ずれかを選択する選択手段とを含み、 前記複数のメモリチップ間での信号の授受を行なうため
    の結合部材と、 前記保持部材上に設けられ、少なくとも前記複数のメモ
    リチップおよび前記結合部材が前記保持部材上に形成さ
    れた後に、前記複数のメモリチップに対して行なったテ
    ストに応じて決定された前記追加置換情報を記録するた
    めの置換情報記憶手段と、 前記保持部材上に設けられ、前記置換情報記憶手段に記
    録された前記追加置換情報を前記複数のメモリチップの
    前記置換情報入力手段に与えるための置換記憶制御手段
    とを備える、半導体装置。
  2. 【請求項２】 前記置換情報記憶手段は、 各々がワイヤボンディングにより結合可能な複数の配線
    対と、 前記複数の配線対がワイヤにより結合されているか否か
    の状態を前記追加置換情報に変換するための変換手段と
    を含む、請求項１記載の半導体装置。
  3. 【請求項３】 前記置換情報記憶手段は、 各々がバンプにより結合可能な複数の配線対と、 前記複数の配線対が前記バンプにより結合されているか
    否かの状態を前記追加置換情報に変換するための変換手
    段とを含む、請求項１記載の半導体装置。
  4. 【請求項４】 前記置換情報記憶手段は、 前記追加置換情報を記憶するための不揮発性半導体メモ
    リを含む、請求項１記載の半導体装置。
  5. 【請求項５】 前記置換情報記憶手段は、 複数の配線対と、 外部からの電気信号に応じて前記複数の配線対の結合状
    態を変更可能な複数のヒューズ素子と、 前記複数の配線対が結合されているか否かの状態を前記
    追加置換情報に変換するための変換手段とを含む、請求
    項１記載の半導体装置。
  6. 【請求項６】 前記置換情報記憶手段は、 複数の配線対と、 外部からの光照射に応じて前記複数の配線対の結合状態
    を変更可能な複数のヒューズ素子と、 前記複数の配線対が結合されているか否かの状態を前記
    追加置換情報に変換するための変換手段とを含む、請求
    項１記載の半導体装置。
  7. 【請求項７】 前記パッケージは、前記光照射のための
    窓部を含む、請求項６記載の半導体装置。
  8. 【請求項８】 前記複数のメモリチップの前記置換情報
    入力手段は、互いにシリアルに結合され、 前記置換記憶制御手段は、前記追加置換情報を複数の前
    記置換情報入力手段にシリアルに伝達する、請求項１記
    載の半導体装置。
  9. 【請求項９】 各前記メモリチップは、 前記シリアルに伝達された前記追加置換情報を記憶する
    ための第２の記憶手段を含み、 前記情報置換手段は、前記第１および第２の記憶手段か
    らの出力を受けて排他的論理和演算を行なうための論理
    演算手段を有する、請求項８記載の半導体装置。
  10. 【請求項１０】 前記置換記憶制御手段は、前記追加置
    換情報を複数の前記置換情報入力手段にパラレルに伝達
    し、 各前記メモリチップは、 伝達された前記追加置換情報を記憶するための第２の記
    憶手段を含み、 前記情報置換手段は、前記第１および第２の記憶手段か
    らの出力を受けて排他的論理和演算を行なうための論理
    演算手段を有する、請求項８記載の半導体装置。
  11. 【請求項１１】 前記情報置換手段は、出力ノードと、 前記出力ノードと所定の電位とを前記第１の記憶手段か
    らの出力に応じて、結合するための第１のスイッチ手段
    と、 前記出力ノードと前記第１のスイッチ手段との間に設け
    られ、前記追加置換情報に応じて、前記出力ノード前記
    第１のスイッチ手段とを結合する第２のスイッチ手段と
    を含む、請求項１記載の半導体装置。
  12. 【請求項１２】 前記第１の記憶手段は、前記追加置換
    情報を記録するためのヒューズ素子を有する、請求項１
    記載の半導体装置。
  13. 【請求項１３】 前記置換記憶制御手段は、ＪＴＡＧ準
    拠のコマンド信号により動作を制御するためのコマンド
    デコード手段を備える、請求項１記載の半導体装置。
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