TW201306173A - 半導體裝置之製造方法及半導體裝置 - Google Patents

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Abstract

半導體裝置之製造方法包含：貫通孔形成步驟，其係形成電極用貫通孔，該電極用貫通孔於形成有電路之基板之厚度方向上貫通；貫通電極形成步驟，其對上述電極用貫通孔供給導電性材料而形成貫通電極；形成配線之步驟，該配線連接於上述電路，未與上述貫通電極連接，且至少一部分露出於上述基板之表面；選擇性連接步驟，其係於上述電路之電性試驗之結果判定為不良品之不良品電路中，使上述貫通電極與上述配線不電性連接，而於上述電路之電性試驗之結果判定為良品之良品電路中，藉由使用導電性材料接合而將上述貫通電極與上述配線電性連接；及積層步驟，其係將形成有上述貫通電極及上述配線之基板積層複數個。

Description

半導體裝置之製造方法及半導體裝置
本發明係關於一種半導體裝置之製造方法及由該製造方法製造之半導體裝置。
近年來，半導體裝置之高性能化不斷進步。於該狀況下，例如於將半導體晶圓(以下稱為「晶圓」)之表面形成有電路之半導體晶片複數個配置於水平面內，由配線將該等半導體晶片連接而製造半導體裝置之情形時，配線長度增大，由此可能導致配線之電阻變大，且配線延遲變大。
因此，提出有將半導體晶片三維積層之三維積體技術。於該三維積體技術中，例如以貫通所積層之半導體晶片之方式形成所謂之貫通電極(TSV：Through Silicon Via，矽穿孔)。而且，上下積層之半導體晶片間、或半導體晶片與基板上之電極等之間係經由該貫通電極而電性連接。
然而，因貫通電極等之缺陷，而有於所積層之半導體晶片間產生接合不良之情形。因此，作為恢復該接合不良之機構，提出有包含貫通所積層之半導體晶片之恢復用之預備貫通電極之半導體裝置(專利文獻1)。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2007-158237號公報
然而，於專利文獻1所記載之半導體裝置中，藉由使用預備貫通電極恢復存在缺陷之貫通電極，而可消除半導體晶片間之接合不良，但於半導體晶片之電路為不良品之情形時，即半導體晶片本身為不良品之情形時，無法恢復該半導體晶片。
此處，作為半導體晶片之三維積體方法，存在將形成有器件(電路)之晶圓切下為半導體晶片後進行積層之晶片積層方式、及於切下為半導體晶片之前以晶圓級積層之晶圓積層方式。只要為晶片積層方式，則僅積層良品晶片即可，故而可獲得較高之良率，但生產性變差。若可期待某種程度之良品晶片率，則較理想為進行可獲得較高之生產性之晶圓積層方式。然而，於晶圓積層方式中，只要良品晶片率不為100%，則可製成良品晶片與不良品晶片混載之半導體裝置。
於該情形時，例如將5片半導體晶片積層，將其中1片作為緩衝器即可。如此，即便5片中有1片不良品晶片，亦可達成目標之規格，故而可作為製品出貨。或者，例如於將NAND(Not And，反及)快閃記憶體晶片積層之情形時，只要可作為與所積層之良品晶片之數量成比例之具有記憶容量之器件而製品化即可。
然而，若如此存在不良品之半導體晶片，則所積層之複數個半導體晶片由貫通電極電性連接，故而有該不良品之半導體晶片之影響亦波及至良品之半導體晶片之情形。於此情形時，本來為良品之半導體晶片亦成為不良品，半導 體裝置本身亦成為不良品。因此，產生半導體裝置之良率下降。
本發明係鑒於上述問題而完成者，其目的在於提供一種由複數個半導體晶片積層而成之半導體裝置，抑制不良品之半導體晶片對其他半導體晶片造成之影響，從而提高該半導體裝置之良率。
為達成上述目的，本發明之特徵在於：其係半導體裝置之製造方法，且包含：貫通孔形成步驟，其係形成電極用貫通孔，該電極用貫通孔於形成有電路之基板之厚度方向上貫通；貫通電極形成步驟，其係對上述電極用貫通孔供給導電性材料而形成貫通電極；形成配線之步驟，該配線連接於上述電路，但未與上述貫通電極連接，且至少一部分露出於上述基板之表面；選擇性連接步驟，其係於上述電路之電性試驗之結果判定為不良品之不良品電路中，使上述貫通電極與上述配線未電性連接，於上述電路之電性試驗之結果判定為良品之良品電路中，藉由使用導電性材料接合而使上述貫通電極與上述配線電性連接；及積層步驟，其係將形成有上述貫通電極及上述配線之基板積層複數個。再者，於本發明中，基板與形成於該基板上之電路等器件構成半導體晶片。
根據本發明，於不良品電路中，貫通電極與配線未電性連接，故而該不良品電路與貫通電極未電性連接。另一方面，於良品電路中，藉由使用導電性材料接合而使貫通電 極與配線電性連接，故而該良品電路與貫通電極電性連接。如上所述，不良品之半導體晶片(以下有時稱為「不良品晶片」)與良品之半導體晶片(以下有時稱為「良品晶片」)電性分離，故而不良品晶片之影響不會波及至其他良品晶片。因此，即便存在不良品晶片，亦可使半導體裝置為良品，從而可提高半導體裝置之良率。
另一態樣之本發明之特徵在於：其係半導體裝置，且將形成有電路且在厚度方向上貫通電極用貫通孔而形成之基板積層複數個，對上述電極用貫通孔供給導電性材料，形成貫通上述積層之複數個基板之貫通電極，並且形成配線，該配線連接於上述電路，但未與上述貫通電極連接，且至少一部分露出於上述基板之表面，於上述電路之電性試驗之結果判定為不良品之不良品電路中，上述貫通電極與上述配線未電性連接，於上述電路之電性試驗之結果判定為良品之良品電路中，藉由使用導電性材料接合而使上述貫通電極與上述配線電性連接。
另一態樣之本發明之特徵在於：其係半導體裝置，且包含：所積層之複數個基板；選擇用貫通電極，其貫通上述複數個基板而形成，且傳送選擇信號；及資料用貫通電極，其貫通上述複數個基板而形成，且傳送資料信號；於上述基板上形成有選擇電路，該選擇電路係根據上述選擇信號而控制上述資料信號自上述資料用貫通電極對形成於上述基板之特定電路之輸出。再者，於本發明中，基板及形成於該基板上之特定電路或選擇電路等器件構成半導體 晶片。
根據本發明，來自選擇用貫通電極之選擇信號輸出至各基板之選擇電路。而且，於選擇電路中，根據該選擇信號可控制資料信號自資料用貫通電極對各基板之特定電路之輸出。即，可僅對應選擇之半導體晶片輸出來自資料用貫通電極之資料信號。因此，於本發明之半導體裝置中，可適當選擇半導體晶片。而且，於本發明之半導體裝置中，只要僅形成選擇用貫通電極及資料用貫通電極該2個貫通電極作為貫通電極即可。因此，由於選擇半導體晶片，故而無需如先前般形成複數個貫通電極，且亦無需將金屬線連接於各半導體晶片。因此，可使該半導體裝置之構成單純化。
另一態樣之本發明係一種半導體裝置之製造方法，其係分別形成在基板之厚度方向上貫通之選擇用貫通孔與資料用貫通孔，於上述選擇用貫通孔填充導電性材料，形成傳送選擇信號之選擇用貫通電極，並且於上述資料用貫通孔填充導電性材料，形成傳送資料信號之資料用貫通電極，且於上述基板上形成選擇電路，該選擇電路係根據上述選擇信號而控制上述資料信號自上述資料用貫通電極對形成於上述基板之特定電路之輸出，且將形成有上述選擇用貫通電極、上述資料用貫通電極及上述選擇電路之基板積層複數個。
另一態樣之本發明之特徵在於：其係半導體裝置，且將包含複數個電子元件之複數個半導體晶片、與包含用以置 換上述半導體晶片之不良電子元件之冗餘電子元件之冗餘用晶片積層，形成貫通上述積層之複數個半導體晶片及冗餘用晶片且傳送上述電子元件之位置資訊信號之位置資訊用貫通電極，並且形成貫通上述積層之複數個半導體晶片及冗餘用晶片且傳送自上述冗餘用晶片輸出之判定信號之判定用貫通電極，上述冗餘用晶片包含記錄有上述不良電子元件之位置資訊之不良位置資訊記錄部、及判定來自上述位置資訊用貫通電極之位置資訊信號與來自上述不良位置資訊記錄部之位置資訊之一致或不一致之判定電路，於上述半導體晶片中，根據來自上述位置資訊用貫通電極之上述位置資訊信號及來自上述判定用貫通電極之上述判定信號，將上述不良電子元件置換為上述冗餘電子元件，並且使上述不良電子元件以外之上述電子元件可動作。再者，本發明中之電子元件例如為記憶體元件(記憶體單元)或邏輯元件。又，本發明中之位置資訊例如係用以識別電子元件之資訊，例如為電子元件之位址。
根據本發明，於冗餘用晶片之判定電路中，判定來自位置資訊用貫通電極之電子元件之位置資訊信號與來自不良位置資訊記錄部之不良電子元件之位置資訊之一致或不一致。而且，當於判定電路中判定為一致之情形時，冗餘用晶片中冗餘電子元件可動作。即，將半導體晶片之不良電子元件置換為冗餘電子元件。另一方面，當於判定電路中判定為不一致之情形時，於半導體晶片中，根據來自位置資訊用貫通電極之位置資訊信號及來自判定用貫通電極之 判定信號，使不良電子元件以外之電子元件可動作。如此於本發明之半導體裝置中，由冗餘用晶片之冗餘電子元件置換半導體晶片之不良電子元件而恢復，並且可使半導體晶片之良好之電子元件可動作。因此，可提高半導體裝置之良率、及半導體晶片內之利用效率。
另一態樣之本發明之特徵在於：其係半導體裝置之製造方法，且對於包含複數個電子元件之半導體晶片、及包含用以置換上述半導體晶片之不良電子元件之冗餘電子元件之冗餘用晶片，分別形成在厚度方向上貫通之位置資訊用貫通孔及判定用貫通孔，於上述位置資訊用貫通孔填充導電性材料，形成傳送上述電子元件之位置資訊信號之選擇用貫通電極，並且於上述判定用貫通孔填充導電性材料，形成傳送自上述冗餘用晶片輸出之判定信號之資料用貫通電極，上述冗餘用晶片上形成記錄有上述不良電子元件之位置資訊之不良位置資訊記錄部、及判定來自上述位置資訊用貫通電極之位置資訊信號與來自上述不良位置資訊記錄部之位置資訊之一致或不一致之判定電路，將複數個上述半導體晶片與上述冗餘用晶片積層，於上述半導體晶片中，根據來自上述位置資訊用貫通電極之上述位置資訊信號、及來自上述判定用貫通電極之上述判定信號而將上述不良電子元件置換為上述冗餘電子元件，並且使上述不良電子元件以外之上述電子元件可動作。
根據本發明，於由複數個半導體晶片積層而成之半導體 裝置中，可抑制不良品之半導體晶片對其他半導體晶片造成之影響，從而可提高該半導體裝置之良率。
以下，對本發明之實施形態進行說明。於本實施形態中，對本發明之半導體裝置之製造方法、及藉由該製造方法而製造之半導體裝置進行說明。再者，於以下說明所使用之圖式中，為使技術上之理解之容易程度優先，各構成要素之尺寸未必對應於實際之尺寸。
首先，如圖1所示，於作為基板之晶圓10之表面形成器件層11。繼而，由該等晶圓10及器件層11構成半導體晶片12。再者，雖未圖示，但半導體晶片12相對於1片晶圓10於水平面內形成有複數個。而且，於本實施形態中，如下所述當積層晶圓10(半導體晶片12)時，使用在將晶圓10切下為半導體晶片12之前以晶圓級積層該晶圓10之晶圓積層方式。
於晶圓10上之器件層11中形成電路13及配線14。於電路13內配置有例如複數個記憶體單元(未圖示)。配線14具有導電性，係用以連接電路13與下述貫通電極32之配線。配線14本身係以連接於電路13，但未與貫通電極32連接，且露出於晶圓10之表面之方式形成。再者，器件層11中除電路13及配線14以外，亦形成有多種電路及配線(未圖示)。
其後，如圖2所示，於厚度方向上貫通晶圓10及器件層11而分別形成有電極用貫通孔20及選擇用貫通孔21。電極用貫通孔20係用以形成下述貫通電極32之貫通孔。電極用 貫通孔20形成於配線14之端部(與電路13相反側之端部)。選擇用貫通孔21係用以選擇下述貫通電極32與電路13之連接或未連接之貫通孔。選擇用貫通孔21以分割配線14之方式形成於該配線14。該等電極用貫通孔20與選擇用貫通孔21例如藉由光微影處理及蝕刻處理而同時形成。即，藉由光微影處理於器件層11上形成特定抗蝕圖案後，將該抗蝕圖案作為遮罩對器件層11及晶圓10進行蝕刻，而形成電極用貫通孔20及選擇用貫通孔21。
其後，進行電路13之電性特性之試驗。該試驗藉由多種方法進行，例如藉由使探針(未圖示)與電路13之電極接觸，自各探針對電路13施加檢查用之信號而檢查該電路13之電性特性。再者，該試驗只要於在晶圓10上形成器件層12後進行，則可於任意時序進行。因此，亦可於形成上述電極用貫通孔20及選擇用貫通孔21之前進行電路13之電性特性之試驗。
以下，有將藉由上述電性特性之試驗而判定為良品之電路13稱為良品電路13a，將判定為不良品之電路13稱為不良品電路13b之情形。又，有將包含良品電路13a之半導體晶片12稱為良品晶片12a，將包含不良品電路13b之半導體晶片12稱為不良品晶片12b之情形。
繼而，對於良品晶片12a，如圖3及圖4所示，於電極用貫通孔20內填充導電性材料30，進而於電極用貫通孔20之兩端部形成凸塊31。而且，由該等電極用貫通孔20內之導電性材料30與凸塊31形成貫通電極32。再者，於本實施形 態中，於電極用貫通孔20內填充有導電性材料30，但導電性材料30之供給並不限定於該方式，只要電極用貫通孔20之內部導通即可。例如亦可對電極用貫通孔20之內側面供給導電性材料30，而形成該導電性材料30之膜。
又，對於良品晶片12a，與貫通電極32之形成並行，於選擇用貫通孔21之上部填充導電性材料40，且於選擇用貫通孔21之下部填充絕緣性材料41。導電性材料40以與配線14連接之方式填充。如此，則經由配線14及導電性材料40將貫通電極32與良品電路13a電性連接。再者，如此於選擇用貫通孔21之下部填充有絕緣性材料41，故而即便於後續步驟中積層半導體晶片12，於該積層之半導體晶片12間，電路13亦不會經由選擇用貫通孔21而電性連接。
另一方面，對於不良品晶片12b，與良品晶片12a同樣地，如圖5及圖6所示，於電極用貫通孔20內填充導電性材料30，進而於電極用貫通孔20之兩端部形成凸塊31。而且，由該等電極用貫通孔20內之導電性材料30及凸塊31形成貫通電極32。
又，對於不良品晶片12b，與貫通電極32之形成並行，於選擇用貫通孔21內填充絕緣性材料41。如此，則藉由該絕緣性材料41，配線14電性絕緣，貫通電極32與不良品電路13b不會電性連接。
於上述良品晶片12a與不良品晶片12b中，對電極用貫通孔20及選擇用貫通孔21之導電性材料30、40及絕緣性材料41之填充例如可藉由噴墨方式而進行。或者，亦可對應於 電極用貫通孔20及選擇用貫通孔21之形成圖案而配置複數個噴嘴，自各噴嘴供給導電性材料30、40及絕緣性材料41。
如此，分別製造良品晶片12a與不良品晶片12b。其後，如圖7所示將良品晶片12a與不良品晶片12b於鉛垂方向上積層並接合。此時，以貫通電極32導通之方式，即以貫通電極32貫通複數個半導體晶片12之方式積層該複數個半導體晶片12。如此，如圖8所示製造半導體裝置50。再者，如上所述半導體晶片12複數個形成於晶圓10之水平面內，半導體晶片12係以晶圓10單位積層。即，複數個晶圓10係於切下為半導體晶片12之前以晶圓級積層。又，於圖示之例中，半導體晶片12積層為5層，但其等之積層數可任意設定。進而，半導體裝置50中之不良品晶片12b之位置亦不限定於圖示之例，無論不良品晶片12b配置於哪一層，均可如下所述使半導體裝置50為良品。
再者，當形成半導體晶片12時，晶圓10已薄型化。因此，亦可將支持基板(晶圓或玻璃基板)設置於晶圓10上，支持該晶圓10而進行處理。
於以上述方式製造之半導體裝置50中，對貫通電極32傳送特定資料信號。資料信號例如係包含電路13內之記憶體單元之位址或記錄於記憶體單元之記憶體等資料之信號。而且，貫通電極32與良品電路13a電性連接，故而來自貫通電極32之資料信號被輸出至良品電路13a。另一方面，貫通電極32與不良品電路13b未電性連接，故而來自貫通 電極32之資料信號不會輸出至不良品電路13b。如此，半導體裝置50發揮作用。
根據以上之實施形態，於貫通電極32與不良品電路13b之間的選擇用貫通孔21填充絕緣性材料41，故而該貫通電極32與不良品電路13b未電性連接。另一方面，於貫通電極32與良品電路13a之間的選擇用貫通孔21之上部填充導電性材料40，故而該貫通電極32與良品電路13a電性連接。再者，於該選擇用貫通孔21之下部填充絕緣性材料41，故而即便積層半導體晶片12，於所積層之半導體晶片12間，晶圓10上之電路13亦不會經由選擇用貫通孔21而電性連接。如上所述良品晶片12a與不良品晶片12b電性分離，故而不良品晶片12b之影響不會波及至其他良品晶片12a。因此，即便存在不良品晶片12b，亦可使半導體裝置50為良品，從而可提高半導體裝置50之良率。
又，用以選擇貫通電極32與電路13之連接或未連接之選擇機構可由簡單之方法而形成。即，選擇用貫通孔21與其他電極用貫通孔20一併形成。因此，無需另外進行形成選擇用貫通孔21之步驟。又，配線14亦只要與電路13等同時形成圖案化即可。進而，對選擇用貫通孔21之導電性材料40及絕緣性材料41之填充例如可藉由噴墨方式而簡單地進行。如此由簡易之方法形成選擇機構，故而可效率良好地製造半導體裝置50。
於以上實施形態中，1個半導體晶片12中分別形成1個電極用貫通孔20及1個選擇用貫通孔21，但該等電極用貫通 孔20與選擇用貫通孔21亦可形成複數個。於本實施形態中，圖9表示製造良品晶片12a之情形，圖10表示製造不良品晶片12b之情形。
對於良品晶片12a，如圖9(a)所示分別形成複數個、例如2個電極用貫通孔20及2個選擇用貫通孔21。隨之，配線14亦設置2根。
其後，如圖9(b)所示，於各電極用貫通孔20內填充導電性材料30，進而形成凸塊31，貫通電極32形成。與其並行，於各選擇用貫通孔21之上部填充導電性材料40，且於選擇用貫通孔21之下部填充絕緣性材料41。如此，貫通電極32與良品電路13a電性連接。
對於不良品晶片12b，亦與良品晶片12a同樣地，如圖10(a)所示分別形成複數個、例如2個電極用貫通孔20及2個選擇用貫通孔21。
其後，如圖10(b)所示，於電極用貫通孔20內填充導電性材料30，進而形成凸塊31，貫通電極32形成。與其並行，於選擇用貫通孔21內填充絕緣性材料41。如此，貫通電極32與不良品電路13b未電性連接。
再者，於良品晶片12a及不良品晶片12b中，電極用貫通孔20及選擇用貫通孔21之形成、以及對電極用貫通孔20及選擇用貫通孔21之導電性材料30、40及絕緣性材料41之填充係與上述實施形態相同，故而省略說明。
其後，以2個貫通電極32導通之方式將良品晶片12a與不良品晶片12b於鉛垂方向上積層並接合。如此製造半導體 裝置50。
根據本實施形態，各貫通電極32與不良品電路13b未電性連接，各貫通電極32與良品電路13a電性連接。因此，良品晶片12a與不良品晶片12b電性分離，故而不良品晶片12b之影響不會波及至其他良品晶片12a。因此，即便存在不良品晶片12b，亦可使半導體裝置50為良品，從而可提高半導體裝置50之良率。
又，貫通複數個半導體晶片12而連接2個貫通電極32，故而於任一個貫通電極32存在缺陷之情形時，亦可由其他貫通電極32恢復。因此，可進一步提高半導體裝置50之良率。
再者，於本實施形態中，在半導體晶片12中，電極用貫通孔20與選擇用貫通孔21分別形成有2個，但該等電極用貫通孔20及選擇用貫通孔21之個數並不限定於此，亦可為3個以上。然而，發明者等人進行銳意研究之結果可知，2個貫通電極32之兩者產生缺陷之情形極少，於電極用貫通孔20及選擇用貫通孔21分別形成有2個之情形時，亦可充分確保半導體裝置50之良率。
於以上實施形態中，當製造良品晶片12a時，可如圖11所示，於2個選擇用貫通孔21中之一個選擇用貫通孔21a之上部填充導電性材料40，且於該一個選擇用貫通孔21a之下部填充絕緣性材料41，於另一個選擇用貫通孔21b內填充絕緣性材料41。
又，亦可如圖12及圖13所示，於2個電極用貫通孔20中 之一個電極用貫通孔20a形成貫通電極32，於另一個電極用貫通孔20b未形成貫通電極32。再者，所謂於電極用貫通孔20b未形成貫通電極32係指至少未形成凸塊31之狀態。
於此情形時，如圖12所示，當製造良品晶片12a時，對於連接於貫通電極32之選擇用貫通孔21a，於上部填充導電性材料40，且於下部填充絕緣性材料41。又，於連接於未形成貫通電極32之電極用貫通孔20b之選擇用貫通孔21b填充絕緣性材料41。另一方面，如圖13所示，當製造不良品晶片12b時，於2個選擇用貫通孔21a、21b填充絕緣性材料41。
於以上圖11~13所示之任一種情形時，各貫通電極32與不良品電路13b均未電性連接，各貫通電極32與良品電路13a電性連接。因此，良品晶片12a與不良品晶片12b電性分離，故而可使半導體裝置50為良品。
於以上實施形態中，貫通電極32相對於電極用貫通孔20之形成、以及對選擇用貫通孔21之導電性材料40或絕緣性材料41之填充係並列進行，但亦可分別進行。於本實施形態中，圖14表示製造良品晶片12a之情形，圖15表示製造不良品晶片12b之情形。
對於良品晶片12a，首先如圖14(a)所示，於2個電極用貫通孔20內填充導電性材料30，進而形成凸塊31，貫通電極32分別形成。其後，如圖14(b)所示，於選擇用貫通孔21之上部填充導電性材料40，且於選擇用貫通孔21之下部填充 絕緣性材料41。
對於不良品晶片12b，亦與良品晶片12a同樣地，如圖15(a)所示，針對2個電極用貫通孔20分別形成貫通電極32。其後，如圖15(b)所示，於選擇用貫通孔21內填充絕緣性材料41。
於如此預先形成有2個貫通電極32之情形時，各貫通電極32與不良品電路13b亦未電性連接，各貫通電極32與良品電路13a電性連接。因此，良品晶片12a與不良品晶片12b電性分離，故而可使半導體裝置50為良品。又，於任一個貫通電極32存在缺陷之情形時，亦可由另一個貫通電極32恢復。因此，可提高半導體裝置50之良率。
如上所述於1個半導體晶片12中形成有2個電極用貫通孔20之情形時，可預先形成有連接一個電極用貫通孔20與電路13之配線。於本實施形態中，圖16表示製造良品晶片12a之情形，圖17表示製造不良品晶片12b之情形。
對於良品晶片12a，如圖16(a)所示，當於晶圓10上形成器件層11時，預先形成具有導電性之配線60。其後，形成2個電極用貫通孔20及選擇用貫通孔21。即，於一個電極用貫通孔20a與電路13(良品電路13a)之間設置配線60。又，於另一個電極用貫通孔20b與電路13(良品電路13a)之間設置配線14及選擇用貫通孔21。
其後，如圖16(b)所示，於電極用貫通孔20a未形成貫通電極32，於電極用貫通孔20b形成貫通電極32。與該貫通電極32之形成並行，於選擇用貫通孔21之上部填充導電性 材料40，且於選擇用貫通孔21之下部填充絕緣性材料41。
對於不良品晶片12b，亦與良品晶片12a同樣地，如圖17(a)所示形成配線60後，形成2個電極用貫通孔20及選擇用貫通孔21。即，於一個電極用貫通孔20a與電路13(不良品電路13b)之間設置配線60。又，於另一個電極用貫通孔20b與電路13(不良品電路13b)之間設置配線14及選擇用貫通孔21。
其後，如圖17(b)所示，於電極用貫通孔20a未形成貫通電極32，於電極用貫通孔20b形成貫通電極32。與該貫通電極32之形成並行，於選擇用貫通孔21內填充絕緣性材料41。
於如此預先形成有配線60之情形時，於連接於配線60之電極用貫通孔20a未形成貫通電極32，故而貫通電極32與不良品電路13b未電性連接。另一方面，形成於電極用貫通孔20b之貫通電極32與良品電路13a電性連接。因此，良品晶片12a與不良品晶片12b電性分離，故而可使半導體裝置50為良品。
再者，於如上所述預先形成有配線60之情形時，例如當僅積層良品晶片12a，未積層不良品晶片12b時，可如圖18~圖20所示，於連接有配線60之一個電極用貫通孔20a形成貫通電極32。於此情形時，可如圖18所示，於另一個電極用貫通孔20b形成貫通電極32，且於選擇用貫通孔21之上部填充導電性材料40。又，亦可如圖19所示，於另一個電極用貫通孔20b形成貫通電極32，且於選擇用貫通孔21 填充絕緣性材料41。進而，亦可如圖20所示，於另一個電極用貫通孔20b未形成貫通電極32，且於選擇用貫通孔21填充有絕緣性材料41。於任一情形時，形成於電極用貫通孔20a之貫通電極32與良品電路13a均由配線60而電性連接，故而可使半導體裝置50為良品。
於以上實施形態中，對使用包含記憶體單元作為電子元件之電路13之情形進行了說明，但對於其他電子元件、例如邏輯元件等亦可應用本發明。又，於以上實施形態中，對使用在將晶圓10切下為半導體晶片12之前以晶圓級積層該晶圓10之晶圓積層方式之情形進行了說明，但對於將晶圓10切下為半導體晶片12後積層該半導體晶片12之晶片積層方式亦可應用本發明。
於以上實施形態中，貫通電極32與電路13之連接或未連接之選擇係藉由在選擇用貫通孔21中填充導電性材料40或絕緣性材料41而進行，但亦可使用其他選擇機構。作為其他選擇機構，例如亦可於晶圓10中形成一對貫通電極及一對垂直方向之電極，選擇形成連接該等貫通電極及電極之配線。以下，對使用該其他選擇機構時之半導體裝置之製造方法、以及藉由該製造方法而製造之半導體裝置進行說明。再者，於本實施形態之說明所使用之圖21~圖34中，為使技術上之理解之容易程度優先，各構成要素之尺寸未必對應於上述實施形態所示之圖式中之尺寸。
首先，如圖21所示，於晶圓10之表面10a形成器件層11後，於器件層11之表面11a形成作為鉛電極使用之凸塊(未 圖示)。此時，同時形成前凸塊100。前凸塊100如下所述以使貫通電極110a與貫通電極110b短路之方式形成。此處所謂之凸塊亦可由通常之半導體製程而形成，故而無需特別之步驟。再者，於器件層11形成連接於電路13之共有配線101。
其後，如圖22所示，於形成有前凸塊100之器件層11之表面11a經由例如接著劑而接合支持基板170。支持基板170例如使用晶圓或玻璃基板。其後，如圖23所示，對晶圓10之背面10b進行研磨而使晶圓10薄化。再者，為方便說明，圖23中省略設置於器件11側之支持基板170之圖示。同樣地，於下述圖24~圖28中亦省略支持基板170之圖示。
其後，如圖23所示，形成在厚度方向上貫通晶圓10且與晶圓10之背面10b連接之一對貫通電極110、及在厚度方向上貫通晶圓10(及器件層11之一部分)之一對垂直方向之電極111。一對貫通電極110連接於前凸塊100，一對電極111連接於共有配線101。以下，為方便說明，將一對貫通電極110中，連接於外部而傳送信號之貫通電極稱為貫通電極110a，將另一貫通電極稱為貫通電極110b。又，將一對電極111中，連接有下述背面配線150之電極稱為電極111a，將另一電極稱為電極111b。再者，該等一對貫通電極110與一對電極111之形成方法與上述實施形態之電極用貫通孔20之形成方法及貫通電極32之形成方法相同，故而省略詳細之說明。又，共有配線101及電極111構成本發明 中之配線。即，共有配線101及電極111連接於電路13，未與貫通電極110連接，且至少一部分露出於晶圓10之背面10b。
繼而，如圖24所示，使晶圓10與器件層11之上下位置反轉，於晶圓10之背面10b上供給鍍敷液120。此時，於晶圓10之背面10b，例如於所要形成鍍敷之貫通電極110與電極111之周圍、及形成下述背面配線150之部位，與其他部位相比為相對親水化。可形成背面配線150之部位例如為連接貫通電極110b與電極111a之間的直線部。雖可於整個背面10b供給鍍敷液120，但若如此相對供給鍍敷液120，則於後續之鍍敷步驟中，可效率良好地形成電流路徑而準確地配線。該相對親水化可對形成鍍敷之部位積極進行親水化處理，亦可對其他未形成鍍敷之部位進行疏水化處理。或者，亦可進行上述親水化處理與疏水化處理之兩者。如此，如圖24所示，於晶圓10之背面10b上之貫通電極110與電極111之周圍供給鍍敷液120。
其後，如圖25所示，於晶圓10之背面10b側配設模板130。模板130包含具有與晶圓10對向之面之基體131、及複數對配置於基體131之表面且作為自如切換極性之一對對向電極之電極132、133。各一對電極132、133分別配置於對應於各一對貫通電極110與一對電極111之位置。即，一對第1電極132對應於一對貫通電極110，一對第2電極133對應於一對電極111。
其後，對各一對電極132、133施加電壓，對各一對貫通 電極110及一對電極111分別施加電壓。如此，則如圖25所示，於與各電極132、133對應之貫通電極110及電極111之間形成電橋140。該等電橋140係藉由鍍敷自接觸於鍍敷液120之電極中成為陰極側之電極起不斷成長，到達至對向之陽極側之電極而形成。此時，視需要藉由切換模板130中之各一對電極132、133之極性，電橋140可效率良好地形成。再者，藉由進而施加電壓而產生擊穿(fritting)現象，與各電極132、133對應之貫通電極110及電極111經由電橋140而確實地連接。於該狀態下，對各一對貫通電極110及一對電極111施加電壓，進行貫通電極110及電極111以及電路13之電性試驗。
其後，對於包含藉由上述電路13之電性特性之試驗而判定為良品之良品電路13a之良品晶片12a，如圖26所示，形成作為連接貫通電極110b與電極111a之其他配線之背面配線150。此時，由於僅對貫通電極110b及電極111a施加偏壓，故而對與該貫通電極110b及電極111a對應之第1電極132及第2電極133施加偏壓。於第1電極132與第2電極133之間形成經由電橋140之電流路徑，故而於其間藉由鍍敷成長而形成背面配線150。
或者，圖27所示之方法亦可形成連接貫通電極110b與電極111a之背面配線150。若僅對貫通電極110a與電極111b施加偏壓，則形成如圖27之箭頭所示之電流路徑，故而於貫通電極110b與電極111a之間形成背面配線150。此時，未對與貫通電極110b及電極111a對向之電極施加偏壓。
其後，如圖28所示，使模板130退避。此時，去除與各電極132、133對應之貫通電極110及電極111之間的電橋140。如此形成背面配線150，一對貫通電極110、一對電極111及電路13連接。
其後，如圖29所示，於形成有背面配線150之晶圓10(良品晶片12a)上積層下一個晶圓10(圖29中設為良品晶片12a，但實際上如下所述，於在第2晶圓上形成背面配線150前，進行用以判定良品、不良品之檢查)。以下，為方便說明，將前者之晶圓10稱為第1晶圓10，將後者之晶圓10稱為第2晶圓10。第2晶圓10係以其表面10a上形成有器件層11之狀態，即圖21所示之晶圓10之狀態積層於第1晶圓10上。其後，對第2晶圓10之背面10b進行研磨而薄化後，於該第2晶圓10中形成一對貫通電極110及一對電極111。該第2晶圓10之貫通電極110導通至第1晶圓10之貫通電極110。再者，該等貫通電極110及電極111為與上述實施形態之電極用貫通孔20之形成方法及貫通電極32之形成方法相同，故而省略詳細之說明。
其後，如圖30所示，於第2晶圓10之背面10b側配設模板130。繼而，藉由與圖27所示之方法相同之方法於第2晶圓10形成連接貫通電極110b與電極111a之背面配線150。具體而言，僅對貫通電極110a及電極111b施加偏壓。如此，則形成由圖30之箭頭所示之電流路徑，故而於貫通電極110b與電極111a之間形成背面配線150。再者，背面配線150亦可藉由與圖26所示之方法相同之方法而形成。
另一方面，對於包含藉由電性特性之試驗而判定為不良品之不良品電路13b之不良品晶片12b，未形成如圖26所示之背面配線150。該電性特性之試驗可藉由與於第2晶圓10之背面10b側配設模板130時，圖25、圖26所示之方法相同之方法而進行。
如此，如圖31所示，良品晶片12a與不良品晶片12b於鉛垂方向積層。此時，以貫通電極110導通，即以貫通電極110貫通複數個半導體晶片12之方式積層該複數個半導體晶片12。如此，結果為製造良品晶片12a與不良品晶片12b混載而成之半導體裝置160。再者，最下層之半導體晶片12以外之半導體晶片12之前凸塊100可省略。又，於圖示之例中，半導體晶片12積層為3層，但其等之積層數可任意設定。進而，半導體裝置160中之不良品晶片12b之位置亦不限定於圖示之例，無論不良品晶片12b配置於哪一層，均可如下所述使半導體裝置160為良品。
於如上所述製造之半導體裝置160中，對貫通電極110傳送特定資料信號。資料信號例如係包含電路13內之記憶體單元之位址或記錄於記憶體單元之記憶體等資料之信號。而且，貫通電極110與良品電路13a電性連接，故而來自貫通電極110之資料信號輸出至良品電路13a。另一方面，貫通電極110與不良品電路13b未電性連接，故而來自貫通電極110之資料信號不會輸出至不良品電路13b。如此，半導體裝置160發揮作用。
根據以上實施形態，可使連接貫通電極110b與電極111a 之背面配線150作為可程式化之配線而發揮功能。即，藉由在晶圓10之背面10b選擇性地形成背面配線150，而可選擇連接於該背面配線150之電路13。因此，可適當選擇半導體晶片12。如上所述由於良品晶片12a與不良品晶片12b電性分離，故而不良品晶片12b之影響不會波及至其他良品晶片12a。因此，即便存在不良品晶片12b，亦可使半導體裝置160為良品，從而可提高半導體裝置160之良率。
又，所積層之各半導體晶片12除背面配線150之位置以外為完全相同之構造。因此，可由同一製程量產包含圖案化時之遮罩在內之各半導體晶片12。
又，用以選擇貫通電極110與電路13之連接或未連接之選擇機構可藉由簡單之方法而形成。即，藉由切換模板130之一對電極132、133之極性而可於所期望之晶圓10上適當且容易地形成背面配線150。如此藉由簡易之方法形成選擇機構，故而可效率良好地製造半導體裝置160。
又，於晶圓10之背面10b，於形成有鍍敷之部位，與其他未形成鍍敷之部位相比，相對親水化，故而可效率良好地形成電極132、133與貫通電極110及電極111之間的電流路徑。藉此，可適當形成電橋140及背面配線150。
再者，於以上實施形態中，對藉由背面配線150適當選擇半導體晶片12之情形進行了說明，但本實施形態之半導體裝置160亦可發揮其他功能。例如若於所積層之各晶圓10中選擇一個半導體晶片12，則可由所積層之複數個晶圓10整體記錄程式。例如可記錄不良記憶體單元之位址。於 此情形時，例如只要半導體裝置160具有包含用以置換不良記憶體單元而恢復之冗餘記憶體單元之冗餘電路，則可根據上述記錄之不良記憶體單元之位址而恢復該不良記憶體單元。因此，可提高半導體裝置160之良率。
於至此為止之實施形態中，係使用自未形成電路13之晶圓10之背面11b側形成貫通電極110之方式、所謂之Back-Via(後穿孔)方式進行說明。貫通電極110露出於未形成電路13之晶圓10之背面10b側，故而背面配線150(可程式化之配線)亦形成於晶圓10之背面10b側。
然而，貫通電極之形成步驟並不限定於Back-Via方式而提出有多種方式。
例如亦提出有自形成有電路13之面11a形成貫通電極之方式(貫通電極之形成可於電路13之形成之前後之多個時序進行)之所謂之Front-Via(前穿孔)方式，但於此種情形時，亦可應用本發明。如圖32所示，於形成有電路13之表面11a藉由蝕刻形成貫通孔後，藉由埋入導電性材料而形成貫通電極110及垂直方向上之電極111。再者，於此階段，貫通電極110未貫通晶圓10及器件層11，但如下所述藉由對晶圓10之背面10b進行研磨，貫通電極110貫通晶圓10及器件層11。共有配線101只要於電路13之形成步驟、所謂之BEOL(Back End Of Line，後段製程)中預先形成即可。
再者，於本實施形態中，同時形成有貫通電極110及電極111，但電極111亦可與共有配線101同樣地由電路13之 形成步驟形成。觀察圖32可明確，電極111與共有配線101全部位於器件層11內，故而可於電路13之形成步驟中製成。
其後，如圖33所示，於將晶圓10接合於支持基板170之狀態下對晶圓10之背面10b進行研磨而使晶圓10薄化，形成連接貫通電極110a、110b間之後凸塊180。此時，與上述實施形態不同，支持基板170接合於晶圓10之電路形成面11a，但除此以外之一系列步驟與先前之實施形態相同。
其後，如圖34般，將支持基板170自晶圓10之表面11a更換至背面10b。於支持基板170接合於晶圓10之表面11a之狀態下，於晶圓10之背面10b接合不同之支持基板170後，剝離接合於表面11a之支持基板170，由此可更換支持基板170。若為該狀態，則貫通電極110與電極111自晶圓10之電路形成面11a露出，故而與先前之實施形態同樣地，可實現使用模板130之檢查及背面配線150(可程式化配線)之形成。
如以上所說明般，本發明並不限定於貫通電極之形成方式等。本發明之本質在於準備已短路之貫通電極對及垂直方向之電極對，於其等之間形成配線，由此可作為可程式化之配線發揮功能。
繼而，對其他實施形態進行說明。再者，於以下說明所使用之圖式中，為使技術上之理解之容易程度優先，各構成要素之尺寸未必對應於實際之尺寸。
如圖35所示，於本實施形態之半導體裝置200中積層配置有複數個作為基板之晶圓210。於各晶圓210上形成有器件層211。而且，該等晶圓210與器件層211構成半導體晶片212。再者，於圖示之例中，晶圓210及器件層211(半導體晶片212)積層為5層，但其等之積層數可任意設定。又，雖未圖示，但半導體晶片212相對於1片晶圓210於水平面內形成有複數個。即，半導體裝置200具有複數個半導體晶片212於鉛垂方向及水平方向上配置有複數個之構成。
於半導體裝置200中分別形成有選擇用貫通電極220及資料用貫通電極221，該選擇用貫通電極220於厚度方向上貫通所積層之複數個晶圓210及複數個器件層211(複數個半導體晶片212)且串列傳送選擇信號，該資料用貫通電極221傳送資料信號。選擇用貫通電極220之選擇信號係表示選擇所積層之半導體晶片212中之哪一個半導體晶片212之信號。又，資料用貫通電極221之資料信號係包含作為下述特定電路之記憶體電路230內之記憶體單元之位址或記錄於記憶體單元之資料等之信號。再者，該等選擇用貫通電極220及資料用貫通電極221係針對複數個配置於水平方向上之每個半導體晶片212而設置。
繼而，對各半導體晶片212之構成進行說明。於晶圓210上之器件層211中，如圖36所示除選擇用貫通電極220及資料用貫通電極221以外，亦形成有記憶體電路230、串列並行轉換電路231、選擇電路232、及閘極電路233。再者， 於器件層211中，除該等電路以外，亦形成有多種配線(未圖示)。
於記憶體電路230內配置有複數個揮發性之記憶體單元(未圖示)。該等記憶體單元以由列位址及行位址特定之方式配置成格子狀。即，記憶體單元分別連接於字元線及位元線。
如圖37所示，串列並行轉換電路231係並行轉換來自選擇用貫通電極220之串列之選擇信號。經轉換之選擇信號自串列並行轉換電路231輸出至選擇電路232。
選擇電路232根據來自選擇用貫通電極220之選擇信號，選擇由資料用貫通電極221傳送之資料信號是否為相對於設置有該選擇電路232之半導體晶片212之信號。即，選擇電路232根據選擇信號而控制資料信號自資料用貫通電極221對記憶體電路230之輸出。具體而言，於閘極電路233中，將控制信號自選擇電路232輸出至閘極電路233，以控制資料信號自資料用貫通電極221對記憶體電路230之輸出。再者，對本實施形態之選擇用貫通電極220僅傳送例如True信號(有信號)作為選擇信號之情形進行說明。因此，為生成False信號(無信號)，如下所述於選擇電路232中設置有反相器242。
於選擇電路232中，傳送選擇信號之第1信號線240、及傳送選擇信號之反轉信號之第2信號線241分別形成有複數個。於一對第1信號線240及第2信號線241中，設置有使選擇信號反轉、即將「0」之信號與「1」之信號相互轉換之 反相器242。
於第1信號線240及第2信號線241中形成有連接用電極243。連接用電極243經由配線244及AND電路(邏輯及電路)245連接於閘極電路233。於本選擇電路232中，來自選擇用貫通電極220之選擇信號未反轉便輸出至AND電路245。而且，輸出控制信號，該控制信號表示將資料信號自AND電路245輸出至閘極電路233，並且自資料用貫通電極221輸出至記憶體電路230(資料信號之選擇)、或者未將資料信號自資料用貫通電極221輸出至記憶體電路230(資料信號之未選擇)。具體而言，例如於選擇資料信號之情形時，輸出「1」之控制信號，於未選擇資料信號之情形時，輸出「0」之控制信號。
當形成連接用電極243時，如圖38所示，於選擇電路232中，貫通晶圓210及器件層211而形成有連接用貫通孔246。於連接用貫通孔246之上部填充導電性材料247，且於連接用貫通孔246之下部填充有絕緣性材料248。如此，第1信號線240或第2信號線241經由連接用電極243及配線244連接於閘極電路233。再者，如此於連接用貫通孔246之下部填充有絕緣性材料248，故而即便積層半導體晶片212，於該積層之半導體晶片212間，第1信號線240或第2信號線241亦不會經由連接用貫通孔246而分別導通。又，對連接用貫通孔246之導電性材料247及絕緣性材料248之填充例如可藉由噴墨方式而進行。或者，亦可對應於連接用貫通孔246之形成圖案而配置複數個噴嘴，將導電性材 料247及絕緣性材料248自各噴嘴供給至所對應之連接用貫通孔246。又，於第1信號線240及第2信號線241中，亦可於與串列並行轉換電路231連接之部位形成有上述連接用電極243。進而，於第1信號線240及第2信號線241中，亦可於與反相器242連接之部位形成有上述連接用電極243。
再者，於本實施形態中，選擇信號由3個信號特定，但信號數並不限定，選擇電路232可將由任意個數之信號特定之選擇信號轉換為控制信號。
又，於圖37所示之選擇電路232中，來自選擇用貫通電極220之選擇信號未反轉便輸出至AND電路245，進而將控制信號自AND電路245輸出至閘極電路233。另一方面，於其他半導體晶片212中，由不同方式轉換之控制信號自選擇電路232輸出至閘極電路233。例如，如圖39所示，於其他半導體晶片212之選擇電路232中，使第1個選擇信號反轉，將其他第2個及第3個選擇信號直接輸出。如此對於來自選擇用貫通電極220之選擇信號，藉由輸出各半導體晶片212之選擇電路232不同之控制信號而適當選擇半導體晶片212。
於閘極電路233中，如圖36所示，根據來自選擇電路232之控制信號而控制資料信號自資料用貫通電極221對記憶體電路230之輸出。即，僅於來自選擇電路232之控制信號為表示選擇之信號(「1」之信號)之情形時，資料信號自閘極電路233輸出至記憶體電路230。
繼而，對以上述方式構成之半導體裝置200之動作進行 說明。
由選擇用貫通電極220傳送之選擇信號經由串列並行轉換電路231輸出至選擇電路232。於選擇電路232中，每個半導體晶片212中以固有之圖案轉換選擇信號，決定是否選擇來自資料用貫通電極221之資料信號。表示資料信號之選擇或未選擇之控制信號自選擇電路232輸出至閘極電路233。於閘極電路233中，資料信號與來自選擇電路232之控制信號一併自資料用貫通電極221輸入。而且，僅於來自選擇電路232之控制信號為表示選擇之信號之情形時，資料信號自閘極電路233輸出至記憶體電路230。如此，於半導體裝置200中，根據來自選擇用貫通電極220之選擇信號而選擇適當之半導體晶片212。
繼而，對以上述方式構成之半導體裝置200之製造方法進行說明。
首先，如圖40所示，於晶圓210上形成器件層211。此時，於器件層211中形成記憶體電路230、串列並行轉換電路231、選擇電路232(第1信號線240、第2信號線241、反相器242、配線244及AND電路245)、閘極電路233。
其後，如圖41所示，以於厚度方向上貫通晶圓210及器件層211之方式分別形成選擇用貫通孔250、資料用貫通孔251、連接用貫通孔246。選擇用貫通孔250、資料用貫通孔251、連接用貫通孔246例如藉由光微影處理及蝕刻處理而同時形成。即，藉由光微影處理於器件層211上形成特定抗蝕圖案後，將該抗蝕圖案作為遮罩對器件層211及晶 圓210進行蝕刻，而形成選擇用貫通孔250、資料用貫通孔251、連接用貫通孔246。
其後，如圖42所示，於選擇用貫通孔250及資料用貫通孔251分別填充導電性材料，而分別形成選擇用貫通電極220及資料用貫通電極221。又，對於連接用貫通孔246，如圖38所示，於上部填充導電性材料247，且於下部填充絕緣性材料248，而形成連接用電極243。再者，對選擇用貫通孔250、資料用貫通孔251、連接用貫通孔246之導電性材料及絕緣性材料之填充例如可藉由噴墨方式而進行。或者，亦可對應於選擇用貫通孔250、資料用貫通孔251、連接用貫通孔246之形成圖案而配置複數個噴嘴，自各噴嘴供給導電性材料及絕緣性材料。
如此，製造各層之半導體晶片212。其後，如圖35所示，將複數個半導體晶片212於鉛垂方向上積層並接合。此時，以選擇用貫通電極220與資料用貫通電極221分別導通之方式積層複數個半導體晶片212。如此，製造半導體裝置200。再者，如上所述，半導體晶片212複數個形成於晶圓210之水平面內，半導體晶片212以晶圓210單位積層。
再者，當形成半導體晶片212時，晶圓210已薄型化。因此，可將支持基板(晶圓或玻璃基板)設置於晶圓210上，支持該晶圓210而進行處理。
此處，於三維積體技術中，先前使用所謂之打線接合方式。於該打線接合方式中，於上下積層之半導體晶片間、 或半導體晶片與基板上之電極等之間設置金屬線，並且將其等電性連接(日本專利特開平2-290048號公報)。
又，於三維積體技術中，亦採用使用所謂之貫通電極(TSV：Through Silicon Via)之技術。貫通電極係以貫通所積層之半導體晶片之方式而形成。而且，各半導體晶片間、或半導體晶片與基板上之電極等之間經由該貫通電極而電性連接(日本專利特開平6-291250號公報)。
然而，於使用日本專利特開平2-290048號公報所記載之打線接合方式之情形時，必需將金屬線連接於各半導體晶片，故而半導體裝置之構造變得複雜。
又，於使用日本專利特開平6-291250號公報所記載之貫通電極之情形時，半導體晶片電性串列連接。如此，則必需複數個用以選擇半導體晶片之貫通電極。即，該貫通電極必需對應於所積層之半導體晶片之個數之量。因此，於此情形時，半導體裝置之構造亦變得複雜。
如上所述，於現狀之三維積層技術中，使用單純構造之半導體裝置而適當選擇半導體晶片處於困難之狀況。
與此相對，根據本實施形態，來自選擇用貫通電極220之選擇信號輸出至各晶圓210上之選擇電路232。而且，於選擇電路232中，根據該選擇信號將控制信號輸出至閘極電路233，並且經由該閘極電路233控制資料信號自資料用貫通電極220對記憶體電路230之輸出。即，可將來自資料用貫通電極221之資料信號僅輸出至應選擇之半導體晶片212。因此，於本實施形態之半導體裝置200中，可適當選 擇半導體晶片212。
而且，於本實施形態之半導體裝置200中，作為貫通電極，只要僅形成選擇用貫通電極220與資料用貫通電極221該2個貫通電極即可。尤其於晶圓210上設置有串列並行轉換電路231，故而於選擇用貫通電極220中可將選擇信號串列傳送，而無需形成複數個該選擇用貫通電極220。因此，為選擇半導體晶片212，無需如先前般形成複數個貫通電極，且亦無需將金屬線連接於各半導體晶片212。因此，可使該半導體裝置200之構成單純化。
又，選擇電路233可藉由簡易之方法而形成。即，選擇電路232之連接用貫通孔246與半導體晶片212之其他貫通孔(選擇用貫通孔250、資料用貫通孔251)一併形成。因此，無需另外進行形成連接用貫通孔246之步驟。又，例如藉由使用噴墨方式將導電性材料247及絕緣性材料248填充至連接用貫通孔246，而可簡單地形成連接用電極243。如此可藉由簡易之方法形成選擇電路232，故而可效率良好地製造半導體裝置200。
於以上實施形態中，選擇用貫通電極220串列傳送選擇信號，但亦可並行傳送選擇信號。
例如，如圖43所示，選擇用貫通電極220形成複數個、例如3個。而且，複數個選擇用貫通電極220並行傳送選擇信號。再者，對本實施形態之選擇用貫通電極220僅傳送例如True信號作為選擇信號之情形進行說明。因此，為生成False信號，而於選擇電路232中設置有反相器242。
於此情形時，如圖44所示，於晶圓210上之器件層211中省略上述實施形態之串列並行轉換電路231。而且，如圖45及圖46所示，來自選擇用貫通電極220之選擇信號直接輸出至選擇電路232。選擇電路232包含第1信號線240、第2信號線241、反相器242、連接用電極243、配線244、及AND電路245。又，於一個半導體晶片212之選擇電路232中，如圖45所示，來自選擇用貫通電極220之選擇信號未反轉便輸出至AND電路245。另一方面，於其他半導體晶片212之選擇電路232中，如圖46所示，使第1個選擇信號反轉，將其他第2個及第3個選擇信號直接輸出。如此，於各半導體晶片212之選擇電路232中，輸出不同之控制信號。再者，該選擇電路232之構成與上述實施形態相同，故而省略說明。又，關於半導體裝置200之其他構成，亦與上述實施形態相同，故而省略說明。
於本實施形態中，亦可藉由選擇電路232及閘極電路233，根據來自選擇用貫通電極220之選擇信號，而控制資料信號自資料用貫通電極221對記憶體電路230之輸出。因此，可適當選擇半導體晶片212。
又，複數個選擇用貫通電極220並行傳送選擇信號，故而可將該選擇信號迅速輸出至選擇電路232。因此，可更迅速地進行半導體晶片212之選擇。因此，可提高半導體裝置200之處理速度。
於以上實施形態中，複數個選擇用貫通電極220僅並行傳送True信號作為選擇信號，但False信號亦可並行傳送。
例如，如圖47所示，選擇用貫通電極220形成圖43~圖46所示之例之選擇用貫通電極220之倍數、例如6個。
於此情形時，如圖48所示，於晶圓210上之器件層211中省略上述實施形態之串列並行轉換電路231。而且，如圖49及圖50所示，來自選擇用貫通電極220之選擇信號直接輸出至選擇電路232。又，於選擇電路232中亦省略反相器242。因此，選擇電路232包含第1信號線240、第2信號線241、連接用電極243、配線244、及AND電路245。又，於一個半導體晶片212之選擇電路232中，如圖49所示，僅True信號自選擇用貫通電極220輸出至AND電路245。另一方面，於其他半導體晶片212之選擇電路232中，如圖50所示，第一個以True信號輸出，其他第2個及第3個以False信號輸出。如此，於各半導體晶片212之選擇電路232中，輸出不同之控制信號。再者，該選擇電路232之構成與上述實施形態相同，故而省略說明。又，關於半導體裝置200之其他構成，亦與上述實施形態相同，故而省略說明。
於本實施形態中，亦可藉由選擇電路232及閘極電路233，根據來自選擇用貫通電極220之選擇信號，而控制資料信號自資料用貫通電極221對記憶體電路230之輸出。因此，可適當選擇半導體晶片212。
又，複數個選擇用貫通電極220將選擇信號作為True信號及False信號而並行傳送，並且將該選擇信號輸出至選擇電路232，故而可更迅速地進行半導體晶片212之選擇。因此，可進一步提高半導體裝置200之處理速度。
再者，於圖43~圖50所示之實施形態中，選擇信號由3個信號特定，但信號數並不限定，選擇電路232可將由任意個數之信號特定之選擇信號轉換為控制信號。
於以上實施形態之半導體裝置200中，如圖51所示，可於複數個晶圓210上進而積層作為冗餘用基板之冗餘用晶圓260。於各冗餘用晶圓260上形成有器件層261。而且，該等冗餘用晶圓260及器件層261構成冗餘用晶片262。又，形成於半導體裝置200之選擇用貫通電極220及資料用貫通電極221以亦貫通冗餘用晶圓260及器件層26l(冗餘用晶片262)之方式形成。再者，雖未圖示，但冗餘用晶片262相對於1片冗餘用晶圓260於水平面內形成有複數個。而且，該等冗餘用晶片262形成於與複數個配置於水平方向上之半導體晶片212相對應之位置。又，於圖示之例中，冗餘用晶片262配置於複數個半導體晶片212之上層，但該等冗餘用晶片262與半導體晶片212之配置可任意設定。
如圖52所示，於冗餘用晶片262之器件層261中除選擇用貫通電極220及資料用貫通電極221以外，亦形成有冗餘電路270、串列並行轉換電路271、選擇電路272、及閘極電路273。再者，器件層262中除該等電路以外，亦形成有多種配線(未圖示)。
冗餘電路270係用以置換所積層之半導體晶片212之記憶體電路230中之不良記憶體電路230之電路。於冗餘電路270內配置有複數個揮發性之冗餘記憶體單元(未圖示)。該 等冗餘電路270內之冗餘記憶體單元之配置與記憶體電路230內之記憶體單元之配置相同。
再者，其他串列並行轉換電路271、選擇電路272、及閘極電路273之構成與上述實施形態之串列並行轉換電路231、選擇電路232、及閘極電路233之構成相同，故而省略說明。
於本實施形態中，於已製造各半導體晶片212後，進行記憶體電路230之電性特性之試驗。該試驗藉由多種方法進行。例如使探針(未圖示)接觸於記憶體電路230之電極，自各探針對記憶體電路230施加檢查用之信號，由此檢查該記憶體電路230之電性特性。
其後，形成半導體晶片212之選擇電路232及冗餘用晶片262之選擇電路272，以便由冗餘電路270置換試驗之結果判斷為不良之記憶體電路230(以下有時稱為「不良電路230」)。具體而言，當由選擇用貫通電極220傳送表示包含不良電路230之半導體晶片212(以下有時稱為「不良晶片212」)之選擇信號時，形成不良晶片212之選擇電路232，以使不會選擇該不良晶片212。另一方面，當由選擇用貫通電極220傳送表示不良晶片212之選擇信號時，形成冗餘用晶片262之選擇電路272，以便選擇該冗餘用晶片262。而且，包含該等不良晶片212之半導體晶片212及冗餘用晶片262以圖51所示之方式積層，不良電路230被置換為冗餘電路270而恢復。即，不良晶片212被置換為冗餘用晶片262而恢復。
此處，於不良晶片212未恢復之情形時，半導體裝置200本身成為不良。關於該問題，根據本實施形態，可由冗餘用晶片262恢復不良晶片212，故而可有效利用其他不良之半導體晶片212，從而可良好地製造半導體裝置200。因此，可提高半導體裝置200之良率。
於以上實施形態中，於半導體晶片212之選擇電路232(冗餘用晶片262之選擇電路272)中，連接用貫通孔246中填充有導電性材料247及絕緣性材料248。然而，於選擇電路232中，連接配線彼此之方法並不限定於如上所述使用連接用貫通孔246之情形，而可使用多種方法。例如，可使用例如熔線(fuse)元件，或亦可使用快閃記憶體，以代替使用連接用貫通孔246。
於以上實施形態中，對使用包含記憶體單元作為電子元件之記憶體電路230(冗餘電路270)之情形進行了說明，但對於其他電子元件、例如邏輯元件等亦可應用本發明。即，可使用本發明之方法，將包含不良邏輯元件之電路置換為冗餘電路而恢復。
繼而，對其他實施形態進行說明。再者，於以下說明所使用之圖式中，為使技術上之理解之容易程度優先，各構成要素之尺寸未必對應於實際之尺寸。
如圖53所示，於本實施形態之半導體裝置300中，積層複數個半導體晶片310及1個冗餘用晶片320而配置。半導體晶片310具有於晶圓311上形成有器件層312之構成。器件層312如下所述包含複數個作為揮發性之電子元件之記 憶體單元400。冗餘用晶片320具有於晶圓321上形成有器件層322之構成。器件層322如下所述包含複數個作為揮發性之冗餘電子元件之冗餘記憶體單元350。再者，於圖示之例中，半導體晶片310積層為5層，但半導體晶片310之個數可任意設定。又，冗餘用晶片320配置於複數個半導體晶片310之上層，但該等冗餘用晶片320與半導體晶片310之配置亦可任意設定。
半導體裝置300中形成有：作為位置資訊用貫通電極之位址用貫通電極330，該位置資訊用貫通電極於厚度方向上貫通所積層之複數個半導體晶片310及冗餘用晶片320，且串列傳送自外部輸入之作為記憶體單元400之位置資訊信號(位置資訊)之位址；及判定用貫通電極331，其串列傳送自下述冗餘用晶片320輸出之判定信號。
繼而，對冗餘用晶片320之構成進行說明。於冗餘用晶片320之器件層322中，如圖54所示，形成有冗餘電路340、作為不良位置資訊記錄部之不良位址記錄部341、判定電路342、控制信號生成電路343、作為閘極電路之第1閘極電路344、作為位置資訊轉換電路之位址轉換電路345、及第2閘極電路346。再者，於器件層322中，除該等電路以外，亦形成有多種配線(未圖示)。
如圖55所示，於冗餘電路340內配置有用以置換半導體晶片310之複數個記憶體單元400中作為不良電子元件之不良記憶體單元之冗餘記憶體單元350。冗餘記憶體單元350以由列位址及行位址特定之方式配置成格子狀。即，冗餘 記憶體單元350分別連接於字元線351及位元線352。
再者，冗餘電路340中連接有對由位址轉換電路345轉換之位址進行解碼之列位址解碼器353及行位址解碼器354。於列位址解碼器353中，對列位址進行解碼而選擇字元線351。又，於行位址解碼器354中，對行位址進行解碼而選擇位元線352。
於不良位址記錄部341中，記錄不良記憶體單元之位址。如圖56所示，不良位址記錄部341包含複數對貫通晶圓321及器件層322而形成之包含電源線連接用之第1冗餘用貫通孔360a及接地線連接用之第2冗餘用貫通孔360b之一對冗餘用貫通孔360。又，於不良位址記錄部341之器件層322中，於第1冗餘用貫通孔360a之兩側配線有作為輸出用之位置資訊線之位址線361及電源線362。進而，於第2冗餘用貫通孔360b之兩側配線有作為輸出用之位置資訊線之位址線363及接地線364。
而且，於不良位址記錄部341中，不良記憶體單元之位址由「1」與「0」之信號記錄。例如當記錄「1」之信號時，如圖56及圖57所示，經由第1冗餘用貫通孔360a連接位址線361與電源線362。具體而言，於第1冗餘用貫通孔360a之上部填充導電性材料365，且於第1冗餘用貫通孔360a之下部填充絕緣性材料366，並且於第2冗餘用貫通孔360b填充絕緣性材料366。又，當記錄「0」之信號時，如圖58及圖59所示，經由第2冗餘用貫通孔360b連接位址線363與接地線364。具體而言，於第2冗餘用貫通孔360b之 上部填充導電性材料365，且於第2冗餘用貫通孔360b之下部填充絕緣性材料366，並且於第1冗餘用貫通孔360a填充絕緣性材料366。如此，於不良位址記錄部341記錄不良記憶體單元之位址。再者，如此於第1冗餘用貫通孔360a、第2冗餘用貫通孔360b之下部填充有絕緣性材料366，故而即便積層冗餘用晶片320及半導體晶片310，於該積層之冗餘用晶片320與半導體晶片310之間，位址線361、電源線362、位址線363、接地線364亦不會經由第1冗餘用貫通孔360a或第2冗餘用貫通孔360b而分別導通。又，對第1冗餘用貫通孔360a及第2冗餘用貫通孔360b之導電性材料365及絕緣性材料366之填充例如可藉由噴墨方式而進行。或者，亦可對應於第1冗餘用貫通孔360a與第2冗餘用貫通孔360b之形成圖案而配置複數個噴嘴，將導電性材料365及絕緣性材料366自各噴嘴供給至所對應之第1冗餘用貫通孔360a或第2冗餘用貫通孔360b。
於判定電路342中，將自位址用貫通電極330輸出之來自外部之位址與記錄於不良位址記錄部341之不良記憶體單元之位址進行比較，判定該等位址之一致或不一致。即，於判定電路342中，如圖60所示，進行來自外部之輸入矩陣位址與不良記憶體單元之矩陣位址之比較。
如圖60所示，判定電路342包含用以傳送來自外部之輸入矩陣位址A之輸入矩陣位址匯流排370、及用以傳送不良記憶體單元之矩陣位址B之不良矩陣位址匯流排371。而且，將輸入矩陣位址A與不良記憶體單元之矩陣位址B進 行比較，例如一致時，輸出「1」作為信號Y，於不一致之情形時，輸出「0」作為信號Y。即，考慮列位址與行位址各者之一致不一致，而輸出「1」或「0」作為信號Y。而且，於信號Y為「1」之情形時，所對應之位址之記憶體單元400被判定為不良記憶體單元。另一方面，例如於信號Y為「0」之情形時，所對應之位址之記憶體單元400被判定為良好。
控制信號生成電路343生成用以控制記憶體單元400或冗餘記憶體單元350之動作之控制信號。作為控制信號，例如生成晶片啟用信號、允許寫入信號、允許讀取信號等。
於第1閘極電路344中，根據判定電路342中之判定結果及由控制信號生成電路343生成之控制信號，而控制使半導體晶片310之記憶體單元400可動作，或使冗餘電路340之冗餘記憶體單元350可動作。
於判定電路342中，於判定為來自外部之位址與不良記憶體單元之位址一致之情形時，第1閘極電路344藉由冗餘記憶體單元350置換不良記憶體單元而恢復，從而使冗餘記憶體單元350可動作。具體而言，第1閘極電路344將來自控制信號生成電路343之控制信號輸出至第2閘極電路346。
另一方面，於判定電路342中，於判定為來自外部之位址與不良記憶體單元之位址不一致之情形時，第1閘極電路344使半導體晶片310之記憶體單元400可動作。具體而言，第1閘極電路344將來自控制信號生成電路343之控制 信號作為判定信號輸出至判定用貫通電極331。
位址轉換電路345將來自位址用貫通電極330之位址(來自外部之位址)轉換為冗餘電路340內之冗餘記憶體單元350之位址。此處，於本實施形態中，冗餘電路340內之冗餘記憶體單元350之配置與下述半導體晶片310之電路390內之記憶體單元400之配置相同。因此，於將半導體晶片310之不良記憶體單元置換為冗餘記憶體單元350之情形時，於位址轉換電路345中轉換冗餘記憶體單元350之位址，以使所置換之複數個冗餘記憶體單元350於冗餘電路340內連續配置。於本實施形態中，對如圖61所示，位址轉換電路345將例如位址(0、0、0)轉換為冗餘記憶體單元350之位址(1、0、0)之情形進行說明。
於位址轉換電路345中，如圖61所示，作為來自位址用貫通電極330之串列信號之位址於串列並行轉換電路380中被轉換為並行信號之位址而輸入。
於位址轉換電路345中，作為傳送位址(「0」之信號)之位置資訊信號線之第1信號線381、及作為傳送位址之反轉信號(「1」之信號)之反轉位置資訊信號線之第2信號線382分別形成有複數個、例如3個。於一對第1信號線381與第2信號線382之間設置有使信號反轉之反相器383。
於第1信號線381及第2信號線382上形成有連接用電極384。連接用電極384經由配線385連接於第2閘極電路346。於本實施形態中，如圖61所示，於第1根第2信號線382、第2根及第3根第1信號線381上形成有連接用電極 384。藉由如此設置連接用電極384，於位址轉換電路345中，例如位址(0、0、0)被轉換為冗餘記憶體單元350之位址(1、0、0)。
再者，於圖61中，為使位址轉換電路345中之位址之轉換方法容易理解，而描繪第1信號線381或第2信號線382中僅形成有連接用電極384之位址轉換電路345，但實際上如圖62所示，於位址轉換電路345中形成複數個連接用貫通孔386，於一個連接用貫通孔386中選擇性地形成連接用電極384。即，於冗餘記憶體單元350之位址(1、0、0)中，針對每個「0」或「1」之信號(每個第1信號線381及第2信號線382)預先形成6個連接用貫通孔386。而且，例如為使冗餘記憶體單元350之位址(1、0、0)中之第1個信號為「1」，而於第1根第2信號線382中之連接用貫通孔386形成連接用電極384，於其他5根信號線381、382中之連接用貫通孔386不形成連接用電極384。同樣地，為使冗餘記憶體單元350之位址(1、0、0)中之第2個及第3個信號為「0」，而於第2根及第3根第1信號線381中之連接用貫通孔386分別形成連接用電極384，於其他信號線381、382中之連接用貫通孔386不形成連接用電極384。如此而特定冗餘記憶體單元350之位址(1、0、0)。
繼而，對連接用電極384之構成進行詳細說明。如上所述，當形成連接用電極384時，如圖63所示，於位址轉換電路345中貫通晶圓321及器件層322而形成有連接用貫通孔386。於連接用貫通孔386之上部填充導電性材料387， 且於連接用貫通孔386之下部填充有絕緣性材料388。如此，第1信號線381或第2信號線382經由連接用電極384及配線385連接於第2閘極電路346。再者，對連接用貫通孔386之導電性材料387及絕緣性材料388之填充例如可藉由噴墨方式而進行。或者，亦可對應於連接用貫通孔386之形成圖案而配置複數個噴嘴，將導電性材料387及絕緣性材料388自各噴嘴供給至所對應之連接用貫通孔386。又，於第1信號線381及第2信號線382中，亦可於與串列並行轉換電路380連接之部位形成有上述連接用電極384。進而，於第1信號線381與第2信號線382中，亦可於與反相器383連接之部位形成有上述連接用電極384。
再者，於本實施形態中，位址係由3個信號而特定，但信號數並不限定，位址轉換電路345可將由任意個數之信號特定之位址轉換為冗餘記憶體單元350之位址。
又，於位址轉換電路345中，可將來自位址用貫通電極330之位址轉換為多種冗餘記憶體單元350之位址。例如，於圖64所示之位址轉換電路345中，可將位址(0、0、0)轉換為冗餘記憶體單元350之位址(1、1、0)。再者，於圖64之例中，如圖62所示，位址轉換電路345中形成複數個連接用貫通孔386，一個連接用貫通孔386中選擇性地形成連接用電極384。
於第2閘極電路346中，如圖61及圖64所示，輸出來自第1閘極電路344之控制信號、及由位址轉換電路345轉換之冗餘記憶體單元350之位址。而且，第2閘極電路346根據 該等輸出，將信號輸出至該冗餘電路340，以使冗餘電路340內之冗餘記憶體單元350可動作。
繼而，對半導體晶片310之構成進行說明。如圖54所示，於半導體晶片310之器件層312中形成有電路390、選擇電路391、及作為其他閘極電路之閘極電路392。再者，器件層312中除該等電路以外，亦形成有多種配線(未圖示)。
如圖65所示，電路390內配置有複數個記憶體單元400。記憶體單元400以由列位址與行位址特定之方式配置成格子狀。即，記憶體單元400分別連接於字元線401及位元線402。
如此，電路390中之記憶體單元400之配置與上述冗餘用晶片320之冗餘電路340內之冗餘記憶體單元350之配置相同。
再者，於電路390中連接有對自閘極電路392輸入之記憶體單元400之位址進行解碼之列位址解碼器403及行位址解碼器404。於列位址解碼器403中，對列位址進行解碼而選擇字元線401。又，於行位址解碼器404中，對行位址進行解碼而選擇位元線402。
選擇電路391選擇來自判定用貫通電極331之判定信號(控制信號)是否為設置有該選擇電路391之半導體晶片310之記憶體單元400所對應之信號。即，選擇電路391根據來自判定用貫通電極331之判定信號而控制位址自位址用貫通電極330對電路390之輸出。具體而言，於閘極電路392 中，輸出信號自選擇電路391輸出至閘極電路392，以便控制位址自位址用貫通電極330對電路390之輸出。
於選擇電路391中，如圖66所示，來自判定用貫通電極331之串列判定信號於串列並行轉換電路410中被轉換為並行判定信號而輸入。
於選擇電路391中，作為傳送判定信號之判定信號線之第1信號線411、及作為傳送判定信號之反轉信號之反轉判定信號線之第2信號線412分別形成有複數個、例如3個。於一對第1信號線411與第2信號線412中設置有使判定信號反轉、即將「0」之信號與「1」之信號相互轉換之反相器413。
於第1信號線411及第2信號線412中形成有連接用電極414。連接用電極414經由配線415及AND電路416連接於閘極電路392。於本選擇電路391中，來自判定用貫通電極331之判定信號未反轉便輸出至AND電路416。而且，將輸出信號輸出，該輸出信號表示將位址自AND電路416輸出至閘極電路392，且自位址用貫通電極330輸出至電路390(位址之選擇)、或者未將位址自位址用貫通電極330輸出至電路390(位址之未選擇)。具體而言，例如於選擇位址之情形時，輸出「1」之輸出信號，於未選擇位址之情形時，輸出「0」之輸出信號。再者，關於該選擇電路391之連接用電極414，亦與圖62所示之位址轉換電路345之連接用電極384同樣地，於選擇電路391中形成複數個連接用貫通孔417，於一個連接用貫通孔417中選擇性地形成連接用 電極414。
當形成連接用電極414時，如圖67所示，於選擇電路391中形成有貫通晶圓311及器件層312且作為其他連接用貫通孔之連接用貫通孔417。於連接用貫通孔417之上部填充導電性材料418，且於連接用貫通孔417之下部填充有絕緣性材料419。如此，第1信號線411或第2信號線412經由連接用電極414及配線415連接於閘極電路392。再者，如此於連接用貫通孔417之下部填充有絕緣性材料419，故而即便積層半導體晶片310，於該積層之半導體晶片310間，第1信號線411、第2信號線412亦不會經由連接用貫通孔417而分別導通。又，對連接用貫通孔417之導電性材料418及絕緣性材料419之填充例如可藉由噴墨方式而進行。或者，亦可對應於連接用貫通孔417之形成圖案而配置複數個噴嘴，將導電性材料418及絕緣性材料419自各噴嘴供給至所對應之連接用貫通孔417。又，於第1信號線411及第2信號線412中，亦可於與串列並行轉換電路410連接之部位形成有上述連接用電極414。進而，於第1信號線411及第2信號線412中，亦可於與反相器413連接之部位形成有上述連接用電極414。
再者，於本實施形態中，判定信號由3個信號特定，但信號數並不限定，選擇電路391可將由任意個數之信號特定之判定信號轉換為輸出信號。
又，於圖66所示之選擇電路391中，來自判定用貫通電極331之判定信號未反轉便輸出至AND電路416，進而輸出 信號自AND電路416輸出至閘極電路392。另一方面，於其他半導體晶片310中，由不同方式轉換之輸出信號自選擇電路391輸出至閘極電路392。例如，如圖68所示，於其他半導體晶片310之選擇電路391中，使第1個信號反轉，將其他第2個及第3個信號直接輸出。如此，對於來自判定用貫通電極331之判定信號，藉由各半導體晶片310之選擇電路391輸出不同之輸出信號，而適當選擇半導體晶片310。
於閘極電路392中，如圖54所示，根據來自選擇電路391之輸出信號，而控制位址自位址用貫通電極330對電路390之輸出。即，僅於來自選擇電路391之輸出信號為表示選擇之信號(「1」之信號)之情形時，位址自閘極電路392輸出至電路390。而且，於電路390中，所對應之位址之記憶體單元400可動作。
繼而，對以上述方式構成之半導體裝置300之動作進行說明。
首先，記憶體單元400之位址自外部輸出至位址用貫通電極330。來自外部之位址由位址用貫通電極330傳送，並且輸出至冗餘用晶片320之判定電路342。於判定電路342中，將自位址用貫通電極330輸出之來自外部之位址與記錄於不良位址記錄部341之不良記憶體單元之位址進行比較，判定該等位址之一致或不一致。判定電路342中之判定結果輸出至第1閘極電路344。又，由控制信號生成電路343生成之控制信號亦輸出至第1閘極電路344。
於判定電路342中判定為來自外部之位址與不良記憶體 單元之位址一致之情形時，即所對應之位址之記憶體單元400被判定為不良記憶體單元之情形時，來自控制信號生成電路343之控制信號自第1閘極電路344輸出至第2閘極電路346。又，於位址轉換電路345中，自位址用貫通電極330輸出之來自外部之位址被轉換為冗餘電路340內之冗餘記憶體單元350之位址。由位址轉換電路345轉換之冗餘記憶體單元350之位址輸出至第2閘極電路346。如此於第2閘極電路346中，輸出來自第1閘極電路344之控制信號及來自位址轉換電路345之冗餘記憶體單元350之位址。而且，將信號自第2閘極電路346輸出至冗餘電路340，以使冗餘電路340內之特定冗餘記憶體單元350可動作。如此，半導體晶片310之不良記憶體單元被置換為冗餘記憶體單元350而恢復。
例如，如圖69所示，半導體晶片310中之不良記憶體400a被置換為冗餘記憶體單元350a。又，其他不良記憶體單元400b、400c亦分別被置換為冗餘記憶體單元350b、350c。此時，於位址轉換電路345中，轉換冗餘記憶體單元350之位址，以使所置換之該冗餘記憶體單元350於冗餘電路340內連續配置。因此，上述冗餘記憶體單元350a、350b、350c於冗餘電路340內連續配置。於此情形時，可有效使用冗餘電路340內之所有冗餘記憶體單元350。
另一方面，於判定電路342中判定為來自外部之位址與不良記憶體單元之位址不一致之情形時，即判斷為所對應之位址之記憶體單元400為良好之記憶體單元之情形時， 來自控制信號生成電路343之控制信號作為判定信號自第1閘極電路344輸出至判定用貫通電極331。由判定用貫通電極331傳送之判定信號輸出至半導體晶片310之選擇電路391。於選擇電路391中，每個半導體晶片310中以固有之圖案轉換判定信號，決定是否選擇來自位址用貫通電極330之位址。表示位址之選擇或未選擇之輸出信號自選擇電路391輸出至閘極電路392。於閘極電路392中，位址與來自選擇電路391之輸出信號一併自位址用貫通電極330輸入。而且，僅於來自選擇電路391之輸出信號為表示選擇之信號之情形時，位址自閘極電路392輸出至電路390。如此，與所輸出之位址相對應之記憶體單元400可動作。
如上所述於半導體裝置300中，半導體晶片310之不良記憶體單元被置換為冗餘記憶體單元350而恢復，並且半導體晶片310之良好之記憶體單元400直接使用且可動作。
繼而，對以上述方式構成之半導體裝置300之製造方法進行說明。
首先，對半導體晶片310之製造方法進行說明。如圖70所示，於晶圓311上形成器件層312。此時，於器件層312中形成電路390、選擇電路391(第1信號線411、第2信號線412、反相器413、配線415及AND電路416)、閘極電路392、串列並行轉換電路410。
其後，如圖71所示，以於厚度方向上貫通晶圓311及器件層312之方式分別形成作為位置資訊用貫通孔之位址用貫通孔420、判定用貫通孔421、連接用貫通孔417。位址 用貫通孔420、判定用貫通孔421、連接用貫通孔417藉由例如光微影處理及蝕刻處理而同時形成。即，於藉由光微影處理於器件層312上形成特定抗蝕圖案後，將該抗蝕圖案作為遮罩對器件層312及晶圓311進行蝕刻，而形成位址用貫通孔420、判定用貫通孔421、連接用貫通孔417。
其後，如圖72所示，於位址用貫通孔420及判定用貫通孔421分別填充導電性材料，而分別形成位址用貫通電極330及判定用貫通電極331。又，對於連接用貫通孔417，如圖67所示，於上部填充導電性材料418，且於下部填充絕緣性材料419，而形成連接用電極414。再者，對位址用貫通孔420、判定用貫通孔421、連接用貫通孔417之導電性材料及絕緣性材料之填充例如可藉由噴墨方式而進行。或者亦可對應於位址用貫通孔420、判定用貫通孔421、連接用貫通孔417之形成圖案而配置複數個噴嘴，自各噴嘴供給導電性材料及絕緣性材料。
再者，於各半導體晶片310中，進行電路390之電性特性之試驗。該試驗只要於晶圓311上形成器件層312後進行，則可於任意時序進行。例如可於位址用貫通孔420、判定用貫通孔421、連接用貫通孔417之形成前後進行，亦可於位址用貫通電極330、判定用貫通電極331、連接用電極414之形成後進行。再者，該試驗可藉由多種方法進行。例如使探針(未圖示)接觸於電路390之電極，自各探針對電路390施加檢查用之信號，由此檢查該電路390之電性特性。
如此，於製造半導體晶片310之期間，於冗餘用晶片320中，在晶圓321上形成器件層322。器件層322中形成冗餘電路340、不良位址記錄部341(位址線361、電源線362、位址線363、接地線364)、判定電路342、控制信號生成電路343、第1閘極電路344、位址轉換電路345(第1信號線381、第2信號線382、反相器383、配線385)、第2閘極電路346。再者，該器件層322之形成與圖70相同，故而省略圖示。
其後，以於厚度方向上貫通晶圓321及器件層322之方式分別形成位址用貫通孔420、判定用貫通孔421、冗餘用貫通孔360、連接用貫通孔386。位址用貫通孔420、判定用貫通孔421、冗餘用貫通孔360、連接用貫通孔386藉由例如光微影處理及蝕刻處理而同時形成。再者，該等位址用貫通孔420、判定用貫通孔421、冗餘用貫通孔360、連接用貫通孔386之形成與圖71相同，故而省略圖示。
其後，於位址用貫通孔420及判定用貫通孔421分別填充導電性材料，而形成位址用貫通電極330及判定用貫通電極331。又，對於冗餘貫通孔360，如圖56~圖59所示，填充導電性材料365及絕緣性材料366。此時，根據對於半導體晶片310之電路390之電性特性之試驗之結果，於冗餘貫通孔360填充導電性材料365及絕緣性材料366，以使不良記憶體單元之位址由「1」及「0」之信號記錄。又，對於連接用貫通孔386，如圖63所示，於上部填充導電性材料387，且於下部填充絕緣性材料388，而形成連接用電極 384。再者，對位址用貫通孔420、判定用貫通孔421、冗餘用貫通孔360、連接用貫通孔386之導電性材料及絕緣性材料之填充例如可藉由噴墨方式而進行。或者亦可對應於位址用貫通孔420、判定用貫通孔421、冗餘用貫通孔360、連接用貫通孔386之形成圖案而配置複數個噴嘴，自各噴嘴供給導電性材料及絕緣性材料。又，該等導電性材料或絕緣性材料之填充與圖72相同，故而省略圖示。
其後，如圖53所示，將複數個半導體晶片310與冗餘用晶片320於鉛垂方向上積層並接合。此時，以位址用貫通電極330與判定用貫通電極331分別導通之方式積層複數個半導體晶片310及冗餘用晶片320。如此，製造半導體裝置300。
再者，當形成半導體晶片310時，晶圓311已薄型化。因此，將支持基板(晶圓或玻璃基板)設置於晶圓311上，支持該晶圓311而進行處理。
此處，先前之不良記憶體單元之恢復例如藉由使用由雷射光可熔化之複數個熔線元件之雷射修整處理而進行。具體而言，電路之電性試驗中判定為不良之不良記憶體單元之位址藉由使用雷射光熔化設置於半導體晶片之電路側之熔線元件而保持。而且，根據該不良記憶體單元之位址，不良記憶體單元被置換為冗餘記憶體單元(日本專利特開2007-299939號公報)。
然而，於上述日本專利特開2007-299939號公報所記載之方法中，可於同一半導體晶片內恢復不良記憶體單元， 但於三維積層之半導體晶片間無法恢復不良記憶體單元。若不良記憶體單元多於冗餘記憶體單元，則無法於同一半導體晶片內恢復，故而該半導體晶片成為不良晶片。若欲提高良率，則只要增加冗餘記憶體單元之區域即可，但於此情形時，會降低半導體晶片內之利用效率。因此，會產生半導體裝置之良率、或半導體晶片之利用效率之下降。
與此相對，根據本實施形態，於冗餘用晶片320之判定電路342中，判定來自位址用貫通電極330之記憶體單元400之位址與來自不良位址記錄部341之不良記憶體單元之位址之一致或不一致。而且，於判定電路342中判定為一致之情形時，藉由來自控制信號生成電路343之控制信號及第1閘極電路344而將半導體晶片310之不良記憶體單元置換為冗餘記憶體單元350，該冗餘記憶體單元350可動作。另一方面，於判定電路342中判定為不一致之情形時，藉由來自控制信號生成電路343之控制信號及第1閘極電路344將判定信號輸出至判定用貫通電極331，並且根據該判定信號及來自位址用貫通電極330之位址，良好之記憶體單元400可動作。如此於半導體裝置300中，可由冗餘用晶片320之冗餘記憶體單元350置換半導體晶片310之不良記憶體單元而恢復，並且使半導體晶片310之良好之記憶體單元400可動作。因此，可提高半導體裝置300之良率、及半導體晶片310內之利用效率。
又，如此藉由冗餘用晶片320之冗餘記憶體單元350而恢復半導體晶片310之不良記憶體單元，故而無需於半導體 晶片310之器件層312中另外形成用以恢復不良記憶體單元之電路等。可使佔據半導體裝置300之大部分之半導體晶片310本身之構成簡化，故而可提高半導體裝置300之製造效率。亦可自所積層之複數個半導體晶片310之記憶體單元之整個區域，將可補償所預測之不良記憶體單元之量之冗餘記憶體單元350形成於冗餘用晶片320中。較恢復由各晶片產生之不良記憶體單元而言，可更有效地恢復。或者，當檢查電路390之電性特性時，由於已知各晶片中之不良記憶體單元之量，故而亦可以不良記憶體單元之總計不超過冗餘記憶體單元350之方式積層。
此處，例如，如圖69所示，於不同之半導體晶片310中，當電路390內之位址恢復同一不良記憶體單元400a及不良記憶體單元400b時，若如本實施形態般不具有位址轉換電路345，則置換該等不良記憶體單元400a、400b之冗餘記憶體單元350之位址變為相同。若如此，則於冗餘電路340內殘留有冗餘記憶體單元350之情形時，亦無法恢復任一個不良記憶體單元400a、400b，半導體裝置300成為不良品。即，於整體觀察半導體裝置300之情形時，即便冗餘記憶體單元350殘留，該半導體裝置300亦成為不良品。
與此相對，於本實施形態中，於冗餘用晶片320之位址轉換電路345中，來自位址用貫通電極330之位址被置換為冗餘記憶體單元350之位址，以使所置換之冗餘記憶體單元350於冗餘電路340內連續配置。即，於圖69之例中，不 良記憶體單元400a、400b、400c被置換為於冗餘電路340內連續配置之冗餘記憶體單元350a、350b、350c。如此可有效使用冗餘電路340內之所有冗餘記憶體單元350，故而使用冗餘記憶體單元350之自由度提高。因此，可進一步提高半導體裝置300之良率。
而且，該位址轉換電路345可藉由簡易之方法形成。即，位址轉換電路345之連接用貫通孔386與冗餘用晶片320之其他貫通孔(位址用貫通孔420、判定用貫通孔421、冗餘用貫通孔360)一併形成。因此，無需另外進行形成連接用貫通孔386之步驟。又，例如藉由使用噴墨方式於連接用貫通孔386中填充導電性材料387及絕緣性材料388，而可簡單地形成連接用電極384。如此可藉由簡單之方法形成位址轉換電路345，故而可效率良好地製造半導體裝置300。
又，關於不良位址記錄部341，亦同樣地可藉由簡易之方法而形成。即，不良位址記錄部341之冗餘用貫通孔360與冗餘用晶片320之其他貫通孔(位址用貫通孔420、判定用貫通孔421、連接用貫通孔386)一併形成。因此，無需另外進行形成冗餘用貫通孔360之步驟。又，例如藉由使用噴墨方式於冗餘用貫通孔360中填充導電性材料365及絕緣性材料366，而可將不良記憶體單元之位址簡易地記錄於不良位址記錄部341。
又，例如於記憶體單元400及冗餘記憶體單元350具有揮發性之情形時，亦可將不良記憶體單元之位址記錄於不良 位址記錄部341，故而例如於包含DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等具有揮發性之半導體晶片310之半導體裝置300中，可形成功能上具有非揮發性之不良位址記錄部341。
又，於半導體晶片310中，藉由選擇電路391及閘極電路392，根據來自判定用貫通電極331之判定信號，而控制位址自位址用貫通電極330對電路390之輸出。即，位址僅輸出至應選擇之半導體晶片310之電路390。因此，於冗餘用晶片320之判定電路342中判斷為良好之情形時，可使對應於該位址之記憶體單元400適當動作。
而且，該半導體晶片310之選擇電路391可藉由簡易之方法而形成。即，選擇電路391之連接用貫通孔417與半導體晶片310之其他貫通孔(位址用貫通孔420、判定用貫通孔421)一併形成。因此，無需另外進行形成連接用貫通孔417之步驟。又，例如藉由使用噴墨方式於連接用貫通孔417中填充導電性材料418及絕緣性材料419，而可簡單地形成連接用電極414。如此可藉由簡易之方法形成選擇電路391，故而可效率良好地製造半導體裝置300。
於以上實施形態中，冗餘用晶片320之冗餘電路340內之冗餘記憶體單元350之配置與半導體晶片310之電路390內之記憶體單元400之配置相同，但亦可將冗餘記憶體單元350之配置設為不同之配置。
例如，圖73所示之冗餘用晶片320之冗餘電路450係於進行有所有半導體晶片310之電路390之電性特性之試驗後形 成。即，於掌握有進行試驗之結果判斷為不良之所有不良記憶體單元之位址後，以應置換該等不良記憶體單元之冗餘記憶體單元350連續配置之方式形成冗餘電路450。於此情形時，可省略上述實施形態中之位址轉換電路345。
於本實施形態中，亦可有效使用冗餘電路450內之所有冗餘記憶體單元350，故而可進一步提高半導體裝置300之良率。
又，於以上實施形態之冗餘用晶片320中，位址轉換電路345設置於冗餘電路340之外側，但該位址轉換電路345中之位址轉換亦可於第2閘極電路346中進行。或者，位址轉換電路345中之位址轉換亦可於列位址解碼器353及行位址解碼器354中進行。於任一情形時，該情形均省略位址轉換電路345。
於以上實施形態之半導體晶片310之電路390中，除記憶體單元400以外，亦可如圖74所示配置有作為用以置換不良記憶體單元之其他冗餘電子元件之冗餘記憶體單元460。電路390被分割為配置有複數個記憶體單元400之通常單元陣列區域461、及配置有複數個冗餘記憶體單元460之冗餘單元陣列區域462。再者，為了記錄由該冗餘記憶體單元460置換之不良記憶體單元之位址，而亦可於半導體晶片310中形成不良位址記錄部(未圖示)。該不良位址記錄部例如具有與冗餘用晶片320之不良位址記錄部341相同之構成。或者，由冗餘記憶體單元460置換之不良記憶體單元之位址亦可記錄於冗餘用晶片320之不良位址記錄部 341。又，於圖74之例中，冗餘單元陣列區域462中之冗餘記憶體單元460之行數為1行，但該行數於本實施形態中並不限定，亦可為2行以上之複數行。
於此情形時，半導體晶片310之不良記憶體單元可置換為該半導體晶片310之冗餘單元陣列區域462中之冗餘記憶體單元460而恢復，亦可置換為冗餘用晶片320之冗餘電路340中之冗餘記憶體50而恢復。如此，對於不良記憶體單元，使用冗餘記憶體單元350、460之自由度提高。因此，可提高半導體裝置300之良率。
於以上實施形態中，不良位址記錄部341中另外設置有電源線連接用之第1冗餘用貫通孔360a及接地線連接用之第2冗餘用貫通孔360b，但亦可如圖75及圖76所示設置兼作電源線連接用及接地線連接用之冗餘用貫通孔470。於此情形時，於冗餘用貫通孔470之兩側配線位址線361及電源線362。又，於冗餘用貫通孔470之兩側且位址線361與電源線362之上方配線位址線363及接地線364。而且，例如當記錄「1」之信號作為不良記憶體單元之位址時，如圖75所示經由冗餘用貫通孔470連接位址線361與電源線362。具體而言，於對應於冗餘用貫通孔470之電源線362之部分填充導電性材料365，並且於較對應於冗餘用貫通孔470之接地線364之部分及對應於電源線362之部分靠下部填充絕緣性材料366。又，例如當記錄「0」之信號作為不良記憶體單元之位址時，如圖76所示經由冗餘用貫通孔470連接位址線363與接地線364。具體而言，於對應於冗 餘用貫通孔470之接地線364之部分填充導電性材料365，並且於對應於冗餘用貫通孔470之電源線362之部分及其下部填充絕緣性材料366。於此情形時，冗餘用貫通孔470之個數成為上述實施形態之冗餘用貫通孔360之個數之一半，可使用該冗餘用貫通孔470記錄不良記憶體單元之位址。再者，於本實施形態中，於位址線361及電源線362之上方設置有位址線363及接地線364，但亦可於位址線363及接地線364之上方設置位址線361及電源線362。
於以上實施形態中，於冗餘用晶片320之不良位址記錄部341及位址轉換電路345、半導體晶片310之選擇電路391中，分別於冗餘用貫通孔360、連接用貫通孔386、連接用貫通孔417填充有導電性材料或絕緣性材料。然而，不良位址記錄部341、位址轉換電路345、選擇電路391中連接配線彼此之方法並不限定於如上所述使用冗餘用貫通孔360、連接用貫通孔386、連接用貫通孔417之情形，而可使用多種方法。例如，可使用例如熔線元件，或亦可使用快閃記憶體，以代替使用冗餘用貫通孔360、連接用貫通孔386、連接用貫通孔417。
於以上實施形態中，對使用記憶體單元400(記憶體元件)作為電子元件之情形進行了說明，但對於其他電子元件、例如邏輯元件等亦可應用本發明。即，可使用本發明之方法，將不良邏輯元件置換為冗餘邏輯元件而恢復。
又，於以上實施形態中，由記憶體單元單位恢復不良記憶體單元，但亦可由記憶體單元400之集合體之單位恢復 不良之集合體。於記憶體單元400之集合體中，選擇任意單位之集合體，例如可使用選擇相同位址之電路390之集合即所謂之區塊。於此情形時，可使用本發明之方法將不良區塊置換為冗餘區塊而恢復。
以上，一面參照隨附圖式一面對本發明之較佳之實施形態進行了說明，但本發明並不限定於上述示例。業者應當明白，於申請專利範圍所記載之思想之範疇內，可想出各種變更例或修正例，且關於該等變更例或修正例，當然亦認為屬於本發明之技術性範圍內。本發明並不限定於該例而可採用多種態樣。本發明亦可適用於基板為除晶圓以外之FPD(Flat Panel Display，平板顯示器)、光罩用之掩模(mask reticle)等其他基板之情形。
10‧‧‧晶圓
11‧‧‧器件層
12‧‧‧半導體晶片
12a‧‧‧良品晶片
12b‧‧‧不良品晶片
13‧‧‧電路
13a‧‧‧良品電路
13b‧‧‧不良品電路
14‧‧‧配線
20‧‧‧電極用貫通孔
21‧‧‧選擇用貫通孔
30‧‧‧導電性材料
31‧‧‧凸塊
32‧‧‧貫通電極
40‧‧‧導電性材料
41‧‧‧絕緣性材料
50‧‧‧半導體裝置
60‧‧‧配線
101‧‧‧共有配線
110‧‧‧貫通電極
111‧‧‧電極
120‧‧‧鍍敷液
130‧‧‧模板
132‧‧‧第1電極
133‧‧‧第2電極
150‧‧‧背面配線
160‧‧‧半導體裝置
200‧‧‧半導體裝置
210‧‧‧晶圓
211‧‧‧器件層
212‧‧‧半導體晶片
220‧‧‧選擇用貫通電極
221‧‧‧資料用貫通電極
230‧‧‧記憶體電路
231‧‧‧串列並行轉換電路
232‧‧‧選擇電路
233‧‧‧閘極電路
240‧‧‧第1信號線
241‧‧‧第2信號線
243‧‧‧連接用電極
246‧‧‧連接用貫通孔
247‧‧‧導電性材料
248‧‧‧絕緣性材料
250‧‧‧選擇用貫通孔
251‧‧‧資料用貫通孔
260‧‧‧冗餘用晶圓
261‧‧‧器件層
262‧‧‧冗餘用晶片
270‧‧‧冗餘電路
271‧‧‧串列並行轉換電路
272‧‧‧選擇電路
273‧‧‧閘極電路
300‧‧‧半導體製造裝置
310‧‧‧半導體晶片
311‧‧‧晶圓
312‧‧‧器件層
320‧‧‧冗餘用晶片
321‧‧‧晶圓
322‧‧‧器件層
330‧‧‧位址用貫通電極
331‧‧‧判定用貫通電極
340‧‧‧冗餘電路
341‧‧‧不良位址記錄部
342‧‧‧判定電路
343‧‧‧控制信號生成電路
344‧‧‧第1閘極電路
345‧‧‧位址轉換電路
346‧‧‧第2閘極電路
350(350a~350c)‧‧‧冗餘記憶體單元
360‧‧‧冗餘用貫通孔
360a‧‧‧第1冗餘用貫通孔
360b‧‧‧第2冗餘用貫通孔
361‧‧‧位址線
362‧‧‧電源線
363‧‧‧位址線
364‧‧‧接地線
365‧‧‧導電性材料
366‧‧‧絕緣性材料
381‧‧‧第1信號線
382‧‧‧第2信號線
384‧‧‧連接用電極
386‧‧‧連接用貫通孔
387‧‧‧導電性材料
388‧‧‧絕緣性材料
390‧‧‧電路
391‧‧‧選擇電路
392‧‧‧閘極電路
400‧‧‧記憶體單元
400a~400c‧‧‧不良記憶體單元
411‧‧‧第1信號線
412‧‧‧第2信號線
414‧‧‧連接用電極
417‧‧‧連接用貫通孔
418‧‧‧導電性材料
419‧‧‧絕緣性材料
420‧‧‧位址用貫通孔
421‧‧‧判定用貫通孔
450‧‧‧冗餘電路
460‧‧‧冗餘記憶體單元
461‧‧‧通常單元陣列區域
462‧‧‧冗餘單元陣列區域
圖1係表示晶圓上形成有器件層之情形之說明圖。
圖2係表示半導體晶片上形成有電極用貫通孔及選擇用貫通孔之情形之說明圖。
圖3係表示於良品晶片中，形成貫通電極，並且於選擇用貫通孔之上部填充有導電性材料，且於選擇用貫通孔之下部填充有絕緣性材料之情形之說明圖。
圖4係表示良品晶片之器件層之構成之概略之俯視時之說明圖。
圖5係表示於不良品晶片中，形成貫通電極，並且於選擇用貫通孔填充有絕緣性材料之情形之說明圖。
圖6係表示不良品晶片之器件層之構成之概略的俯視時 之說明圖。
圖7係表示將良品晶片與不良品晶片積層之情形之說明圖。
圖8係表示積層有複數個半導體晶片之半導體裝置之構成之概略的說明圖。
圖9係表示其他實施形態之良品晶片之製造方法之說明圖，圖9(a)係表示形成有2個電極用貫通孔及2個選擇用貫通孔之情形之說明圖，圖9(b)係表示於2個電極用貫通孔形成貫通電極，於2個選擇用貫通孔之上部填充有導電性材料之情形之說明圖。
圖10係表示其他實施形態之不良品晶片之製造方法之說明圖，圖10(a)係表示形成有2個電極用貫通孔及2個選擇用貫通孔之情形之說明圖，圖10(b)係表示於2個電極用貫通孔形成貫通電極，於2個選擇用貫通孔填充有絕緣性材料之情形之說明圖。
圖11係表示其他實施形態之良品晶片之器件層之構成之概略的俯視時之說明圖。
圖12係表示其他實施形態之良品晶片之器件層之構成之概略的俯視時之說明圖。
圖13係表示其他實施形態之不良品晶片之器件層之構成之概略的俯視時之說明圖。
圖14係表示其他實施形態之良品晶片之製造方法之說明圖，圖14(a)係表示形成有2個貫通電極及2個選擇用貫通孔之情形之說明圖，圖14(b)係表示於2個選擇用貫通孔之上 部填充有導電性材料之情形之說明圖。
圖15係表示其他實施形態之不良品晶片之製造方法之說明圖，圖15(a)係表示形成有2個貫通電極及2個選擇用貫通孔之情形之說明圖，圖15(b)係表示於2個選擇用貫通孔填充有絕緣性材料之情形之說明圖。
圖16係表示其他實施形態之良品晶片之製造方法之說明圖，圖16(a)係表示形成連接一個電極用貫通孔與電路之配線，且於其他電極用貫通孔與電路之間形成有選擇用貫通孔之情形之說明圖，圖16(b)係表示於其他電極用貫通孔形成貫通電極，於選擇用貫通孔之上部填充有導電性材料之情形之說明圖。
圖17係表示其他實施形態之不良品晶片之製造方法之說明圖，圖17(a)係表示形成連接一個電極用貫通孔與電路之配線，且於其他電極用貫通孔與電路之間形成有選擇用貫通孔之情形之說明圖，圖17(b)係表示於其他電極用貫通孔形成貫通電極，於選擇用貫通孔填充有絕緣性材料之情形之說明圖。
圖18係表示其他實施形態之良品晶片之器件層之構成之概略的俯視時之說明圖。
圖19係表示其他實施形態之良品晶片之器件層之構成之概略的俯視時之說明圖。
圖20係表示其他實施形態之良品晶片之器件層之構成之概略的俯視時之說明圖。
圖21係表示其他實施形態中於晶圓上形成有器件層之情 形之說明圖。
圖22係表示其他實施形態中於晶圓上接合有支持基板之情形之說明圖。
圖23係表示其他實施形態中將晶圓薄化後，形成有貫通電極及電極之情形之說明圖。
圖24係表示其他實施形態中晶圓之背面上供給有鍍敷液之情形之說明圖。
圖25係表示其他實施形態中於晶圓之背面側配設有模板之情形之說明圖。
圖26係表示其他實施形態中形成有連接貫通電極與電極之背面配線之情形之說明圖。
圖27係表示其他實施形態中形成有連接貫通電極與電極之背面配線之情形之說明圖。
圖28係表示其他實施形態中使模板退避之情形之說明圖。
圖29係表示其他實施形態中於第1晶圓上積層有第2晶圓之情形之說明圖。
圖30係表示其他實施形態中形成有連接第2晶圓中之貫通電極與電極之背面配線之情形之說明圖。
圖31係表示其他實施形態中之半導體裝置之構成之概略之說明圖。
圖32係表示其他實施形態中晶圓中形成有貫通電極與電極之情形之說明圖。
圖33係表示其他實施形態中於晶圓上接合有支持基板之 情形之說明圖。
圖34係表示其他實施形態中更換了支持基板相對於晶圓之配置之情形之說明圖。
圖35係表示其他實施形態之半導體裝置之構成之概略之縱剖面圖。
圖36係表示半導體晶片之構成之概略之說明圖。
圖37係表示選擇電路之構成之概略之說明圖。
圖38係表示選擇電路之構成之概略之縱剖面圖。
圖39係表示選擇電路之構成之概略之說明圖。
圖40係表示於半導體晶片中，晶圓上形成有器件層之情形之說明圖。
圖41係表示於半導體晶片中，形成有選擇用貫通孔、資料用貫通孔、及連接用貫通孔之情形之說明圖。
圖42係表示於半導體晶片中，形成有選擇用貫通電極、資料用貫通電極、及連接用電極之情形之說明圖。
圖43係表示其他實施形態之半導體裝置之構成之概略之縱剖面圖。
圖44係表示其他實施形態之半導體晶片之構成之概略之說明圖。
圖45係表示其他實施形態之選擇電路之構成之概略之說明圖。
圖46係表示其他實施形態之選擇電路之構成之概略之說明圖。
圖47係表示其他實施形態之半導體裝置之構成之概略之 縱剖面圖。
圖48係表示其他實施形態之半導體晶片之構成之概略之說明圖。
圖49係表示其他實施形態之選擇電路之構成之概略之說明圖。
圖50係表示其他實施形態之選擇電路之構成之概略之說明圖。
圖51係表示其他實施形態之半導體裝置之構成之概略之縱剖面圖。
圖52係表示冗餘用晶片之構成之概略之說明圖。
圖53係表示本實施形態之半導體裝置之構成之概略之縱剖面圖。
圖54係表示本實施形態之半導體裝置之半導體晶片與冗餘用晶片之構成之概略之說明圖。
圖55係表示冗餘電路之構成之概略之說明圖。
圖56係表示於不良位址記錄部，經由第1冗餘用貫通孔連接有位址線與電源線之情形之縱剖面之說明圖。
圖57係表示於不良位址記錄部，經由第1冗餘用貫通孔連接有位址線與電源線之情形之橫剖面之說明圖。
圖58係表示於不良位址記錄部，經由第2冗餘用貫通孔連接有位址線與接地線之情形之縱剖面之說明圖。
圖59係表示於不良位址記錄部，經由第2冗餘用貫通孔連接有位址線與接地線之情形之橫剖面之說明圖。
圖60係表示判定電路之構成之概略之說明圖。
圖61係表示位址轉換電路之構成之概略之說明圖。
圖62係表示位址轉換電路之構成之詳情之說明圖。
圖63係表示位址轉換電路之構成之概略之縱剖面圖。
圖64係表示位址轉換電路之構成之概略之說明圖。
圖65係表示電路之構成之概略之說明圖。
圖66係表示選擇電路之構成之概略之說明圖。
圖67係表示選擇電路之構成之概略之縱剖面圖。
圖68係表示選擇電路之構成之概略之說明圖。
圖69係表示於半導體裝置中將不良記憶體單元置換為冗餘記憶體單元而恢復之情形之說明圖。
圖70係表示於半導體晶片中，在晶圓上形成有器件層之情形之說明圖。
圖71係表示於半導體晶片中，形成有位址用貫通孔、判定用貫通孔、及連接用貫通孔之情形之說明圖。
圖72係表示於半導體晶片中，形成有位址用貫通電極、判定用貫通電極、及連接用電極之情形之說明圖。
圖73係表示其他實施形態之冗餘用晶片之構成之概略之說明圖。
圖74係表示其他實施形態之電路之構成之概略之說明圖。
圖75係表示於其他實施形態之不良位址記錄部，經由冗餘用貫通孔連接有位址線與電源線之情形之縱剖面之說明圖。
圖76係表示於其他實施形態之不良位址記錄部，經由冗 餘用貫通孔連接有位址線與接地線之情形之縱剖面之說明圖。
10‧‧‧晶圓
11‧‧‧器件層
12‧‧‧半導體晶片
13‧‧‧電路
14‧‧‧配線
20‧‧‧電極用貫通孔
21‧‧‧選擇用貫通孔

Claims (58)

  1. 一種半導體裝置之製造方法，其包含：貫通孔形成步驟，其係形成電極用貫通孔，該電極用貫通孔於形成有電路之基板之厚度方向上貫通；貫通電極形成步驟，其係對上述電極用貫通孔供給導電性材料而形成貫通電極；形成配線之步驟，該配線連接於上述電路，未與上述貫通電極連接，且至少一部分露出於上述基板之表面；選擇性連接步驟，其係於上述電路之電性試驗之結果判定為不良品之不良品電路中，使上述貫通電極與上述配線不電性連接，而於上述電路之電性試驗之結果判定為良品之良品電路中，藉由使用導電性材料接合而將上述貫通電極與上述配線電性連接；及積層步驟，其係將形成有上述貫通電極及上述配線之基板積層複數個。
  2. 如請求項1之半導體裝置之製造方法，其中於上述貫通孔形成步驟中，進而形成在基板之厚度方向上貫通之選擇用貫通孔，於上述選擇性連接步驟中，於上述不良品電路中，對上述選擇用貫通孔填充絕緣性材料，使上述貫通電極與上述配線不電性連接，於上述良品電路中，對上述選擇用貫通孔之上部填充導電性材料，使上述貫通電極與上述配線電性連接。
  3. 如請求項2之半導體裝置之製造方法，其中於上述基板上形成複數個電路，於上述積層步驟中，將上述形成有複數個電路之基板積層複數個。
  4. 如請求項2之半導體裝置之製造方法，其中於上述選擇性連接步驟中，對於形成有上述電路之電性試驗之結果判定為良品之良品電路之基板，於上述選擇用貫通孔之下部填充絕緣性材料。
  5. 如請求項2之半導體裝置之製造方法，其中於上述貫通孔形成步驟中，上述電極用貫通孔與上述選擇用貫通孔分別形成有複數個，於上述貫通電極形成步驟中，於複數個上述電極用貫通孔中至少一個上述電極用貫通孔形成上述貫通電極。
  6. 如請求項5之半導體裝置之製造方法，其中於上述貫通電極形成步驟中，於上述複數個電極用貫通電極中分別形成上述貫通電極。
  7. 如請求項5之半導體裝置之製造方法，其中於上述選擇性連接步驟中，對於形成有上述良品電路之基板，於一個上述選擇用貫通孔之上部填充導電性材料，並且於該一個選擇用貫通孔之下部填充絕緣性材料，於其他上述選擇用貫通孔填充絕緣性材料。
  8. 如請求項2之半導體裝置之製造方法，其中於上述貫通孔形成步驟中，上述電極用貫通孔形成有複數個， 於上述貫通電極形成步驟之前，形成連接一個上述電極用貫通孔與上述電路之間的導電性之配線，於上述貫通電極形成步驟中，對於形成有上述不良品電路之基板，於連接有上述配線之上述一個電極用貫通孔未形成上述貫通電極，於其他上述電極用貫通孔形成上述貫通電極。
  9. 如請求項2之半導體裝置之製造方法，其中上述貫通電極形成步驟與上述選擇性連接步驟並列進行。
  10. 如請求項2之半導體裝置之製造方法，其中於上述貫通電極形成步驟之後進行上述選擇性連接步驟。
  11. 如請求項1之半導體裝置之製造方法，其中於上述貫通電極形成步驟中，形成一對上述貫通電極，於上述選擇性連接步驟中，於上述良品電路中，形成連接上述一對貫通電極中之一個貫通電極與上述配線之其他配線，將該一個貫通電極與上述配線電性連接。
  12. 如請求項11之半導體裝置之製造方法，其中於上述選擇性連接步驟中，將於對應於上述一對貫通電極之位置具備自如切換極性之一對第1電極，且於對應於上述配線之位置具備自如切換極性之一對第2電極之模板配置於基板上，藉由上述一對第1電極與上述一對第2電極，對上述一對貫通電極中之一個貫通電極與 上述配線以不同之極性施加電壓，而鍍敷形成上述其他配線。
  13. 如請求項12之半導體裝置之製造方法，其中於上述選擇性連接步驟之前，於基板上至少形成上述其他配線之部位與未形成鍍敷之其他部位相比為相對親水化。
  14. 一種半導體裝置，其係將形成有電路且於厚度方向上貫通電極用貫通孔而形成之基板積層複數個，對上述電極用貫通孔供給導電性材料，形成貫通上述所積層之複數個基板之貫通電極，形成配線，該配線連接於上述電路，未與上述貫通電極連接，且至少一部分露出於上述基板之表面，於上述電路之電性試驗之結果判定為不良品之不良品電路中，上述貫通電極與上述配線未電性連接，於上述電路之電性試驗之結果判定為良品之良品電路中，藉由使用導電性材料接合而使上述貫通電極與上述配線電性連接。
  15. 如請求項14之半導體裝置，其中進而形成在基板之厚度方向上貫通之選擇用貫通孔，於上述不良品電路中，對上述選擇用貫通孔填充絕緣性材料，使上述貫通電極與上述配線不電性連接，於上述良品電路中，對上述選擇用貫通孔之上部填充導電性材料，上述貫通電極與上述配線電性連接。
  16. 如請求項15之半導體裝置，其中 於上述基板上形成複數個電路，將上述形成有複數個電路之基板積層複數個。
  17. 如請求項15之半導體裝置，其中對於形成有上述電路之電性試驗之結果判定為良品之良品電路之基板，於上述選擇用貫通孔之下部填充有絕緣性材料。
  18. 如請求項15之半導體裝置，其中於上述基板上分別形成複數個上述電極用貫通孔與上述選擇用貫通孔，於複數個上述電極用貫通孔中至少一個上述電極用貫通孔中形成有上述貫通電極。
  19. 如請求項18之半導體裝置，其中於上述複數個電極用貫通孔中分別形成有上述貫通電極。
  20. 如請求項18之半導體裝置，其中對於形成有上述良品電路之基板，於一個上述選擇用貫通孔之上部填充有導電性材料，且於該一個選擇用貫通孔之下部填充有絕緣性材料，於其他上述選擇用貫通孔填充有絕緣性材料。
  21. 如請求項15之半導體裝置，其中於上述基板上形成複數個上述電極用貫通孔，形成連接一個上述電極用貫通孔與上述電路之間的導電性之配線，對於形成有上述不良品電路之基板，於連接有上述配 線之上述一個電極用貫通孔未形成上述貫通電極，於其他上述電極用貫通孔形成有上述貫通電極。
  22. 如請求項14之半導體裝置，其中上述貫通電極為一對貫通電極，於上述良品電路中，形成連接上述一對貫通電極中之一個貫通電極與上述配線之其他配線，該一個貫通電極與上述配線電性連接。
  23. 如請求項22之半導體裝置，其中將於對應於上述一對貫通電極之位置包括自如切換極性之一對第1電極，且於對應於上述配線之位置包括自如切換極性之一對第2電極之模板配置於基板上，藉由上述一對第1電極與上述一對第2電極，對上述一對貫通電極中之一個貫通電極與上述配線以不同之極性施加電壓，而鍍敷形成上述其他配線。
  24. 如請求項23之半導體裝置，其中於基板上，至少形成上述其他配線之部位與未形成鍍敷之其他部位相比為相對親水化。
  25. 一種半導體裝置，其包含：經積層之複數個基板；選擇用貫通電極，其貫通上述複數個基板而形成，且傳送選擇信號；及資料用貫通電極，其貫通上述複數個基板而形成，且傳送資料信號；於上述基板上形成有選擇電路，該選擇電路係根據上 述選擇信號而控制上述資料信號自上述資料用貫通電極對形成於上述基板之特定電路之輸出。
  26. 如請求項25之半導體裝置，其中於上述基板上形成有閘極電路，該閘極電路係根據自上述選擇電路輸出之控制信號而控制上述資料信號自上述資料用貫通電極對上述特定電路之輸出。
  27. 如請求項26之半導體裝置，其中上述選擇電路包含傳送上述選擇信號之第1信號線、及傳送上述選擇信號之反轉信號之第2信號線，藉由將上述第1信號線或上述第2信號線與上述閘極電路連接，而轉換上述選擇信號或上述反轉信號並作為上述控制信號自上述選擇電路輸出至上述閘極電路。
  28. 如請求項27之半導體裝置，其中上述選擇電路包含用以連接上述第1信號線或上述第2信號線與上述閘極電路之連接用貫通孔，於上述連接用貫通孔之上部填充有導電性材料，且於上述連接用貫通孔之下部填充有絕緣性材料。
  29. 如請求項25之半導體裝置，其中上述選擇用貫通電極串列傳送上述選擇信號，於上述基板上形成有將上述串列之選擇信號並行轉換並輸出至上述選擇電路之串列並行轉換電路。
  30. 如請求項25之半導體裝置，其中上述選擇用貫通電極形成有複數個，該複數個選擇用貫通電極並行傳送上述選擇信號。
  31. 如請求項25之半導體裝置，其中於上述複數個基板上進而積層冗餘用基板，於上述冗餘用基板上形成有上述選擇用貫通電極、上述資料用貫通電極、上述選擇電路、及用以置換上述特定電路中之不良電路之冗餘電路。
  32. 一種半導體裝置之製造方法，其係分別形成在基板之厚度方向上貫通之選擇用貫通孔與資料用貫通孔，於上述選擇用貫通孔填充導電性材料，形成傳送選擇信號之選擇用貫通電極，並且於上述資料用貫通孔填充導電性材料，形成傳送資料信號之資料用貫通電極，於上述基板上形成選擇電路，該選擇電路係根據上述選擇信號而控制上述資料信號自上述資料用貫通電極對形成於上述基板之特定電路之輸出，將形成有上述選擇用貫通電極、上述資料用貫通電極及上述選擇電路之基板積層複數個。
  33. 如請求項32之半導體裝置之製造方法，其中於積層上述複數個基板之前，於上述基板上形成閘極電路，該閘極電路係根據自上述選擇電路輸出之控制信號而控制上述資料信號自上述資料用貫通電極對上述特定電路之輸出。
  34. 如請求項33之半導體裝置之製造方法，其中上述選擇電路包含傳送上述選擇信號之第1信號線、及傳送上述選擇信號之反轉信號之第2信號線，將上述第1信號線或上述第2信號線與上述閘極電路連 接，以便將上述選擇信號或上述反轉信號轉換並作為上述控制信號自上述選擇電路輸出至上述閘極電路。
  35. 如請求項34之半導體裝置之製造方法，其中於形成上述選擇電路時，形成用以連接上述第1信號線或上述第2信號線與上述閘極電路之連接用貫通孔，於上述連接用貫通孔之上部填充導電性材料，且於該連接用貫通孔之下部填充絕緣性材料。
  36. 如請求項32之半導體裝置之製造方法中，其中上述選擇用貫通電極形成一個，以便串列傳送上述選擇信號，於積層上述複數個基板之前，於上述基板上形成將上述串列之選擇信號並行轉換並輸出至上述選擇電路之串列並行轉換電路。
  37. 如請求項32之半導體裝置之製造方法，其中形成複數個上述選擇用貫通電極，以便並行傳送上述選擇信號。
  38. 如請求項32之半導體裝置之製造方法，其中將形成有上述選擇用貫通電極、上述資料用貫通電極、上述選擇電路、及用以置換上述特定電路中之不良電路之冗餘電路之冗餘用基板進而積層於上述複數個基板，且將上述不良電路置換為上述冗餘電路。
  39. 一種半導體裝置，其係將包含複數個電子元件之複數個半導體晶片、與包含用以置換上述半導體晶片之不良電 子元件之冗餘電子元件之冗餘用晶片積層，形成位置資訊用貫通電極，其貫通上述積層之複數個半導體晶片及冗餘用晶片，且傳送上述電子元件之位置資訊信號，形成判定用貫通電極，其貫通上述積層之複數個半導體晶片及冗餘用晶片，且傳送自上述冗餘用晶片輸出之判定信號，上述冗餘用晶片包含：不良位置資訊記錄部，其記錄有上述不良電子元件之位置資訊；及判定電路，其判定來自上述位置資訊用貫通電極之位置資訊信號與來自上述不良位置資訊記錄部之位置資訊之一致或不一致，於上述半導體晶片中，根據來自上述位置資訊用貫通電極之上述位置資訊信號與來自上述判定用貫通電極之上述判定信號，將上述不良電子元件置換為上述冗餘電子元件，且使上述不良電子元件以外之上述電子元件可動作。
  40. 如請求項39之半導體裝置，其中上述冗餘用晶片包含：控制信號生成電路，其生成用以控制上述電子元件或上述冗餘電子元件之動作之控制信號；及閘極電路，其係於上述判定電路中之判定為一致之情形時，以將上述不良電子元件置換為上述冗餘電子元件之方式輸出上述控制信號，於上述判定電路中之判定為不一致之情形時，以使上述電子元件可動作之方式將上 述控制信號作為上述判定信號輸出。
  41. 如請求項39之半導體裝置，其中上述冗餘用晶片包含：冗餘電路，其配置有複數個上述冗餘電子元件；及位置資訊轉換電路，其係於上述判定電路中之判定為一致之情形時，以將所置換之上述複數個冗餘電子元件於上述冗餘電路內連續配置之方式轉換來自上述位置資訊用貫通電極之位置資訊信號。
  42. 如請求項41之半導體裝置，其中上述位置資訊轉換電路包含傳送上述位置資訊信號之位置資訊信號線、傳送上述位置資訊信號之反轉信號之反轉位置資訊信號線、及形成於上述位置資訊信號線或上述反轉位置資訊信號線之連接用貫通孔，於上述連接用貫通孔之上部填充有導電性材料，且於上述連接用貫通孔之下部填充有絕緣性材料。
  43. 如請求項39之半導體裝置，其中上述冗餘用晶片包含將所置換之複數個上述冗餘電子元件連續配置之冗餘電路。
  44. 如請求項39之半導體裝置，其中上述半導體晶片包含選擇電路，該選擇電路係根據來自上述判定用貫通電極之上述判定信號而控制上述位置資訊信號自上述位置資訊用貫通電極對上述半導體晶片之輸出。
  45. 如請求項44之半導體裝置，其中 上述半導體晶片包含其他閘極電路，該等其他閘極電路係根據來自上述選擇電路之輸出信號而控制上述位置資訊信號自上述位置資訊用貫通電極對上述半導體晶片之輸出。
  46. 如請求項45之半導體裝置，其中上述選擇電路包含傳送上述判定信號之判定信號線、傳送上述判定信號之反轉信號之反轉判定信號線、及用以連接上述判定信號線或上述反轉判定信號線與上述其他閘極電路之其他連接用貫通孔，於上述其他連接用貫通孔之上部填充導電性材料，且於上述其他連接用貫通孔之下部填充絕緣性材料，藉由將上述判定信號線或上述反轉判定信號線與上述其他閘極電路連接，而將上述判定信號或上述反轉信號轉換作為上述輸出信號自上述選擇電路輸出至上述其他閘極電路。
  47. 如請求項39之半導體裝置，其中上述不良位置資訊記錄部包含複數對具有電源線連接用之第1冗餘用貫通孔與接地線連接用之第2冗餘用貫通孔之一對冗餘用貫通孔，於上述第1冗餘用貫通孔之上部填充導電性材料，且於第1冗餘用貫通電極之下部填充絕緣性材料，並且於上述第2冗餘用貫通孔填充絕緣性材料，使電源線與位置資訊線連接，或者於上述第2冗餘用貫通孔之上部填充導電性材料，且於第2冗餘用貫通電極之下部填充絕 緣性材料，並且於上述第1冗餘用貫通孔填充絕緣性材料，使接地線與位置資訊線連接，而於上述不良位置資訊記錄部中記錄有上述不良電子元件之位置資訊。
  48. 如請求項39之半導體裝置，其中上述半導體晶片包含用以置換上述不良電子元件之其他冗餘電子元件。
  49. 一種半導體裝置之製造方法，其係對於包含複數個電子元件之半導體晶片、及包含用以置換上述半導體晶片之不良電子元件之冗餘電子元件之冗餘用晶片，分別形成在厚度方向上貫通之位置資訊用貫通孔及判定用貫通孔，於上述位置資訊用貫通孔填充導電性材料，形成傳送上述電子元件之位置資訊信號之選擇用貫通電極，並且於上述判定用貫通孔填充導電性材料，形成傳送自上述冗餘用晶片輸出之判定信號之資料用貫通電極，於上述冗餘用晶片上形成：不良位置資訊記錄部，其記錄有上述不良電子元件之位置資訊；及判定電路，其判定來自上述位置資訊用貫通電極之位置資訊信號與來自上述不良位置資訊記錄部之位置資訊之一致或不一致，將複數個上述半導體晶片與上述冗餘用晶片積層，於上述半導體晶片中，根據來自上述位置資訊用貫通電極之上述位置資訊信號、與來自上述判定用貫通電極之上述判定信號，將上述不良電子元件置換為上述冗餘 電子元件，且使上述不良電子元件以外之上述電子元件可動作。
  50. 如請求項49之半導體裝置之製造方法，其中於積層上述複數個半導體晶片與上述冗餘用晶片之前，於上述冗餘用晶片上形成：控制信號生成電路，其形成用以控制上述電子元件或上述冗餘電子元件之動作之控制信號；及閘極電路，其係於上述判定電路中之判定為一致之情形時，以將上述不良電子元件置換為上述冗餘電子元件之方式輸出上述控制信號，於上述判定電路中之判定為不一致之情形時，以使上述電子元件可動作之方式將上述控制信號作為上述判定信號輸出。
  51. 如請求項49之半導體裝置之製造方法，其中於積層上述複數個半導體晶片與上述冗餘用晶片之前，於上述冗餘用晶片上形成：冗餘電路，其配置有複數個上述冗餘電子元件；及位置資訊轉換電路，其係於上述判定電路中之判定為一致之情形時，以所置換之上述複數個冗餘電子元件於上述冗餘電路內連續配置之方式轉換來自上述位置資訊用貫通電極之位置資訊信號。
  52. 如請求項51之半導體裝置之製造方法，其中於形成上述位置資訊轉換電路時，形成傳送上述位置資訊信號之位置資訊信號線、傳送上述位置資訊信號之反轉信號之反轉位置資訊信號線、及上述位置資訊信號線或上述反轉位置資訊信號線中之連接用貫通孔，於上述連接用貫通孔之上部填充導電性材料，且於上 述連接用貫通孔之下部填充絕緣性材料。
  53. 如請求項49之半導體裝置之製造方法，其中於積層上述複數個半導體晶片與上述冗餘用晶片之前，於上述冗餘用晶片上形成連續配置有所置換之複數個上述冗餘電子元件之冗餘電路。
  54. 如請求項49之半導體裝置之製造方法，其中於積層上述複數個半導體晶片與上述冗餘用晶片之前，於上述半導體晶片上形成選擇電路，該選擇電路係根據來自上述判定用貫通電極之上述判定信號而控制上述位置資訊信號自上述位置資訊用貫通電極對上述半導體晶片之輸出。
  55. 如請求項54之半導體裝置之製造方法，其中於積層上述複數個半導體晶片與上述冗餘用晶片之前，於上述半導體晶片上形成其他閘極電路，該等其他閘極電路係根據來自上述選擇電路之輸出信號，而控制上述位置資訊信號自上述位置資訊用貫通電極對上述半導體晶片之輸出。
  56. 如請求項55之半導體裝置之製造方法，其中於形成上述選擇電路時，形成傳送上述判定信號之判定信號線、傳送上述判定信號之反轉信號之反轉判定信號線、及連接上述判定信號線或上述反轉判定信號線與上述其他閘極電路之其他連接用貫通孔，於上述其他連接用貫通孔之上部填充導電性材料，且於上述其他連接用貫通孔之下部填充絕緣性材料， 藉由將上述判定信號線或上述反轉判定信號線與上述其他閘極電路連接，而將上述判定信號或上述反轉信號轉換並作為上述輸出信號自上述選擇電路輸出至上述其他閘極電路。
  57. 如請求項49之半導體裝置之製造方法，其中於形成上述不良位置資訊記錄部時，形成複數對包含電源線連接用之第1冗餘用貫通孔與接地線連接用之第2冗餘用貫通孔之一對冗餘用貫通孔，於上述第1冗餘用貫通孔之上部填充導電性材料，且於第1冗餘用貫通電極之下部填充絕緣性材料，並且於上述第2冗餘用貫通孔填充絕緣性材料，使電源線與位置資訊線連接，或者於上述第2冗餘用貫通孔之上部填充導電性材料，且於第2冗餘用貫通電極之下部填充絕緣性材料，並且於上述第1冗餘用貫通孔填充絕緣性材料，使接地線與位置資訊線連接，而於上述不良位置資訊記錄部記錄上述不良電子元件之位置資訊。
  58. 如請求項49之半導體裝置之製造方法，其中於積層上述複數個半導體晶片與上述冗餘用晶片之前，於上述半導體晶片上形成用以置換上述不良電子元件之其他冗餘電子元件。
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