JP5646758B2 - 半導体装置の製造方法、半導体装置及び配線形成用治具 - Google Patents

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Description

本発明は、半導体装置の製造方法、その製造方法で製造される半導体装置及び配線形成用治具に関する。
近年、半導体装置の高性能化が進んでいる。かかる状況下で、例えば半導体ウェハ（以下、「ウェハ」と呼ぶ。）の表面に回路が形成された半導体チップを水平面内に複数配置し、これら半導体チップを配線で接続して半導体装置を製造する場合、配線長が増大し、それにより配線の抵抗が大きくなること、また配線遅延が大きくなることが懸念される。
そこで、半導体チップを３次元に積層する３次元集積技術が提案されている。この３次元集積技術においては、例えば積層された半導体チップを貫通するように、いわゆる貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を形成する。そして、この貫通電極を介して、上下に積層された半導体チップ間や、半導体チップと基板上の電極等との間が電気的に接続される（特許文献１）。
日本国特開平６−２９１２５０号公報
しかしながら、上述の３次元集積技術において、特許文献１に記載された貫通電極を用いた場合、半導体チップが直列に接続される。そうすると、各半導体チップには同じ制御信号が出力されるため、半導体チップは多重選択あるいは全選択されることになる。したがって、半導体チップを適切に選択することができない。
本発明は、かかる点に鑑みてなされたものであり、複数の半導体チップを積層した半導体装置において、半導体チップを適切に選択することを目的とする。
前記の目的を達成するため、本発明は、半導体装置の製造方法であって、基板を厚み方向に貫通する一対の貫通電極と、基板を厚み方向に延伸して基板の一の面につながる一対の垂直方向の電極とを形成し、基板上のデバイス層に、前記一対の垂直方向の電極を接続する共有配線を形成する第１の工程と、前記一対の貫通電極のうちの一の貫通電極と、前記一対の垂直方向の電極のうちの一の垂直方向の電極とを接続する接続配線を形成する第２の工程と、前記デバイス層が形成された基板を積層し、一の基板の前記貫通電極と、当該一の基板に対向して積層される他の基板の前記一対の貫通電極において前記接続配線が接続されていない貫通電極とを接続する第３の工程と、を有する。なお、本発明では、基板とデバイス層とが半導体チップを構成している。
本発明によれば、貫通電極と垂直方向の電極とを接続する接続配線を、プログラマブルな配線として機能させることができる。例えば第１の工程において、一対の貫通電極と一対の垂直方向の電極がそれぞれ複数形成され、各共有配線に回路が接続されている場合、第２の工程において、特定の貫通電極と垂直方向の電極のみに接続配線を接続することができる。換言すれば、他の貫通電極と垂直方向の電極を電気的に接続しない。かかる場合、例えば第３の工程においてデバイス層が形成された基板を積層した後、積層された一の基板と他の基板との間で接続された貫通電極に選択信号を伝送すると、接続配線が形成された回路のみが選択され、電気的に接続されていない回路は選択されない。したがって、本発明によれば、半導体チップを適切に選択することができる。
別な観点による本発明は、複数の基板が積層されて構成される半導体装置であって、積層される基板のうち、少なくとも１つの基板は、基板を厚み方向に貫通する一対の貫通電極と、基板を厚み方向に延伸して基板の一の面につながる一対の垂直方向の電極と、基板上のデバイス層において、前記一対の垂直方向の電極を接続する共有配線と、前記一対の貫通電極のうちの一の貫通電極と、前記一対の垂直方向の電極のうちの一の垂直方向の電極とを接続する接続配線と、を有する。
また別な観点による参考例は、基板の一の面上に配線を形成するための配線形成用治具であって、前記基板に対向する面を有する基体と、前記基体表面に配設され、前記基板表面に露出する電極に対向する位置に配置される複数の対向電極と、を有すると共に、前記対向電極のうちの少なくとも一つは極性を切り替え可能である。
かかる場合、前記配線形成用治具は、前記基体表面に配設され、隣接する２つの前記対向電極の間に位置する補助対向電極を有する。
本発明によれば、複数の半導体チップを積層した半導体装置において、第１の貫通電極と第２の貫通電極とを接続する裏面配線をプログラマブルな配線として機能させることができ、例えば半導体チップを適切に選択することができる。
参考例としての実施の形態にかかる半導体装置の製造方法の各工程を示したフローチャートである。 ウェハ上にデバイス層を形成した様子を示す縦断面の説明図である。 支持ウェハを配設し、ウェハを薄化した様子を示す縦断面の説明図である。 ウェハに複数の貫通孔を形成した様子を示す縦断面の説明図である。 ウェハに複数の一対の貫通電極を形成した様子を示す縦断面の説明図である。 ウェハの裏面側にテンプレートを配設した様子を示す縦断面の説明図である。 電極と貫通電極との間にめっきを形成した様子を示す縦断面の説明図である。 一対の貫通電極のうちの一の貫通電極上にバックバンプを形成した様子を示す縦断面の説明図である。 複数のウェハを積層した様子を示す縦断面の説明図である。 複数のウェハを積層した様子を示す縦断面の説明図である。 半導体装置の構成の概略を示す縦断面図である。 他の実施の形態にかかる半導体装置の構成の概略を示す縦断面図である。 ウェハ上にデバイス層を形成した様子を示す縦断面の説明図である。 ウェハ及びデバイス層を模式的に示した説明図である。 ウェハの裏面にめっき液を供給した様子を示す縦断面の説明図である。 電極と貫通電極との間にブリッジを形成し、貫通電極と回路の電気的試験を行う様子を示す縦断面の説明図である。 ウェハの裏面に裏面配線を形成する様子を示す縦断面の説明図である。 ウェハの裏面に裏面配線を形成する様子を示す縦断面の説明図である。 ウェハの裏面に裏面配線を形成した様子を示す縦断面の説明図である。 第４の半導体チップに裏面配線を形成した様子を模式的に示した説明図である。 第３の半導体チップに裏面配線を形成した様子を模式的に示した説明図である。 複数のウェハを積層した様子を示す縦断面の説明図である。 本実施の形態にかかる半導体装置を模式的に示した説明図である。 テンプレートに補助電極を設けた様子を示す縦断面の説明図である。 第１の電極と補助電極との間にバイアスを印加して裏面配線を形成する様子を示す縦断面の説明図である。 電極と補助電極の平面視における配置を示す説明図である。 図２６において裏面配線を形成した様子を示す説明図である。 他の実施の形態にかかる貫通電極の縦断面の説明図である。 他の実施の形態にかかる貫通電極の横断面の説明図である。 他の実施の形態の貫通電極を用いてめっき配線を形成する様子を示す縦断面の説明図である。 他の実施の形態においてウェハ上にデバイス層を形成した様子を示す縦断面の説明図である。 他の実施の形態においてウェハに支持基板を接合した様子を示す縦断面の説明図である。 他の実施の形態においてウェハを薄化した後、貫通電極と電極を形成した様子を示す縦断面の説明図である。 他の実施の形態においてウェハの裏面上にめっき液を供給した様子を示す縦断面の説明図である。 他の実施の形態においてウェハの裏面側にテンプレートを配設した様子を示す縦断面の説明図である。 他の実施の形態において貫通電極と電極とを接続する裏面配線を形成した様子を示す縦断面の説明図である。 他の実施の形態において貫通電極と電極とを接続する裏面配線を形成した様子を示す縦断面の説明図である。 他の実施の形態においてテンプレートを退避させた様子を示す縦断面の説明図である。 他の実施の形態において第１のウェハ上に第２のウェハを積層した様子を示す縦断面の説明図である。 他の実施の形態において第２のウェハにおける貫通電極と電極とを接続する裏面配線を形成した様子を示す縦断面の説明図である。 他の実施の形態における半導体装置の構成の概略を示す説明図である。 他の実施の形態においてウェハに貫通電極と電極を形成した様子を示す縦断面の説明図である。 他の実施の形態においてウェハに支持基板を接合した様子を示す縦断面の説明図である。 他の実施の形態においてウェハに対する支持基板の配置を入れ替えた様子を示す縦断面の説明図である。
以下、本発明の参考例としての実施の形態について説明する。本実施の形態では、半導体装置の製造方法と、当該製造方法によって製造される半導体装置について説明する。図１は、本実施の形態にかかる半導体装置の製造方法の主な処理フローを示している。なお、以下の説明で用いる図面において、各構成要素の寸法は、技術の理解の容易さを優先させるため、必ずしも実際の寸法に対応していない。
先ず、図２に示すように基板としてのウェハ１０上にデバイス層１１を形成する。以下、ウェハ１０において、デバイス層１１側の面を表面１０ａといい、デバイス層１１と反対側の面を裏面１０ｂという。また、デバイス層１１において、ウェハ１０と反対側の面を表面１１ａといい、ウェハ１０側の面を裏面１１ｂという。そして、これらウェハ１０とデバイス層１１で半導体チップ１２が構成される（図１の工程Ｓ１）。なお、図示はしないが、半導体チップ１２は１枚のウェハ１０に対して水平面内に複数形成されている。そして、本実施の形態では、後述するようにウェハ１０（半導体チップ１２）を積層するにあたり、ウェハ１０を半導体チップ１２に切り出す前に当該ウェハ１０をウェハレベルで積層するウェハ積層方式が用いられる。
デバイス層１１の表面１１ａには、一対のデバイス側バンプとしてのフロントバンプ２０〜２２が複数対、例えば３対形成されている。一対の第１のフロントバンプ２０のうち、一の第１のフロントバンプ２０ａは第１の信号線としての電源線の場所に連通し、他の第１のフロントバンプ２０ｂはプログラム用配線の場所に連通している。すなわち、第１のフロントバンプ２０ａ、２０ｂは、それぞれ異なる場所につながっている。また、一対の第２のフロントバンプ２１のうち、一の第２のフロントバンプ２１ａは第２の信号線としての接地線の場所に連通し、他の第２のフロントバンプ２１ｂはプログラム用配線の場所に連通している。すなわち、第２のフロントバンプ２１ａ、２１ｂは、それぞれ異なる場所につながっている。また、一対の第３のフロントバンプ２２の各第３のフロントバンプ２２ａ、２２ｂは、それぞれ異なるプログラム用配線の場所に連通している。なお、一対のフロントバンプ２０〜２２は、通常の半導体プロセスでも形成されるものなので特別な工程を必要としない。
一対の第１のフロントバンプ２０は、配線２３を介して、デバイス層１１の裏面１１ｂ側に形成された第１の共有配線２４に接続されている。また、一対の第２のフロントバンプ２１は、配線２５を介して、デバイス層１１の裏面１１ｂ側に形成された第２の共有配線２６に接続されている。また、一対の第３のフロントバンプ２２は、配線２７を介して、デバイス層１１の裏面１１ｂ側に形成された第３の共有配線２８に接続されている。なお、これら共有配線２４、２６、２８は、それぞれ後述するように一対の貫通電極５０〜５２をそれぞれ接続する。
また、デバイス層１１には、電子素子としてのメモリセルが配置された回路（図示せず）や、回路内の不良電子素子としての不良メモリセルを置換して救済するための、冗長電子素子としての冗長メモリセルを備えた冗長回路（図示せず）も形成されている。配線２３、２５、２７は、ＢＥＯＬ（Ｂａｃｋ Ｅｎｄ Ｏｆ Ｌｉｎｅ）と呼ばれる一連のデバイス層１１の形成工程において、同時に形成される。図示されてはいないが、デバイス層１１には、メモリセルなどを結ぶ配線も形成されている。
ウェハ１０上にデバイス層１１が形成されると、当該デバイス層１１の回路の電気的試験を行う（図１の工程Ｓ２）。そして、半導体チップ１２がどういう状態かの試験を行い、回路内の不良メモリセルの有無が検出される。検出された不良メモリセルのアドレスはデータとして保存される。
ウェハ１０上にデバイス層１１が形成されると、図３に示すようにデバイス層１１の表面１１ａに支持基板としての支持ウェハ３０を配設する（図１の工程Ｓ３）。支持ウェハ３０は、例えば接着剤３１によってデバイス層１１と接着される。なお、支持基板はウェハに限定されず、例えばガラス基板等を用いてもよい。
その後、図４に示すようにウェハ１０の裏面１０ｂを研磨し、ウェハ１０を薄化する（図１の工程Ｓ４）。
その後、図４に示すようにウェハ１０を厚み方向に貫通する貫通孔４０を複数形成する（図１の工程Ｓ５）。貫通孔４０は、各共有配線２４、２６、２８の対応する位置にそれぞれ２本形成される。すなわち、２本の貫通孔４０、４０は、第１の共有配線２４、第２の共有配線２６及び第３の共有配線２８にそれぞれ連通している。
なお、複数の貫通孔４０は、例えばフォトリソグラフィー処理及びエッチング処理によって同時に形成される。すなわち、フォトリソグラフィー処理によってウェハ１０の裏面１０ｂに所定のレジストパターン４１を形成した後、当該レジストパターン４１をマスクとしてウェハ１０をエッチングして、複数の貫通孔４０が形成される。貫通孔４０の形成後、レジストパターン４１は、例えばアッシングされて除去される。
その後、各貫通孔４０内に導電性材料を充填して、図５に示すように一対の貫通電極５０〜５２を複数対、例えば３対形成する（図１の工程Ｓ６）。一対の第１の貫通電極５０は、第１の共有配線２４に接続されて接続されている。一対の第１の貫通電極５０のうち、一の第１の貫通電極５０ａは電源線の場所に連通する第１のフロントバンプ２０ａに対応して、他の第１の貫通電極５０ｂはプログラム用配線の場所に連通する第２のフロントバンプ２０ｂに対応している。また、一対の第２の貫通電極５１は、第２の共有配線２６に接続されて接続される。一対の第２の貫通電極５１のうち、一の第２の貫通電極５１ａは接地線の場所に連通する第２のフロントバンプ２１ａに対応し、他の第２の貫通電極５１ｂはプログラム用配線の場所に連通する第２のフロントバンプ２１ｂに対応している。また、一対の第３の貫通電極５２は、第３の共有配線２８に接続されて接続される。一対の第３の貫通電極５２のうち、一の第３の貫通電極５２ａはプログラム用配線の場所に連通する第３のフロントバンプ２２ａに対応し、他の第３の貫通電極５２ｂはプログラム用配線の場所に連通する第３のフロントバンプ２２ｂに対応している。
その後、図６に示すようにウェハ１０の裏面１０ｂ側にテンプレート６０を配設する（図１の工程Ｓ７）。テンプレート６０は、例えばウェハ１０の裏面１０ｂとの距離が約５μｍの位置に配設される。テンプレート６０は、極性を切り替え自在の一対の電極６１〜６３を複数対、例えば３対有している。各一対の電極６１〜６３は、各一対の貫通電極５０〜５２に対応する位置にそれぞれ配置される。すなわち、一対の第１の電極６１は一対の第１の貫通電極５０に対応し、一対の第２の電極６２は一対の第２の貫通電極５１に対応し、一対の第３の電極６３は一対の第３の貫通電極５２に対応している。なお、図６の例においては、ウェハ１０及びデバイス層１１の表裏面を反転させ、ウェハ１０の下方にデバイス層１１を配置している。
ここで、ウェハ１０の裏面１０ｂから露出する貫通電極を利用してデバイスの検査を行う。
その後、例えばウェハ１０の裏面１０ｂとテンプレート６０との間にめっき液を充填する。そして、各一対の電極６１〜６３に異なる極性で電圧を印加し、各一対の貫通電極５０〜５２に対してそれぞれ異なる極性で電圧を印加する。具体的には、図７に示すように、例えば一対の第１の電極６１のうちの一の第１の電極６１を陽極に接続し、他の第１の電極６１を陰極に接続する。そうすると、一対の第１の電極６１、対応する一対の第１の貫通電極５０及び第１の共有配線２４に電流が流れる。図示の例においては、第１の貫通電極５０ａが陰極となり、当該第１の貫通電極５０ａ上にめっきが形成される。同様に、一対の第２の電極６２にも異なる極性で電圧を印加し、第２の貫通電極５１ａ上にめっきが形成され、また一対の第３の電極６３にも異なる極性で電圧を印加し、第３の貫通電極５２ｂ上にめっきが形成される（図１の工程Ｓ８）。なお、陰極の電極６１〜６３上にもめっきが形成されるが、当該めっきは貫通電極５０〜５２まで成長することはなく、その後テンプレート６０をウェハ１０から退避させた後に除去される。
以上のように一対の第１の電極６１に異なる極性で電圧を印加して、図８に示すように一対の第１の貫通電極５０のうち、電源線に連通する第１の貫通電極５０ａ上に基板側バンプとしての第１のバックバンプ８０が形成される。また、一対の第２の電極６２に異なる極性で電圧を印加して、一対の第２の貫通電極５１のうち、接地線に連通する第２の貫通電極５１ａ上に第２のバックバンプ８１が形成される。また、一対の第３の電極６３に異なる極性で電圧を印加して、一対の第３の貫通電極５２のうち、一の第２の貫通電極５ｄ２ｂ上に第３のバックバンプ８２が形成される。すなわち、一対の貫通電極５０〜５２において、それぞれ一の貫通電極５０〜５２上にのみバックバンプ８０〜８２が形成される（図１の工程Ｓ９）。なお、一対の貫通電極５０〜５２において、いずれの貫通電極５０〜５２上にバックバンプ８０〜８２を形成するかについては、後述するように工程Ｓ２での回路の電気的試験で検出された不良メモリセルのアドレスに基づいて決定される。
その後、図９に示すようにデバイス層１１が形成されたウェハ１０（半導体チップ１２）を積層する（図１の工程Ｓ１０）。本実施の形態では、ウェハ１０を下方から順に積層する場合について説明する。以下、最下層のウェハ１０（デバイス層１１、半導体チップ１２）を第１のウェハ１０（第１のデバイス層１１、第１の半導体チップ１２）といい、上方に積層されるに従い、第２のウェハ１０、第３のウェハ（第２のデバイス層１１、第２の半導体チップ１２、第３のデバイス層１１、第３の半導体チップ１２）という。なお、図９の例においては、ウェハ１０を３層に積層する場合について説明するが、ウェハ１０の積層数はこれに限定されず任意に設定することができる。
第１のウェハ１０には上述した工程Ｓ１〜Ｓ９が行われ、当該第１のウェハ１０の裏面１０ｂ上にバックバンプ８０〜８２が形成されている。また、第２のウェハ１０にも、上述した工程Ｓ１〜Ｓ９が行われ、バックバンプ８０〜８２が形成されている。そして、第２のウェハ１０に対しては、工程Ｓ９が行われた後、第２のデバイス層１１の表面１１ａに配設されていた支持ウェハ３０が剥離される。
かかる状態で、第１のウェハ１０の裏面１０ｂと第２のデバイス層１１の表面１１ａが対向するように、第１のウェハ１０と第２のウェハ１０を積層する。そして、第１のウェハ１０上の第１のバックバンプ８０と第２のデバイス層１１の第１のフロントバンプ２０ａを接続し、第２のバックバンプ８１と第２のフロントバンプ２１ａを接続し、第３のバックバンプ８２と第２のフロトンバンプ２１ｂを接続する。そうすると、第１のウェハ１０におけるプログラム用の第３の貫通電極５２は、第３のバックバンプ８２及び第２のフロトンバンプ２１ｂ等の第２のデバイス層１１を介して、接地線に接続される。そうすると、第１の半導体チップ１２と第２の半導体チップ１２によって、例えばプログラム“０”が記録される。なお、第１のウェハ１０の裏面１０ｂと第２のデバイス層１１とは、例えば接着剤（図示せず）によって接着される。
第２のウェハ１０上のバックバンプ８０〜８２は、それぞれ第１の貫通電極５０ａ上、第２の貫通電極５１ａ上、第３の貫通電極５２ａ上に形成されている。また、第３のウェハ１０には上述した工程Ｓ１〜Ｓ９が行われた後、当該第３のウェハ１０の裏面１０ｂ上の貫通電極５０〜５２が接続されるように所定の回路が形成される。そして、第３のウェハ１０に対しては、所定の回路が形成された後、第３のデバイス層１１の表面１１ａに配設されていた支持ウェハ３０が剥離される。
かかる状態で、第２のウェハ１０の裏面１０ｂと第３のデバイス層１１の表面１１ａが対向するように、第２のウェハ１０と第３のウェハ１０を積層する。そして、第２のウェハ１０上の第１のバックバンプ８０と第３のデバイス層１１の第１のフロントバンプ２０ａを接続し、第２のバックバンプ８１と第２のフロントバンプ２１ａを接続し、第３のバックバンプ８２と第１のフロトンバンプ２０ｂを接続する。そうすると、第１のウェハ１０におけるプログラム用の第３の貫通電極５２は、第３のバックバンプ８２及び第１のフロトンバンプ２０ｂ等の第２のデバイス層１１を介して、電源線に接続される。そうすると、第２の半導体チップ１２と第３の半導体チップ１２によって、例えばプログラム“１”が記録される。なお、第２のウェハ１０の裏面１０ｂと第３のデバイス層１１とは、例えば接着剤（図示せず）によって接着される。
なお、上述したように第１の半導体チップ１２〜第３の半導体チップ１２において、第１のバックバンプ８０と第１のフロントバンプ２０ａはそれぞれ接続され、電源線は各半導体チップ１２を貫通して接続される。また、第２のバックバンプ８１と第２のフロントバンプ２１ａもそれぞれ接続され、接地線も各半導体チップ１２を貫通して接続される。
かかる場合、複数の半導体チップ１２を積層することにより、プログラム“０、１”が形成される。これは、上述した工程Ｓ２での回路の電気的試験で検出された不良メモリセルのアドレスを示している。したがって、工程Ｓ９において、バックバンプ８０〜８１をどの貫通電極５０〜５２上に形成するかは、当該不良メモリセルのアドレスに基づいて決定される。例えば不良メモリセルのアドレスが“１、０”の場合、図１０に示すように第１のウェハ１０の第３のバックバンプ８２は第２のデバイス層１１の第１のフロトンバンプ２０ｂに接続され、第２のウェハ１０の第３のバックバンプ８２は第３のデバイス層１１の第２のフロトンバンプ２１ｂに接続される。そうすると、プログラム“１、０”が形成される。このようにして、不良メモリセルのアドレスが記録される（図１の工程Ｓ１１）。
不良メモリセルのアドレスが記録されると、当該不良メモリセルが冗長回路の冗長メモリセルに置換して救済される（図１の工程Ｓ１２）。
その後、図１１に示すように最下層の支持ウェハ３０が除去される。この支持ウェハ３０の除去は、例えば支持ウェハ３０と半導体チップ１２とを加熱して接着剤３１の粘着性を弱めることによって行われる。こうして、半導体チップ１２が鉛直方向に積層された半導体装置１００が製造される（図１の工程Ｓ１３）。
以上の実施の形態によれば、一のウェハ１０上のバックバンプ８０〜８２と他のデバイス層１１上のフロントバンプ２０〜２２とを接続する際に、バックバンプ８０〜８２をプログラマブルなバンプとして機能させることができる。例えば第１の半導体チップ１２〜第３の半導体チップ１２のいずれもが同じデバイス層１１を有していても、バックバンプ８０〜８２の接続先を選択でき、プログラムすることができる。
すなわち、工程Ｓ９においてバックバンプ８０〜８２は、それぞれ一対の貫通電極５０〜５２のうちの一の貫通電極５０〜５２上に選択的に形成され、工程Ｓ１０において第３のバックバンプ８２が、第１のフロントバンプ２０ｂ又は第２のフロントバンプ２１ｂのいずれかに接続される。例えば第３のバックバンプ８２が第２のフロントバンプ２１ｂに接続された場合、プログラム用の第３の貫通電極５２は接地線に接続される第２の貫通電極５１ａに連通する。したがって、プログラム“０”が記録される。一方、例えば第３のバックバンプ８２が第１のフロントバンプ２０ｂに接続された場合、プログラム用の第３の貫通電極５２は電源線に接続される第１の貫通電極５０ａに連通する。したがって、プログラム“１”が記録される。このようにプログラムを行うことによって、工程Ｓ１１において、半導体チップ１２の不良メモリセルのアドレスを記録することができる。そうすると、工程Ｓ１２において、記録された不良メモリセルのアドレスに基づいて、当該不良メモリセルを冗長回路の冗長メモリセルに置換して救済することができる。したがって、半導体装置１００の歩留まりを向上させることができる。特に本実施の形態のようにウェハ積層方式を用いた場合でも、ウェハ１０を積層する際に不良メモリセルを救済することができ、かかるウェハ積層方式において本実施の形態は特に有用である。
また、工程Ｓ９においてバックバンプ８０〜８２を形成する際、極性を切り替え自在な一対の電極６１〜６３を備えたテンプレート６０を使用している。このため、一対の電極６１〜６３の極性を切り替えることにより、それぞれ一対の貫通電極５０〜５２のうちの所望の貫通電極５０〜５２上にバックバンプ８０〜８２を適切に形成することができる。この実施の形態では、積層された３つの半導体チップ１２は、バックバンプ８０〜８２を除いて、全て同じ構造を有している。すなわち、フォトリソグラフィー工程時に使用するマスクを含めて、全く同じプロセスで３つの半導体チップ１２を作ることができる。同一の半導体チップ１２を複数積層させても、バックバンプ８０〜８２の位置を切り替えることで、不良メモリセルの救済を可能にしているのである。
なお、以上の実施の形態では、第１の信号線として電源線を用いた場合について説明したが、電源線に限定されず、他の信号線を用いてもよい。また、第２の信号線も接地線に限定されず、他の信号線を用いてもよい。いずれにしても、異なる第１の信号線又は第２の信号線に、第３の貫通電極５２を接続することにより、プログラムを適切に形成することができる。
また、以上の実施の形態では、電子素子としてメモリセル（メモリ素子）を用いた場合について説明したが、他の電子素子、例えばロジック素子などに対しても本実施の形態を適用することができる。すなわち、本実施の形態の方法を用いて、不良ロジック素子を冗長ロジック素子に置換して救済することができる。
以上の実施の形態では、バックバンプをプログラマブルなバンプとして機能させ、プログラムにより不良メモリセルのアドレスを記録していたが、バックバンプの接続方法を代えることで他の用途にも用いることができる。例えば半導体チップにＩＤを付与する際にも本実施の形態は有用である。
先ず、図１２に示すようにウェハ１０上にデバイス層１１を形成する。デバイス層１１には、カウンタ１１０が形成されている。デバイス層１１の表面１１ａには、一対のフロントバンプ１２０が形成されている。一対のフロントバンプ１２０のうち、第１のフロントバンプ１２０ａは、配線１２１を介して、デバイス層１１の裏面１１ｂ側に形成された共有配線１２２に接続されている。また、配線１２１には、カウンタ１１０の入力側に接続される配線１２３が接続されている。一方、一対のフロントバンプ１２０のうち、第２のフロントバンプ１２０ｂは、配線１２４を介して、カウンタ１１０の出力側に接続されている。
次に、ウェハ１０を厚み方向に貫通する一対の貫通電極１３０を形成する。一対の貫通電極１３０は、共有配線１２２に接続されて接続されている。また、一対の貫通電極１３０のうちの第１の貫通電極１３０ａは、配線１２１を介して第１のフロントバンプ１２０ａに接続され、且つ配線１２３を介してカウンタ１２０の入力側に接続されている。なお、この一対の貫通電極１３０の形成方法は、上記実施の形態の工程Ｓ３〜Ｓ６と同様であるので詳細な説明を省略する。
その後、ウェハ１０の裏面１０ｂ側に、極性の互いに異なる一対の電極６１を備えたテンプレート６０を配設する。一対の電極６１は、一対の貫通電極１３０に対応する位置に配置される。その後、例えばウェハ１０の裏面１０ｂとテンプレート６０との間にめっき液を充填した後、一対の電極６１に異なる極性で電圧を印加して、一対の貫通電極１３０に対して異なる極性で電圧を印加する。そして、一対の貫通電極１３０のうちの第２の貫通電極１３０ｂ上にのみバックバンプ１４０を形成する。すなわち、バックバンプ１４０は、予め定められた第２の貫通電極１３０ｂにのみ形成される。第１の実施の形態とは異なり、不良メモリセルを救済することを目的とせず、予め定められた第２の貫通電極１３０ｂ上にバックバンプ１４０を形成することを目的とする。従って、テンプレート６０における一対の電極６１は、極性を切り替え可能である必要はなく、第２の貫通電極１３０ｂに対向する電極が陽極、もう一方が陰極に固定されていてもよい。
その後、デバイス層１１が形成されたウェハ１０（半導体チップ１２）を積層する。本実施の形態では、ウェハ１０を上方から順に積層する場合について説明する。以下、最上層のウェハ１０（デバイス層１１、半導体チップ１２）を第１のウェハ１０（第１のデバイス層１１、第１の半導体チップ１２）といい、下方に積層されるに従い、第２のウェハ１０、第３のウェハ（第２のデバイス層１１、第２の半導体チップ１２、第３のデバイス層１１、第３の半導体チップ１２）という。なお、図１２の例においては、ウェハ１０を３層に積層する場合について説明するが、ウェハ１０の積層数はこれに限定されず任意に設定することができる。
第１のウェハ１０のバックバンプ１４０は、第２のデバイス層１１の第２のフロントバンプ１２０ｂに接続される。同様に第２のウェハ１０のバックバンプ１４０は、第３のデバイス層１１の第２のフロントバンプ１２０ｂに接続される。
その後、支持ウェハ３０が剥離され、半導体装置１５０が製造される。
かかる場合、第１の半導体チップ１２〜第３の半導体チップ１２において、バックバンプ１４０を介して、第１のデバイス層１１のカウンタ１１０、第２のデバイス層１１のカウンタ１１０及び第３のデバイス層１１のカウンタ１１０が直列にシリアルに接続される。これによって、半導体チップ１２を接続する貫通電極１３０のパスに直列にカウンタ１１０を割り込ませることができる。貫通電極１３０のパスに信号が与えられると、前記信号は各半導体チップ１２上のカウンタ１１０を順次通過していく。前記信号が各カウンタ１１０を通過する際に、カウント機能により各半導体チップ１２を特定するＩＤ信号が生成され、コンパレータ（図示せず）に出力される。前記コンパレータにおいては、別途の貫通電極から与えられるチップ選択信号と比較され、一致する場合は当該半導体チップ１２が選択される。一方、不一致の場合は、当該半導体チップ１２は選択されない。このようにして、半導体チップ１２０にＩＤを付与することができる。この実施の形態においても、積層された３つの半導体チップ１２は、全て同じ構造を有している。すなわち、フォトリソグラフィー工程時に使用するマスクを含めて、全く同じプロセスで３つの半導体チップ１２を作ることができる。同一の半導体チップ１２を複数積層させても、バックバンプ１４０の位置を選択的に形成することで、貫通電極１３０のバスに所望の回路を直列に割り込ませることが可能になり、各半導体チップ１２にＩＤ信号を付与することができる。
以上の実施の形態では、バックバンプをプログラマブルなバンプとして機能させていたが、バックバンプに代えて、貫通電極を接続する配線をプログラマブルな配線として機能させてもよい。以下、本発明の実施の形態において、かかるプログラマブルな配線を備えた半導体装置の製造方法と、当該製造方法によって製造される半導体装置について説明する。
先ず、図１３に示すようにウェハ１０上にデバイス層１１を形成する。上記実施の形態と同様に、これらウェハ１０とデバイス層１１で半導体チップ１２が構成される。
デバイス層１１の表面１１ａには、デバイス側バンプとしてのフロントバンプ２００が形成されている。フロントバンプ２００は、配線２０１を介して、デバイス層１１に形成された他の共有配線としての第１の共有配線２０２に接続されている。また、デバイス層１１には、チップ選択信号を受けて、当該半導体チップ１２をアクティブにする回路である回路２０３が形成されている。回路２０３は、共有配線としての第２の共有配線２０４に接続されている。なお、デバイス層１１には、他の回路（図示せず）、例えばメモリセルが配置された回路等も形成されている。
その後、ウェハ１０（及びデバイス層１１の一部）を厚み方向に貫通し、ウェハ１０の裏面１０ｂにつながる一対の貫通電極としての第１の貫通電極２１０と一対の垂直方向の電極としての第２の貫通電極２１１を形成する。一対の第１の貫通電極２１０は第１の共有配線２０２に接続され、一対の第２の貫通電極２１１は第２の共有配線２０４に接続されている。以下、説明の便宜上、一対の第１の貫通電極２１０のうち、外部に接続されて信号を伝送する貫通電極を第１の貫通電極２１０ａと呼び、他の貫通電極を第１の貫通電極２１０ｂと呼ぶ。また、一対の第２の貫通電極２１１のうち、後述する裏面配線２５０が接続される貫通電極を第２の貫通電極２１１ａと呼び、他の貫通電極を第２の貫通電極２１１ｂと呼ぶ。また、本実施の形態においては、これらの貫通電極２１０ａ、２１０ｂ、２１１ａ、２１１ｂを利用して、チップ選択信号を供給するプログラミングを行うので、これら４つの貫通電極２１０ａ、２１０ｂ、２１１ａ、２１１ｂを称してプログラマブル貫通電極セル１３と呼ぶことにする。なお、これら一対の第１の貫通電極２１０と一対の第２の貫通電極２１１の形成方法は、上記実施の形態の工程Ｓ３〜Ｓ６と同様であるので詳細な説明を省略する。
なお、図１４に示すようにプログラマブル貫通電極セル１３は１つの半導体チップ１２において水平面内に複数、本実施の形態では４つ形成されている。以下、説明の便宜上、図示の例において左側から順に、第１のプログラマブル貫通電極セル１３ａ、第２のプログラマブル貫通電極セル１３ｂ、第３のプログラマブル貫通電極セル１３ｃ、第４のプログラマブル貫通電極セル１３ｄと呼ぶ。
次に、図１５に示すようにウェハ１０の裏面１０ａ上にめっき液２２０を供給する。このとき、ウェハ１０の裏面１０ａにおいて、例えばめっきが形成される貫通電極２１０、２１１の周囲、及び、後述する裏面配線２５０が形成される場所には、他の場所に比べて、相対的に親水化されている。裏面配線２５０の形成されうる場所とは、例えば、貫通電極２１０ｂと貫通電極２１１ａの間を結ぶ直線部のことである。裏面１０ａすべてにめっき液２２０を供給してもよいが、このように相対的にめっき液２２０を供給しておけば、後のめっき工程において、効率よく電流経路が形成されて正確に配線することが可能になる。この相対的な親水化はめっきが形成される場所を積極的に親水化処理してもよいし、他のめっきが形成されない場所を疎水化処理してもよい。あるいは、上記親水化処理と疎水化処理を両方行ってもよい。こうして、図１５に示すようにウェハ１０の裏面１０ａ上の貫通電極２１０、２１１の周囲に、めっき液２２０が供給される。
その後、図１６に示すようにウェハ１０の裏面１０ｂ側に配線形成用治具としてのテンプレート２３０を配設する。テンプレート２３０は、ウェハ１０に対向する面を有する基体２３１と、基体２３１の表面に配置され、極性を切り替え自在の一対の対向電極としての電極２３２、２３３を複数対有している。各一対の電極２３２、２３３は、各一対の貫通電極２１０、２１１に対応する位置にそれぞれ配置される。すなわち、一対の第１の電極２３２は一対の第１の貫通電極２１０に対応し、一対の第２の電極２３３は一対の第２の貫通電極２１１に対応している。
その後、各一対の電極２３２、２３３に電圧を印加し、各一対の貫通電極２１０、２１１に対してそれぞれ電圧を印加する。そうすると、図１６に示すように各電極２３２、２３３と対応する貫通電極２１０、２１１との間にブリッジ２４０が形成される。これらのブリッジ２４０は、めっき液２２０に接する電極のうち、陰極側になる電極からめっきが成長していき、対向する陽極側の電極に到達することにより形成される。このとき、必要に応じて、テンプレート２３０における各一対の電極２３２、２３３の極性を切り替えることによって、ブリッジ２４０は効率よく形成することができる。なお、さらに電圧を印加することによって、フリッティング現象が生じ、ブリッジ２４０を介して各電極２３２、２３３と対応する貫通電極２１０、２１１が確実に接続される。かかる状態で、各一対の貫通電極２１０、２１１に電圧を印加し、貫通電極２１０、２１１と回路２０３の電気的試験を行う。
その後、例えば図１７に示すように第４のプログラマブル貫通電極セル１３ｄの裏面１０ｂにおいて、第１の貫通電極２１０ｂと第２の貫通電極２１１ａとを接続する、接続配線としての裏面配線２５０を形成する。このとき、第４のプログラマブル貫通電極セル１３ｄの第１の貫通電極２１０ｂと第２の貫通電極２１１ａのみにバイアスを印加するため、当該第１の貫通電極２１０ｂと第２の貫通電極２１１ａに対応する第１の電極２３２と第２の電極２３３にバイアスを印加する。第１の電極２３２と第２の電極２３３の間にブリッジ２４０を介した電流経路が形成される為、この間にめっき成長により裏面配線２５０が形成される。なお、他の電極２３２、２３３には電圧を印加せず、第１のプログラマブル貫通電極セル１３ａ〜第３のプログラマブル貫通電極セル１３ｃには裏面配線２５０は形成されない。ここで、本来であれば、図１７において、第１のプログラマブル貫通電極セル１３ａ〜第４のプログラマブル貫通電極セル１３ｄは、図面の奥行き方向に整列するはずであるが、分かりやすくする為、横に並べて記載している。
或いは、図１８に示す方法であっても、第４のプログラマブル貫通電極セル１３ｄの裏面１０ｂにおいて、第１の貫通電極２１０ｂと第２の貫通電極２１１ａとを接続する裏面配線２５０を形成することができる。第４のプログラマブル貫通電極セル１３ｄの第１の貫通電極２１０ａと第２の貫通電極２１１ｂのみにバイアスを印加すると、図１８の矢印で示す電流経路が形成されるので、第１の貫通電極２１０ｂと第２の貫通電極２１１ａの間に裏面配線２５０が形成される。この時、貫通電極２１０ｂと貫通電極２１１ａに対向する電極にはバイアスを印加しない。
その後、図１９に示すようにテンプレート２３０を退避させる。このとき、各電極２３２、２３３と対応する貫通電極２１０、２１１との間のブリッジ２４０を除去する。こうして、図１９及び図２０に示すように第４のプログラマブル貫通電極セル１３ｄに裏面配線２５０が形成され、一対の第１の貫通電極２１０、一対の第２の貫通電極２１１及び回路２０３が接続される。
同様に、例えば第３のプログラマブル貫通電極セル１３ｃにおいて、第１の貫通電極２１０ｂと第２の貫通電極２１１ａのみにバイアスを印加すると、図２１に示すように第３のプログラマブル貫通電極セル１３ｃに裏面配線２５０が形成される。このように、本実施の形態では、任意のプログラマブル貫通電極セル１３に裏面配線２５０を選択的に形成することができる。
その後、デバイス層１１が形成されたウェハ１０（半導体チップ１２）を積層する。このとき、一のウェハ１０のフロントバンプ２００と、当該一のウェハ１０に対向して積層される他のウェハ１０の裏面１０ｂにおける第１の貫通電極２１０ａとが接続される。そして、プログラマブル貫通電極セル１３が有する、４つの第１の貫通電極２１０ａは、ウェハ１０の積層方向に貫通して接続され、さらに外部に接続されて、それぞれ、信号、例えばチップ選択信号を伝送できる。
こうして、図２２及び図２３に示すように複数のウェハ１０（半導体チップ１２）が積層されて、半導体装置２６０が製造される。なお、ウェハ１０の積層数は、図示の例に限定されず、任意に設定することができる。
かかる半導体装置２６０では、各プログラマブル貫通電極セル１３ａ〜１３ｄの第１の貫通電極２１０ａに、積層された複数の半導体チップ１２のうち一の半導体体チップ１２を選択する選択信号が伝送される。例えば、最上層の半導体チップ１２のみをアクティブにする場合は、プログラマブル貫通電極セル１３ｄが有する第１の貫通電極２１０ａにのみ、半導体チップ１２をアクティブにする信号が送信される。同時に、プログラマブル貫通電極セル１３ａ〜１３ｃが有する第１の貫通電極２１０ａには、半導体チップ１２をディスアクティブにする信号が送信される。そうすると、裏面配線２５０が形成された第４のプログラマブル貫通電極セル１３ｄに接続される回路２０３のみに半導体チップ１２をアクティブにする信号が送信される。回路２０３の制御により、最上層の半導体チップ１２のみがアクティブになる。同様に、上から２層目では第３のプログラマブル貫通電極セル１３ｃに接続される回路２０３、３層目では第２のプログラマブル貫通電極セル１３ｂに接続される回路２０３、最下層では第１のプログラマブル貫通電極セル１３ａに接続される回路２０３のみに、それぞれの階層の半導体チップ１２をアクティブにする信号を送信することが可能になる。
本実施の形態によれば、第１の貫通電極２１０ｂと第２の貫通電極２１１ａとを接続する裏面配線２５０を、プログラマブルな配線として機能させることができる。すなわち、各プログラマブル貫通電極セル１３ａ〜１３ｄのうち、一のプログラマブル貫通電極セル１３に選択的に裏面配線２５０を形成することによって、当該裏面配線２５０に接続される回路２０３を選択してアクティブにできる。したがって、半導体チップ１２を適切に選択することができる。積層される各半導体チップ１２は、裏面配線２５０の位置を除けば全て同じ構造である。従って、パターニング時のマスクを含めて、各半導体チップ１２を同一のプロセスで量産することができるのである。
また、裏面配線２５０を形成する際、極性を切り替え自在な一対の電極２３２、２３３を備えたテンプレート２３０を使用している。このため、一対の電極２３２、２３３の極性を切り替えることにより、それぞれプログラマブル貫通電極セル１３ａ〜１３ｄのうちの所望のプログラマブル貫通電極セル１３に裏面配線２５０を適切に形成することができる。
また、ウェハ１０の裏面１０ｂにおいて、めっきが形成される場所には、他のめっきが形成されない場所に比べて、相対的に親水化されているので、電極２３２、２３３と貫通電極２１０、２１１との間の電流経路を効率よく形成することができる。これによって、ブリッジ２４０と裏面配線２５０を適切に形成することができる。
なお、以上の実施の形態では、裏面配線２５０によって半導体チップ１２を適切に選択する場合について説明したが、本実施の形態の半導体装置２６０は他の機能を発揮させるようにもできる。例えば積層された各ウェハ１０において一の半導体チップ１２を選択するようにすれば、積層された複数のウェハ１０全体でプログラムが記録できる。例えば不良メモリセルのアドレスを記録することができる。かかる場合、例えば半導体装置２６０が不良メモリセルを置換して救済するための冗長メモリセルを備えた冗長回路を有していれば、上記記録された不良メモリセルのアドレスに基づいて、当該不良メモリセルを救済することができる。したがって、半導体装置２６０の歩留まりを向上させることができる。
以上の実施の形態のテンプレート２３０において、図２４及び図２５に示すように隣接する第１の電極２３２と第２の電極２３３との間に、補助対向電極としての補助電極２７０を設けてもよい。
そして裏面配線２５０を形成する際、先ず、図２４に示すように第１の貫通電極２１０ｂと第２の貫通電極２１１ａに対応する第１の電極２３２と第２の電極２３３にバイアスを印加する。そうすると、裏面配線２５０が形成される。なお、この裏面配線２５０の形成方法は、図１７に示した上記実施の形態と同様であるので詳細な説明を省略する。或いは、図１８で示した裏面配線２５０の形成方法でも構わない。
次に、図２５に示すように隣接する第１の電極２３２と補助電極２７０との間にバイアスを印加する。そうすると、裏面配線２５０がさらにめっき成長し、厚膜化する。なお、図示の例では第１の電極２３２と補助電極２７０との間にバイアスを印加したが、第２の電極２３３と補助電極２７０との間にバイアスを印加してもよい。
かかる場合、２段階で裏面配線２５０をめっき成長させて厚膜化することによって、当該裏面配線２５０の配線としての信頼性を向上させることができる。
以上の実施の形態のテンプレート２３０において、一対の電極２３２、２３３は、図２６に示すように平面視において交互に配置されていてもよい。かかる場合、補助電極２７０は、第１の電極２３２と第２の電極２３３との間に配置される。かかる場合、図２７に示すように裏面配線２５０は、平面視において直交方向及び平行方向の任意の方向に形成することができる。
また、以上の実施の形態において、図２８に示すように隣接する第１の貫通電極２１０と第２の貫通電極２１１には、それぞれの対向する面に突起部２８０が形成されていてもよい。例えば図２９に示すように、平面視において第１の貫通電極２１０ｂと第２の貫通電極２１１ａが矩形状を有し、それぞれの対向する面に矩形状の突起部２８０が形成される。なお、突起部２８０は、貫通電極２１０、２１１と同様に形成され、導電性材料からなる。
かかる場合、第１の貫通電極２１０ｂと第２の貫通電極２１１ａとの間の距離が短くなるため、図３０に示すようにめっき配線（裏面配線２５０等）を容易に形成することができる。
以上の実施の形態では、一対の第１の貫通電極２１０は、配線２０１と第１の共有配線２０２を介してフロントバンプ２００に接続されていたが、一対の貫通電極は、ウェハ１０とデバイス層１１を厚み方向に貫通し、デバイス層１１の表面１１ａに形成されたフロントバンプに短絡されていてもよい。以下、かかる場合の半導体装置の製造方法と、当該製造方法によって製造される半導体装置について説明する。なお、本実施の形態の説明で用いられる図３１〜図４４において、各構成要素の寸法は、技術の理解の容易さを優先させるため、必ずしも前記実施の形態で示した図面中の寸法に対応していない。
先ず、図３１に示すようにウェハ１０の表面１０ａにデバイス層１１を形成した後、デバイス層１１の表面１１ａに、リード電極として使用されるバンプ（図示せず）形成する。この際に、デバイス側バンプとしてのフロントバンプ３００を同時に形成する。フロントバンプ３００は、後述するように貫通電極３１０ａと電極３１１ｂを短絡するように形成される。ここで言うバンプは、通常の半導体プロセスでも形成されるものなので、特別な工程を必要としない。なお、デバイス層１１には、回路１３に接続される共有配線３０１が形成される。
その後、図３２に示すようにフロントバンプ３００が形成されたデバイス層１１の表面１１ａに、例えば接着剤を介して支持基板３７０を接合する。支持基板３７０には、例えばウェハやガラス基板が用いられる。その後、図３３に示すようにウェハ１０の裏面１０ｂを研磨してウェハ１０を薄化する。なお、説明の便宜上、図３３においてはデバイス１１側に設けられた支持基板３７０の図示を省略している。同様に、後述する図３４〜図３８においても支持基板３７０の図示を省略している。
その後、図３３に示すようにウェハ１０を厚み方向に貫通し、ウェハ１０の裏面１０ｂにつながる一対の貫通電極３１０と、ウェハ１０（及びデバイス層１１の一部）を厚み方向に貫通して、ウェハ１０の裏面１０ｂにつながる一対の垂直方向の電極３１１とを形成する。一対の貫通電極３１０はフロントバンプ３００に接続され、一対の電極３１１は共有配線３０１に接続されている。以下、説明の便宜上、一対の貫通電極３１０のうち、外部に接続されて信号を伝送する貫通電極を貫通電極３１０ａと呼び、他の貫通電極を貫通電極３１０ｂと呼ぶ。また、一対の電極３１１のうち、後述する裏面配線３５０が接続される電極を電極３１１ａと呼び、他の電極を電極３１１ｂと呼ぶ。なお、これら一対の貫通電極３１０と一対の電極３１１の形成方法は、上記実施の形態の電極用貫通孔２０の形成方法及び貫通電極３２の形成方法と同様であるので詳細な説明を省略する。また、共有配線３０１と電極３１１が、本発明における配線を構成している。すなわち、共有配線３０１と電極３１１は、回路１３には接続されて、貫通電極３１０には接続されておらず、少なくとも一部がウェハ１０の裏面１０ｂに露出している。
次に、図３４に示すようにウェハ１０とデバイス層１１の上下位置を反転させ、ウェハ１０の裏面１０ｂ上にめっき液３２０を供給する。このとき、ウェハ１０の裏面１０ｂにおいて、例えばめっきが形成される貫通電極３１０と電極３１１の周囲、及び、後述する裏面配線３５０が形成される場所には、他の場所に比べて、相対的に親水化されている。裏面配線３５０の形成されうる場所とは、例えば、貫通電極３１０ｂと電極３１１ａの間を結ぶ直線部のことである。裏面１０ｂすべてにめっき液３２０を供給してもよいが、このように相対的にめっき液３２０を供給しておけば、後のめっき工程において、効率よく電流経路が形成されて正確に配線することが可能になる。この相対的な親水化はめっきが形成される場所を積極的に親水化処理してもよいし、他のめっきが形成されない場所を疎水化処理してもよい。あるいは、上記親水化処理と疎水化処理を両方行ってもよい。こうして、図３４に示すようにウェハ１０の裏面１０ｂ上の貫通電極３１０と電極３１１の周囲に、めっき液３２０が供給される。
その後、図３５に示すようにウェハ１０の裏面１０ｂ側にテンプレート３３０を配設する。テンプレート３３０は、ウェハ１０に対向する面を有する基体３３１と、基体３３１の表面に配置され、極性を切り替え自在の一対の対向電極としての電極３３２、３３３を複数対有している。各一対の電極３３２、３３３は、各一対の貫通電極３１０と一対の電極３１１に対応する位置にそれぞれ配置される。すなわち、一対の第１の電極３３２は一対の貫通電極３１０に対応し、一対の第２の電極３３３は一対の電極３１１に対応している。
その後、各一対の電極３３２、３３３に電圧を印加し、各一対の貫通電極３１０と一対の電極３１１に対してそれぞれ電圧を印加する。そうすると、図３５に示すように各電極３３２、３３３と対応する貫通電極３１０及び電極３１１との間にブリッジ３４０が形成される。これらのブリッジ３４０は、めっき液３２０に接する電極のうち、陰極側になる電極からめっきが成長していき、対向する陽極側の電極に到達することにより形成される。このとき、必要に応じて、テンプレート３３０における各一対の電極３３２、３３３の極性を切り替えることによって、ブリッジ３４０は効率よく形成することができる。なお、さらに電圧を印加することによって、フリッティング現象が生じ、ブリッジ３４０を介して各電極３３２、３３３と対応する貫通電極３１０及び電極３１１が確実に接続される。かかる状態で、各一対の貫通電極３１０と一対の電極３１１に電圧を印加し、貫通電極３１０と電極３１１と回路１３の電気的試験を行う。
その後、上記回路１３の電気特性の試験によって、良品と判定された良品回路１３ａを備えた良品チップ１２ａに対して、図３６に示すように貫通電極３１０ｂと電極３１１ａとを接続する、他の配線としての裏面配線３５０を形成する。このとき、貫通電極３１０ｂと電極３１１ａのみにバイアスを印加するため、当該貫通電極３１０ｂと電極３１１ａに対応する第１の電極３３２と第２の電極３３３にバイアスを印加する。第１の電極３３２と第２の電極３３３の間にブリッジ３４０を介した電流経路が形成される為、この間にめっき成長により裏面配線３５０が形成される。
或いは、図３７に示す方法であっても、貫通電極３１０ｂと電極３１１ａとを接続する裏面配線３５０を形成することができる。貫通電極３１０ａと電極３１１ｂのみにバイアスを印加すると、図３７の矢印で示す電流経路が形成されるので、貫通電極３１０ｂと電極３１１ａの間に裏面配線３５０が形成される。この時、貫通電極３１０ｂと電極３１１ａに対向する電極にはバイアスを印加しない。
その後、図３８に示すようにテンプレート３３０を退避させる。このとき、各電極３３２、３３３と対応する貫通電極３１０及び電極３１１との間のブリッジ３４０を除去する。こうして裏面配線３５０が形成され、一対の貫通電極３１０、一対の電極３１１及び回路１３が接続される。
その後、図３９に示すように裏面配線３５０が形成されたウェハ１０（良品チップ１２ａ）上に、次のウェハ１０（図３９においては、良品チップ１２ａとしているが、実際には後述するように、第２のウェハに裏面配線３５０を形成する前に、良品、不良品を判別するための検査が行われる。）が積層される。以下、説明の便宜上、前者のウェハ１０を第１のウェハ１０と呼び、後者のウェハ１０を第２のウェハ１０と呼ぶ。第２のウェハ１０は、その表面１０ａにデバイス層１１が形成された状態、すなわち図３１に示したウェハ１０の状態で第１のウェハ１０上に積層される。その後、第２のウェハ１０の裏面１０ｂを研磨して薄化した後、当該第２のウェハ１０に一対の貫通電極３１０と一対の電極３１１が形成される。この第２のウェハ１０の貫通電極３１０は、第１のウェハ１０の貫通電極３１０に導通する。なお、これら貫通電極３１０と電極３１１は、上記実施の形態の電極用貫通孔２０の形成方法及び貫通電極３２の形成方法と同様であるので詳細な説明を省略する。
その後、図４０に示すように第２のウェハ１０の裏面１０ｂ側にテンプレート３３０を配設する。そして、図３７に示した方法と同様の方法で、第２のウェハ１０に貫通電極３１０ｂと電極３１１ａとを接続する裏面配線３５０を形成する。具体的には、貫通電極３１０ａと電極３１１ｂのみにバイアスを印加する。そうすると、図４０の矢印で示す電流経路が形成されるので、貫通電極３１０ｂと電極３１１ａの間に裏面配線３５０が形成される。なお、裏面配線３５０は、図３６に示した方法と同様の方法で形成してもよい。
一方、電気的特性の試験によって、不良品と判定された不良品回路１３ｂを備えた不良品チップ１２ｂに対しては、図３６に示したような裏面配線３５０を形成しない。この電気的特性の試験は、第２のウェハ１０の裏面１０ｂ側にテンプレート３３０を配設した際、図３５、図３６に示した方法と同様の方法で行われる。
こうして、図４１に示すように良品チップ１２ａと不良品チップ１２ｂが鉛直方向に積層される。このとき、貫通電極３１０が導通するように、すなわち貫通電極３１０が複数の半導体チップ１２を貫通するように、当該複数の半導体チップ１２が積層される。こうして、結果的にではあるが、良品チップ１２ａと不良品チップ１２ｂとが混載された半導体装置３６０が製造される。なお、最下層の半導体チップ１２以外の半導体チップ１２のフロントバンプ３００は省略できる。また、図示の例では半導体チップ１２は３層に積層されているが、これらの積層数は任意に設定することができる。さらに、半導体装置３６０における不良品チップ１２ｂの位置も図示の例に限定されず、不良品チップ１２ｂがどの層に配置されていても、後述するように半導体装置３６０を良品にすることができる。
以上のように製造された半導体装置３６０では、貫通電極３１０に所定のデータ信号が伝送される。データ信号は、例えば回路１３内のメモリセルのアドレスやメモリセルに記録されるメモリ等のデータを含む信号である。そして、貫通電極３１０と良品回路１３ａは電気的に接続されているため、貫通電極３１０からのデータ信号は良品回路１３ａに出力される。一方、貫通電極３１０と不良品回路１３ｂは電気的に接続されていないため、貫通電極３１０からのデータ信号は不良品回路１３ｂに出力されることはない。このように半導体装置３６０は作用する。
以上の実施の形態によれば、貫通電極３１０ｂと電極３１１ａとを接続する裏面配線３５０を、プログラマブルな配線として機能させることができる。すなわち、ウェハ１０の裏面１０ｂに選択的に裏面配線３５０を形成することによって、当該裏面配線３５０に接続される回路１３を選択することができる。したがって、半導体チップ１２を適切に選択することができる。以上のように良品チップ１２ａと不良品チップ１２ｂが電気的に分離されるので、不良品チップ１２ｂの影響が他の良品チップ１２ａに及ばない。したがって、不良品チップ１２ｂが存在しても半導体装置３６０を良品にすることができ、半導体装置３６０の歩留まりを向上させることができる。
また、積層される各半導体チップ１２は、裏面配線３５０の位置を除けば全て同じ構造である。従って、パターニング時のマスクを含めて、各半導体チップ１２を同一のプロセスで量産することができる。
また、貫通電極３１０と回路１３との接続又は非接続を選択するための選択手段は、簡単な方法で形成することができる。すなわち、テンプレート３３０の一対の電極３３２、３３３の極性を切り替えることにより、所望のウェハ１０上に裏面配線３５０を適切且つ容易に形成することができる。このように選択手段を簡易な方法で形成できるので、半導体装置３６０を効率よく製造することができる。
また、ウェハ１０の裏面１０ｂにおいて、めっきが形成される場所には、他のめっきが形成されない場所に比べて、相対的に親水化されているので、電極３３２、３３３と貫通電極３１０及び電極３１１との間の電流経路を効率よく形成することができる。これによって、ブリッジ３４０と裏面配線３５０を適切に形成することができる。
なお、以上の実施の形態では、裏面配線３５０によって半導体チップ１２を適切に選択する場合について説明したが、本実施の形態の半導体装置３６０は他の機能を発揮させるようにもできる。例えば積層された各ウェハ１０において一の半導体チップ１２を選択するようにすれば、積層された複数のウェハ１０全体でプログラムが記録できる。例えば不良メモリセルのアドレスを記録することができる。かかる場合、例えば半導体装置３６０が不良メモリセルを置換して救済するための冗長メモリセルを備えた冗長回路を有していれば、上記記録された不良メモリセルのアドレスに基づいて、当該不良メモリセルを救済することができる。したがって、半導体装置３６０の歩留まりを向上させることができる。
これまでの実施の形態においては、回路１３の形成されていないウェハ１０の裏面１１ｂ側から貫通電極３１０を形成する方式、いわゆるＢａｃｋ−Ｖｉａ方式を用いて説明してきた。貫通電極３１０は回路１３の形成されていないウェハ１０の裏面１０ｂ側に露出しているので、裏面配線３５０（プログラマブルな配線）もウェハ１０の裏面１０ｂ側に形成した。
しかしながら、貫通電極の形成工程は、Ｂａｃｋ−Ｖｉａ方式に限られず様々な方式が提案されている。
例えば回路１３の形成される表面１１ａから貫通電極を形成する方式（貫通電極の形成は、回路１３の形成の前後、様々なタイミングで行われうる）いわゆるＦｒｏｎｔ−Ｖｉａ方式も提案されているが、このような場合においても本発明を適用することは可能である。図４２に示すように、回路１３の形成された表面１１ａに、エッチングにより貫通孔を形成した後、導電性材料を埋め込むことで、貫通電極３１０と垂直方向の電極３１１を形成する。なお、この段階では貫通電極３１０はウェハ１０及びデバイス層１１を貫通していないが、後述するようにウェハ１０の裏面１０ｂを研磨することにより、貫通電極３１０はウェハ１０及びデバイス層１１を貫通する。共有配線３０１は回路１３の形成工程、いわゆるＢＥＯＬ（Ｂａｃｋ Ｅｎｄ Ｏｆ Ｌｉｎｅ）においてあらかじめ形成しておけばよい。
なお、本実施の形態では貫通電極３１０と電極３１１を同時に形成しているが、電極３１１も、共有配線３０１と同様に回路１３の形成工程で形成してしまっても構わない。図４２を見ても明らかなように、電極３１１と共有配線３０１はすべてデバイス層１１内にあるので、回路１３の形成工程の中で作りこんでしまうことができるのである。
その後、図４３に示すように、ウェハ１０を支持基板３７０に接合した状態でウェハ１０の裏面１０ｂを研磨してウェハ１０を薄化し、貫通電極３１０ａ、１１０ｂ間を接続するバックバンプ３８０を形成する。この際、上記実施の形態とは異なり、ウェハ１０の回路形成面である表面１１ａに支持基板３７０が接合されるが、それ以外の一連の工程は先の実施の形態と同じである。
その後、図４４にあるように、支持基板３７０をウェハ１０の表面１１ａから裏面１０ｂに入れ替える。ウェハ１０の表面１１ａに支持基板３７０が接合している状態で、ウェハ１０の裏面１０ｂに別の支持基板３７０を接合した後、表面１１ａに接合していた支持基板３７０を剥がすことで、支持基板３７０を入れ替えることができる。この状態であれば、貫通電極３１０と電極３１１がウェハ１０の回路形成面である１１ａから露出しているので、先の実施の形態と同様に、テンプレート３３０を用いた検査と裏面配線３５０（プログラマブル配線）の形成が可能である。
以上説明してきたように、本発明は貫通電極の形成方式などに限定されない。本発明の本質は、短絡された貫通電極対と垂直方向の電極対を用意して、これらの間に配線を形成することでプログラマブルな配線として機能させることにある。
以上、添付図面を参照しながら本発明の好適な実施の形態について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。本発明はこの例に限らず種々の態様を採りうるものである。
１０ ウェハ
１１ デバイス層
１２ 半導体チップ
１３（１３ａ〜１３ｄ） プログラマブル貫通電極セル
２０（２０ａ、２０ｂ） 第１のフロントバンプ
２１（２１ａ、２１ｂ） 第２のフロントバンプ
２２（２２ａ、２２ｂ） 第３のフロントバンプ
２４ 第１の共有配線
２６ 第２の共有配線
２８ 第３の共有配線
３０ 支持ウェハ
４０ 貫通孔
５０（５０ａ、５０ｂ） 第１の貫通電極
５１（５１ａ、５１ｂ） 第２の貫通電極
５２（５２ａ、５２ｂ） 第３の貫通電極
６０ テンプレート
６１ 第１の電極
６２ 第２の電極
６３ 第３の電極
７０ めっき
８０ 第１のバックバンプ
８１ 第２のバックバンプ
８２ 第３のバックバンプ
１００ 半導体装置
１１０ カウンタ
１２０ フロントバンプ
１２０ａ 第１のフロントバンプ
１２０ｂ 第２のフロントバンプ
１２２ 共有配線
１３０ 貫通電極
１３０ａ 第１の貫通電極
１３０ｂ 第２の貫通電極
１４０ バックバンプ
１５０ 半導体装置
２００ フロントバンプ
２０２ 第１の共有配線
２０３ 回路
２０４ 第２の共有配線
２１０（２１０ａ、２１０ｂ） 第１の貫通電極
２１１（２１１ａ、２１１ｂ） 第２の貫通電極
２３０ テンプレート
２３１ 基体
２３２ 第１の電極
２３３ 第２の電極
２４０ ブリッジ
２５０ 裏面配線
２６０ 半導体装置
２７０ 補助電極
２８０ 突起部
３００ フロントバンプ
３０１ 共有配線
３１０（３１０ａ、３１０ｂ） 貫通電極
３１１（３１１ａ、３１１ｂ） （垂直方向の）電極
３２０ めっき液
３３０ テンプレート
３３１ 基体
３３２ 第１の電極
３３３ 第２の電極
３４０ ブリッジ
３５０ 裏面配線
３６０ 半導体装置
３８０ バックバンプ

Claims (14)

  1. 半導体装置の製造方法であって、
    基板を厚み方向に貫通する一対の貫通電極と、基板を厚み方向に延伸して基板の一の面につながる一対の垂直方向の電極とを形成し、基板上のデバイス層に、前記一対の垂直方向の電極を接続する共有配線を形成する第１の工程と、
    前記一対の貫通電極のうちの一の貫通電極と、前記一対の垂直方向の電極のうちの一の垂直方向の電極とを接続する接続配線を形成する第２の工程と、
    前記デバイス層が形成された基板を積層し、一の基板の前記貫通電極と、当該一の基板に対向して積層される他の基板の前記一対の貫通電極において前記接続配線が接続されていない貫通電極とを接続する第３の工程と、を有する。
  2. 請求項１に記載の半導体装置の製造方法であって、
    前記第１の工程において、前記デバイス層に、前記一対の貫通電極を接続する他の共有配線を形成し、前記他の共有配線に接続され、前記デバイス層表面につながるデバイス側バンプを形成し、
    前記第３の工程において、前記デバイス層が形成された基板を積層し、一の基板の前記デバイス側バンプと、当該一の基板に対向して積層される他の基板の前記一対の貫通電極において前記接続配線が接続されていない貫通電極とを接続する。
  3. 請求項１に記載の半導体装置の製造方法であって、
    前記第１の工程において、前記デバイス層には、前記共有配線に接続される回路が形成される。
  4. 請求項１に記載の半導体装置の製造方法であって、
    前記第２の工程において、前記一対の貫通電極に対応する位置に極性を切り替え自在の一対の第１の電極を備え、前記一対の垂直方向の電極に対応する位置に極性を切り替え自在の一対の第２の電極を備えたテンプレートを基板に配置し、前記一対の第１の電極と前記一対の第２の電極により、前記一対の貫通電極のうちの一の貫通電極と前記一対の垂直方向の電極のうちの一の垂直方向の電極に異なる極性で電圧を印加して、前記接続配線をめっき形成する。
  5. 請求項４に記載の半導体装置の製造方法であって、
    前記テンプレートは、隣接する前記第１の電極と前記第２の電極との間に補助電極を備え、
    前記一対の貫通電極のうちの一の貫通電極と前記一対の垂直方向の電極のうちの一の垂直方向の電極に異なる極性で電圧を印加した後、前記補助電極と、前記第１の電極又は前記第２の電極との間に異なる極性の電圧を印加して、前記接続配線を形成する。
  6. 請求項４に記載の半導体装置の製造方法であって、
    前記第２の工程の前に、少なくとも前記接続配線が形成される場所は、めっきが形成されない他の場所に比べて、相対的に親水化される。
  7. 請求項１に記載の半導体装置の製造方法であって、
    前記第１の工程において、隣接する前記貫通電極と前記垂直方向の電極には、それぞれの対向する面に突起部が形成される。
  8. 複数の基板が積層されて構成される半導体装置であって、
    積層される基板のうち、少なくとも１つの基板は、
    基板を厚み方向に貫通する一対の貫通電極と、基板を厚み方向に延伸して基板の一の面につながる一対の垂直方向の電極と、
    基板上のデバイス層において、前記一対の垂直方向の電極を接続する共有配線と、
    前記一対の貫通電極のうちの一の貫通電極と、前記一対の垂直方向の電極のうちの一の垂直方向の電極とを接続する接続配線と、を有する。
  9. 請求項８に記載の半導体装置であって、
    前記デバイス層において、前記一対の貫通電極を接続する他の共有配線と、
    前記他の共有配線に接続され、前記デバイス層表面につながるデバイス側バンプと、を有する。
  10. 請求項８に記載の半導体装置であって、
    前記デバイス層には、前記共有配線に接続された回路が形成されている。
  11. 請求項８に記載の半導体装置であって、
    前記一対の貫通電極に対応する位置に極性を切り替え自在の一対の第１の電極を備え、前記一対の垂直方向の電極に対応する位置に極性を切り替え自在の一対の第２の電極を備えたテンプレートを基板に配置し、前記一対の第１の電極と前記一対の第２の電極により、前記一対の貫通電極のうちの一の貫通電極と前記一対の垂直方向の電極のうちの一の垂直方向の電極に異なる極性で電圧を印加して、前記接続配線はめっき形成される。
  12. 請求項１１に記載の半導体装置であって、
    前記テンプレートは、隣接する前記第１の電極と前記第２の電極との間に補助電極を備え、
    前記一対の貫通電極のうちの一の貫通電極と前記一対の垂直方向の電極のうちの一の垂直方向の電極に異なる極性で電圧を印加した後、前記補助電極と、前記第１の電極又は前記第２の電極との間に異なる極性の電圧を印加して、前記接続配線は形成される。
  13. 請求項１１に記載の半導体装置であって、
    少なくとも前記接続配線が形成される場所は、めっきが形成されない他の場所に比べて、相対的に親水化されている。
  14. 請求項８に記載の半導体装置であって、
    隣接する前記貫通電極と前記垂直方向の電極には、それぞれの対向する面に突起部が形成されている。
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