TWI495025B - A manufacturing method of a semiconductor device, a semiconductor device, and a wiring forming device - Google Patents

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TWI495025B
TWI495025B TW101128140A TW101128140A TWI495025B TW I495025 B TWI495025 B TW I495025B TW 101128140 A TW101128140 A TW 101128140A TW 101128140 A TW101128140 A TW 101128140A TW I495025 B TWI495025 B TW I495025B
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Haruo Iwatsu
Toshiyuki Matsumoto
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Description

半導體裝置之製造方法、半導體裝置及配線形成用治具
本發明係關於一種半導體裝置之製造方法、利用該製造方法而製造之半導體裝置及配線形成用治具。
近年來，半導體裝置之高性能化不斷發展。於上述狀況下，於例如將在半導體晶圓(以下，稱為「晶圓」)之表面形成有電路之半導體晶片於水平面內配置複數個，並將該等半導體晶片以配線連接而製造半導體裝置之情形時，擔心因配線長度增大而導致配線之電阻變大，又，配線延遲變大。
因此，提出有三維地積層半導體晶片之三維積體技術。於該三維積體技術中，例如以貫通所積層之半導體晶片之方式形成所謂之貫通電極(TSV：Through Silicon Via，矽穿孔)。而且，經由該貫通電極使上下積層之半導體晶片間、或半導體晶片與基板上之電極等之間電性連接(專利文獻1)。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開平6-291250號公報
然而，於上述三維積體技術中，於使用專利文獻1所記載之貫通電極之情形時，串聯地連接半導體晶片。如此一 來，因對各半導體晶片輸出相同之控制信號，故半導體晶片被多重選擇或全部選擇。因此，無法適當地選擇半導體晶片。
本發明係鑒於上述方面而完成者，其目的在於，於積層有複數個半導體晶片之半導體裝置中，適當地選擇半導體晶片。
為達成上述目的，本發明提供一種半導體裝置之製造方法，其包括：第1步驟，其係形成於厚度方向上貫通基板之一對貫通電極、及沿厚度方向於基板上延伸且與基板之一面相連之一對垂直方向之電極，且於基板上之元件層(device layer)中形成連接上述一對垂直方向之電極之共有配線；第2步驟，其係形成連接上述一對貫通電極中之一貫通電極、與上述一對垂直方向之電極中之一垂直方向之電極之連接配線；以及第3步驟，其係積層形成有上述元件層之基板，並將一基板之上述貫通電極、與對向於該一基板而積層之另一基板之上述一對貫通電極中未連接上述連接配線之貫通電極連接。再者，於本發明中，基板與元件層構成半導體晶片。
根據本發明，可使連接貫通電極與垂直方向之電極之連接配線發揮作為可程式化之配線之功能。例如於在第1步驟中分別形成複數對一對貫通電極與一對垂直方向之電極，且於各共有配線上連接有電路之情形時，可於第2步驟中，將連接配線僅連接於特定之貫通電極與垂直方向之 電極。換言之，不使其他貫通電極與垂直方向之電極電性連接。於上述情形時，例如若於第3步驟中積層形成有元件層之基板後，對於所積層之一基板與另一基板之間連接之貫通電極傳輸選擇信號，則僅選擇形成有連接配線之電路，而不選擇未電性連接之電路。因此，根據本發明，可適當地選擇半導體晶片。
根據另一形態，本發明提供一種半導體裝置，其係積層複數個基板而構成者；且於所積層之基板中至少1個基板包含：一對貫通電極，其於厚度方向上貫通基板；一對垂直方向之電極，其沿厚度方向於基板上延伸且與基板之一面相連；共有配線，其於基板上之元件層中連接上述一對垂直方向之電極；以及連接配線，其連接上述一對貫通電極中之一貫通電極、與上述一對垂直方向之電極中之一垂直方向之電極。
又，根據另一形態，本發明提供一種配線形成用治具，其係用以於基板之一面上形成配線者；且其包含：基體，其具有與上述基板對向之面；及複數個對向電極，其配設於上述基體表面、且配置於與露出於上述基板表面之電極對向之位置；並且上述對向電極中之至少一個可切換極性。
根據本發明，於積層有複數個半導體晶片之半導體裝置中，可使連接第1貫通電極與第2貫通電極之背面配線發揮作為可程式化之配線之功能，從而可適當地選擇例如半導 體晶片。
以下，對作為本發明之參考例之實施形態進行說明。於本實施形態中，對半導體裝置之製造方法、及藉由該製造方法而製造之半導體裝置進行說明。圖1表示本實施形態之半導體裝置之製造方法之主要處理流程。再者，於以下說明中使用之圖式中，各構成要素之尺寸係優先考慮技術上理解之容易性，故而未必與實際之尺寸相對應。
首先，如圖2所示，於作為基板之晶圓10上形成元件層11。以下，於晶圓10中，將元件層11側之面稱為正面10a，將與元件層11為相反側之面稱為背面10b。又，於元件層11中，將與晶圓10為相反側之面稱為正面11a，將晶圓10側之面稱為背面11b。而且，由該等晶圓10與元件層11構成半導體晶片12(圖1之步驟S1)。再者，雖未圖示，但半導體晶片12相對於1片晶圓10於水平面內形成有複數個。而且，於本實施形態中，如下所述，於積層晶圓10(半導體晶片12)時，使用於將晶圓10切割為半導體晶片12之前以晶圓級積層該晶圓10之晶圓積層方式。
於元件層11之正面11a形成有複數對、例如3對作為一對元件側凸塊之前凸塊(front bump)20~22。一對第1前凸塊20中之一第1前凸塊20a係與作為第1信號線之電源線之位置連通，另一第1前凸塊20b係與程式用配線之位置連通。即，第1前凸塊20a、20b分別與不同位置相連。又，一對第2前凸塊21中之一第2前凸塊21a係與作為第2信號線之接 地線之位置連通，另一第2前凸塊21b係與程式用配線之位置連通。即，第2前凸塊21a、21b分別與不同位置相連。又，一對第3前凸塊22之各第3前凸塊22a、22b係分別與不同之程式用配線之位置連通。再者，由於一對前凸塊20~22藉由通常之半導體製程亦可形成，故無需特別之步驟。
一對第1前凸塊20經由配線23而連接於形成於元件層11之背面11b側之第1共有配線24。又，一對第2前凸塊21經由配線25而連接於形成於元件層11之背面11b側之第2共有配線26。又，一對第3前凸塊22經由配線27而連接於形成於元件層11之背面11b側之第3共有配線28。再者，該等共有配線24、26、28係分別如下所述般分別連接一對貫通電極50~52。
又，於元件層11中，亦形成有配置有作為電子元件之記憶胞之電路(未圖示)、或具備用以置換並恢復作為電路內之不良電子元件之不良記憶胞的作為冗餘電子元件之冗餘記憶胞之冗餘電路(未圖示)。配線23、25、27係於被稱為BEOL(Back End Of Line，後段製程)之一系列之元件層11之形成步驟中同時形成。雖未圖示，但於元件層11中亦形成有連結記憶胞等之配線。
若於晶圓10上形成元件層11，則進行該元件層11之電路之電性試驗(圖1之步驟S2)。而且，進行半導體晶片12為何種狀態之試驗，檢測電路內有無不良記憶胞。將檢測出之不良記憶胞之位址作為資料而保存。
若於晶圓10上形成元件層11，則如圖3所示，於元件層11之正面11a上配設作為支撐基板之支撐晶圓30(圖1之步驟S3)。支撐晶圓30係藉由例如接著劑31而與元件層11接著。再者，支撐基板並不限定於晶圓，亦可使用例如玻璃基板等。
其後，如圖4所示般對晶圓10之背面10b進行研磨，使晶圓10薄化(圖1之步驟S4)。
其後，如圖4所示，形成複數個於厚度方向上貫通晶圓10之貫通孔40(圖1之步驟S5)。貫通孔40於各共有配線24、26、28所對應之位置分別形成有2個。即，2個貫通孔40、40分別與第1共有配線24、第2共有配線26及第3共有配線28連通。
再者，複數個貫通孔40係藉由例如光微影(photolithography)處理及蝕刻處理而同時形成。即，於藉由光微影處理在晶圓10之背面10b形成特定之抗蝕圖案(resist pattern)41後，將該抗蝕圖案41作為掩模而對晶圓10進行蝕刻，從而形成複數個貫通孔40。於形成貫通孔40後，抗蝕圖案41係例如經灰化而去除。
其後，於各貫通孔40內填充導電性材料，如圖5所示，形成複數對、例如3對之一對貫通電極50~52(圖1之步驟S6)。一對第1貫通電極50係連接於第1共有配線24而連接。一對第1貫通電極50中之一第1貫通電極50a係對應於與電源線之位置連通之第1前凸塊20a，另一第1貫通電極50b係對應於與程式用配線之位置連通之第2前凸塊20b。 又，一對第2貫通電極51係連接於第2共有配線26而連接。一對第2貫通電極51中之一第2貫通電極51a係對應於與接地線之位置連通之第2前凸塊21a，另一第2貫通電極51b係對應於與程式用配線之位置連通之第2前凸塊21b。又，一對第3貫通電極52係連接於第3共有配線28而連接。一對第3貫通電極52中之一第3貫通電極52a係對應於與程式用配線之位置連通之第3前凸塊22a，另一第3貫通電極52b係對應於與程式用配線之位置連通之第3前凸塊22b。
其後，如圖6所示，於晶圓10之背面10b側配設模板60(圖1之步驟S7)。模板60係配設於例如與晶圓10之背面10b之距離為約5μm之位置。模板60包含複數對、例如3對自由切換極性之一對電極61~63。各一對電極61~63係分別配置於與各一對貫通電極50~52相對應之位置。即，一對第1電極61對應於一對第1貫通電極50，一對第2電極62對應於一對第2貫通電極51，一對第3電極63對應於一對第3貫通電極52。再者，於圖6之例中，使晶圓10及元件層11之正背面反轉，而於晶圓10之下方配置元件層11。
此處，利用自晶圓10之背面10b露出之貫通電極進行元件之檢査。
其後，例如於晶圓10之背面10b與模板60之間填充鍍敷液。繼而，對各一對電極61~63以不同之極性施加電壓，從而對各一對貫通電極50~52分別以不同之極性施加電壓。具體而言，如圖7所示，例如將一對第1電極61中之一第1電極61連接於陽極，將另一第1電極61連接於陰極。如 此一來，於一對第1電極61、對應之一對第1貫通電極50及第1共有配線24中流通有電流。於圖示之例中，第1貫通電極50a成為陰極，且於該第1貫通電極50a上形成鍍層。同樣地，亦對一對第2電極62以不同之極性施加電壓，而於第2貫通電極51a上形成鍍層，又，亦對一對第3電極63以不同之極性施加電壓，而於第3貫通電極52b上形成鍍層(圖1之步驟S8)。再者，雖亦於陰極之電極61~63上形成鍍層，但該鍍層不成長至貫通電極50~52，於其後使模板60自晶圓10退避後去除。
如上所述般對一對第1電極61以不同之極性施加電壓，從而如圖8所示般於一對第1貫通電極50中之與電源線連通之第1貫通電極50a上形成作為基板側凸塊之第1後凸塊(back bump)80。又，對一對第2電極62以不同之極性施加電壓，而於一對第2貫通電極51中之與接地線連通之第2貫通電極51a上形成第2後凸塊81。又，對一對第3電極63以不同之極性施加電壓，而於一對第3貫通電極52中之一第2貫通電極52b上形成第3後凸塊82。即，於一對貫通電極50~52中，分別僅於一貫通電極50~52上形成後凸塊80~82(圖1之步驟S9)。再者，關於在一對貫通電極50~52中之哪一個貫通電極50~52上形成後凸塊80~82，如下所述般係基於藉由步驟S2中之電路之電性試驗而檢測出之不良記憶胞之位址而決定。
其後，如圖9所示，積層形成有元件層11之晶圓10(半導體晶片12)(圖1之步驟S10)。於本實施形態中，對自下方依 序積層晶圓10之情形進行說明。以下，將最下層之晶圓10(元件層11、半導體晶片12)稱為第1晶圓10(第1元件層11、第1半導體晶片12)，隨著向上方積層，稱為第2晶圓10、第3晶圓10(第2元件層11、第2半導體晶片12、第3元件層11、第3半導體晶片12)。再者，於圖9之例中，雖對積層3層晶圓10之情形進行說明，但晶圓10之積層數並不限定於此，可任意地設定。
對第1晶圓10進行上述步驟S1~S9，而於該第1晶圓10之背面10b上形成後凸塊80~82。又，亦對第2晶圓10進行上述步驟S1~S9，而形成後凸塊80~82。而且，於對第2晶圓10進行步驟S9後，將配設於第2元件層11之正面11a之支撐晶圓30剝離。
於上述狀態下，以使第1晶圓10之背面10b與第2元件層11之正面11a對向之方式積層第1晶圓10與第2晶圓10。而且，將第1晶圓10上之第1後凸塊80與第2元件層11之第1前凸塊20a連接，將第2後凸塊81與第2前凸塊21a連接，將第3後凸塊82與第2前凸塊21b連接。如此一來，第1晶圓10中之程式用之第3貫通電極52經由第3後凸塊82及第2前凸塊21b等第2元件層11而連接於接地線。如此一來，藉由第1半導體晶片12與第2半導體晶片12，而記錄例如程式「0」。再者，第1晶圓10之背面10b與第2元件層11係藉由例如接著劑(未圖示)而接著。
第2晶圓10上之後凸塊80~82係分別形成於第1貫通電極50a上、第2貫通電極51a上、第3貫通電極52a上。又，於 對第3晶圓10進行上述步驟S1~S9後，以連接該第3晶圓10之背面10b上之貫通電極50~52之方式形成特定電路。繼而，於對第3晶圓10形成特定電路後，將配設於第3元件層11之正面11a之支撐晶圓30剝離。
於上述狀態下，以使第2晶圓10之背面10b與第3元件層11之正面11a對向之方式積層第2晶圓10與第3晶圓10。而且，將第2晶圓10上之第1後凸塊80與第3元件層11之第1前凸塊20a連接，將第2後凸塊81與第2前凸塊21a連接，將第3後凸塊82與第1前凸塊20b連接。如此一來，第1晶圓10中之程式用之第3貫通電極52經由第3後凸塊82及第1前凸塊20b等第2元件層11而連接於電源線。如此一來，藉由第2半導體晶片12與第3半導體晶片12而記錄例如程式「1」。再者，第2晶圓10之背面10b與第3元件層11係藉由例如接著劑(未圖示)而接著。
再者，如上述般，於第1半導體晶片12~第3半導體晶片12中，第1後凸塊80與第1前凸塊20a分別連接，從而電源線貫通各半導體晶片12而連接。又，第2後凸塊81與第2前凸塊21a亦分別連接，從而接地線亦貫通各半導體晶片12而連接。
於上述情形時，藉由積層複數個半導體晶片12而形成程式「0、1」。此表示藉由上述步驟S2中之電路之電性試驗而檢測出之不良記憶胞之位址。因此，於步驟S9中，將後凸塊80~81形成於哪一個貫通電極50~52上係基於該不良記憶胞之位址而決定。例如於不良記憶胞之位址為「1、0」 之情形時，如圖10所示，第1晶圓10之第3後凸塊82連接於第2元件層11之第1前凸塊20b，第2晶圓10之第3後凸塊82連接於第3元件層11之第2前凸塊21b。如此一來，形成程式「1、0」。以如此之方式記錄不良記憶胞之位址(圖1之步驟S11)。
若記錄不良記憶胞之位址，則將該不良記憶胞置換為冗餘電路之冗餘記憶胞而恢復(圖1之步驟S12)。
其後，如圖11所示，去除最下層之支撐晶圓30。該支撐晶圓30之去除係藉由例如對支撐晶圓30與半導體晶片12進行加熱使接著劑31之黏著性減弱而進行。如此，製造沿鉛垂方向積層半導體晶片12而成之半導體裝置100(圖1之步驟S13)。
根據以上實施形態，於將一晶圓10上之後凸塊80~82與其他元件層11上之前凸塊20~22連接時，可使後凸塊80~82發揮作為可程式化之凸塊之功能。例如即便第1半導體晶片12~第3半導體晶片12之任一者均具有相同之元件層11，亦能夠選擇後凸塊80~82之連接對象，從而可程式化。
即，於步驟S9中後凸塊80~82係分別選擇性地形成於一對貫通電極50~52中之一貫通電極50~52上，於步驟S10中，第3後凸塊82係連接於第1前凸塊20b或第2前凸塊21b中之任一者。例如於第3後凸塊82連接於第2前凸塊21b之情形時，程式用之第3貫通電極52與連接於接地線之第2貫通電極51a連通。因此，記錄程式「0」。另一方面，例如於第3後凸塊82連接於第1前凸塊20b之情形時，程式用之 第3貫通電極52與連接於電源線之第1貫通電極50a連通。因此，記錄程式「1」。藉由以此方式進行程式，而可於步驟S11中記錄半導體晶片12之不良記憶胞之位址。如此一來，可於步驟S12中基於所記錄之不良記憶胞之位址，而將該不良記憶胞置換為冗餘電路之冗餘記憶胞而恢復。因此，可提高半導體裝置100之良率。尤其是即便於如本實施形態般使用晶圓積層方式之情形時，亦可於積層晶圓10時恢復不良記憶胞，從而本實施形態於上述晶圓積層方式中特別有用。
又，於步驟S9中，於形成後凸塊80~82時使用具備自由切換極性之一對電極61~63之模板60。因此，藉由切換一對電極61~63之極性，而可分別於一對貫通電極50~52中之所需之貫通電極50~52上適當地形成後凸塊80~82。於本實施形態中，所積層之3個半導體晶片12除後凸塊80~82以外全部具有相同之構造。即，包括於光微影步驟時所使用之掩模在內，能以完全相同之製程製造3個半導體晶片12。 即便積層複數個相同之半導體晶片12，亦可藉由切換後凸塊80~82之位置而使不良記憶胞恢復。
再者，於以上實施形態中，雖對使用電源線作為第1信號線之情形進行了說明，但並不限定於電源線，亦可使用其他信號線。又，第2信號線亦不限定於接地線，亦可使用其他信號線。總之，可藉由將第3貫通電極52連接於不同之第1信號線或第2信號線，而適當地形成程式。
又，於以上實施形態中，雖對使用記憶胞(記憶體元件) 作為電子元件之情形進行了說明，但對於其他電子元件、例如邏輯元件等亦可應用本實施形態。即，可使用本實施形態之方法，將不良邏輯元件置換為冗餘邏輯元件而恢復。
於以上實施形態中，雖使後凸塊發揮作為可程式化之凸塊之功能，並藉由程式記錄不良記憶胞之位址，但藉由改變後凸塊之連接方法亦可用於其他用途。例如本實施形態於對半導體晶片賦予ID(identification，標識符)時亦有用。
首先，如圖12所示，於晶圓10上形成元件層11。於元件層11中形成有計數器110。於元件層11之正面11a上形成有一對前凸塊120。一對前凸塊120中之第1前凸塊120a經由配線121而連接於形成於元件層11之背面11b側之共有配線122。又，於配線121上連接有連接於計數器110之輸入側之配線123。另一方面，一對前凸塊120中之第2前凸塊120b經由配線124而連接於計數器110之輸出側。
其次，形成於厚度方向上貫通晶圓10之一對貫通電極130。一對貫通電極130係連接於共有配線122而連接。又，一對貫通電極130中之第1貫通電極130a係經由配線121而連接於第1前凸塊120a，且經由配線123而連接於計數器120之輸入側。再者，由於該一對貫通電極130之形成方法與上述實施形態之步驟S3~S6相同，故省略詳細之說明。
其後，於晶圓10之背面10b側配設具備極性互不相同之 一對電極61之模板60。一對電極61係配置於與一對貫通電極130相對應之位置。其後，於例如於晶圓10之背面10b與模板60之間填充鍍敷液後，對一對電極61以不同之極性施加電壓，且對一對貫通電極130以不同之極性施加電壓。而且，僅於一對貫通電極130中之第2貫通電極130b上形成後凸塊140。即，後凸塊140僅形成於預先設定之第2貫通電極130b。與第1實施形態不同，不以恢復不良記憶胞為目的，而以於預先設定之第2貫通電極130b上形成後凸塊140為目的。因此，無需使模板60中之一對電極61可切換極性，亦可將與第2貫通電極130b對向之電極固定為陽極，將另一電極固定為陰極。
其後，積層形成有元件層11之晶圓10(半導體晶片12)。於本實施形態中，對自上方依序積層晶圓10之情形進行說明。以下，將最上層之晶圓10(元件層11、半導體晶片12)稱為第1晶圓10(第1元件層11、第1半導體晶片12)，隨著向下方積層，稱為第2晶圓10、第3晶圓10(第2元件層11、第2半導體晶片12、第3元件層11、第3半導體晶片12)。再者，於圖12之例中，對積層3層晶圓10之情形進行說明，但晶圓10之積層數並不限定於此，可任意地設定。
第1晶圓10之後凸塊140連接於第2元件層11之第2前凸塊120b。同樣地，第2晶圓10之後凸塊140連接於第3元件層11之第2前凸塊120b。
其後，將支撐晶圓30剝離，而製造半導體裝置150。
於上述情形時，於第1半導體晶片12~第3半導體晶片12 中，經由後凸塊140而將第1元件層11之計數器110、第2元件層11之計數器110及第3元件層11之計數器110串聯地連續連接。藉此，可使計數器110串聯地插入至連接半導體晶片12之貫通電極130之通道中。若對貫通電極130之通道賦予信號，則上述信號依序通過各半導體晶片12上之計數器110。於上述信號通過各計數器110時，藉由計數功能而生成確定各半導體晶片12之ID信號，並輸出至比較器(comparator)(未圖示)。於上述比較器中，與自另一貫通電極賦予之晶片選擇信號進行比較，當一致時選擇該半導體晶片12。另一方面，於不一致之情形時，不選擇該半導體晶片12。以如此之方式可對半導體晶片120賦予ID。於本實施形態中，所積層之3個半導體晶片12亦全部具有相同之構造。即，包括光微影步驟時所使用之掩模在內，能以完全相同之製程製造3個半導體晶片12。即便積層複數個相同之半導體晶片12，亦可藉由選擇性地形成後凸塊140之位置，而使所需之電路串聯地插入至貫通電極130之通道中，從而可對各半導體晶片12賦予ID信號。
於以上實施形態中，雖使後凸塊發揮作為可程式化之凸塊之功能，但亦可代替後凸塊，而使連接貫通電極之配線發揮作為可程式化之配線之功能。以下，於本發明之實施形態中，對具備上述可程式化之配線之半導體裝置之製造方法、及藉由該製造方法而製造之半導體裝置進行說明。
首先，如圖13所示，於晶圓10上形成元件層11。與上述實施形態同樣地，由該等晶圓10與元件層11構成半導體晶 片12。
於元件層11之正面11a形成有作為元件側凸塊之前凸塊200。前凸塊200係經由配線201而連接於形成於元件層11之作為另一共有配線之第1共有配線202。又，於元件層11中形成有電路203，該電路203係作為接收晶片選擇信號，而使該半導體晶片12主動之電路。電路203連接於作為共有配線之第2共有配線204。再者，於元件層11中亦形成有其他電路(未圖示)、例如配置有記憶胞之電路等。
其後，形成於厚度方向上貫通晶圓10(及元件層11之一部分)、且與晶圓10之背面10b相連之一對作為貫通電極之第1貫通電極210與一對作為垂直方向之電極之第2貫通電極211。一對第1貫通電極210連接於第1共有配線202，一對第2貫通電極211連接於第2共有配線204。以下，為方便說明，將一對第1貫通電極210中之連接至外部且傳輸信號之貫通電極稱為第1貫通電極210a，將另一貫通電極稱為第1貫通電極210b。又，將一對第2貫通電極211中之連接下述背面配線250之貫通電極稱為第2貫通電極211a，將另一貫通電極稱為第2貫通電極211b。又，於本實施形態中，因利用該等貫通電極210a、210b、211a、211b進行供給晶片選擇信號之程式，故將該等4個貫通電極210a、210b、211a、211b稱為可程式化貫通電極單元13。再者，由於該等一對第1貫通電極210與一對第2貫通電極211之形成方法與上述實施形態之步驟S3~S6相同，故省略詳細之說明。
再者，如圖14所示，可程式化貫通電極單元13於1個半導體晶片12中於水平面內形成有複數個，於本實施形態中形成有4個。以下，為方便說明，於圖示之例中自左側起依序稱為第1可程式化貫通電極單元13a、第2可程式化貫通電極單元13b、第3可程式化貫通電極單元13c、第4可程式化貫通電極單元13d。
其次，如圖15所示，向晶圓10之背面10b上供給鍍敷液220。此時，於晶圓10之背面10b中，使例如形成有鍍層之貫通電極210、211之周圍、及形成有下述背面配線250之位置較其他位置相對親水化。所謂可形成背面配線250之位置，係例如連結貫通電極210b與貫通電極211a之間之直線部。雖亦可對整個背面10b供給鍍敷液220，但只要如此般預先相對地供給鍍敷液220，則可於之後之鍍敷步驟中高效地形成電流路徑，從而準確地進行配線。該相對之親水化既可對形成有鍍層之位置積極地進行親水化處理，亦可對其他未形成鍍層之位置進行疏水化處理。或者，亦可進行上述親水化處理與疏水化處理之兩者。如此，如圖15所示，向晶圓10之背面10b上之貫通電極210、211之周圍供給鍍敷液220。
其後，如圖16所示，於晶圓10之背面10b側配設作為配線形成用治具之模板230。模板230包含具有與晶圓10對向之面之基體231、及複數對配置於基體231之表面且自由切換極性之一對作為對向電極之電極232、233。各一對電極232、233係分別配置於與各一對貫通電極210、211相對應 之位置。即，一對第1電極232對應於一對第1貫通電極210，一對第2電極233對應於一對第2貫通電極211。
其後，對各一對電極232、233施加電壓，且對各一對貫通電極210、211分別施加電壓。如此一來，則如圖16所示，於各電極232、233與所對應之貫通電極210、211之間形成電橋(bridge)240。該等電橋240係藉由鍍層自接觸於鍍敷液220之電極中之成為陰極側之電極成長並到達至對向之陽極側之電極而形成。此時，可視需要藉由切換模板230中之各一對電極232、233之極性而高效地形成電橋240。再者，藉由進而施加電壓，而產生擊穿現象，從而經由電橋240將與各電極232、233相對應之貫通電極210、211確實地連接。於上述狀態下，對各一對貫通電極210、211施加電壓，而進行貫通電極210、211與電路203之電性試驗。
其後，例如，如圖17所示，於第4可程式化貫通電極單元13d之背面10b上形成連接第1貫通電極210b與第2貫通電極211a之作為連接配線之背面配線250。此時，由於僅對第4可程式化貫通電極單元13d之第1貫通電極210b與第2貫通電極211a施加偏壓，故而對與該第1貫通電極210b及第2貫通電極211a相對應之第1電極232及第2電極233施加偏壓。為在第1電極232與第2電極233之間形成經由電橋240之電流路徑，而於其間藉由鍍敷成長形成背面配線250。再者，未對其他電極232、233施加電壓，而於第1可程式化貫通電極單元13a~第3可程式化貫通電極單元13c未形成 背面配線250。此處，本來於圖17中，第1可程式化貫通電極單元13a~第4可程式化貫通電極單元13d應沿圖式之深度方向整齊排列，但為了容易理解，而橫向排列來記載。
或者，即便為圖18所示之方法，亦能夠於第4可程式化貫通電極單元13d之背面10b上形成連接第1貫通電極210b與第2貫通電極211a之背面配線250。若僅對第4可程式化貫通電極單元13d之第1貫通電極210a與第2貫通電極211b施加偏壓，則形成以圖18之箭頭所示之電流路徑，故於第1貫通電極210b與第2貫通電極211a之間形成背面配線250。此時，不對與貫通電極210b及貫通電極211a對向之電極施加偏壓。
其後，如圖19所示，使模板230退避。此時，去除各電極232、233與所對應之貫通電極210、211之間之電橋240。如此，如圖19及圖20所示，於第4可程式化貫通電極單元13d形成背面配線250，而使一對第1貫通電極210、一對第2貫通電極211及電路203得以連接。
同樣地，例如於第3可程式化貫通電極單元13c中，若僅對第1貫通電極210b與第2貫通電極211a施加偏壓，則如圖21所示般於第3可程式化貫通電極單元13c形成背面配線250。如此，於本實施形態中，可於任意之可程式化貫通電極單元13選擇性地形成背面配線250。
其後，積層形成有元件層11之晶圓10(半導體晶片12)。此時，一晶圓10之前凸塊200與對向於該一晶圓10而積層之另一晶圓10之背面10b上之第1貫通電極210a連接。而 且，可程式化貫通電極單元13所包含之4個第1貫通電極210a貫通於晶圓10之積層方向而連接，進而連接至外部，且分別可傳輸信號、例如晶片選擇信號。
如此，如圖22及圖23所示，積層複數片晶圓10(半導體晶片12)，而製造半導體裝置260。再者，晶圓10之積層數並不限定於圖示之例，可任意地設定。
於上述半導體裝置260中，對各可程式化貫通電極單元13a~13d之第1貫通電極210a傳輸選擇所積層之複數個半導體晶片12中之一半導體晶片12之選擇信號。例如，於僅使最上層之半導體晶片12主動之情形時，僅對可程式化貫通電極單元13d所包含之第1貫通電極210a發送使半導體晶片12主動之信號。同時，對可程式化貫通電極單元13a~13c所包含之第1貫通電極210a發送使半導體晶片12不主動之信號。如此一來，僅對連接於形成有背面配線250之第4可程式化貫通電極單元13d之電路203發送使半導體晶片12主動之信號。藉由電路203之控制，而僅使最上層之半導體晶片12變得主動。同樣地，可僅對自上起第2層中連接於第3可程式化貫通電極單元13c之電路203、第3層中連接於第2可程式化貫通電極單元13b之電路203、最下層中連接於第1可程式化貫通電極單元13a之電路203發送使各個階層之半導體晶片12主動之信號。
根據本實施形態，可使連接第1貫通電極210b與第2貫通電極211a之背面配線250發揮作為可程式化之配線之功能。即，藉由於各可程式化貫通電極單元13a~13d中之一 可程式化貫通電極單元13上選擇性地形成背面配線250，而可選擇連接於該背面配線250之電路203並使之主動。因此，可適當地選擇半導體晶片12。所積層之各半導體晶片12除背面配線250之位置以外全部為相同之構造。因此，包含圖案化時之掩模在內，能以相同之製程量產各半導體晶片12。
又，於形成背面配線250時，使用具備自由切換極性之一對電極232、233之模板230。因此，藉由切換一對電極232、233之極性，可分別於可程式化貫通電極單元13a~13d中之所需之可程式化貫通電極單元13適當地形成背面配線250。
又，於晶圓10之背面10b中，由於使形成鍍層之位置較其他未形成鍍層之位置相對親水化，故可高效地形成電極232、233與貫通電極210、211之間之電流路徑。藉此，可適當地形成電橋240及背面配線250。
再者，於以上實施形態中，雖對藉由背面配線250而適當地選擇半導體晶片12之情形進行了說明，但本實施形態之半導體裝置260亦可發揮其他功能。例如只要於所積層之各晶圓10中選擇一半導體晶片12，則能夠以所積層之複數片晶圓10整體記錄程式。例如可記錄不良記憶胞之位址。於上述情形時，例如只要半導體裝置260具有具備用以置換並恢復不良記憶胞之冗餘記憶胞之冗餘電路，則可基於上述所記錄之不良記憶胞之位址而恢復該不良記憶胞。因此，可提高半導體裝置260之良率。
於以上實施形態之模板230中，亦可如圖24及圖25所示般於鄰接之第1電極232與第2電極233之間設置作為輔助對向電極之輔助電極270。
而且，於形成背面配線250時，首先，如圖24所示，對與第1貫通電極210b及第2貫通電極211a相對應之第1電極232及第2電極233施加偏壓。如此一來，形成背面配線250。再者，由於該背面配線250之形成方法與圖17所示之上述實施形態相同，故省略詳細之說明。或者，亦可為圖18中所示之背面配線250之形成方法。
其次，如圖25所示，對鄰接之第1電極232與輔助電極270之間施加偏壓。如此一來，背面配線250進一步鍍敷成長，而厚膜化。再者，於圖示之例中雖對第1電極232與輔助電極270之間施加偏壓，但亦可對第2電極233與輔助電極270之間施加偏壓。
於上述情形時，藉由使背面配線250以2個階段鍍敷成長而厚膜化，從而可提高該背面配線250作為配線之可靠性。
於以上實施形態之模板230中，一對電極232、233亦可如圖26所示般於俯視時交替地配置。於上述情形時，輔助電極270係配置於第1電極232與第2電極233之間。於上述情形時，如圖27所示，背面配線250可於俯視時形成於正交方向及平行方向之任意方向。
又，於以上實施形態中，如圖28所示，亦可於鄰接之第1貫通電極210與第2貫通電極211各自之對向之面上形成突 起部280。例如，如圖29所示，於俯視時第1貫通電極210b與第2貫通電極211a呈矩形，且於各者所對向之面上形成有矩形之突起部280。再者，突起部280係以與貫通電極210、211相同之方式形成，且包含導電性材料。
於上述情形時，由於第1貫通電極210b與第2貫通電極211a之間之距離縮短，故如圖30所示，可容易地形成鍍敷配線(背面配線250等)。
於以上實施形態中，一對第1貫通電極210係經由配線201與第1共有配線202而連接於前凸塊200，但一對貫通電極亦可於厚度方向上貫通晶圓10與元件層11，且由形成於元件層11之正面11a之前凸塊短路。以下，對上述情形時之半導體裝置之製造方法、及藉由該製造方法而製造之半導體裝置進行說明。再者，於本實施形態之說明中所使用之圖31~圖44中，各構成要素之尺寸係優先考慮技術上理解之容易性，故未必與上述實施形態中所示之圖式中之尺寸相對應。
首先，如圖31所示，於在晶圓10之正面10a上形成元件層11後，於元件層11之正面11a上形成用作導線電極之凸塊(未圖示)。此時，同時形成作為元件側凸塊之前凸塊300。前凸塊300係如下所述般以使貫通電極310a與電極311b短路之方式形成。此處所謂之凸塊藉由通常之半導體製程亦可形成，故無需特別之步驟。再者，於元件層11中形成有連接於電路13之共有配線301。
其後，如圖32所示，於形成有前凸塊300之元件層11之 正面11a上介隔例如接著劑而接合支撐基板370。對於支撐基板370，例如使用晶圓或玻璃基板。其後，如圖33所示，對晶圓10之背面10b進行研磨而使晶圓10薄化。再者，為方便說明，於圖33中省略了設置於元件層11側之支撐基板370之圖示。同樣地，於下述圖34~圖38中亦省略了支撐基板370之圖示。
其後，如圖33所示，形成於厚度方向上貫通晶圓10且與晶圓10之背面10b相連之一對貫通電極310、及於厚度方向上貫通晶圓10(及元件層11之一部分)且與晶圓10之背面10b相連之一對垂直方向之電極311。一對貫通電極310連接於前凸塊300，一對電極311連接於共有配線301。以下，為方便說明，將一對貫通電極310中之連接至外部且傳輸信號之貫通電極稱為貫通電極310a，將另一貫通電極稱為貫通電極310b。又，將一對電極311中之連接下述背面配線350之電極稱為電極311a，將另一電極稱為電極311b。再者，由於該等一對貫通電極310及一對電極311之形成方法與上述實施形態之電極用貫通孔20之形成方法及貫通電極32之形成方法相同，故省略詳細之說明。又，共有配線301與電極311構成本發明中之配線。即，共有配線301與電極311連接於電路13，而不連接於貫通電極310，且至少一部分露出於晶圓10之背面10b。
其次，如圖34所示，使晶圓10與元件層11之上下位置反轉，並向晶圓10之背面10b上供給鍍敷液320。此時，於晶圓10之背面10b中，例如形成有鍍層之貫通電極310與電極 311之周圍、及形成下述背面配線350之位置較其他位置相對親水化。所謂可形成背面配線350之位置，係例如連結貫通電極310b與電極311a之間之直線部。雖亦可對整個背面10b供給鍍敷液320，但只要如此般預先相對地供給鍍敷液320，則可於之後之鍍敷步驟中高效地形成電流路徑，從而準確地進行配線。該相對之親水化既可對形成鍍層之位置積極地進行親水化處理，亦可對其他未形成鍍層之位置進行疏水化處理。或者，亦可進行上述親水化處理與疏水化處理之兩者。如此，如圖34所示，向晶圓10之背面10b上之貫通電極310及電極311之周圍供給鍍敷液320。
其後，如圖35所示，於晶圓10之背面10b側配設模板330。模板330包含具有與晶圓10對向之面之基體331、及複數對配置於基體331之表面且自由切換極性之一對作為對向電極之電極332、333。各一對電極332、333分別配置於與各一對貫通電極310及一對電極311相對應之位置。即，一對第1電極332對應於一對貫通電極310，一對第2電極333對應於一對電極311。
其後，對各一對電極332、333施加電壓，且對各一對貫通電極310與一對電極311分別施加電壓。如此一來，則如圖35所示，於各電極332、333與對應之貫通電極310及電極311之間形成電橋340。該等電橋340係藉由鍍層自接觸於鍍敷液320之電極中之成為陰極側之電極成長並到達至對向之陽極側之電極而形成。此時，可視需要藉由切換模板330中之各一對電極332、333之極性而高效地形成電橋 340。再者，藉由進而施加電壓，而產生擊穿現象，從而經由電橋340將各電極332、333與對應之貫通電極310及電極311確實地連接。於上述狀態下，對各一對貫通電極310與一對電極311施加電壓，從而進行貫通電極310、電極311及電路13之電性試驗。
其後，對於具備藉由上述電路13之電性特性之試驗而判定為良品之良品電路13a之良品晶片12a，如圖36所示，形成連接貫通電極310b與電極311a之作為另一配線之背面配線350。此時，由於僅對貫通電極310b與電極311a施加偏壓，故而對與該貫通電極310b及電極311a相對應之第1電極332及第2電極333施加偏壓。為於第1電極332與第2電極333之間形成經由電橋340之電流路徑，而於其間藉由鍍敷成長形成背面配線350。
或者，即便為圖37所示之方法，亦能夠形成連接貫通電極310b與電極311a之背面配線350。若僅對貫通電極310a與電極311b施加偏壓，則因形成以圖37之箭頭所示之電流路徑，故於貫通電極310b與電極311a之間形成背面配線350。此時，不對與貫通電極310b及電極311a對向之電極施加偏壓。
其後，如圖38所示，使模板330退避。此時，去除各電極332、333與對應之貫通電極310及電極311之間之電橋340。如此，形成背面配線350，而使一對貫通電極310、一對電極311及電路13得以連接。
其後，如圖39所示，於形成有背面配線350之晶圓10(良 品晶片12a)上積層下一片晶圓10(於圖39中，雖設為良品晶片12a，但實際上如下所述般於在第2晶圓上形成背面配線350之前，進行用以判別良品、不良品之檢査)。以下，為方便說明，將前者之晶圓10稱為第1晶圓10，將後者之晶圓10稱為第2晶圓10。第2晶圓10係於在其正面10a上形成有元件層11之狀態、即圖31所示之晶圓10之狀態下積層於第1晶圓10上。其後，於對第2晶圓10之背面10b進行研磨而使之薄化後，於該第2晶圓10中形成一對貫通電極310與一對電極311。該第2晶圓10之貫通電極310與第1晶圓10之貫通電極310導通。再者，由於該等貫通電極310及電極311與上述實施形態之電極用貫通孔20之形成方法及貫通電極32之形成方法相同，故省略詳細之說明。
其後，如圖40所示，於第2晶圓10之背面10b側配設模板330。而且，以與圖37所示之方法相同之方法，於第2晶圓10上形成連接貫通電極310b與電極311a之背面配線350。具體而言，僅對貫通電極310a與電極311b施加偏壓。如此一來，形成以圖40之箭頭所示之電流路徑，故於貫通電極310b與電極311a之間形成背面配線350。再者，背面配線350亦可利用與圖36所示之方法相同之方法形成。
另一方面，對於具備藉由電性特性之試驗而判定為不良品之不良品電路13b之不良品晶片12b，不形成如圖36所示之背面配線350。該電性特性之試驗係於在第2晶圓10之背面10b側配設模板330時，以與圖35、圖36所示之方法相同之方法進行。
如此，如圖41所示，沿鉛垂方向積層良品晶片12a與不良品晶片12b。此時，以使貫通電極310導通之方式、即以貫通電極310貫通複數個半導體晶片12之方式積層該複數個半導體晶片12。如此，最終製造混載有良品晶片12a與不良品晶片12b之半導體裝置360。再者，可省略最下層之半導體晶片12以外之半導體晶片12之前凸塊300。又，於圖示之例中半導體晶片12係積層有3層，但該等之積層數可任意地設定。進而，半導體裝置360中之不良品晶片12b之位置亦不限定於圖示之例，無論將不良品晶片12b配置於哪一層，如下所述般均可使半導體裝置360為良品。
於如上所述般而製造之半導體裝置360中，對貫通電極310傳輸特定之資料信號。資料信號係包含例如電路13內之記憶胞之位址或記錄於記憶胞之記憶體等資料之信號。而且，由於貫通電極310與良品電路13a電性連接，故來自貫通電極310之資料信號被輸出至良品電路13a。另一方面，由於貫通電極310未與不良品電路13b電性連接，故來自貫通電極310之資料信號不會輸出至不良品電路13b。如此，半導體裝置360起作用。
根據以上實施形態，可使連接貫通電極310b與電極311a之背面配線350發揮作為可程式化之配線之功能。即，藉由於晶圓10之背面10b選擇性地形成背面配線350，而可選擇連接於該背面配線350之電路13。因此，可適當地選擇半導體晶片12。由於如上所述般使良品晶片12a與不良品晶片12b電性分離，故不良品晶片12b之影響不會波及其他 良品晶片12a。因此，即便存在不良品晶片12b，亦能夠使半導體裝置360為良品，從而可提高半導體裝置360之良率。
又，所積層之各半導體晶片12除背面配線350之位置以外全部為相同之構造。因此，包括圖案化時之掩模在內，能以相同之製程量產各半導體晶片12。
又，用以選擇貫通電極310與電路13之連接或非連接之選擇機構可利用簡單之方法形成。即，藉由切換模板330之一對電極332、333之極性，而可於所需之晶圓10上適當且容易地形成背面配線350。由於如此般能以簡易之方法形成選擇機構，故可高效地製造半導體裝置360。
又，於晶圓10之背面10b中，形成鍍層之位置較其他未形成鍍層之位置相對親水化，故可高效地形成電極332、333與貫通電極310及電極311之間之電流路徑。藉此，可適當地形成電橋340與背面配線350。
再者，於以上實施形態中，雖對藉由背面配線350而適當地選擇半導體晶片12之情形進行了說明，但本實施形態之半導體裝置360亦能夠發揮其他功能。例如只要於所積層之各晶圓10中選擇一半導體晶片12，則能夠以所積層之複數片晶圓10整體記錄程式。例如可記錄不良記憶胞之位址。於上述情形時，例如只要半導體裝置360具有具備用以置換並恢復不良記憶胞之冗餘記憶胞之冗餘電路，則可基於上述所記錄之不良記憶胞之位址而恢復該不良記憶胞。因此，可提高半導體裝置360之良率。
於以上實施形態中，使用自未形成電路13之晶圓10之背面10b側形成貫通電極310之方式、即所謂之Back-Via方式進行了說明。由於貫通電極310露出於未形成電路13之晶圓10之背面10b側，故背面配線350(可程式化之配線)亦形成於晶圓10之背面10b側。
然而，貫通電極之形成步驟並不限定於Back-Via方式，而提出有各種方式。
例如亦提出有自形成有電路13之正面11a形成貫通電極之方式(貫通電極之形成可於形成電路13前後以各種時序進行)、即所謂之Front-Via方式，於此種情形時亦可應用本發明。如圖42所示，於在形成有電路13之正面11a藉由蝕刻而形成貫通孔後，藉由嵌入導電性材料，而形成貫通電極310與垂直方向之電極311。再者，於該階段中貫通電極310尚未貫通晶圓10及元件層11，但如下所述般藉由對晶圓10之背面10b進行研磨，而使貫通電極310貫通晶圓10及元件層11。共有配線301只要預先於電路13之形成步驟、即所謂之BEOL(Back End Of Line)中形成即可。
再者，於本實施形態中同時形成貫通電極310與電極311，但電極311亦可與共有配線301同樣地於電路13之形成步驟中形成。觀察圖42亦可知，由於電極311與共有配線301全部位於元件層11內，故可於電路13之形成步驟中構築。
其後，如圖43所示，於將晶圓10接合於支撐基板370之狀態下對晶圓10之背面10b進行研磨而使晶圓10薄化，且 形成連接貫通電極310a、310b間之後凸塊380。此時，與上述實施形態不同，於作為晶圓10之電路形成面之正面11a接合支撐基板370，除此以外之一系列步驟與之前之實施形態相同。
其後，如圖44所示，將支撐基板370自晶圓10之正面11a調換至背面10b。於支撐基板370接合於晶圓10之正面11a之狀態下，於晶圓10之背面10b接合另一支撐基板370，於其後將接合於正面11a之支撐基板370剝離，藉此可調換支撐基板370。只要為該狀態，則由於貫通電極310與電極311自作為晶圓10之電路形成面之正面11a露出，故與之前之實施形態同樣地，可進行使用模板330之檢査及形成背面配線350(可程式化配線)。
如以上所說明般，本發明並不限定於貫通電極之形成方式等。本發明之本質在於，準備經短路之貫通電極對與垂直方向之電極對，並於該等之間形成配線，藉此發揮作為可程式化之配線之功能。
以上，一面參照隨附圖式一面對本發明之較佳之實施形態進行了說明，但本發明並不限定於上述例子。只要為本領域技術人員，則自當明確可於申請專利範圍所記載之思想範疇內思及各種變更例或修正例，且知悉該等當然亦屬於本發明之技術範圍。本發明並不限定於該例，而可採用各種態樣。
10‧‧‧晶圓
11‧‧‧元件層
12‧‧‧半導體晶片
13‧‧‧可程式化貫通電極單元
13a‧‧‧第1可程式化貫通電極單元
13b‧‧‧第2可程式化貫通電極單元
13c‧‧‧第3可程式化貫通電極單元
13d‧‧‧第4可程式化貫通電極單元
20‧‧‧第1前凸塊
20a‧‧‧第1前凸塊
20b‧‧‧第1前凸塊
21‧‧‧第2前凸塊
21a‧‧‧第2前凸塊
21b‧‧‧第2前凸塊
22‧‧‧第3前凸塊
22a‧‧‧第3前凸塊
22b‧‧‧第3前凸塊
24‧‧‧第1共有配線
26‧‧‧第2共有配線
28‧‧‧第3共有配線
30‧‧‧支撐晶圓
40‧‧‧貫通孔
50‧‧‧第1貫通電極
50a‧‧‧第1貫通電極
50b‧‧‧第1貫通電極
51‧‧‧第2貫通電極
51a‧‧‧第2貫通電極
51b‧‧‧第2貫通電極
52‧‧‧第3貫通電極
52a‧‧‧第3貫通電極
52b‧‧‧第3貫通電極
60‧‧‧模板
61‧‧‧第1電極
62‧‧‧第2電極
63‧‧‧第3電極
70‧‧‧鍍層
80‧‧‧第1後凸塊
81‧‧‧第2後凸塊
82‧‧‧第3後凸塊
100‧‧‧半導體裝置
110‧‧‧計數器
120‧‧‧前凸塊
120a‧‧‧第1前凸塊
120b‧‧‧第2前凸塊
122‧‧‧共有配線
130‧‧‧貫通電極
130a‧‧‧第1貫通電極
130b‧‧‧第2貫通電極
140‧‧‧後凸塊
150‧‧‧半導體裝置
200‧‧‧前凸塊
202‧‧‧第1共有配線
203‧‧‧電路
204‧‧‧第2共有配線
210‧‧‧第1貫通電極
210a‧‧‧第1貫通電極
210b‧‧‧第1貫通電極
211‧‧‧第2貫通電極
211a‧‧‧第2貫通電極
211b‧‧‧第2貫通電極
230‧‧‧模板
231‧‧‧基體
232‧‧‧第1電極
233‧‧‧第2電極
240‧‧‧電橋
250‧‧‧背面配線
260‧‧‧半導體裝置
270‧‧‧輔助電極
280‧‧‧突起部
300‧‧‧前凸塊
301‧‧‧共有配線
310‧‧‧貫通電極
310a‧‧‧貫通電極
310b‧‧‧貫通電極
311‧‧‧(垂直方向之)電極
311a‧‧‧(垂直方向之)電極
311b‧‧‧(垂直方向之)電極
320‧‧‧鍍敷液
330‧‧‧模板
331‧‧‧基體
332‧‧‧第1電極
333‧‧‧第2電極
340‧‧‧電橋
350‧‧‧背面配線
360‧‧‧半導體裝置
380‧‧‧後凸塊
S1~S13‧‧‧步驟
圖1係表示作為參考例之實施形態之半導體裝置之製造 方法之各步驟的流程圖。
圖2係表示於晶圓上形成有元件層之情況之縱剖面之說明圖。
圖3係表示配設支撐晶圓並使晶圓薄化之情況之縱剖面之說明圖。
圖4係表示於晶圓中形成有複數個貫通孔之情況之縱剖面之說明圖。
圖5係表示於晶圓中形成有複數對一對貫通電極之情況之縱剖面之說明圖。
圖6係表示於晶圓之背面側配設有模板之情況之縱剖面之說明圖。
圖7係表示於電極與貫通電極之間形成有鍍層之情況之縱剖面之說明圖。
圖8係表示於一對貫通電極中之一貫通電極上形成有後凸塊之情況之縱剖面之說明圖。
圖9係表示積層有複數片晶圓之情況之縱剖面之說明圖。
圖10係表示積層有複數片晶圓之情況之縱剖面之說明圖。
圖11係表示半導體裝置之構成之概略之縱剖面圖。
圖12係表示另一實施形態之半導體裝置之構成之概略之縱剖面圖。
圖13係表示於晶圓上形成有元件層之情況之縱剖面之說明圖。
圖14係模式性地表示晶圓及元件層之說明圖。
圖15係表示向晶圓之背面供給有鍍敷液之情況之縱剖面之說明圖。
圖16係表示於電極與貫通電極之間形成電橋，並進行貫通電極與電路之電性試驗之情況之縱剖面之說明圖。
圖17係表示於晶圓之背面形成背面配線之情況之縱剖面之說明圖。
圖18係表示於晶圓之背面形成背面配線之情況之縱剖面之說明圖。
圖19係表示於晶圓之背面形成有背面配線之情況之縱剖面之說明圖。
圖20係模式性地表示於第4半導體晶片上形成有背面配線之情況之說明圖。
圖21係模式性地表示於第3半導體晶片上形成有背面配線之情況之說明圖。
圖22係表示積層有複數片晶圓之情況之縱剖面之說明圖。
圖23係模式性地表示本實施形態之半導體裝置之說明圖。
圖24係表示於模板上設置有輔助電極之情況之縱剖面之說明圖。
圖25係表示對第1電極與輔助電極之間施加偏壓而形成背面配線之情況之縱剖面之說明圖。
圖26係表示電極與輔助電極之俯視時之配置之說明圖。
圖27係表示於圖26中形成有背面配線之情況之說明圖。
圖28係另一實施形態之貫通電極之縱剖面之說明圖。
圖29係另一實施形態之貫通電極之橫剖面之說明圖。
圖30係表示使用另一實施形態之貫通電極形成鍍敷配線之情況之縱剖面之說明圖。
圖31係表示於另一實施形態中在晶圓上形成有元件層之情況之縱剖面之說明圖。
圖32係表示於另一實施形態中在晶圓上接合有支撐基板之情況之縱剖面之說明圖。
圖33係表示於另一實施形態中使晶圓薄化後，形成有貫通電極與電極之情況之縱剖面之說明圖。
圖34係表示於另一實施形態中向晶圓之背面上供給有鍍敷液之情況之縱剖面之說明圖。
圖35係表示於另一實施形態中於晶圓之背面側配設有模板之情況之縱剖面之說明圖。
圖36係表示於另一實施形態中形成有連接貫通電極與電極之背面配線之情況之縱剖面之說明圖。
圖37係表示於另一實施形態中形成有連接貫通電極與電極之背面配線之情況之縱剖面之說明圖。
圖38係表示於另一實施形態中使模板退避之情況之縱剖面之說明圖。
圖39係表示於另一實施形態中在第1晶圓上積層有第2晶圓之情況之縱剖面之說明圖。
圖40係表示於另一實施形態中形成有連接第2晶圓中之 貫通電極與電極之背面配線之情況之縱剖面之說明圖。
圖41係表示另一實施形態中之半導體裝置之構成之概略之說明圖。
圖42係表示於另一實施形態中在晶圓中形成有貫通電極及電極之情況之縱剖面之說明圖。
圖43係表示於另一實施形態中在晶圓上接合有支撐基板之情況之縱剖面之說明圖。
圖44係表示於另一實施形態中調換支撐基板相對於晶圓之配置之情況之縱剖面之說明圖。
S1~S13‧‧‧步驟

Claims (14)

  1. 一種半導體裝置之製造方法，其包括：第1步驟，其係形成於厚度方向上貫通基板之一對貫通電極、及沿厚度方向於基板延伸且與基板之一面相連之一對垂直方向之電極，且於基板上之元件層中形成連接上述一對垂直方向之電極之共有配線；第2步驟，其係形成連接上述一對貫通電極中之一貫通電極與上述一對垂直方向之電極中之一垂直方向之電極之連接配線；以及第3步驟，其係積層形成有上述元件層之基板，並將一基板之上述貫通電極、與對向於該一基板而積層之另一基板之上述一對貫通電極中未連接上述連接配線之貫通電極連接。
  2. 如請求項1之半導體裝置之製造方法，其中於上述第1步驟中，於上述元件層中形成連接上述一對貫通電極之另一共有配線，並形成連接於上述另一共有配線、且與上述元件層表面相連之元件側凸塊；於上述第3步驟中，積層形成有上述元件層之基板，並將一基板之上述元件側凸塊、與對向於該一基板而積層之另一基板之上述一對貫通電極中未連接上述連接配線之貫通電極連接。
  3. 如請求項1之半導體裝置之製造方法，其中於上述第1步驟中，於上述元件層中形成連接於上述共有配線之電路。
  4. 如請求項1之半導體裝置之製造方法，其中於上述第2步驟中，將於與上述一對貫通電極相對應之位置上具備自由切換極性之一對第1電極、且於與上述一對垂直方向之電極相對應之位置上具備自由切換極性之一對第2電極之模板配置於基板，藉由上述一對第1電極與上述一對第2電極，而對上述一對貫通電極中之一貫通電極與上述一對垂直方向之電極中之一垂直方向之電極以不同之極性施加電壓，從而鍍敷形成上述連接配線。
  5. 如請求項4之半導體裝置之製造方法，其中上述模板係於鄰接之上述第1電極與上述第2電極之間具備輔助電極；且於對上述一對貫通電極中之一貫通電極與上述一對垂直方向之電極中之一垂直方向之電極以不同之極性施加電壓後，對上述輔助電極、與上述第1電極或上述第2電極之間施加不同極性之電壓，從而形成上述連接配線。
  6. 如請求項4之半導體裝置之製造方法，其中於上述第2步驟之前，至少使形成上述連接配線之位置較其他未形成鍍層之位置相對親水化。
  7. 如請求項1之半導體裝置之製造方法，其中於上述第1步驟中，於鄰接之上述貫通電極與上述垂直方向之電極各自之對向之面上形成突起部。
  8. 一種半導體裝置，其係積層複數個基板而構成者；所積層之基板中至少1個基板包含：一對貫通電極，其於厚度方向上貫通基板； 一對垂直方向之電極，其沿厚度方向於基板延伸且與基板之一面相連；共有配線，其於基板上之元件層中連接上述一對垂直方向之電極；以及連接配線，其連接上述一對貫通電極中之一貫通電極、與上述一對垂直方向之電極中之一垂直方向之電極。
  9. 如請求項8之半導體裝置，其包含：另一共有配線，其於上述元件層中連接上述一對貫通電極；及元件側凸塊，其連接於上述另一共有配線、且與上述元件層表面相連。
  10. 如請求項8之半導體裝置，其中於上述元件層中形成有連接於上述共有配線之電路。
  11. 如請求項8之半導體裝置，其中將於與上述一對貫通電極相對應之位置上具備自由切換極性之一對第1電極、且於與上述一對垂直方向之電極相對應之位置上具備自由切換極性之一對第2電極之模板配置於基板，藉由上述一對第1電極與上述一對第2電極，而對上述一對貫通電極中之一貫通電極與上述一對垂直方向之電極中之一垂直方向之電極以不同之極性施加電壓，從而鍍敷形成上述連接配線。
  12. 如請求項11之半導體裝置，其中上述模板係於鄰接之上述第1電極與上述第2電極之間具備輔助電極；且 於對上述一對貫通電極中之一貫通電極與上述一對垂直方向之電極中之一垂直方向之電極以不同之極性施加電壓後，對上述輔助電極、與上述第1電極或上述第2電極之間施加不同極性之電壓，從而形成上述連接配線。
  13. 如請求項11之半導體裝置，其中至少使形成上述連接配線之位置較其他未形成鍍層之位置相對親水化。
  14. 如請求項8之半導體裝置，其中於鄰接之上述貫通電極與上述垂直方向之電極各自之對向之面上形成有突起部。
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