JP6515724B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
複数のLSIチップ（または半導体）を積層した３次元LSIの半導体装置が提案されている。例えば、複数のDRAMチップを積層して構成したHMC（Hybrid Memory Cube）は、３次元LSIの一つである。
３次元LSI（Large Scale Integrated circuit）における複数のLSIチップを積層する技術の一つが、シリコン基板を貫通するビア配線（またはビア）であるTSV（Through Silicon Via）である。シリコン基板にTSVを形成することで、積層された複数のLSIチップ間を直接接続することができる。
TSVによるチップ間の接続を行うために、チップの表面と裏面に、マイクロバンプ用パッドが設けられる。チップの裏面側のマイクロバンプ用パッドはTSVに接続され、TSVはチップ内の回路に接続される。したがって、２つのチップの一方のチップ裏面側のマイクロバンプ用パッドと他方のチップ表面側のマイクロバンプ用パッドとをマイクロバンプを介して接続することで、チップ間を直接接続できる。マイクロバンプは、C4工法(Controlled Collapse Chip Connection)によるC4バンプよりも小さい。したがって、マイクロバンプ用パッドのサイズは、C4バンプ用パッドよりも小さい。
TSVを利用した３次元LSIについては、例えば、特許文献１，２などに記載されている。
特開２０１２−２５５７０４号公報 特表２０１３−５３１８９１号公報
複数のチップ（または半導体）を積層した３次元LSIは、各チップの表面（多層配線層側）または裏面（シリコン基板側）に設けられたマイクロバンプ用パッドがどこにも接続されずオープン状態になる場合がある。例えば、積層した複数チップのうち最上層のチップの裏面上のマイクロバンプ用パッドや、最下層のチップの表面上のマイクロバンプ用パッドなどである。
オープン状態のマイクロバンプ用パッドが、外部に露出する状態で且つMOSトランジスタのゲート入力に接続される場合、外部からの静電気によるゲート酸化膜破壊のリスクがある。そのため、マイクロバンプ用パッドをプルアップ抵抗またはプルダウン抵抗を介して電源端子VDDまたはグランド端子GNDに接続することが行われる。
しかしながら、TSVはチップ間を直接接続するビアであるので、高周波数の信号を伝播することが期待される。そのため、TSVに接続されるマイクロバンプ用パッドにプルアップ抵抗またはプルダウン抵抗を接続することは、信号配線の寄生容量を大きくすることになり好ましくない。
そこで、実施の形態の第１の側面の目的は、マイクロバンプ用パッドの信号配線の寄生容量を抑制した半導体装置を提供することにある。
実施の形態の第１の側面は、第１の基板と、前記第１の基板を貫通する第１のビアと、前記第１の基板の裏面側に形成され前記第１のビアと接続された第１の裏面側パッドと、前記第１の基板の表面側に形成された第１の配線層と、前記第１の配線層の表面側に形成された第１の表面側パッドと、前記第１の基板に形成された入力回路とを備え、前記第１の配線層が前記第１のビアと前記第１の表面側パッドと前記入力回路の入力端子とを接続する入力信号配線を備える、第１の半導体と、
第２の基板と、前記第２の基板の表面側に形成された第２の配線層と、前記第２の配線層の表面側に形成された第２の表面側パッドと、前記第２の基板に形成された出力回路とを備え、前記第２の配線層が前記第２の表面側パッドを前記出力回路の出力端子に接続する出力信号配線を備える、第２の半導体とを有し、
前記第１の半導体の裏面側に前記第２の半導体が積層され、前記第１の半導体の前記第１の裏面側パッドと前記第２の半導体の前記第２の表面側パッドとが互いに接続された、半導体装置である。
第１の側面によれば、マイクロバンプ用パッドの信号配線の寄生容量を抑制した半導体装置を提供する。
３次元LSIの一例を示す断面図である。 ３次元LSIの各チップの構成とマイクロバンプについて説明する図である。 図２の２つの積層されたチップの回路の概略を示す図である。 図２とは異なる３次元LSIの各チップの構成とマイクロバンプについて説明する図である。 第１の実施の形態における積層された複数チップを有する半導体装置を示す図である。 図５の下側のチップCHP_1の裏面側と表面側の平面図である。 図５の２つの積層されたチップの回路の概略を示す図である。 第１の実施の形態における３つのチップを積層した状態例を示す図である。 第２の実施の形態におけるチップの断面構成と回路とを示す図である。 第２の実施の形態おける複数チップ（図９のチップ）を積層した半導体装置の積層された２つのチップの断面を示す図である。 図１０の２つのチップを積層した状態の回路を示す図である。 第３の実施の形態における２つのチップを積層した半導体装置の断面構造を示す図である。 図１２の２つのチップの裏面側と表面側の構成を示す平面図である。 図１２の２つのチップの上に、更に３層目のチップCHP_3を積層した半導体装置の断面構造を示す図である。
図１は、３次元LSIの一例を示す断面図である。図１の３次元LSIは、パッケージ基板１６と、パッケージ基板上に積層された、それぞれが半導体である５つのチップ１１-１５とを有し、５つのチップが絶縁封止材料１７で封止される。各チップ１１-１５には、シリコン基板を貫通するビアTSVが形成され、チップの表面側と裏面側にマイクロバンプ用パッドPAD_Bが設けられる。そして、上下に隣接するチップ間は、マイクロバンプBUMP_Bを介して直接接続される。
本明細書では、LSIチップを半導体とも称する。
また、最下位層のチップ１５には、C4バンプ用パッドPAD_Aが設けられ、パッケージ基板１６のC4バンプ用パッドPAD_Aと、C4バンプBUMP_Aを介して接続される。また、パッケージ基板１６は、図示しないプリント基板などにバンプBUMP_Cを介して接続される。
図１の３次元LSIは、例えば、４つのメモリチップ１１-１４を、１つの論理チップ１５上に積層したハイブリッドメモリキューブHMCである。論理チップ１５は、たとえば、４つのメモリチップ１１-１４のメモリコントローラである。メモリコントローラは、４つのメモリチップ１１-１４に並列にアクセスコマンドやアドレス、データを出力し、４つのメモリチップ１１-１４のうち選択されたメモリチップから出力された読み出しデータを受信する。
図２は、３次元LSIの各チップの構成とマイクロバンプについて説明する図である。図２には、２つのチップCHP_1, CHP_2が積層されている。下側のチップCHP_1は、シリコンなどの半導体基板SUB_1と、その表面側（図２中、下側）に形成された多層配線層MUL_1とを有する。さらに、半導体基板SUB_1の表面には各種の回路I_CIR, LOG, O_CIRが形成され、多層配線層MUL_1内の信号配線により各回路間が接続される。また、半導体基板SUB_1には表面側から裏面側まで貫通するスルーシリコンビア（以下、ビアと称する。）TSVが形成される。
そして、下側チップCHP_1では、半導体基板SUB_1の裏面側（図２中、上側）にはビアTSVに接続された裏面側マイクロバンプ用パッドPAD_B2, PAD_B4が形成され、半導体基板SUB_1の表面側、すなわち、多層配線層MUL_1上には表面側マイクロバンプ用パッドPAD_B1, PAD_B3が形成される。さらに、多層配線層MUL_1上には、C4バンプ用パッドPAD_A1, PAD_A2が形成され、C4バンプBUMP_Aを介して図示しない基板のパッドと接続される。
一方、上側チップCHP_2も、下側チップCHP_1と同様に、半導体基板SUB_2と、その表面側（図２中、下側）に形成された多層配線層MUL_2とを有する。さらに、半導体基板SUB_2の表面には各種の回路I_CIR, LOG, O_CIRが形成され、多層配線層MUL_2内の信号配線により各回路間が接続される。また、半導体基板SUB_2には表面側から裏面側まで貫通するスルーシリコンビア（以下単にビアと称する。）TSVが形成される。そして、半導体基板SUB_2の裏面側（図２中、上側）にはビアTSVに接続された裏面側マイクロバンプ用パッドPAD_B2, PAD_B4が形成され、半導体基板SUB_2の表面側、すなわち、多層配線層MUL_2上には表面側マイクロバンプ用パッドPAD_B1, PAD_B3が形成される。
上側チップCHP_2は、下型チップCHP_1を積層面に沿って１８０°回転して配置され、したがって、断面図では左右が逆になっている。そして、下側チップCHP_1の裏面側パッドPAD_B2, PAD_B4は、上側チップCHP_2の表面側パッドPAD_B3, PAD_B1とそれぞれマイクロバンプBUMP_Bを介して接続される。
図３は、図２の２つの積層されたチップの回路の概略を示す図である。図２の各回路とパッドの接続関係を、図３を参照して説明する。
下側チップCHP_1において、表面側パッドPAD_B1は多層配線層MUL_1内の信号配線を介して入力回路I_CIR_1に接続され、裏面側パッドPAD_B2はビアTSVを介して別の入力回路I_CIR_2に接続される。入力回路I_CIR_1, I_CIR_2は、例えばCMOS回路（図示せず）を有し、表面側パッドPAD_B1と裏面側パッドPAD_B2から入力される入力信号がCMOS回路の入力ゲート端子に接続される。
一方、入力回路I_CIR_1, I_CIR_2の出力は論理回路LOGに入力され、論理回路LOGの出力は出力回路O_CIR_1, O_CIR_2に入力され、一方の出力回路O_CIR_1の出力は表面側パッドPAD_B3に多層配線層MUL_1内の信号配線を介して接続され、他方の出力回路O_CIR_2の出力はビアTSVを介して裏面側パッドPAD_B4に接続される。
上側チップCHP_2も下側チップCHP_1と同様の接続関係、回路構成を有する。但し、上側チップCHP_2は下側チップCHP_1を積層面に沿って１８０°回転させ、断面図では左右逆の関係にあるので、図３の回路図においても、上側チップCHP_2の回路は、下側チップCHP_1の回路と左右逆の関係になっている。
図２、図３の下側チップCHP_1の裏面側パッドPAD_B2, PAD_B4と、上側チップCHP_2の表面側パッドPAD_B3, PAD_1とそれぞれマイクロバンプBUMP_Bを介して接続される。そのため、下側チップCHP_1の表面側パッドPAD_B1と、上側チップCHP_2の裏面側パッドPAD_B2は、共に入力端子ではあるが、どこにも接続されずオープンの状態OPENになっている。このように、入力回路に接続されるマイクロバンプ用パッドPAD_B1, PAD_B2は、他のチップのパッドPAD_B4, PAD_B3に接続される場合もあれば、オープン状態OPENになる場合もある。オープン状態になると静電気による入力回路の破壊のリスクが生じる。
そのため、入力回路に接続されるパッドPAD_B1, PAD_B2は、たとえば、電源配線VDD（またはグランド配線）にプルアップ抵抗Rp（またはプルダウン抵抗）を介して接続される。パッドPAD_B1, PAD_B2は、プルアップ抵抗Rpを介して電源配線VDDに接続されているので、３次元LSIにおいてオープン状態になっても、印加された静電気を電源配線VDDに放電することで、内部回路の破壊が防止される。
しかし、チップ間を直接接続するビアTSVに接続されるパッドPAD_B1, PAD_B2にプルアップ抵抗Rp（またはプルダウン抵抗）を接続することは、高周波信号を伝播するチップ間接続配線の寄生容量を高くしCR時定数を大きくすることを意味する。そのため、伝播する高周波信号の波形が鈍り好ましくない。
一方、パッドPAD_B3, PAD_B4は、出力回路O_CIR_1, O_CIR_2内のCMOS回路の出力端子に接続されるので、静電気が印加されても出力回路内のCMOS回路のゲート酸化膜を破壊するリスクはない。したがって、出力回路に接続されるパッドPAD_B3, PAD_B4には、プルアップ抵抗（またはプルダウン抵抗）を介して電源配線VDD（またはグランド配線）に接続されることはされない。
図４は、図２とは異なる３次元LSIの各チップの構成とマイクロバンプについて説明する図である。図４の２つのチップCHP_1, CHP_2の構成は、図２の２つのチップCHP_1, CHP_2の構成と、下側チップCHP_1の表面側パッドと上側チップCHP_2の裏面側パッドを除いて同じ構成である。
図４の断面図を図２と比較するとわかるとおり、図４の下側チップCHP_1には入力回路I_CIR_1に接続される表面側パッドPAD_B1が設けられておらず、上側チップCHP_2には入力回路I_CIR_2に接続される裏面側パッドPAD_B2が設けられていない。つまり、図２において、チップ積層状態でオープン状態になる下側チップCHP_1のパッドPAD_B1と上側チップCHP_2のパッドPAD_B2を有しない構造にすることで、チップ間配線内にプルアップ抵抗Rp（またはプルダウン抵抗）を設けないようにしている。
その結果、図４の例は、下側チップCHP_1と上側チップCHP_2とは、入力回路の入力端子に接続されるパッドに関して互いに異なる構成を有し、入力回路I_CIR_1, I_CIR_2の入力に接続されるパッドPAD_B2, PAD_B1が、積層状態でオープン状態にならない。そのため、入力回路I_CIR_1, I_CIR_2に接続されるパッドPAD_B2, PAD_B1は、図２のようにプルアップ抵抗Rp（またはプルダウン抵抗）を介して電源配線（またはグランド配線）に接続されていない。
しかし、図４のように、下側チップCHP_1と上側チップCHP_2を、入力回路の入力端子に接続されるパッドに関して、構成をそれぞれ異ならせる必要が有り、製造工程上コストアップになる。
[第１の実施の形態]
図５は、第１の実施の形態における積層された複数チップを有する半導体装置を示す図である。図５には、２つのチップCHP_1, CHP_2が積層されている。
下側のチップCHP_1は、シリコンなどの半導体基板SUB_1と、その表面側に形成された多層配線層MUL_1とを有する。さらに、半導体基板SUB_1の表面には入力回路、論理回路、出力回路I_CIR, LOG, O_CIRが形成され、多層配線層MUL_1内の信号配線により各回路間が接続される。また、半導体基板SUB_1には表面側から裏面側まで貫通するスルーシリコンビア（以下、ビアと称する。）TSVが形成される。
そして、下側チップCHP_1では、半導体基板SUB_1の裏面側にはビアTSVに接続された裏面側マイクロバンプ用パッドPAD_B2, PAD_B4が形成され、半導体基板SUB_1の表面側、すなわち、多層配線層MUL_1上には表面側マイクロバンプ用パッドPAD_B1, PAD_B3が形成される。さらに、多層配線層MUL_1上には、C4バンプ用パッドPAD_A1, PAD_A2が形成され、C4バンプBUMP_Aを介して図示しない基板のパッドと接続される。
マイクロバンプ用パッドPAD_Bは、マイクロバンプBUMP_Bのサイズに対応するサイズを有し、C4バンプ用パッドPAD_Aは、C4バンプBUMP_Aのサイズに対応するサイズを有する。そして、マイクロバンプBUMP_Bは、C4バンプBUMP_Aより小さいサイズである。したがって、マイクロバンプ用パッドPAD_Bは、C4バンプ用パッドPAD_Aより面積が狭く、高さも低い。
一方、上側チップCHP_2は、下側チップCHP_1と同様の構成を有する。但し、下側チップCHP_1を積層面で１８０°回転して配置され、左右逆の構成であり、C4バンプ用パッドは示されていない。つまり、上側チップCHP_2と下側チップCHP_1とはC4バンプ用パッドを除いて同じ構成を有する。ここまでは、図２と同様である。
図５において、下側のチップCHP_1では、入力回路I_CIRの入力に接続される表面側マイクロバンプ用パッドPAD_B1と、裏面側マイクロバンプ用パッドPAD_B2とが、ビアTSV及び入力信号配線２０を介して共通に接続される。同様に、上側のチップCHP_2でも、入力回路I_CIRの入力に接続される表面側マイクロバンプ用パッドPAD_B1と、裏面側マイクロバンプ用パッドPAD_B2とが、ビアTSV及び入力信号配線３０を介して共通に接続される。そして、両チップCHP_1，CHP_2における入力用の表面側マイクロバンプ用パッドPAD_B1、PAD_B2には、プルアップ抵抗（またはプルダウン抵抗）を介して電源配線（またはグランド配線）に接続する構成ではない。
なお、図５において、下側のチップCHP_1では、出力回路O_CIRの出力に接続される表面側マイクロバンプ用パッドPAD_B3と、裏面側マイクロバンプ用パッドPAD_B4とが、ビアTSVと出力信号配線２１を介して共通に接続される。上側のチップCHP_2も下側のチップCHP_1と同様に、出力回路O_CIRの出力に接続される表面側マイクロバンプ用パッドPAD_B3と、裏面側マイクロバンプ用パッドPAD_B4とが、ビアTSVと出力信号配線３１を介して共通に接続される。
図６は、図５の下側のチップCHP_1の裏面側と表面側の平面図である。下側チップCHP_1の裏面側には、前述のとおり、裏面側マイクロバンプ用パッドPAD_B2, PAD_B4が対角線上に形成されている。一方、下側チップCHP_1の表面側には、前述のとおり、裏面側マイクロバンプ用パッドPAD_B1, PAD_B3が対角線上に形成され、さらに、C4バンプ用パッドPAD＿A1, PAD_A2が形成される。裏面側と表面側の間の二点鎖線を中心に両側面を折り返すと、裏面側マイクロバンプ用パッドPAD_B2, PAD_B4と、表面側マイクロバンプ用パッドPAD_B1, PAD_B3がチップの平面視において同じ位置になる。図中、A-Aの一点鎖線に沿った断面が、図５の断面図に対応する。
図５の上側チップCHP_2の裏面側と表面側の平面図も、図６と同等である。但し、下側チップCHP_1と上側チップCHP_2の表面側マイクロバンプ用パッドと、裏面側マイクロバンプ用パッドとの位置関係は、両チップの積層面に沿って１８０°回転した関係になる。
図７は、図５の２つの積層されたチップの回路の概略を示す図である。図５の各回路とパッドの接続関係を、図７を参照して説明する。
下側チップCHP_1において、表面側パッドPAD_B1は多層配線層MUL_1内の入力信号配線２０を介して入力回路I_CIRの入力端子に接続され、裏面側パッドPAD_B2もビアTSVと入力信号配線２０を介して同じ入力回路I_CIRの入力端子に接続される。入力回路I_CIRは、CMOS回路（図示せず）を有し、表面側パッドPAD_B1と裏面側パッドPAD_B2から入力される入力信号がCMOS回路の入力ゲート端子に接続される。
一方、入力回路I_CIRの出力は論理回路LOGに入力され、論理回路LOGの出力は出力回路O_CIRに入力され、一方の出力回路O_CIRの出力は表面側パッドPAD_B3に多層配線層MUL_1内の出力信号配線３０を介して接続され、さらに、ビアTSVと出力信号配線２１を介して裏面側パッドPAD_B4に接続される。
上側チップCHP_2も下側チップCHP_1と同様の接続関係、回路構成を有する。但し、上側チップCHP_2は下側チップCHP_1を１８０°回転させ、断面図では左右逆の関係にあるので、図３の回路図においても、上側チップCHP_2の回路は、下側チップCHP_1の回路と左右逆の関係になっている。
図２，３と同様に、図５、図７の下側チップCHP_1の裏面側パッドPAD_B2, PAD_B4と、上側チップCHP_2の表面側パッドPAD_B3, PAD_1とそれぞれマイクロバンプBUMP_Bを介して接続される。そのため、下側チップCHP_1の表面側パッドPAD_B1と、上側チップCHP_2の裏面側パッドPAD_B2は、共に入力端子ではあるが、どこにも接続されていない。
しかし、下側チップCHP_1の表面側パッドPAD_B1は、入力信号配線２０とビアTSVを介して同じ下側チップCHP_1の裏面側パッドPAD_B2に接続され、さらに、裏面側パッドPAD_B2はマイクロバンプBUMP_Bを介して上側チップCHP_2の表面側マイクロバンプ用パッドPAD_B3に接続されている。したがって、下側チップCHP_1の表面側パッドPAD_B1は、上側チップCHP_2の出力回路O_CIRの出力端子に接続されるので、オープン状態にはならない。しかも、上側チップCHP_2の出力回路の出力端子は、通常CMOS回路のドレイン端子であり、静電気をドレイン端子から基板に逃がすことができ、静電気によるゲート酸化膜の破壊のリスクはない。
同様に、上側チップCHP_2の裏面側パッドPAD_B2は、同じ上側チップCHP_2の表面側パッドPAD_B1に入力信号配線３０を介して接続され、さらに、表面側パッドPAD_B1はマイクロバンプBUMP_Bを介して下側チップCHP_1の裏面側マイクロバンプ用パッドPAD_B4に接続されている。したがって、上側チップCHP_2の裏面側パッドPAD_B2も、下側チップCHP_1の出力回路O_CIRの出力端子に接続されるので、オープン状態にはならない。
このように両チップCHP_1,CHP_2の入力回路の入力に接続される表面側マイクロバンプ用パッドPAD_B1と裏面側マイクロバンプ用パッドPAD_B2は、ビアTSVと入力信号配線２０，３０を介して互いに接続されている。したがって、チップ積層状態でいずれか一方のパッドが外部と接続されなくても、他方のパッドが、積層されている他のチップの出力回路に接続され、オープン状態にならない。それに伴い、入力回路の入力に接続されるパッドPAD_B1, PAD_B2には、プルアップ抵抗を介して電源配線などに接続されてない。したがって、チップ間を直接接続するビアTSVを介する接続配線のCR定数を抑制し、高周波信号を伝播させることができる。
しかも、図５、図６に示すとおり、第１の実施の形態の両チップCHP_1, CHP_2は、C4バンプ用パッドを除いてほぼ同じ構成であるので、チップの製造工程のコストを下げることができる。
図５において、下側のチップCHP_1の出力信号配線２１に接続された表面側マイクロバンプ用パッドPAD_B3を設けない構成にしてもよい。同様に、上側のチップCHP_2の出力信号配線３１に接続されたビアTSVや裏面側マイクロバンプ用パッドPAD_B4を設けない構成にしてもよい。但し、それぞれのパッドPAD_B3,PAD_B4は、出力回路のCMOS回路の出力端子に接続されるので、オープン状態になることはなく、図５のように設けておいてもよい。つまり、出力側のパッドはオープン状態になることを防止するために設けないようにするという意味ではない。
一方、下側のチップCHP_1の入力信号配線２０に接続される表面側パッドPAD_B1とビアTSVと裏面側パッドPAD_B2の構成と、上側のチップCHP_2の入力信号配線３０に接続される表面側パッドPAD_B1とビアTSVと裏面側パッドPAD_B2の構成は、それぞれ入力信号配線２０，３０で接続してオープン状態にならないようにしている。したがって、同じ構成のままにすることでチップの製造コストを下げることができるという点に、メリットがある。
図８は、第１の実施の形態における３つのチップを積層した状態例を示す図である。最下層のチップCHP_1と２層目のチップCHP_2は、図５の構成及び接続関係と同じである。図８には、さらに、２層目のチップCHP_2の上に３層目のチップCHP_3が積層されている。３層目のチップCHP_3は、２層目のチップCHP_2を積層面に沿って１８０°回転して積層され、最下層のチップCHP_1と同じ左右の構成になっている。
ただし、２層目のチップCHP_2の入力回路I_CIRの入力に接続される表面側マイクロバンプ用パッドPAD_B1が、最下層のチップCHP_1の出力回路O_CIRの出力に接続された裏面側マイクロバンプ用パッドPAD_B4と、マイクロバンプBUMP_Bを介して接続されている。したがって、２層目のチップCHP_2の裏面側マイクロバンプ用パッドPAD_B2は、３層目のチップCHP_3の表面側マイクロバンプ用パッドPAD_B3とは非接続状態で積層される。さもなければ、２層目のチップCHP_2の入力回路I_CIRには最下層のチップCHP_1の出力と３層目のチップCHP_3の出力の両方が入力されるという不適切な接続関係になるからである。
もし、図８の３層目のチップCHP_3を、最下層のチップCHP_1の表面側に１８０°回転して積層する場合は、チップCHP_1の入力回路I_CIRに接続された表面側パッドPAD_B1と、その下側に積層されるチップCHP_3の出力回路O_CIRに接続された裏面側パッドPAD_B4との間も、非接続の状態で積層される。
［第２の実施の形態］
図９は、第２の実施の形態におけるチップの断面構成と回路とを示す図である。図９のチップCHP_1の断面構造は、図５と同様に、表面側マイクロバンプ用パッドPAD_B1と裏面側マイクロバンプ用パッドPAD_B2とが、ビアTSVと入力信号配線２０とを介して接続され、共に入力回路I_CIRの入力端子に接続される。したがって、図５と同様に、両パッドPAD_B1, PAD_B2のいずれか一方が外部と接続されなくても、他方が異なるチップのパッドPAD_B3, PAD_B4のいずれかに接続されて、オープン状態になることはない。
図９のチップCHP_1において、図５のチップCHP_1と以下の点で異なる。まず、図９のチップCHP_1は、C4バンプ用パッドPAD_A1は入出力セルIO_CEL1の入力に接続され、入出力セルIO_CEL1の出力はセレクタ回路SELに入力される。また、C4バンプ用パッドPAD_A2は入出力セルIO_CEL2の入力に接続され、その入出力セルIO_CELL2の出力はセレクタ回路SELに入力される。各入出力セルの入力端子は、プルアップ抵抗Rp（またはプルダウン抵抗）を介して電源配線VDD（またはグランド配線）に接続され、C4バンプ用パッドPAD_A1, PAD_A2から入力される静電気を逃がす経路が形成される。
図９のチップCHP_1の回路構成は、図５のチップCHP_1の入力回路I_CIR、論理回路LOG、出力回路O_CIRに加えて、セレクタSELを有する。図９の回路図に示されるとおり、マイクロバンプ用パッドPAD_B1, PAD_B2を入力とする入力回路I_CIRの出力と、C4バンプ用パッドPAD_A1を入力とする入出力セルIO_CEL1の出力とが、セレクタSELに入力される。そして、もう一つのC4バンプ用パッドPAD_A2を入力とする入出力セルIO_CEL2の出力S1が、セレクタSELの選択信号としてセレクタSELに入力される。さらに、セレクタSELの出力が論理回路LOGに入力される。論理回路LOGと出力回路O_CIRとその出力に接続されるマイクロバンプ用パッドPAD_B3, PAD_B4は、図５と同じである。
C4バンプ用パッドPAD_A2に入力されるセレクト信号は、グランド電位になるとセレクト信号S1はLレベルになり、セレクタSELはいずれか一方の入力を選択し、電源電位VDDになるとセレクト信号S1はHレベルになり、セレクタSELはいずれか他方の入力を選択する。
図１０は、第２の実施の形態おける複数チップ（図９のチップ）を積層した半導体装置の積層された２つのチップの断面を示す図である。図１１は、図１０の２つのチップを積層した状態の回路を示す図である。
図１０、図１１において、図５，図７と同様に、下側のチップCHP_1の裏面側マイクロバンプ用パッドPAD_B2と上側チップCHP_2の表面側マイクロバンプ用パッドPAD_B3とが、マイクロバンプBUMP_Bを介して接続される。また、下側のチップCHP_1の裏面側マイクロバンプ用パッドPAD_B4と上側チップCHP_2の表面側マイクロバンプ用パッドPAD_B1とが、マイクロバンプBUMP_Bを介して接続される。
したがって、下側のチップCHP_1の表面側マイクロバンプ用パッドPAD_B1と、上側チップCHP_2の裏面側マイクロバンプ用パッドPAD_B2は、共に、積層された他のチップCHP_2, CHP_1の出力回路O_CIRの出力端子に接続されることになり、電気的にオープン状態になることはない。したがって、入力回路I_CIRの入力に接続されるパッドPAD_B1, PAD_B2には、プルアップ抵抗Rp（またはプルダウン抵抗）を介して電源配線VDD（または電源配線）などに接続されることはない。
一方、下側のチップCHP_1のC4バンプ用パッドPAD_A1, PAD_A2は、図示しない基板のパッドにC4バンプBUMP_Aを介して接続され、それぞれ入力信号を供給される。しかし、上側のチップCHP_2のC4バンプ用パッドPAD_A1, PAD_A2は、どこにも接続されないで、オープン状態になる。しかし、これらのパッドPAD_A1, PAD_A2が接続される入出力セルIO_CEL1, IO_CEL2には入力端子がプルアップ抵抗Rp（またはプルダウン抵抗）を介して電源配線VDD（またはグランド配線）に接続されている。したがって、静電気により入出力セルの入力CMOS回路のゲート絶縁膜が破壊されることは抑制される。
したがって、マイクロバンプ用パッドPAD_Bを通過するチップ間接続経路にはプルアップ抵抗Rpなどが接続されず、高周波信号を伝播させることができる。一方、C4バンプ用パッドPAD_Aは、外部に露出されてオープン状態になりうるが、抵抗素子Rpを介して配線に接続されるので、静電気による破壊のリスクは少ない。
図１１に示されるとおり、下側チップCHP_1のパッドPAD_B1に静電気が印加されても、パッドPAD_B2、マイクロバンプBUMP_B、上側チップCHP_2のパッドPAD_B3、出力回路O_CIRの出力端子の経路で静電気を逃がすことができる。同様に、上側チップCHP_2のパッドPAD_B2に静電気が印加されても、パッドPAD_B1、マイクロバンプBUMP_B、下側チップCHP_1のパッドPAD_B4、出力回路O_CIRの出力端子の経路で静電気を逃がすことができる。
図１０に示された２つのチップの積層構造の上に、下側のチップCHP_1と同じ構成の第３のチップを積層し、３層構造にした場合は、図８で示したのと同様に、上下のチップで挟まれたチップ内の入力回路の入力端子に接続された２つのパッドPAD_B1,PAD_B2に、上下のチップそれぞれの出力回路の出力が共通に接続されることを回避するように、上側チップとの間または下側チップとの間のいずれかに非接続の状態を生成することが必要になる。
［第３の実施の形態］
図１２は、第３の実施の形態における２つのチップを積層した半導体装置の断面構造を示す図である。また、図１３は、図１２の２つのチップの裏面側と表面側の構成を示す平面図である。図１２は、図１３のB-Bの一点鎖線の断面図である。図１３の平面図において、裏面と表面は、二点鎖線で折り返される。
第１、第２の実施の形態では、図６に示したとおり、同じ入力回路の入力端子に接続される表面側マイクロバンプ用パッドPAD_B1と裏面側マイクロバンプ用パッドPAD_B2とが、平面視で同じ位置に設けられる。同様に、同じ出力回路の出力に接続される表面側マイクロバンプ用パッドPAD_B3と裏面側マイクロバンプ用パッドPAD_B4とが、平面視で同じ位置に設けられる。
それに対して、第３の実施の形態では、図１３に示されるとおり、同じ入力回路の入力に接続される表面側マイクロバンプ用パッドPAD_B1と裏面側マイクロバンプ用パッドPAD_B2とが、平面視で異なる位置に設けられる。同様に、同じ出力回路の出力に接続される表面側マイクロバンプ用パッドPAD_B3と裏面側マイクロバンプ用パッドPAD_B4も、平面視で異なる位置に設けられる。
但し、複数のチップを積層するために、両チップCHP_1, CHP_2において、裏面側の入力用のマイクロバンプ用パッドPAD_B2と表面側の出力用のマイクロバンプ用パッドPAD_B3とは、平面視で同じ位置に設けられる。同様に、裏面側の出力用のマイクロバンプ用パッドPAD_B4と表面側の入力用のマイクロバンプ用パッドPAD_B1も、平面視で同じ位置に設けられる。
第３の実施の形態では、同じ入力回路I_CIRの入力端子に接続される表面側パッドPAD_B1と裏面側パッドPAD_B2を平面視で異なる位置に配置し、同じ出力回路O_CIRの出力に接続される表面側パッドPAD_B3と裏面側パッドPAD_B4とを平面視で異なる位置に配置している。一方、異なるチップ間で互いに接続される入力回路の入力端子に接続されるパッドと出力回路の出力端子に接続されるパッドとは平面視で同じ位置に配置される。したがって、下側チップCHP_1と上側チップCHP_2とを積層面に沿って１８０°回転させことなく積層することができる。断面図において、両チップは、同じ左右の構成を有する。
図１２の断面図に示されるとおり、下側のチップCHP_1の出力回路O_CIRの出力に接続された裏面側の出力用のマイクロバンプ用パッドPAD_B4は、上側のチップCHP_2の表面側の入力用のマイクロバンプ用パッドPAD_B1にマイクロバンプBUMP_Bを介して接続され、論理回路LOGに入力される。逆に、上側のチップCHP_2の出力回路O_CIRの出力に接続された表面側の出力用のマイクロバンプ用パッドPAD_B3は、下側のチップCHP_2の裏面側の入力用のマイクロバンプ用パッドPAD_B2にマイクロバンプBUMP_Bを介して接続され、論理回路LOGに入力される。
図１２に示した構成は、各チップCHP_1, CHP_2が２つの入力回路及び入力パッドと２つの出力回路及び出力パッドを有する。この点は、図２と同様である。そして、図１２では、各入力は表面側のパッドPAD_B1と裏面側のパッドPAD_B2とがビアTSVと入力信号配線２０＿１，２０＿２を介して接続され、各出力は表面側のパッドPAD_B3と裏面側のパッドPAD_B4とがビアTSVと出力配線２１＿１，２１＿２を介して接続される。この点は、図２と異なる。
図１４は、図１２の２つのチップの上に、更に３層目のチップCHP_3を積層した半導体装置の断面構造を示す図である。最下層のチップCHP_1と２層目のチップCHP_2の積層構造は、図１２と異なり、最下層のチップCHP_1の裏面側の出力用のマイクロバンプ用パッドPAD_B4と２層目のチップCHP_2の表面側の入力用のマイクロバンプ用パッドPAD_B1とが非接続状態である。同様に、２層目のチップCHP_2と３層目のチップCHP_3の積層構造の積層構造は、３層目のチップCHP_3の表面側の出力用のマイクロバンプ用パッドPAD_B3と２層目のチップCHP_2の裏面側の入力用のマイクロバンプ用パッドPAD_B2とが非接続状態である。
いずれも、同じ入力回路の入力に２つの出力回路の出力が接続されることを回避するための構成である。
以上説明したとおり、実施の形態によれば、複数のチップを積層した３次元LSIの半導体装置は、入力回路の入力端子に接続されるチップ間接続用のパッドが、複数チップを積層した状態で電気的にオープン状態にならない。したがって、チップ間接続用のパッドが接続される接続経路内にプルアップ抵抗やプルダウン抵抗を介して電源配線などに接続する必要がなく、チップ間接続配線を伝播する信号を高周波にすることができる。
以上の実施の形態をまとめると、次の付記のとおりである。
（付記１）
第１の基板と、前記第１の基板を貫通する第１のビアと、前記第１の基板の裏面側に形成され前記第１のビアと接続された第１の裏面側パッドと、前記第１の基板の表面側に形成された第１の配線層と、前記第１の配線層の表面側に形成された第１の表面側パッドと、前記第１の基板に形成された入力回路とを備え、前記第１の配線層が前記第１のビアと前記第１の表面側パッドと前記入力回路の入力端子とを接続する入力信号配線を備える、第１の半導体と、
第２の基板と、前記第２の基板の表面側に形成された第２の配線層と、前記第２の配線層の表面側に形成された第２の表面側パッドと、前記第２の基板に形成された出力回路とを備え、前記第２の配線層が前記第２の表面側パッドを前記出力回路の出力端子に接続する出力信号配線を備える、第２の半導体とを備え、
前記第１の半導体の裏面側に前記第２の半導体が積層され、前記第１の半導体の前記第１の裏面側パッドと前記第２の半導体の前記第２の表面側パッドとが互いに接続された、半導体装置。
（付記２）
さらに、第３の基板と、前記第３の基板を貫通する第３のビアと、前記第３の基板の裏面側に形成された前記第３のビアと接続された第３の裏面側パッドと、前記第３の基板の表面側に形成された第３の配線層と、前記第３の基板に形成された出力回路とを備えるとともに、前記第３の配線層が前記第３のビアを前記出力回路の出力端子に接続する第３の出力配線を備える、第３の半導体とを備え、
前記第１の半導体の表面側に前記第３の半導体が積層され、前記第１の半導体の第１の表面側パッドと前記第３の半導体の第３の裏面側パッドとが接続されていない、付記１に記載の半導体装置。
（付記３）
前記第１の半導体は、前記第１の配線層の表面側に形成され、前記第１の表面側パッドよりもサイズが大きい第４の表面側パッドを備え、
前記第４の表面側パッドは、抵抗素子を介して所定の電源配線に接続されている、付記１に記載の半導体装置。
（付記４）
前記第１の半導体の第１の表面側パッドは、前記抵抗素子を介して所定の電源配線に接続されていない、付記３に記載の半導体装置。
（付記５）
前記第１の半導体の前記第１の表面側パッドと前記第１の裏面側パッドとは平面視で同じ位置に配置され、
前記第１の半導体と第２の半導体とは、積層面にそって互いに１８０°回転して積層される、付記１に記載の半導体装置。
（付記６）
前記第１の半導体の前記第１の表面側パッドと前記第１の裏面側パッドとは平面視で異なる位置に配置され、
前記第１の半導体と第２の半導体とは、積層面にそって互いに同じ位置関係で積層される、付記１に記載の半導体装置。
（付記７）
第１の基板と、前記第１の基板を貫通する第１のビアと、前記第１の基板の裏面側に形成され前記第１のビアと接続された第１の裏面側パッドと、前記第１の基板の表面側に形成された第１の配線層と、前記第１の配線層の表面側に形成された第１の表面側パッドと、前記第１の基板に形成された入力回路とを備え、前記第１の配線層が前記第１のビアと前記第１の表面側パッドと前記入力回路の入力端子とを接続する入力信号配線を備える、第１の半導体と、
第２の基板と、前記第２の基板を貫通する第２のビアと、前記第２の基板の裏面側に形成され前記第２のビアと接続された第２の裏面側パッドと、前記第２の基板の表面側に形成された第２の配線層と、前記第２の基板に形成された出力回路とを備え、前記第２の配線層が前記第２のビアを前記出力回路の出力端子に接続する出力信号配線を備える、第２の半導体とを備え、
前記第２の半導体の裏面側に前記第１の半導体が積層され、前記第２の半導体の前記第２の裏面側パッドと前記第１の半導体の前記第１の表面側パッドとが互いに接続された、半導体装置。
（付記８）
さらに、第３の基板と、前記第３の基板の表面側に形成された第３の配線層と、前記第３の配線層の表面側に形成された第３の表面側パッドと、前記第３の基板に形成された出力回路とを備え、前記第３の配線層が前記第３の表面側パッドを前記出力回路の出力端子に接続する出力信号配線を備える、第３の半導体とを備え、
前記第１の半導体の表面側に前記第３の半導体が積層され、前記第１の半導体の第１の裏面側パッドと前記第３の半導体の第３の表面側パッドとが接続されていない、付記７に記載の半導体装置。
（付記９）
前記第２の半導体は、前記第２の配線層の表面側に形成され、前記第２の裏面側パッドよりもサイズが大きい第４の表面側パッドを備え、
前記第４の表面側パッドは、抵抗素子を介して所定の電源配線に接続される、付記７に記載の半導体装置。
（付記１０）
前記第１の半導体の第１の表面側パッドは、前記抵抗素子を介して所定の電源配線に接続されていない、付記９に記載の半導体装置。
（付記１１）
前記第１の半導体の前記第１の表面側パッドと前記第１の裏面側パッドとは平面視で同じ位置に配置され、
前記第１の半導体と第２の半導体とは、積層面にそって互いに１８０°回転して積層される、付記７に記載の半導体装置。
（付記１２）
前記第１の半導体の前記第１の表面側パッドと前記第１の裏面側パッドとは平面視で異なる位置に配置され、
前記第１の半導体と第２の半導体とは、積層面にそって互いに同じ位置関係で積層される、付記７に記載の半導体装置。
CHP_1, CHP_2：チップ、半導体
SUB_1：半導体基板
MUL_1：多層配線層、配線層
I_CIR, LOG, O_CIR：回路
TSV：ビア、スルーシリコンビア
PAD_B2, PAD_B4：裏面側マイクロバンプ用パッド
PAD_B1, PAD_B3：表面側マイクロバンプ用パッド
PAD_A1, PAD_A2：C4バンプ用パッド
BUMP_B：マイクロバンプ
Rp：プルアップ抵抗
VDD：電源配線
２０：入力信号配線
２１：出力信号配線
３０：入力信号配線
３１：出力信号配線

Claims (10)

  1. 第１の基板と、前記第１の基板を貫通する第１のビアと、前記第１の基板の裏面側に形成され前記第１のビアと接続された第１の裏面側パッドと、前記第１の基板の表面側に形成された第１の配線層と、前記第１の配線層の表面側に形成された第１の表面側パッドと、前記第１の基板に形成された第１の入力回路と第１の出力回路を備え、前記第１の配線層が前記第１のビアと前記第１の表面側パッドと前記第１の入力回路の入力端子とを接続し、前記第１の出力回路の出力端子は接続しない入力信号配線を備える、第１の半導体チップと、
    第２の基板と、前記第２の基板の表面側に形成された第２の配線層と、前記第２の配線層の表面側に形成された第２の表面側パッドと、前記第２の基板に形成された第２の出力回路とを備え、前記第２の配線層が前記第２の表面側パッドを前記第２の出力回路の出力端子に接続する出力信号配線を備える、第２の半導体チップとを有し、
    前記第１の半導体チップの裏面側に前記第２の半導体チップが積層され、前記第１の半導体チップの前記第１の裏面側パッドと前記第２の半導体チップの前記第２の表面側パッドとが互いに接続された、半導体装置。
  2. さらに、第３の基板と、前記第３の基板を貫通する第３のビアと、前記第３の基板の裏面側に形成された前記第３のビアと接続された第３の裏面側パッドと、前記第３の基板の表面側に形成された第３の配線層と、前記第３の基板に形成された第３の出力回路とを備えるとともに、前記第３の配線層が前記第３のビアを前記第３の出力回路の出力端子に接続する第３の出力配線を備える、第３の半導体チップを有し、
    前記第１の半導体チップの表面側に前記第３の半導体チップが積層され、前記第１の半導体チップの第１の表面側パッドと前記第３の半導体チップの第３の裏面側パッドとが接続されていない、請求項１に記載の半導体装置。
  3. 前記第１の半導体チップは、前記第１の配線層の表面側に形成され、前記第１の表面側パッドよりもサイズが大きい第４の表面側パッドを有し、
    前記第４の表面側パッドは、抵抗素子を介して所定の電源配線に接続される、請求項１に記載の半導体装置。
  4. 前記第１の半導体チップの前記第１の表面側パッドと前記第１の裏面側パッドとは平面視で同じ位置に配置され、
    前記第１の半導体チップと第２の半導体チップとは、積層面にそって互いに１８０°回転して積層される、請求項１に記載の半導体装置。
  5. 前記第１の半導体チップの前記第１の表面側パッドと前記第１の裏面側パッドとは平面視で異なる位置に配置され、
    前記第１の半導体チップと第２の半導体チップとは、積層面にそって互いに同じ位置関係で積層される、請求項１に記載の半導体装置。
  6. 第１の基板と、前記第１の基板を貫通する第１のビアと、前記第１の基板の裏面側に形成され前記第１のビアと接続された第１の裏面側パッドと、前記第１の基板の表面側に形成された第１の配線層と、前記第１の配線層の表面側に形成された第１の表面側パッドと、前記第１の基板に形成された第１の入力回路と第１の出力回路を備え、前記第１の配線層が前記第１のビアと前記第１の表面側パッドと前記第１の入力回路の入力端子とを接続し、前記第１の出力回路の出力端子は接続しない入力信号配線を備える、第１の半導体チップと、
    第２の基板と、前記第２の基板を貫通する第２のビアと、前記第２の基板の裏面側に形成され前記第２のビアと接続された第２の裏面側パッドと、前記第２の基板の表面側に形成された第２の配線層と、前記第２の基板に形成された第２の出力回路とを備え、前記第２の配線層が前記第２のビアを前記第２の出力回路の出力端子に接続する出力信号配線を備える、第２の半導体チップとを有し、
    前記第２の半導体チップの裏面側に前記第１の半導体チップが積層され、前記第２の半導体チップの前記第２の裏面側パッドと前記第１の半導体チップの前記第１の表面側パッドとが互いに接続された、半導体装置。
  7. さらに、第３の基板と、前記第３の基板の表面側に形成された第３の配線層と、前記第３の配線層の表面側に形成された第３の表面側パッドと、前記第３の基板に形成された第３の出力回路とを備え、前記第３の配線層が前記第３の表面側パッドを前記第３の出力回路の出力端子に接続する出力信号配線を備える、第３の半導体チップを有し、
    前記第１の半導体チップの裏面側に前記第３の半導体チップが積層され、前記第１の半導体チップの第１の裏面側パッドと前記第３の半導体チップの第３の表面側パッドとが接続されていない、請求項６に記載の半導体装置。
  8. 前記第２の半導体チップは、前記第２の配線層の表面側に形成され、前記第２の裏面側パッドよりもサイズが大きい第４の表面側パッドを有し、
    前記第４の表面側パッドは、抵抗素子を介して所定の電源配線に接続される、請求項６に記載の半導体装置。
  9. 前記第１の半導体チップの前記第１の表面側パッドと前記第１の裏面側パッドとは平面視で同じ位置に配置され、
    前記第１の半導体チップと第２の半導体チップとは、積層面にそって互いに１８０°回転して積層される、請求項６に記載の半導体装置。
  10. 前記第１の半導体チップの前記第１の表面側パッドと前記第１の裏面側パッドとは平面視で異なる位置に配置され、
    前記第１の半導体チップと第２の半導体チップとは、積層面にそって互いに同じ位置関係で積層される、請求項６に記載の半導体装置。
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