KR102258739B1 - 하이브리드 적층 구조를 갖는 반도체 소자 및 그 제조방법 - Google Patents

하이브리드 적층 구조를 갖는 반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 하이브리드 적층 방식을 갖는 반도체 소자 및 그 제조방법에 관한 것으로, 제1 반도체 칩 상에 제2 반도체 칩과 제3 반도체 칩이 적층된 칩 적층체 및 연결단자를 포함한다. 상기 제1 반도체 칩은 제1 회로층이 제공된 제1 전면 및 그 반대면인 제1 후면을 포함한다. 상기 제2 반도체 칩은 제2 회로층이 제공된 제2 전면 및 그 반대면인 제2 후면 그리고 상기 제2 반도체 칩을 관통하는 제2 관통전극을 포함한다. 상기 제3 반도체 칩은 제3 회로층이 제공된 제3 전면 및 그 반대면인 제3 후면을 포함한다. 상기 제2 반도체 칩은 상기 제1 반도체 칩 상에 적층되어 상기 제2 전면이 상기 제1 전면을 마주보고, 그리고 상기 제3 반도체 칩은 상기 제2 반도체 칩 상에 적층되어 상기 제3 전면은 상기 제2 후면을 마주본다.

Description

하이브리드 적층 구조를 갖는 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICES HAVING HYBRID STACKING STRUCTURES AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 하이브리드 적층 구조를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 그 중의 하나가 여러 가지 반도체 칩을 수직 적층시켜 고밀도 칩 적층을 구현할 수 있는 패키지 기술이다. 이 기술은 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다는 장점을 가질 수 있다.
본 발명의 목적은 복수개의 반도체 칩들이 다양한 방식으로 적층되는 반도체 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 적층 높이를 최소화활 수 있는 반도체 소자 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 소자에 물리적 손상을 가하지 아니하면서 전기적 검사를 용이하게 진행할 수 있는 반도체 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자 및 그 제조방법은 제1 반도체 칩 상에 제2 반도체 칩이 적층되면 제2 반도체 칩을 연마하고 제1 반도체 칩을 더 연마하여 적층 구조를 갖는 반도체 소자의 두께 증가를 최소화하는 것을 특징으로 한다.
본 발명은 전면 대 전면 적층 구조와 후면 대 전면 적층 구조가 혼합된 하이브리드 적층 구조를 갖는 것을 다른 특징으로 한다.
본 발명은 칩 적층체에 연결단자들이 부착되고 연결단자들의 일부들은 전기적 검사를 위한 테스트용으로 활용되는 것을 또 다른 특징으로 한다.
본 발명은 반도체 소자를 구성하는 복수개의 반도체 칩들 중 적어도 어느 하나 혹은 모두는 관통전극들을 갖는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자의 제조방법은: 제1 회로층이 제공된 제1 전면 및 그 반대면인 제1 후면을 포함하는 제1 반도체 칩을 제공하고; 제2 회로층이 제공된 제2 전면 및 그 반대면인 제2 후면을 포함하며 상기 제2 회로층에 전기적으로 연결되고 상기 제2 후면에 이르지 않는 제2 관통전극을 더 포함하는 제2 반도체 칩을 상기 제1 전면 상에 적층하여, 상기 제1 전면과 상기 제2 전면이 서로 마주보게 하고; 상기 제2 후면을 연마하여, 상기 제2 반도체 칩을 박형화하고 그리고 상기 제2 관통전극을 노출시키고; 상기 제1 후면을 1차 연마하여 상기 제1 반도체 칩을 1차 박형화하고; 제3 회로층이 제공된 제3 전면 및 그 반대면인 제3 후면을 포함하는 제3 반도체 칩을 상기 연마된 제2 후면 상에 적층하여, 상기 제2 후면과 상기 제3 전면을 마주보게 하고; 상기 제3 후면을 연마하여 상기 제3 반도체 칩을 박형화하고; 그리고 상기 연마된 제1 후면을 2차 연마하여 상기 제1 반도체 칩을 2차 박형화하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제3 반도체 칩은: 상기 제3 반도체 칩을 일부 관통하여 상기 제3 회로층에 전기적으로 연결되고 상기 제3 후면에 이르지 않는 제3 관통전극을 포함하고, 상기 제3 관통전극은 상기 제3 후면의 연마에 의해 노출될 수 있다.
본 실시예의 방법에 있어서, 상기 연마된 제3 후면 상에 상기 제3 관통전극과 연결되는 제3 후면패드를 형성하고; 그리고 상기 제3 후면패드 상에 상기 제3 관통전극과 전기적으로 연결되는 연결단자를 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제3 반도체 칩은: 상기 제3 반도체 칩을 일부 관통하여 상기 제3 회로층에 전기적으로 연결되고 상기 제3 후면에 이르지 않는 추가 관통전극을 더 포함할 수 있다. 상기 추가 관통전극은 상기 제3 후면의 연마에 의해 노출될 수 있다.
본 실시예의 방법에 있어서, 상기 연마된 제3 후면 상에 상기 추가 관통전극과 연결되는 추가 패드를 형성하고; 그리고 상기 추가 패드 상에 상기 추가 관통전극과 전기적으로 연결되는 추가 단자를 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제1 반도체 칩은: 상기 제1 반도체 칩을 일부 관통하여 상기 제1 회로층에 전기적으로 연결되고 상기 제1 후면에 이르지 않는 제1 관통전극을 포함할 수 있다. 상기 제1 관통전극은 상기 제1 후면의 2차 연마에 의해 노출될 수 있다.
본 실시예의 방법에 있어서, 상기 2차 연마된 제1 후면 상에 상기 제1 관통전극과 연결되는 제1 후면패드를 형성하고; 그리고 상기 제1 후면패드 상에 상기 제1 관통전극과 전기적으로 연결되는 연결단자를 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제1 반도체 칩은 상기 제1 반도체 칩을 일부 관통하여 상기 제1 회로층과 전기적으로 연결되고 상기 제1 후면에 이르지 않는 제1 관통전극을 포함할 수 있다. 상기 제1 관통전극은 상기 제1 후면의 2차 연마에 의해 노출될 수 있다. 상기 제3 반도체 칩은 상기 제3 반도체 칩을 일부 관통하여 상기 제3 회로층과 전기적으로 연결되고 상기 제3 후면에 이르지 않는 제3 관통전극을 포함할 수 있다. 상기 제3 관통전극은 상기 제3 후면의 연마에 의해 노출될 수 있다.
본 실시예의 방법에 있어서, 상기 연마된 제3 후면 상에 상기 제3 관통전극과 연결되는 제3 후면패드를 형성하고; 상기 2차 연마된 제1 후면 상에 상기 제1 관통전극과 연결되는 제1 후면패드를 형성하고; 그리고 상기 제3 후면패드 상에 상기 제3 관통전극과 전기적으로 연결되는 연결단자를 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 연마된 제3 후면 상에 상기 제3 관통전극과 연결되는 제3 후면패드를 형성하고; 상기 2차 연마된 제1 후면 상에 상기 제1 관통전극과 연결되는 제1 후면패드를 형성하고; 그리고 상기 제1 후면패드 상에 상기 제1 관통전극과 전기적으로 연결되는 연결단자를 형성하는 것을 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자는: 제1 반도체 칩 상에 제2 반도체 칩과 제3 반도체 칩이 적층된 칩 적층체; 그리고 상기 칩 적층체에 전기적으로 연결된 연결단자를 포함할 수 있다. 상기 제1 반도체 칩은 제1 회로층이 제공된 제1 전면 및 그 반대면인 제1 후면을 포함할 수 있다. 상기 제2 반도체 칩은: 제2 회로층이 제공된 제2 전면 및 그 반대면인 제2 후면; 그리고 상기 제2 반도체 칩을 관통하는 제2 관통전극을 포함할 수 있다. 상기 제3 반도체 칩은: 제3 회로층이 제공된 제3 전면 및 그 반대면인 제3 후면을 포함할 수 있다. 상기 제2 반도체 칩은 상기 제1 반도체 칩 상에 적층되어 상기 제2 전면이 상기 제1 전면을 마주보고, 그리고 상기 제3 반도체 칩은 상기 제2 반도체 칩 상에 적층되어 상기 제3 전면은 상기 제2 후면을 마주볼 수 있다.
본 실시예의 소자에 있어서, 상기 제2 반도체 칩은: 상기 제2 전면 상에 제공되고 상기 제2 관통전극과 전기적으로 연결된 제2 전면패드; 그리고 상기 제2 후면 상에 제공되고 상기 제2 관통전극과 전기적으로 연결된 제2 후면패드를 더 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 제3 반도체 칩은: 상기 제3 반도체 칩을 관통하고 상기 제3 회로층과 전기적으로 연결된 제3 관통전극; 상기 제3 전면 상에 제공되고 상기 제3 관통전극과 전기적으로 연결된 제3 전면패드; 그리고 상기 제3 후면 상에 제공되고 상기 제3 관통전극과 전기적으로 연결된 제3 후면패드를 더 포함할 수 있다. 상기 제3 전면패드는 상기 제2 후면패드에 접속되고, 그리고 상기 연결단자는 상기 제3 후면패드 상에 제공되어 상기 제3 관통전극과 전기적으로 연결될 수 있다.
본 실시예의 소자에 있어서, 상기 제3 반도체 칩은: 상기 제3 반도체 칩을 관통하여 상기 제3 회로층과 전기적으로 연결된 추가 관통전극; 그리고 상기 제3 후면 상에 제공되고 상기 추가 관통전극과 전기적으로 연결된 추가 패드를 더 포함할 수 있다. 상기 연결단자는 상기 추가 패드 상에 제공되고 상기 추가 관통전극과 전기적으로 연결된 추가 단자를 더 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 제1 반도체 칩은 상기 제1 전면 상에 제공된 제1 전면패드를 더 포함할 수 있다. 상기 제1 전면패드는 상기 제2 전면패드에 접속될 수 있다.
본 실시예의 소자에 있어서, 상기 제1 반도체 칩은: 상기 제1 반도체 칩을 관통하고 상기 제1 회로층과 전기적으로 연결된 제1 관통전극; 상기 제1 전면 상에 제공되고 상기 제1 관통전극과 전기적으로 연결된 제1 전면패드; 그리고 상기 제1 후면 상에 제공되고 상기 제1 관통전극과 전기적으로 연결된 제1 후면패드를 더 포함할 수 있다. 상기 제1 전면패드는 상기 제2 전면패드에 접속될 수 있다. 상기 연결단자는 상기 제1 후면패드 상에 제공되어 상기 제1 관통전극과 전기적으로 연결될 수 있다.
본 실시예의 소자에 있어서, 상기 제3 반도체 칩은 상기 제3 전면 상에 제공된 제3 전면패드를 더 포함할 수 있다. 상기 제3 전면패드는 상기 제2 후면패드에 접속될 수 있다.
본 실시예의 소자에 있어서, 상기 제3 반도체 칩은: 상기 제3 반도체 칩을 관통하고 상기 제3 회로층과 전기적으로 연결된 제3 관통전극; 상기 제3 전면 상에 제공되고 상기 제3 관통전극과 전기적으로 연결된 제3 전면패드; 그리고 상기 제3 후면 상에 제공되고 상기 제3 관통전극과 전기적으로 연결된 제3 후면패드를 더 포함할 수 있다. 상기 제1 반도체 칩은: 상기 제1 반도체 칩을 관통하고 상기 제1 회로층과 전기적으로 연결된 제1 관통전극; 상기 제1 전면 상에 제공되고 상기 제1 관통전극과 전기적으로 연결된 제1 전면패드; 그리고 상기 제1 후면 상에 제공되고 상기 제1 관통전극과 전기적으로 연결된 제1 후면패드를 더 포함할 수 있다. 상기 제1 전면패드와 상기 제2 전면패드가 서로 접속될 수 있다. 상기 제2 후면패드와 상기 제3 전면패드가 서로 접속될 수 있다.
본 실시예의 소자에 있어서, 상기 연결단자는 상기 제3 후면패드 상에 제공되어 상기 제3 관통전극과 전기적으로 연결될 수 있다.
본 실시예의 소자에 있어서, 상기 연결단자는 상기 제1 후면패드 상에 제공되어 상기 제1 관통전극과 전기적으로 연결될 수 있다.
본 발명에 의하면, 제1 반도체 칩 상에 제2 반도체 칩이 적층되면 제2 반도체 칩을 연마하고 제1 반도체 칩을 더 연마하므로써 반도체 칩들의 적층 두께를 최소화할 수 있다. 이에 따라 최소화된 적층 크기를 갖는 반도체 소자가 가능해져 반도체 제품의 최소화를 구현할 수 있는 효과가 있다.
아울러 반도체 칩들의 적층 높이가 낮아지므로 팹(FAB) 공정 설비에 대한 호환성 문제를 해결할 수 있어 생산성을 향상시킬 수 있는 효과를 얻을 있다.
이에 더하여 전기적 검사를 위한 테스트 단자들을 용이하게 형성할 수 있어 수율 향상은 물론 양호한 전기적 특성을 갖는 반도체 소자를 구현할 수 있는 효과가 있다.
도 1a 내지 1i는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 1j는 도 1i의 변형예를 도시한 단면도이다.
도 1k는 본 발명의 일 실시예에 따라 제조된 반도체 소자를 패키징한 반도체 패키지를 도시한 단면도이다.
도 2a 내지 2e는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 2f는 도 2e의 변형예를 도시한 단면도이다.
도 2g는 본 발명의 다른 실시예에 따라 제조된 반도체 소자를 패키징한 반도체 패키지를 도시한 단면도이다.
도 3a 내지 3g는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 3h 내지 3j는 도 3g의 변형예들을 도시한 단면도들이다.
도 4a 내지 4e는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 4f 내지 4h는 도 4e의 변형예들을 도시한 단면도들이다.
도 5a 내지 5c는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 5d 내지 5f는 도 5c의 변형예들을 도시한 단면도들이다.
도 6a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 6b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
이하, 본 발명에 따른 하이브리드 적층 구조를 갖는 반도체 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(제1 실시예와 그 변형예들)
도 1a 내지 1i는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 도 1j는 도 1i의 변형예를 도시한 단면도이다. 도 1k는 본 발명의 일 실시예에 따라 제조된 반도체 소자를 패키징한 반도체 패키지를 도시한 단면도이다.
도 1a를 참조하면, 제1 반도체 칩(100)을 제공할 수 있다. 제1 반도체 칩(100)은 제1 반도체 기판(101), 제1 반도체 기판(101) 상에 제공된 제1 회로층(103), 그리고 제1 회로층(103) 상에 제공된 복수개의 제1 전면패드들(109)을 포함하는 웨이퍼 레벨의 칩일 수 있다. 제1 반도체 기판(101)은 가령 실리콘 웨이퍼일 수 있다. 제1 회로층(103)은 집적회로와 그 집적회로를 제1 전면패드(109)에 전기적으로 연결하는 단층 혹은 복수층의 금속배선들을 포함될 수 있다. 집적회로는 메모리 회로, 로직 회로 혹은 그 조합을 포함할 수 있다. 제1 전면패드(109)는 가령 구리, 알루미늄, 혹은 이의 합금 등과 같은 금속을할 수 있다.
도 1b를 참조하면, 제2 반도체 칩(200)을 제1 반도체 칩(100) 상에 제공할 수 있다. 제2 반도체 칩(200)은 제2 반도체 기판(201), 제2 반도체 기판(201) 상에 제공된 제2 회로층(203), 그리고 제2 회로층(203) 상에 제공된 복수개의 제2 전면패드들(209)을 포함하는 웨이퍼 레벨의 칩일 수 있다. 제2 반도체 기판(101)은 실리콘 웨이퍼일 수 있다 제2 회로층(203)은 메모리 회로, 로직 회로 혹은 그 조합과 같은 집적회로와 그 집적회로를 제2 전면패드(209)에 전기적으로 연결하는 금속배선들을 포함될 수 있다. 제2 전면패드(209)는 가령 구리, 알루미늄, 혹은 이의 합금 등과 같은 금속을 포함할 수 있다.
제2 반도체 칩(200)은 제2 반도체 기판(201)을 일부 관통하며 제2 회로층(203)의 일부 혹은 전부를 더 관통하는 복수개의 제2 관통전극들(210)을 더 포함할 수 있다. 제2 관통전극들(210)은 구리와 같은 금속을 포함하고 제2 반도체 기판(201)과 전기적으로 절연될 수 있다.
본 실시예에 따르면, 제2 반도체 칩(200)은 뒤집어진 상태로 제1 반도체 칩(100) 상에 제공될 수 있다. 따라서, 제1 및 제2 반도체 칩들(100,200)은 제1 회로층(103)이 제공된 제1 반도체 칩(100)의 전면과 제2 회로층(203)이 제공된 제2 반도체 칩(200)의 전면이 서로 마주보는 전면 대 전면(Face-to-Face) 구조로 적층될 수 있다.
도 1c를 참조하면, 제2 반도체 칩(200)을 박형화할 수 있다. 가령 제2 회로층(203)이 제공된 전면의 반대면인 제2 반도체 기판(201)의 후면을 연마하여 제2 반도체 칩(200)을 박형화할 수 있다. 제2 반도체 칩(200)의 박형화에 의해 제2 관통전극들(210)이 연마된 제2 반도체 기판(201)의 후면을 통해 노출되거나 돌출될 수 있다. 제2 반도체 칩(200)을 박형화한 이후에 혹은 그 이전에, 제1 회로층(103)이 제공된 전면의 반대면인 제1 반도체 기판(101)의 후면을 연마하여 제1 반도체 칩(100)을 박형화할 수 있다.
상기 박형화에 의해 제1 반도체 칩(100) 및 제2 반도체 칩(200)의 적층 두께가 줄어들 수 있다. 일례에 따르면, 축소된 두께를 갖는 칩 적층체를 반도체 설비로 로딩할 때 어려운 점, 가령 두꺼운 칩 적층 두께로 인한 로딩의 곤란한 점이 없어질 수 있고, 기존 반도체 설비와의 호환성이 향상될 수 있다.
도 1d를 참조하면, 연마된 제2 반도체 기판(201)의 후면 상에 제2 관통전극들(210)과 연결되는 복수개의 제2 후면패드들(219)을 형성할 수 있다. 제2 후면패드들(219)은 가령 구리, 알루미늄, 혹은 이의 합금 등과 같은 금속을 포함할 수 있다. 제2 후면패드들(219)은 제2 반도체 기판(201)과 전기적으로 절연되고 제2 관통전극들(210)과 전기적으로 연결될 수 있다. 다른 예로, 제1 반도체 칩(100)을 박형화한 이후에 제2 후면패드들(219)을 형성할 수 있다.
제2 후면패드들(219)을 형성하기 이전에 제2 반도체 기판(201)의 후면을 덮는 절연막(218)을 더 형성할 수 있다. 절연막(218)에 의해 제2 후면패드들(219)과 제2 반도체 기판(201)이 전기적으로 절연될 수 있다.
이하에선 간결성을 위해 절연막(218)의 도시를 생략한다. 제2 반도체 기판(201) 이외의 다른 반도체 기판의 전면 혹은 후면 상에 후면 패드 혹은 전면 패드를 반도체 기판과 전기적으로 절연시키는 절연막이 형성될 수 있으며, 절연막은 도시의 간결성을 위해 생략된다.
도 1e를 참조하면, 제2 반도체 칩(200) 상에 제3 반도체 칩(300)을 제공할 수 있다. 제3 반도체 칩(300)은 제3 반도체 기판(301), 제3 반도체 기판(301) 상에 제공된 제3 회로층(303), 그리고 제3 회로층(303) 상에 제공된 제3 전면패드들(309)을 포함하는 웨이퍼 레벨의 칩일 수 있다. 제3 반도체 기판(301)은 실리콘 웨이퍼일 수 있다. 제3 회로층(303)은 메모리 회로, 로직 회로 혹은 그 조합과 같은 집적회로와 그 집적회로를 제3 전면패드(309)에 전기적으로 연결하는 금속배선들을 포함할 수 있다. 제3 전면패드(309)는 가령 구리, 알루미늄, 혹은 이의 합금 등과 같은 금속을 포함할 수 있다. 제3 반도체 칩(300)은 제3 반도체 기판(301)을 일부 관통하며 제3 회로층(303)에 전기적으로 연결된 복수개의 제3 관통전극들(310)을 더 포함할 수 있다. 제3 관통전극들(310)은 제3 반도체 기판(301)을 일부 관통하며 제3 회로층(303)의 일부 혹은 전부를 더 관통할 수 있다. 제3 관통전극들(310)은 구리와 같은 금속을 포함하고 제3 반도체 기판(301)과 전기적으로 절연될 수 있다.
본 실시예에 따르면, 제3 반도체 칩(300)은 뒤집어진 상태로 제2 반도체 칩(200)의 후면 상에 제공될 수 있다. 따라서, 제2 및 제3 반도체 칩들(200,300)은 제2 반도체 칩(200)의 후면과 제3 회로층(303)이 제공된 제3 반도체 칩(300)의 전면이 서로 마주보는 후면 대 전면(Back-to-Face) 구조로 적층될 수 있다.
도 1f를 참조하면, 제3 반도체 칩(300)을 박형화할 수 있다. 가령 제3 회로층(303)이 제공된 전면의 반대면인 제3 반도체 기판(301)의 후면을 연마하여 제3 반도체 칩(300)을 박형화할 수 있다. 제3 반도체 칩(300)의 박형화에 의해 연마된 제3 반도체 기판(301)의 후면을 통해 제3 관통전극들(310)이 노출되거나 돌출될 수 있다. 제3 반도체 칩(300)을 박형화한 이후에 혹은 그 이전에, 제1 반도체 기판(101)의 후면을 더 연마하여 제1 반도체 칩(100)을 더 박형화할 수 있다.
도 1g를 참조하면, 연마된 제3 반도체 기판(301)의 후면 상에 제3 관통전극들(310)과 연결되는 복수개의 제3 후면패드들(319)을 형성할 수 있다. 제3 후면패드들(319)은 가령 구리, 알루미늄, 혹은 이의 합금 등과 같은 금속을 포함할 수 있다. 제3 후면패드들(319)은 제3 반도체 기판(301)과 전기적으로 절연되고 제3 관통전극들(310)과 전기적으로 연결될 수 있다. 선택적으로 제3 후면패드들(319)에 접속되는 복수개의 솔더볼들과 같은 연결단자들(419)을 더 형성할 수 있다.
상기 일련의 공정들을 통해 제1 반도체 칩(100) 상에 제2 관통전극들(210)을 갖는 제2 반도체 칩(200) 그리고 제3 관통전극들(310)을 갖는 제3 반도체 칩(300)이 적층된 웨이퍼 레벨의 칩 적층체(911)가 형성될 수 있다.
본 실시예에 따르면, 제1 반도체 칩(100) 상에 적층되는 제2 및 제3 반도체 칩들(200,300)은 연마되기 때문에 칩 적층체(911)의 높이를 줄일 수 있다. 게다가, 제1 반도체 칩(100)도 역시 적어도 1회 이상 연마되기 때문에 칩 적층체(911)는 허용 가능한 최소 높이를 가질 수 있다.
도 1h를 참조하면, 웨이퍼 레벨의 칩 적층체(911)를 복수개의 칩 레벨의 반도체 소자들(11)로 분리할 수 있다. 가령 다이싱 블레이드(dicing blade)나 레이저와 같은 컷팅 툴(500)로써 칩 적층체(911)를 절단하여 반도체 소자들(11)을 형성할 수 있다.
도 1i를 참조하면, 상기 다이싱 공정에 의해 형성된 반도체 소자(11)는 하이브리드 적층 구조를 포함할 수 있다. 예컨대 제1 및 제2 반도체 칩들(100,200)은 전면 대 전면(Face-to-Face) 구조를 이루고, 제2 및 제3 반도체 칩들(200,300)은 후면 대 전면(Back-to-Face) 구조를 이룰 수 있다. 연결단자들(419)이 부착된 제3 반도체 칩(300)은 마스터 칩(master chip)으로 제공되고, 제1 및 제2 반도체 칩들(100,200)은 슬레이브 칩들(slave chips)로 제공될 수 있다.
일례에 따르면, 제1 내지 제3 반도체 칩들(100,200,300)은 동종 칩, 가령 메모리 칩들일 수 있다. 다른 예로, 마스터 칩인 제3 반도체 칩(300)은 로직 칩이고 슬레이브 칩들인 제1 및 제2 반도체 칩들(100,200)은 메모리 칩들일 수 있다.
도 1j를 참조하면, 반도체 소자(11)의 다른 예로서 보호막들을 더 포함하는 반도체 소자(11a)를 형성할 수 있다. 가령 제1 반도체 칩(100)은 제1 전면패드들(109)의 사이를 채우는 제1 전면보호막(105)을 더 포함할 수 있다. 제2 반도체 칩(200)은 제2 전면패드들(209)의 사이를 채우는 제2 전면보호막(205)과 제2 후면패드들(219)의 사이를 채우는 제2 후면보호막(207)을 더 포함할 수 있다. 제3 반도체 칩(300)은 제3 전면패드들(309)의 사이를 채우는 제3 전면보호막(305)과 제3 후면패드들(319)의 사이를 채우는 제3 후면보호막(307)을 더 포함할 수 있다. 제1 내지 제3 전면패드들(109,209,309)은 다마신 공정을 이용하여 형성된 것일 수 있다. 유사하게 제2 및 제3 후면패드들(219,319)은 다마신 공정을 이용하여 형성된 것일 수 있다.
반도체 소자(11a)는 제3 후면보호막(307)을 덮는 절연막(407), 그리고 제3 후면패드들(319)과 연결된 금속막들(409)을 더 포함할 수 있다. 연결단자들(419)은 금속막들(409)과 접속하여 제3 후면패드들(319)과 전기적으로 연결될 수 있다.
도 1k를 참조하면, 반도체 소자(11)를 패키징하여 반도체 패키지(1)를 제조할 수 있다. 가령 인쇄회로기판과 같은 패키지 기판(81)의 상면(81a) 상에 반도체 소자(11)를 실장한 후 몰드막(83)으로 몰딩할 수 있다. 패키지 기판(81)의 하면(81b) 상에 복수개의 솔더볼들과 같은 외부단자들(85)을 부착할 수 있다. 반도체 소자(11)는 연결단자들(419)을 통해 패키지 기판(81)과 전기적으로 연결될 수 있다. 반도체 소자(11) 대신에 반도체 소자(11a)를 패키지 기판(81) 상에 실장하여 반도체 패키지(1)를 제조할 수 있다.
(제2 실시예와 그 변형예들)
도 2a 내지 2e는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 도 2f는 도 2e의 변형예를 도시한 단면도이다. 도 2g는 본 발명의 다른 실시예에 따라 제조된 반도체 소자를 패키징한 반도체 패키지를 도시한 단면도이다.
도 2a를 참조하면, 도 1a 내지 1d에서 설명한 바와 동일하거나 유사한 공정들을 이용하여 전면 대 전면(Face-to-Face) 방식으로 제1 반도체 칩(100)과 제2 반도체 칩(200)을 적층하고, 제2 반도체 칩(200) 상에 후면 대 전면(Back-to-Face) 방식으로 제3 반도체 칩(300)을 적층할 수 있다.
예컨대, 도 1a 및 1b에 도시된 것처럼 웨이퍼 레벨의 제1 반도체 칩(100) 상에 전면 대 전면(Face-to-Face) 방식으로 제2 관통전극들(210)을 갖는 웨이퍼 레벨의 제2 반도체 칩(200)을 적층할 수 있다. 도 1c에 도시된 것처럼 제2 반도체 기판(201)의 후면을 연마하여 제2 관통전극들(210)을 노출시킨 후 제1 반도체 기판(101)의 후면을 연마할 수 있다. 그리고 도 1d에 도시된 것처럼 연마된 제2 반도체 기판(201)의 후면 상에 제2 관통전극들(210)과 연결되는 제2 후면패드들(219)을 형성할 수 있다.
본 실시예에 따르면, 제3 반도체 칩(300)은 제3 관통전극들(310)을 포함하고 복수개의 테스트 전극들(320)을 더 포함할 수 있다. 테스트 전극들(320)은 제3 관통전극들(310)과 함께 형성될 수 있다. 테스트 전극들(320)은 제3 반도체 기판(301)을 일부 관통하고 제3 회로층(303)의 일부 혹은 전부를 더 관통할 수 있다. 제3 회로층(303) 상에 테스트 전극들(320)과 연결되는 패드들을 형성하지 않을 수 있다.
도 2b를 참조하면, 제3 반도체 칩(300)을 박형화할 수 있다. 가령 제3 관통전극들(310)과 테스트 전극들(320)이 노출되도록 제3 반도체 기판(301)의 후면을 연마하여 제3 반도체 칩(300)을 박형화할 수 있다. 제3 반도체 칩(300)을 박형화한 이후에 혹은 그 이전에, 제1 반도체 기판(101)의 후면을 더 연마하여 제1 반도체 칩(100)을 더 박형화할 수 있다.
도 2c를 참조하면, 연마된 제3 반도체 기판(301)의 후면 상에 제3 관통전극들(310)과 연결되는 복수개의 제3 후면패드들(319)을 형성할 수 있다. 제3 후면패드들(319)을 형성할 때, 테스트 전극들(320)과 연결되는 복수개의 테스트 패드들(329)을 더 형성할 수 있다. 선택적으로 제3 후면패드들(319)에 접속되는 연결단자들(419)과 테스트 패드들(329)과 연결되는 테스트 단자들(429)을 더 형성할 수 있다.
상기 일련의 공정들을 통해 제1 반도체 칩(100) 상에 제2 관통전극들(210)을 갖는 제2 반도체 칩(200) 그리고 제3 관통전극들(310) 및 테스트 전극들(320)을 갖는 제3 반도체 칩(300)이 적층된 웨이퍼 레벨의 칩 적층체(921)가 형성될 수 있다.
탐침(600)을 테스트 단자(429)에 접속시켜 칩 적층체(921)를 전기적 검사할 수 있다. 다른 예로, 테스트 단자들(429)을 형성하지 않은 경우, 탐침(600)을 테스트 패드(329)에 접속시켜 전기적 검사를 할 수 있다. 칩 적층체(921)는 테스트 전극들(320), 테스트 패드들(329) 및 테스트 단자들(429)을 더 포함하므로써, 연결단자들(419) 및 제3 후면패드들(319)의 물리적 손상없이 칩 적층체(921)에 대한 전기적 검사가 가능해질 수 있다.
도 2d를 참조하면, 컷팅 툴(500)을 이용하여 칩 적층체(921)를 절단할 수 있다. 이에 따라 웨이퍼 레벨의 칩 적층체(921)는 복수개의 칩 레벨의 반도체 소자들(21)로 분리될 수 있다.
도 2e를 참조하면, 상기 다이싱 공정에 의해 형성된 반도체 소자(21)는 하이브리드 적층 구조를 포함할 수 있다. 예컨대 제1 및 제2 반도체 칩들(100,200)은 전면 대 전면(Face-to-Face) 구조를 이루고, 제2 및 제3 반도체 칩들(200,300)은 후면 대 전면(Back-to-Face) 구조를 이룰 수 있다. 연결단자들(419)이 부착된 제3 반도체 칩(300)은 마스터 칩(master chip)으로 제공되고, 제1 및 제2 반도체 칩들(100,200)은 슬레이브 칩들(slave chips)로 제공될 수 있다. 테스트 전극들(320)은 어느 불량한 제3 관통전극(310)을 대체하는 리페어용으로 활용될 수 있다.
일례에 따르면, 제1 내지 제3 반도체 칩들(100,200,300)은 동종 칩, 가령 메모리 칩들일 수 있다. 다른 예로, 마스터 칩인 제3 반도체 칩(300)은 로직 칩이고 슬레이브 칩들인 제1 및 제2 반도체 칩들(100,200)은 메모리 칩들일 수 있다.
도 2f를 참조하면, 반도체 소자(21)의 다른 예로서 보호막들을 더 포함하는 반도체 소자(21a)를 형성할 수 있다. 가령 제1 반도체 칩(100)은 제1 전면패드들(109)의 사이를 채우는 제1 전면보호막(105)을 더 포함할 수 있다. 제2 반도체 칩(200)은 제2 전면패드들(209)의 사이를 채우는 제2 전면보호막(205)과 제2 후면패드들(219)의 사이를 채우는 제2 후면보호막(207)을 더 포함할 수 있다. 제3 반도체 칩(300)은 제3 전면패드들(309)의 사이를 채우는 제3 전면보호막(305)과 제3 후면패드들(319)의 사이 및 테스트 패드들(329)의 사이를 채우는 제3 후면보호막(307)을 더 포함할 수 있다. 제1 내지 제3 전면패드들(109,209,309)은 다마신 공정을 이용하여 형성된 것일 수 있다. 유사하게 제2 및 제3 후면패드들(219,319) 그리고 테스트 패드들(329)은 다마신 공정을 이용하여 형성된 것일 수 있다.
반도체 소자(21a)는 제3 후면보호막(307)을 덮는 절연막(407), 그리고 제3 후면패드들(319) 및 테스트 패드들(419)과 연결된 금속막들(409)을 더 포함할 수 있다. 연결단자들(419)은 금속막들(409)과 접속하여 제3 후면패드들(319)과 전기적으로 연결될 수 있다. 테스트 단자들(429)은 금속막들(409)과 접속하여 테스트 전극들(320)과 전기적으로 연결될 수 있다.
도 2g를 참조하면, 반도체 소자(21)를 패키징하여 반도체 패키지(2)를 제조할 수 있다. 가령 패키지 기판(81)의 상면(81a) 상에 반도체 소자(21)을 실장한 후 몰드막(83)으로 몰딩할 수 있다. 패키지 기판(81)의 하면(81b) 상에 외부단자들(85)을 부착할 수 있다. 반도체 소자(21)는 연결단자들(419)을 통해 패키지 기판(81)과 전기적으로 연결될 수 있다. 반도체 소자(21) 대신에 반도체 소자(21a)를 패키지 기판(81) 상에 실장하여 반도체 패키지(2)를 제조할 수 있다.
테스트 단자들(429)은 패키지 기판(81)과 전기적으로 연결되지 아니할 수 있다. 이 경우 테스트 단자들(429)은 반도체 소자(21)를 패키지 기판(81) 상에서 견고히 지지하는 지지부 역할을 할 수 있다. 다른 예로, 테스트 전극들(420)이 리페어용으로 활용되는 경우 테스트 전극들(420)에 연결된 테스트 단자들(429)은 패키지 기판(81)과 전기적으로 연결될 수 있다. 또 다른 예로, 테스트 전극들(420)의 리페어용으로 활용되는 것과 상관없이 테스트 단자들(429)은 패키지 기판(81)과 전기적으로 연결될 수 있다.
(제3 실시예와 그 변형예들)
도 3a 내지 3g는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 도 3h 내지 3j는 도 3g의 변형예들을 도시한 단면도들이다.
도 3a를 참조하면, 도 1a 및 1b에서 설명한 바와 동일하거나 유사한 공정들을 이용하여 웨이퍼 레벨의 제1 반도체 칩(100) 상에 제2 관통전극들(210)을 갖는 웨이퍼 레벨의 제2 반도체 칩(200)을 전면 대 전면(Face-to-Face) 방식으로 적층할 수 있다. 본 실시예에 따르면, 제1 반도체 칩(100)은 제1 반도체 기판(101) 상에 제공된 제1 회로층(101), 제1 반도체 기판(101)을 일부 관통하는 제1 관통전극들(110), 그리고 제1 회로층(101) 상에 제공된 제1 전면패드들(109)을 포함할 수 있다.
도 3b를 참조하면, 제2 관통전극들(210)이 노출되도록 제2 반도체 기판(201)의 후면을 연마하여 제2 반도체 칩(200)을 박형화할 수 있다. 제2 반도체 칩(200)을 박형화한 이후에 혹은 그 이전에, 제1 반도체 기판(101)의 후면을 연마하여 제1 반도체 칩(100)을 박형화할 수 있다. 일례에 따르면, 제1 관통전극들(1109)이 노출되지 않도록 제1 반도체 기판(101)의 후면을 연마할 수 있다. 다른 예로, 제1 반도체 기판(101)의 후면 연마에 의해 제1 관통전극들(110)은 연마된 제1 반도체 기판(101)의 후면을 통해 노출되거나 돌출될 수 있다.
도 3c를 참조하면, 연마된 제2 반도체 기판(201)의 후면 상에 제2 관통전극들(210)과 연결되는 복수개의 제2 후면패드들(219)을 형성할 수 있다. 제2 후면패드들(219)은 제2 반도체 기판(201)과 전기적으로 절연된 금속막, 가령 구리, 알루미늄, 혹은 이의 합금 등을 포함할 수 있다.
도 3d를 참조하면, 제2 반도체 칩(200) 상에 웨이퍼 레벨의 제3 반도체 칩(300)을 제공할 수 있다. 제3 반도체 칩(300)은 제3 반도체 기판(301) 상에 제공된 제3 회로층(303), 그리고 제3 회로층(303) 상에 제공된 제3 전면패드들(309)을 포함할 수 있다. 일례에 따르면, 제3 반도체 칩(300)은 도 1e에 도시된 것과 같은 제3 관통전극들(310)을 포함하지 않을 수 있다.
도 3e를 참조하면, 제3 반도체 기판(301)의 후면을 연마하여 제3 반도체 칩(300)을 박형화할 수 있다. 제3 반도체 칩(300)을 박형화한 이후에 혹은 그 이전에, 제1 반도체 기판(101)의 후면을 더 연마하여 제1 반도체 칩(100)을 더 박형화할 수 있다. 상기 제1 반도체 칩(100)의 2차 박형화에 의해 제1 관통전극들(110)이 2차 연마된 제1 반도체 기판(101)의 후면을 통해 노출되거나 돌출될 수 있다.
도 3f를 참조하면, 2차 연마된 제1 반도체 기판(101)의 후면 상에 제1 관통전극들(110)과 연결되는 복수개의 제1 후면패드들(119)을 형성할 수 있다. 제1 후면패드들(119)은 가령 구리, 알루미늄, 혹은 이의 합금 등과 같은 금속을 포함할 수 있다. 제1 후면패드들(119)은 제1 반도체 기판(101)과 전기적으로 절연되고 제1 관통전극들(110)과 전기적으로 연결될 수 있다. 선택적으로 제1 후면패드들(119)에 접속되는 연결단자들(419)을 더 형성할 수 있다.
상기 일련의 공정들을 통해 제1 관통전극들(110)을 갖는 제1 반도체 칩(100) 상에 제2 관통전극들(210)을 갖는 제2 반도체 칩(200), 그리고 관통전극을 갖지 않는 제3 반도체 칩(300)이 적층된 웨이퍼 레벨의 칩 적층체(912)가 형성될 수 있다.
도 3g를 참조하면, 다이싱 공정으로 칩 적층체(912)를 절단하여 복수개의 칩 레벨의 반도체 소자들(12)을 형성할 수 있다. 반도체 소자(12)는 하이브리드 적층 구조를 가질 수 있다. 예컨대 제1 및 제2 반도체 칩들(100,200)은 전면 대 전면(Face-to-Face) 구조를 이루고, 제2 및 제3 반도체 칩들(200,300)은 후면 대 전면(Back-to-Face) 구조를 이룰 수 있다. 연결단자들(419)이 부착된 제1 반도체 칩(100)은 마스터 칩(master chip)으로 제공되고 제2 및 제3 반도체 칩들(200,300)은 슬레이브 칩들(slave chips)로 제공될 수 있다.
일례에 따르면, 제1 내지 제3 반도체 칩들(100,200,300)은 동종 칩, 가령 메모리 칩들일 수 있다. 다른 예로, 마스터 칩인 제1 반도체 칩(100)은 로직 칩이고 슬레이브 칩들인 제2 및 제3 반도체 칩들(200,300)은 메모리 칩들일 수 있다.
도 3h를 참조하면, 반도체 소자(12)의 다른 예로서 보호막들을 더 포함하는 반도체 소자(12a)를 형성할 수 있다. 가령 제1 반도체 칩(100)은 제1 전면보호막(105)과 제1 후면보호막(107)을 더 포함할 수 있다. 제2 반도체 칩(200)은 제2 전면보호막(205)과 제2 후면보호막(207)을 더 포함할 수 있다. 제3 반도체 칩(300)은 제3 전면보호막(305)을 더 포함할 수 있다. 제1 내지 제3 전면패드들(109,209,309)은 다마신 공정을 이용하여 형성된 것일 수 있다. 유사하게 제1 및 제2 후면패드들(119,219)은 다마신 공정을 이용하여 형성된 것일 수 있다.
반도체 소자(12a)는 제1 후면보호막(107)을 덮는 절연막(407), 그리고 제1 후면패드들(119)과 연결된 금속막들(409)을 더 포함할 수 있다. 연결단자들(419)은 금속막들(409)과 접속하여 제1 후면패드들(119)과 전기적으로 연결될 수 있다.
도 3i를 참조하면, 반도체 소자(12)의 또 다른 예로서 테스트 전극들(120)을 더 포함하는 반도체 소자(22)를 형성할 수 있다. 가령 마스터 칩인 제1 반도체 칩(100)은 복수개의 테스트 전극들(120)을 더 포함할 수 있다. 테스트 전극들(120)은 제1 관통전극들(110)과 함께 형성될 수 있다. 테스트 전극들(120)은 제1 반도체 기판(101)을 일부 관통하고 제1 회로층(103)의 일부 혹은 전부를 더 관통할 수 있다.
제1 회로층(103) 상에는 테스트 전극들(120)과 연결되는 패드들을 형성하지 않을 수 있다. 제1 반도체 기판(101)의 후면 상에 테스트 전극들(120)과 연결되는 테스트 패드들(129)을 형성하고, 테스트 패드들(129)과 접속하는 테스트 단자들(429)을 더 형성할 수 있다.
도 3j를 참조하면, 반도체 소자(22)의 다른 예로서 도 3h에 도시된 바와 같은 보호막들(105,107,205,207,305)을 더 포함하는 반도체 소자(22a)를 형성할 수 있다. 제1 내지 제3 전면패드들(109,209,309)은 다마신 공정을 이용하여 형성된 것일 수 있다. 유사하게 제1 및 제2 후면패드들(119,219)은 다마신 공정을 이용하여 형성된 것일 수 있다. 반도체 소자(22a)는 제1 후면보호막(107)을 덮는 절연막(407), 그리고 제1 후면패드들(119) 및 테스트 패드들(129)과 연결된 금속막들(409)을 더 포함할 수 있다.
(제4 실시예와 그 변형예들)
도 4a 내지 4e는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 도 4f 내지 4h는 도 4e의 변형예들을 도시한 단면도들이다.
도 4a를 참조하면, 도 1a 내지 1e에서 설명한 바와 동일하거나 유사한 공정들을 이용하여 제1 관통전극들(110)을 갖는 웨이퍼 레벨의 제1 반도체 칩(100) 상에 전면 대 전면(Face-to-Face) 방식으로 제2 관통전극들(210)을 갖는 웨이퍼 레벨의 제2 반도체 칩(200)을 적층하고, 그리고 제2 반도체 칩(200) 상에 후면 대 전면(Back-to-Face) 방식으로 제3 관통전극들(310)을 갖는 제3 반도체 칩(300)을 적층할 수 있다.
예컨대, 도 1a 및 1b에 도시된 바와 유사하게 제1 관통전극들(110)을 갖는 제1 반도체 칩(100) 상에 전면 대 전면(Face-to-Face) 방식으로 제2 관통전극들(210)을 갖는 제2 반도체 칩(200)을 적층할 수 있다. 도 1c에 도시된 바와 유사하게 제2 관통전극들(210)이 노출되도록 제2 반도체 기판(201)의 후면을 연마하고 그리고 제1 관통전극들(110)이 노출되지 않도록 제1 반도체 기판(101)의 후면을 연마할 수 있다. 도 1d에 도시된 것처럼 연마된 제2 반도체 기판(201)의 후면 상에 제2 관통전극들(210)과 연결되는 제2 후면패드들(219)을 형성할 수 있다. 그리고 도 1e에 도시된 것처럼 제2 반도체 칩(200) 상에 후면 대 전면(Back-to-Face) 방식으로 제3 관통전극들(310)을 갖는 웨이퍼 레벨의 제3 반도체 칩(300)을 적층할 수 있다.
도 4b를 참조하면, 제3 반도체 기판(301)의 후면을 연마하여 제3 반도체 칩(300)을 박형화할 수 있다. 제3 반도체 칩(300)의 박형화에 의해 제3 관통전극들(310)이 노출되거나 돌출될 수 있다. 연마된 제3 반도체 기판(301)의 후면 상에 제3 관통전극들(310)과 연결되는 제3 후면패드들(319)을 형성할 수 있다.
도 4c를 참조하면, 제1 반도체 기판(101)의 후면을 더 연마하여 제1 반도체 칩(100)을 더 박형화할 수 있다. 상기 제1 반도체 칩(100)의 2차 박형화에 의해 제1 관통전극들(110)이 노출되거나 돌출될 수 있다. 2차 연마된 제1 반도체 기판(101)의 후면 상에 제1 관통전극들(110)과 연결되는 복수개의 제1 후면패드들(119)을 형성할 수 있다.
도 4d를 참조하면, 연결단자들(419)을 더 형성하여 칩 적층체(913)를 형성할 수 있다. 연결단자들(419)은 제1 후면패드들(119) 혹은 제3 후면패드들(319)과 접속할 수 있다. 본 실시예에 따르면, 연결단자들(419)은 제3 후면패드들(319)과 접속할 수 있다. 제1 후면패드들(119)이 형성된 제1 반도체 칩(100)의 후면 상에 적어도 하나의 칩 레벨 혹은 웨이퍼 레벨의 반도체 칩을 적층할 수 있다.
도 4e를 참조하면, 다이싱 공정으로 칩 적층체(913)를 절단하여 복수개의 칩 레벨의 반도체 소자들(13)을 형성할 수 있다. 반도체 소자(13)는 하이브리드 적층 구조를 가질 수 있다. 예컨대 제1 및 제2 반도체 칩들(100,200)은 전면 대 전면(Face-to-Face) 구조를 이루고, 제2 및 제3 반도체 칩들(200,300)은 후면 대 전면(Back-to-Face) 구조를 이룰 수 있다. 연결단자들(419)이 부착된 제3 반도체 칩(300)은 마스터 칩(master chip)으로 제공되고 제1 및 제2 반도체 칩들(100,200)은 슬레이브 칩들(slave chips)로 제공될 수 있다.
일례에 따르면, 제1 내지 제3 반도체 칩들(100,200,300)은 동종 칩, 가령 메모리 칩들일 수 있다. 다른 예로, 마스터 칩인 제3 반도체 칩(300)은 로직 칩이고 슬레이브 칩들인 제1 및 제2 반도체 칩들(100,200)은 메모리 칩들일 수 있다.
도 4f를 참조하면, 반도체 소자(13)의 다른 예로서 보호막들을 더 포함하는 반도체 소자(13a)를 형성할 수 있다. 가령 제1 반도체 칩(100)은 제1 전면보호막(105)과 제1 후면보호막(107)을 더 포함할 수 있다. 제2 반도체 칩(200)은 제2 전면보호막(205)과 제2 후면보호막(207)을 더 포함할 수 있다. 제3 반도체 칩(300)은 제3 전면보호막(305)과 제3 후면보호막(307)을 더 포함할 수 있다. 제1 내지 제3 전면패드들(109,209,309)은 다마신 공정을 이용하여 형성된 것일 수 있다. 유사하게 제1 내지 제3 후면패드들(119,219,319)은 다마신 공정을 이용하여 형성된 것일 수 있다. 반도체 소자(13a)는 제3 후면보호막(307)을 덮는 절연막(407), 그리고 제3 후면패드들(319)과 연결된 금속막들(409)을 더 포함할 수 있다.
도 4g를 참조하면, 반도체 소자(13)의 또 다른 예로서 테스트 전극들(320)을 더 포함하는 반도체 소자(13a)를 형성할 수 있다. 가령 마스터 칩인 제3 반도체 칩(300)은 복수개의 테스트 전극들(320)을 더 포함할 수 있다. 제3 반도체 기판(301)의 후면 상에 테스트 전극들(320)과 연결되는 테스트 패드들(329)을 더 형성하고, 테스트 패드들(329)과 접속하는 테스트 단자들(429)을 더 형성할 수 있다.
도 4h를 참조하면, 반도체 소자(23)의 다른 예로서 도 4f에 도시된 바와 같은 보호막들(105,107,205,207,305,307)을 더 포함하는 반도체 소자(23a)를 형성할 수 있다. 반도체 소자(23a)는 제3 후면보호막(307)을 덮는 절연막(407), 그리고 제3 후면패드들(319) 및 테스트 패드들(329)과 연결된 금속막들(409)을 더 포함할 수 있다.
(제5 실시예와 그 변형예들)
도 5a 내지 5c는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 도 5d 내지 5f는 도 5c의 변형예들을 도시한 단면도들이다.
도 5a를 참조하면, 도 4a 내지 4c에서 설명한 바와 동일하거나 유사한 공정들을 이용하여 제1 내지 제3 반도체 칩들(100,200,300)을 적층하고, 제1 내지 제3 반도체 기판들(101,201,301)의 후면들을 연마하고, 그리고 제1 내지 제3 후면패드들(119,219,319)을 형성할 수 있다.
도 5b를 참조하면, 제1 후면패드들(119)과 접속하는 연결단자들(419)을 더 형성하여 칩 적층체(914)를 형성할 수 있다. 제3 후면패드들(319)이 형성된 제3 반도체 칩(300)의 후면 상에 적어도 하나의 칩 레벨 혹은 웨이퍼 레벨의 반도체 칩을 적층할 수 있다.
도 5c를 참조하면, 다이싱 공정으로 칩 적층체(914)를 절단하여 복수개의 칩 레벨의 반도체 소자들(14)을 형성할 수 있다. 반도체 소자(14)는 하이브리드 적층 구조를 가질 수 있다. 예컨대 제1 및 제2 반도체 칩들(100,200)은 전면 대 전면(Face-to-Face) 구조를 이루고, 제2 및 제3 반도체 칩들(200,300)은 후면 대 전면(Back-to-Face) 구조를 이룰 수 있다. 연결단자들(419)이 부착된 제1 반도체 칩(100)은 마스터 칩(master chip)으로 제공되고 제2 및 제3 반도체 칩들(200,300)은 슬레이브 칩들(slave chips)로 제공될 수 있다.
일례에 따르면, 제1 내지 제3 반도체 칩들(100,200,300)은 동종 칩, 가령 메모리 칩들일 수 있다. 다른 예로, 마스터 칩인 제1 반도체 칩(100)은 로직 칩이고 슬레이브 칩들인 제2 및 제3 반도체 칩들(200,300)은 메모리 칩들일 수 있다.
도 5d를 참조하면, 반도체 소자(14)의 다른 예로서 도 4f에 도시된 바와 같은 보호막들(105,107,205,207,305,307)을 더 포함하는 반도체 소자(14a)를 형성할 수 있다. 반도체 소자(14a)는 제1 후면보호막(107)을 덮는 절연막(407), 그리고 제1 후면패드들(119)과 연결된 금속막들(409)을 더 포함할 수 있다.
도 5e를 참조하면, 반도체 소자(14)의 또 다른 예로서 테스트 전극들(320)을 더 포함하는 반도체 소자(24)를 형성할 수 있다. 가령 마스터 칩인 제1 반도체 칩(100)은 복수개의 테스트 전극들(120)을 더 포함할 수 있다. 제1 반도체 기판(101)의 후면 상에 테스트 전극들(120)과 연결되는 테스트 패드들(129)을 더 형성하고, 테스트 패드들(329)과 접속하는 테스트 단자들(429)을 더 형성할 수 있다.
도 5f를 참조하면, 반도체 소자(24)의 다른 예로서 도 5d에 도시된 바와 같은 보호막들(105,107,205,207,305,307)을 더 포함하는 반도체 소자(24a)를 형성할 수 있다. 반도체 소자(24a)는 제1 후면보호막(107)을 덮는 절연막(407), 그리고 제1 후면패드들(319) 및 테스트 패드들(329)과 연결된 금속막들(409)을 더 포함할 수 있다.
(응용예)
도 6a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다. 도 6b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 6a를 참조하면, 상술한 본 발명의 실시예들에 따른 반도체 소자들 중 적어도 하나를 포함하는 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트(1230)의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 중앙처리장치(1222)는 본 발명의 실시예들에 따른 반도체 소자들 중 적어도 하나를 포함할 수 있다.
도 6b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예들에 따른 반도체 소자들 중 적어도 하나를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320)과, 중앙처리장치(1330)와, 램(1340)과, 그리고 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함하며, 도 6a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 중앙처리장치(1330) 및 램(1340) 중 적어도 어느 하나는 본 발명의 실시예들에 따른 반도체 소자들 중 적어도 하나를 포함할 수 있다.
이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (21)

  1. 제1 회로층이 제공된 제1 전면 및 그 반대면인 제1 후면을 포함하는 제1 반도체 칩을 제공하고;
    제2 회로층이 제공된 제2 전면 및 그 반대면인 제2 후면을 포함하며 상기 제2 회로층에 전기적으로 연결되고 상기 제2 후면에 이르지 않는 제2 관통전극을 더 포함하는 제2 반도체 칩을 상기 제1 전면 상에 적층하여, 상기 제1 전면과 상기 제2 전면이 서로 마주보게 하고;
    상기 제2 후면을 연마하여, 상기 제2 반도체 칩을 박형화하고 그리고 상기 제2 관통전극을 노출시키고;
    상기 제1 후면을 1차 연마하여 상기 제1 반도체 칩을 1차 박형화하고;
    제3 회로층이 제공된 제3 전면 및 그 반대면인 제3 후면을 포함하는 제3 반도체 칩을 상기 연마된 제2 후면 상에 적층하여, 상기 제2 후면과 상기 제3 전면을 마주보게 하고;
    상기 제3 후면을 연마하여 상기 제3 반도체 칩을 박형화하고; 그리고
    상기 연마된 제1 후면을 2차 연마하여 상기 제1 반도체 칩을 2차 박형화하는 것을;
    포함하고,
    상기 제1 후면을 1차 연마하는 것은 상기 제3 반도체칩을 적층하는 것 이전에 수행되고,
    상기 제1 후면을 2차 연마하는 것은 상기 제3 반도체칩을 적층하는 것 이후에 수행되는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 제3 반도체 칩은:
    상기 제3 반도체 칩을 일부 관통하여 상기 제3 회로층에 전기적으로 연결되고 상기 제3 후면에 이르지 않는 제3 관통전극을 포함하고,
    상기 제3 관통전극은 상기 제3 후면의 연마에 의해 노출되는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 연마된 제3 후면 상에 상기 제3 관통전극과 연결되는 제3 후면패드를 형성하고; 그리고
    상기 제3 후면패드 상에 상기 제3 관통전극과 전기적으로 연결되는 연결단자를 형성하는 것을;
    더 포함하는 반도체 소자의 제조방법.
  4. 제3항에 있어서,
    상기 제3 반도체 칩은:
    상기 제3 반도체 칩을 일부 관통하여 상기 제3 회로층에 전기적으로 연결되고 상기 제3 후면에 이르지 않는 추가 관통전극을 더 포함하고,
    상기 추가 관통전극은 상기 제3 후면의 연마에 의해 노출되는 반도체 소자의 제조방법.
  5. 제4항에 있어서,
    상기 연마된 제3 후면 상에 상기 추가 관통전극과 연결되는 추가 패드를 형성하고; 그리고
    상기 추가 패드 상에 상기 추가 관통전극과 전기적으로 연결되는 추가 단자를 형성하는 것을;
    더 포함하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 제1 반도체 칩은:
    상기 제1 반도체 칩을 일부 관통하여 상기 제1 회로층에 전기적으로 연결되고 상기 제1 후면에 이르지 않는 제1 관통전극을 포함하고,
    상기 제1 관통전극은 상기 제1 후면의 2차 연마에 의해 노출되는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 2차 연마된 제1 후면 상에 상기 제1 관통전극과 연결되는 제1 후면패드를 형성하고; 그리고
    상기 제1 후면패드 상에 상기 제1 관통전극과 전기적으로 연결되는 연결단자를 형성하는 것을;
    더 포함하는 반도체 소자의 제조방법.
  8. 제1항에 있어서,
    상기 제1 반도체 칩은: 상기 제1 반도체 칩을 일부 관통하여 상기 제1 회로층과 전기적으로 연결되고 상기 제1 후면에 이르지 않는 제1 관통전극을 포함하고, 상기 제1 관통전극은 상기 제1 후면의 2차 연마에 의해 노출되고, 그리고
    상기 제3 반도체 칩은: 상기 제3 반도체 칩을 일부 관통하여 상기 제3 회로층과 전기적으로 연결되고 상기 제3 후면에 이르지 않는 제3 관통전극을 포함하고, 상기 제3 관통전극은 상기 제3 후면의 연마에 의해 노출되는 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 연마된 제3 후면 상에 상기 제3 관통전극과 연결되는 제3 후면패드를 형성하고;
    상기 2차 연마된 제1 후면 상에 상기 제1 관통전극과 연결되는 제1 후면패드를 형성하고; 그리고
    상기 제3 후면패드 상에 상기 제3 관통전극과 전기적으로 연결되는 연결단자를 형성하는 것을;
    더 포함하는 반도체 소자의 제조방법.
  10. 삭제
  11. 제1 반도체 칩 상에 제2 반도체 칩과 제3 반도체 칩이 적층된 칩 적층체; 그리고
    상기 칩 적층체에 전기적으로 연결된 연결단자를 포함하고,
    상기 제1 반도체 칩은:
    제1 회로층이 제공된 제1 전면 및 그 반대면인 제1 후면을 포함하고;
    상기 제2 반도체 칩은:
    제2 회로층이 제공된 제2 전면 및 그 반대면인 제2 후면; 그리고
    상기 제2 반도체 칩을 관통하는 제2 관통전극을 포함하고,
    상기 제3 반도체 칩은:
    제3 회로층이 제공된 제3 전면 및 그 반대면인 제3 후면을 포함하고,
    상기 제2 반도체 칩은 상기 제1 반도체 칩 상에 적층되어 상기 제2 전면이 상기 제1 전면을 마주보고, 그리고
    상기 제3 반도체 칩은 상기 제2 반도체 칩 상에 적층되어 상기 제3 전면은 상기 제2 후면을 마주보고,
    상기 제1 반도체 칩은:
    상기 제1 반도체 칩을 관통하고 상기 제1 회로층과 전기적으로 연결된 제1 관통전극;
    상기 제1 전면 상에 제공되고 상기 제1 관통전극과 전기적으로 연결된 제1 전면패드;
    상기 제1 후면 상에 제공되고 상기 제1 관통전극과 전기적으로 연결된 제1 후면패드;
    상기 제1 반도체 칩을 관통하여 상기 제1 회로층과 전기적으로 연결되고, 상기 제1 관통전극과 이격된 테스트 관통전극; 그리고
    상기 제1 후면 상에 제공되고 상기 테스트 관통전극과 전기적으로 연결된 테스트 패드를 더 포함하고,
    상기 테스트 패드는 상기 제1 후면패드와 옆으로 이격되며, 상기 제1 전면패드 및 상기 제2 관통전극과 연결되지 않고,
    상기 연결단자는 상기 제1 후면패드 상에 제공되어, 상기 제1 관통전극과 전기적으로 연결되는 반도체 소자.
  12. 제11항에 있어서,
    상기 제2 반도체 칩은:
    상기 제2 전면 상에 제공되고 상기 제2 관통전극과 전기적으로 연결된 제2 전면패드; 그리고
    상기 제2 후면 상에 제공되고 상기 제2 관통전극과 전기적으로 연결된 제2 후면패드를;
    더 포함하는 반도체 소자.
  13. 제12항에 있어서,
    상기 제3 반도체 칩은:
    상기 제3 반도체 칩을 관통하고 상기 제3 회로층과 전기적으로 연결된 제3 관통전극;
    상기 제3 전면 상에 제공되고 상기 제3 관통전극과 전기적으로 연결된 제3 전면패드; 그리고
    상기 제3 후면 상에 제공되고 상기 제3 관통전극과 전기적으로 연결된 제3 후면패드를 더 포함하고,
    상기 제3 전면패드는 상기 제2 후면패드에 접속된 반도체 소자.
  14. 제1 반도체 칩 상에 제2 반도체 칩과 제3 반도체 칩이 적층된 칩 적층체;
    상기 칩 적층체에 전기적으로 연결된 연결단자; 및
    상기 제3 반도체칩 상의 테스트 단자를 포함하고,
    상기 제1 반도체 칩은 제1 회로층이 제공된 제1 전면 및 그 반대면인 제1 후면을 갖고,
    상기 제2 반도체 칩은 제2 회로층이 제공된 제2 전면 및 그 반대면인 제2 후면을 갖고,
    상기 제3 반도체 칩은 제3 회로층이 제공된 제3 전면 및 그 반대면인 제3 후면을 갖고,
    상기 제2 반도체 칩은 상기 제1 반도체 칩 상에 적층되어 상기 제2 전면이 상기 제1 전면을 마주보고, 그리고
    상기 제3 반도체 칩은 상기 제2 반도체 칩 상에 적층되어 상기 제3 전면은 상기 제2 후면을 마주보고,
    상기 제2 반도체칩은:
    상기 제2 반도체 칩을 관통하는 제2 관통전극;
    상기 제2 전면 상에 제공되고 상기 제2 관통전극과 전기적으로 연결된 제2 전면패드; 그리고
    상기 제2 후면 상에 제공되고 상기 제2 관통전극과 전기적으로 연결된 제2 후면패드를 포함하고,
    상기 제3 반도체 칩은:
    상기 제3 반도체 칩을 관통하고 상기 제3 회로층과 전기적으로 연결된 제3 관통전극;
    상기 제3 전면 상에 제공되고 상기 제3 관통전극과 전기적으로 연결된 제3 전면패드;
    상기 제3 후면 상에 제공되고 상기 제3 관통전극과 전기적으로 연결된 제3 후면패드
    상기 제3 반도체 칩을 관통하여 상기 제3 회로층과 전기적으로 연결된 테스트 관통전극; 그리고
    상기 제3 후면 상에 제공되고 상기 테스트 관통전극과 전기적으로 연결된 테스트 패드를 더 포함하고,
    상기 제3 전면패드는 상기 제2 후면패드에 접속되고,
    상기 연결단자는 상기 제3 후면패드 상에 제공되어, 상기 제3 관통전극과 전기적으로 연결되고,
    상기 테스트 단자는 상기 테스트 패드 상에 제공되고 상기 테스트 관통전극과 전기적으로 연결되고,
    상기 테스트 단자는 상기 제3 전면패드 및 상기 제2 관통전극과 연결되지 않는 반도체 소자.
  15. 삭제
  16. 제12항에 있어서,
    상기 제1 전면패드는 상기 제2 전면패드에 접속되는 반도체 소자.
  17. 제16항에 있어서,
    상기 제3 반도체 칩은:
    상기 제3 전면 상에 제공된 제3 전면패드를 더 포함하고,
    상기 제3 전면패드는 상기 제2 후면패드에 접속되는 반도체 소자.
  18. 제12항에 있어서,
    상기 제3 반도체 칩은:
    상기 제3 반도체 칩을 관통하고 상기 제3 회로층과 전기적으로 연결된 제3 관통전극;
    상기 제3 전면 상에 제공되고 상기 제3 관통전극과 전기적으로 연결된 제3 전면패드; 그리고
    상기 제3 후면 상에 제공되고 상기 제3 관통전극과 전기적으로 연결된 제3 후면패드를 더 포함하고,
    상기 제1 전면패드와 상기 제2 전면패드가 서로 접속되고, 그리고
    상기 제2 후면패드와 상기 제3 전면패드가 서로 접속된 것을;
    포함하는 반도체 소자.
  19. 삭제
  20. 삭제
  21. 제11항에 있어서,
    상기 테스트 패드 상에 배치되는 테스트 단자를 더 포함하되,
    상기 테스트 단자는 상기 제1 전면패드 및 상기 제2 관통전극과 연결되지 않는 반도체 소자.
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