KR101026002B1 - 반도체소자의 패드 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 패드 형성방법에 관한 것으로, SOC를 구현할 수 있도록 하기 위하여, 질화막, 제1TEOS 막, 장벽금속층인 Ti/TiN 적층구조 및 텅스텐의 적층구조로 형성된 금속배선 콘택플러그에 접속되는 적어도 한층 이상의 금속배선을 형성하고 이에 접속되는 본딩패드가 구비되는 두 장의 웨이퍼를 준비한 다음, 각각에 구비되는 본딩패드가 서로 마주보도록 접착시키고 상기 웨이퍼 중 한 장의 웨이퍼 백사이드를 CMP 및 에치백하여 금속배선 제1콘택플러그를 노출시킨 다음, 그 표면에 적층된 PE-TEOS 막과 평탄화된 감광막을 전면식각하여 상기 제1콘택플러그의 텅스텐을 노출시키는 평탄화된 표면을 형성하는 공정으로 SOC 구현이 용이하도록 하는 기술이다.
Description
도 1a 내지 도 1e 는 본 발명의 실시예에 따른 반도체소자의 패드 형성방법을 도시한 단면도.
본 발명은 반도체소자의 패드 형성방법에 관한 것으로, 특히 SIP ( system in package ) 공정을 이용하여 SOC ( system on chip ) 의 구현을 위한 3차원 소자의 백사이드 ( back side ) 에 패드를 형성하는 기술에 관한 것이다.
SIP 을 동일 웨이퍼에 구현할 때 여러 소자들의 패턴 레이아웃 및 밀도 등이 상이하여 제조 단가가 증가하고 공정이 복잡해지기 때문에 최근에는 각각 웨이퍼에 소자를 구현한 다음, 웨이퍼를 적층하는 SIP 공정을 사용하는 추세이다.
상기 웨이퍼의 적층시 각각 웨이퍼의 연결수단으로 텅스텐 콘택플러그를 사용하는데, 각각 웨이퍼를 본딩시킨 후 웨이퍼 백사이드에 폴리싱 및 전면 식각공정을 진행하기 위하여 접촉 저항을 낮추기 위해 텅스텐 플러그를 감싸고 있는 질화막과 테오스 ( TEOS ) 막을 제거하는 것이 필수적이다.
여기서, 상기 질화막 및 테오스막을 제거하기 위한 전면 식각공정시 텅스텐 상부의 TEOS/질화막이 식각되면서 반도체기판도 같이 전면식각되어 반도체기판에 손상이 발생할 수 있다.
또한, 상기 전면식각 공정 대신 CMP을 실시하는 경우는 텅스텐 플러그 위에 질화막/TEOS 만 제거해야 하는 공정상의 어려움이 있다.
상기한 바와 같이 종래기술에 따른 반도체소자의 패드 형성방법은, SIP 공정시 백사이드에서 텅스텐 콘택 플러그를 노출시킬 때 상기 텅스텐 콘택플러그 뿐만 아니라 다른 부분이 손상될 수 있어 소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, SIP 공정중 웨이퍼의 백사이드에 연결수단인 텅스텐 콘택플러그를 노출시키고 전체표면상부에 PECVD 방법으로 TEOS 막 ( 이하에서 PE-TEOS 라 함 ) 을 증착한 다음, 그 상부에 감광막을 도포하여 평탄화시키고 감광막과 PE-TEOS 막의 식각선택비를 1 : 1 로 하여 전면식각함으로써 텅스텐 콘택 플러그 표면에 형성된 TEOS/질화막 만을 제거하여 상기 텅스텐 콘택플러그를 노출시키는 공정으로 SIP 소자를 용이하게 형성할 수 있도록 하는 반도체소자의 패드 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 패드 형성방법은,
(a) 질화막, 제1TEOS 막, 장벽금속층인 Ti/TiN 적층구조 및 텅스텐의 적층구조로 형성된 금속배선 콘택플러그에 접속되는 적어도 한층 이상의 금속배선을 형성하고 이에 접속되는 본딩패드가 구비되는 두 장의 웨이퍼를 준비하는 단계와,
(b) 상기 두 장의 웨이퍼에 각각 구비되는 본딩패드가 서로 마주보도록 정렬하여 상기 두 장의 웨이퍼를 접착시키는 단계와,
(c) 상기 웨이퍼 중 한 장의 웨이퍼 백사이드를 CMP 및 에치백하여 금속배선 제1콘택플러그를 노출시키는 단계와,
(d) 전체표면상부에 PE-TEOS 막과 평탄화된 감광막을 적층하는 단계와,
(e) 상기 감광막 및 소정두께의 PE-TEOS 막을 전면식각하여 상기 제1콘택플러그의 텅스텐을 노출시키는 단계를 포함하는 것과,
(a) 단계에서 상기 금속배선, 제2콘택플러그 및 본딩패드를 구리로 형성하는 것과,
(c) 단계에서 금속배선 제1콘택플러그의 1 ∼ 1.3 ㎛ 정도가 노출되는 것과,
(d) 단계에서 PE-TEOS 막과 감광막을 각각 1 ∼ 2 ㎛ 및 1 ∼ 1.5 ㎛ 두께로 형성하는 것과,
(e) 단계에서 전면식각 공정은 상기 감광막 및 PE-TEOS 막의 식각선택비가 1 : 1 인 조건에서 실시하는 것과,
(e) 단계에서 전면식각공정은 CHF3/CF4/O2/Ar 가스를 이용하여 실시하는 것과,
(e) 단계에서 전면식각공정은 100 ∼ 3000 와트의 전력으로 실시하되, 고압 장비에서는 압력을 500 ∼ 1500 mTorr 로 하고 저압 장비에서는 압력을 1 ∼ 500 mTorr 로 조절하여 실시하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1e 는 본 발명의 실시예에 따른 반도체소자의 패드 형성방법을 도시한 단면도이다.
도 1a를 참조하면, 금속배선 콘택홀(13)이 형성되고, 이를 매립하는 질화막(15), TEOS 막(17), 장벽금속층(19)인 Ti/TiN 적층구조 및 텅스텐(21)의 적층구조로 형성된 금속배선 제1콘택플러그가 형성되며, 상기 콘택플러그에 접속되는 금속배선(23)이 구비되고, 제2콘택플러그(25)를 통하여 상기 금속배선(23)에 접속되는 본딩패드(27)가 구비되는 두 장의 웨이퍼(11)를 준비한다.
이때, 상기 금속배선(23), 제2콘택플러그(25) 및 본딩패드(27)는 구리로 형성된 것이다.
상기 금속배선(23)은 편의상 단층을 도시하였으나, 일반적으로 다층구조로 구비된다.
도 1b를 참조하면, 상기 본딩패드(27)가 서로 마주볼 수 있도록 상기 두 장의 웨이퍼(11)를 정렬하여 접착시킨다.
도 1c를 참조하면, 상기 웨이퍼(11)의 일측 백사이드를 CMP 및 에치백공정으로 식각하여 질화막(15), TEOS 막(17), 장벽금속층(19)인 Ti/TiN 적층구조 및 텅스텐(21)의 적층구조로 형성된 제1금속배선 콘택플러그의 1 ∼ 1.3 ㎛ 정도를 노출시킨다.
도 1d를 참조하면, 전체표면상부에 PE-TEOS 막(29)과 평탄화된 감광막(31)을 각각 1 ∼ 2 ㎛ 및 1 ∼ 1.5 ㎛ 두께로 도포한다.
도 1e를 참조하면, 상기 감광막(31) 및 PE-TEOS 막(29)의 식각선택비가 1 : 1 인 조건에서 전면식각하여 상기 텅스텐(21)을 노출시킨다.
이때, 상기 전면식각공정은 CHF3/CF4/O2/Ar 가스를 이용하여 100 ∼ 3000 와트의 전력으로 실시하되, 고압 장비에서는 압력을 500 ∼ 1500 mTorr 로 하고 저압 장비에서는 압력을 1 ∼ 500 mTorr 로 조절한다.
본 발명의 다른 실시예는 다수의 웨이퍼를 적층하여 SOC를 형성하는 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 패드 형성방법은, 웨이퍼의 손상없이 콘택 부분을 노출시킬 수 있도록 하여 후속 공정으로 SOC를 구현할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (7)
- (a) 질화막, 제1TEOS 막, 장벽금속층인 Ti/TiN 적층구조 및 텅스텐의 적층구조로 형성된 금속배선 콘택플러그에 접속되는 적어도 한층 이상의 금속배선을 형성하고 이에 접속되는 본딩패드가 구비되는 두 장의 웨이퍼를 준비하는 단계와,(b) 상기 두 장의 웨이퍼에 각각 구비되는 본딩패드가 서로 마주보도록 정렬하여 상기 두 장의 웨이퍼를 접착시키는 단계와,(c) 상기 웨이퍼 중 한 장의 웨이퍼 백사이드를 CMP 및 에치백하여 금속배선 제1콘택플러그를 노출시키는 단계와,(d) 전체표면상부에 PE-TEOS 막과 평탄화된 감광막을 적층하는 단계와,(e) 상기 감광막 및 소정두께의 PE-TEOS 막을 전면식각하여 상기 제1콘택플러그의 텅스텐을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체소자의 패드 형성방법.
- 제 1 항에 있어서,(a) 단계에서 상기 금속배선, 제2콘택플러그 및 본딩패드를 구리로 형성하는 것을 특징으로 하는 반도체소자의 패드 형성방법.
- 제 1 항에 있어서,(c) 단계에서 금속배선 제1콘택플러그의 1 ∼ 1.3 ㎛ 정도가 노출되는 것을 특징으로 하는 반도체소자의 패드 형성방법.
- 제 1 항에 있어서,(d) 단계에서 PE-TEOS 막과 감광막을 각각 1 ∼ 2 ㎛ 및 1 ∼ 1.5 ㎛ 두께로 형성하는 것을 특징으로 하는 반도체소자의 패드 형성방법.
- 제 1 항에 있어서,(e) 단계에서 전면식각 공정은 상기 감광막 및 PE-TEOS 막의 식각선택비가 1 : 1 인 조건에서 실시하는 것을 특징으로 하는 반도체소자의 패드 형성방법.
- 제 1 항에 있어서,(e) 단계에서 전면식각공정은 CHF3/CF4/O2/Ar 가스를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 패드 형성방법.
- 제 1 항에 있어서,(e) 단계에서 전면식각공정은 100 ∼ 3000 와트의 전력으로 실시하되, 고압 장비에서는 압력을 500 ∼ 1500 mTorr 로 하고 저압 장비에서는 압력을 1 ∼ 500 mTorr 로 조절하여 실시하는 것을 특징으로 하는 반도체소자의 패드 형성방법.
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