KR102105634B1 - 신뢰성 있는 본딩 구조를 갖는 금속 배선 구조, 집적 회로, 집적 회로 패키지 및 이들의 제조 방법 - Google Patents

신뢰성 있는 본딩 구조를 갖는 금속 배선 구조, 집적 회로, 집적 회로 패키지 및 이들의 제조 방법 Download PDF

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Abstract

본 발명은 신뢰성 있는 본딩 구조를 갖는 금속 배선 구조, 집적 회로, 이를 이용한 집적 회로 패키지 및 이들의 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따르면, 전류 어시스티드 접합으로 서로 전기적 및 기계적으로 연결되는 집적 회로가 제공된다. 상기 집적 회로를 구성하는 회로 모듈의 제 1 집적 회로는 적어도 일면에 노출되는 제 1 본딩 표면을 갖는 제 1 금속 배선 구조를 포함하고, 제 2 집적 회로는 적어도 일면에 노출되는 제 2 본딩 표면을 갖는 제 2 금속 배선 구조를 포함하며, 상기 제 1 본딩 표면과 제 2 본딩 표면이 상기 전류 어시스티드 접합에 의해 다이렉트 본딩된다. 상기 제 1 본딩 표면 및 상기 제 2 본딩 표면을 구성하는 금속 원자들 중 어느 한쪽의 금속 원자들이 본딩 전류에 의해 반대쪽으로 이동하여 상기 제 1 본딩 표면과 상기 제 2 본딩 표면이 다이렉트 본딩된다.

Description

신뢰성 있는 본딩 구조를 갖는 금속 배선 구조, 집적 회로, 집적 회로 패키지 및 이들의 제조 방법{Metallic interconnection having reliable bonding structure, integrated circuit, integrated circuit package and method of fabricating thereof}
본 발명은 집적 회로 기술에 관한 것으로서, 더욱 상세하게는, 신뢰성 있는 본딩 구조를 갖는 금속 배선 구조, 집적 회로, 집적 회로 패키지 및 이들의 제조 방법에 관한 것이다.
휴대폰, 컴퓨터 또는 디지털 가전에 적용되는 집적 회로 기술은, 정보 산업의 발달로 지속적인 고속화, 고성능화 및 경박단소화라는 시장 요구에 대응하여, 트랜지스터들, 다이오드들, 저항체들 및 캐패시터와 같은 다양한 전자 부품들의 집적 밀도를 향상시키면서 빠르게 성장하여 왔다. 대부분의 경우, 집적 밀도의 향상은 최소 형상 크기(minimum feature size)를 지속적으로 감소시키면서 소정의 칩 면적에 더욱 많은 부품을 집적시킴으로써 달성된다.
이러한 집적 밀도는 리소그래피 기술의 발전을 통하여 상당한 진보를 달성하였지만, 상기 리소그래피 기술은 반도체 웨이퍼에 형성된 부품들의 물리적 크기와 신뢰성과 같은 성능의 제한을 갖기 때문에 이를 통한 집적도의 향상은 한계에 직면해 있다. 최근 이러한 물리적 한계에도 불구하고 집적도를 더욱 향상시킬 수 있는 기술로서, 웨이퍼, 칩, 그리고 심지어는 패키지 레벨에서 복수의 집적 회로들을 적층하는 스택 구조의 3차원 집적 회로가 제안되었다. 상기 3차원 집적 회로의 구현을 위해 적층된 집적 회로들 사이의 신뢰성 있는 배선 형성 기술이 요구되며, 대표적인 예로서 관통 실리콘 비아(TSV)와 같은 배선 기술들이 연구되고 있다.
상기 고속화, 고성능화 및 경박단소화라는 요구는 웨이퍼 또는 칩 레벨의 반도체 소자 형성 공정뿐만 아니라 제조된 반도체 소자 또는 패키지 상에 또 다른 칩 또는 패키지를 적층하여 이들 사이를 전기적으로 연결하거나 그 결과물 기판이나 캐리어에 실장하는 단계에서도 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 고속화, 고성능화 및 경박 단소화에 대응하여 웨이퍼, 칩 또는 패키지 레벨 또는 이들이 적층된 복합화된 구성에서 신뢰성 있는 본딩 구조를 갖는 금속 배선 구조 및 이를 이용한 집적 회로를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 전술한 이점을 갖는 집적 회로 패키지를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는, 신뢰성 있는 본딩 구조를 갖는 금속 배선 구조, 집적 회로 및 집적 회로 패키지의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 금속 배선 구조는 제 1 본딩 표면을 갖는 제 1 금속 배선 구조와 제 2 본딩 표면을 갖는 제 2 금속 배선 구조를 포함하며, 상기 제 2 본딩 표면은 상기 제 1 본딩 표면에 전류 어시스티드 접합으로 다이렉트 본딩된다. 상기 제 1 본딩 표면 및 상기 제 2 본딩 표면을 구성하는 금속 원자들 중 어느 한쪽의 금속 원자들이 본딩 전류에 의해 반대쪽으로 이동하여 상기 제 1 본딩 표면과 상기 제 2 본딩 표면이 다이렉트 본딩된다.
일부 실시예에서, 상기 제 1 및 제 2 본딩 표면은 서로 동일한 조성을 가질 수 있다. 이 경우, 상기 제 1 및 제 2 본딩 표면은 구리를 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 전류 어시스티드 접합으로 서로 전기적 및 기계적으로 연결되는 제 1 집적 회로 및 제 2 집적 회로를 포함하는 회로 모듈을 갖는 집적 회로가 제공된다. 상기 회로 모듈을 구성하는 제 1 집적 회로는 적어도 일면에 노출되는 제 1 본딩 표면을 갖는 제 1 금속 배선 구조를 포함하고, 제 2 집적 회로는 적어도 일면에 노출되는 제 2 본딩 표면을 갖는 제 2 금속 배선 구조를 포함하며, 상기 제 1 본딩 표면과 제 2 본딩 표면은 전류 어시스티드 접합에 의해 다이렉트 본딩된다. 상기 제 1 본딩 표면 및 상기 제 2 본딩 표면을 구성하는 금속 원자들 중 어느 한쪽의 금속 원자들이 본딩 전류에 의해 반대쪽으로 이동하여 상기 제 1 본딩 표면과 상기 제 2 본딩 표면이 다이렉트 본딩된다.
일부 실시예에서, 상기 제 1 및 제 2 금속 배선 구조는 각각 복수의 금속 배선 구조들을 포함하고, 상기 복수의 금속 배선 구조들은 서로 전기적으로 연결하여 체인을 형성하는 복수의 컨덕터들을 더 포함할 수 있다. 일부 실시예에서, 상기 체인은 데이지 체인일 수 있다. 또한, 상기 복수의 컨덕터들은 금속 배선 패턴, 재배선 패턴(RDL), 상부 금속층(top metal layer), 비아, 와이어, 다이오드, 저항, 퓨즈 및 안티퓨즈 중 적어도 어느 하나를 포함할 수 있다. 또한, 상기 전류 어시스티드 접합을 위해 인가되는 본딩 전류의 입출력을 위해 상기 체인에 결합되는 입력 패드 및 출력 패드는 상기 집적 회로의 불량 또는 성능 테스트를 위한 검사 패드로 겸용될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 전류 어시스티드 접합으로 서로 전기적 및 기계적으로 연결되는 제 1 집적 회로 및 제 2 집적 회로를 포함하는 집적 회로 패키지가 제공된다. 상기 제 1 및 제 2 금속 배선 구조는, 신호 라인 또는 열방출을 위한 금속 배선 구조를 포함할 수 있다. 상기 제 1 및 제 2 금속 배선 구조는, 비아, 관통형 비아, 금속 배선층, 재배선 패턴, 또는 와이어를 포함하며, 상기 제 1 및 제 2 본딩 표면은 상기 제 1 및 제 2 금속 배선 구조의 노출된 표면이거나 이에 전기적으로 연결된 패드 또는 범프를 포함할 수 있다.
상기 또 다른 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 금속 배선 구조의 제조 방법은, 제 1 본딩 표면을 갖는 복수의 제 1 금속 배선 구조를 제공하는 단계; 제 2 본딩 표면을 갖는 복수의 제 2 금속 배선 구조를 제공하는 단계; 상기 제 1 본딩 표면과 상기 제 2 본딩 표면을 접촉시켜 제 1 금속 배선 구조 및 제 2 금속 배선 구조를 포함하는 도전 경로를 제공하는 단계; 및 상기 도전 경로를 통해 본딩 전류를 공급하여,상기 제 1 본딩 표면 및 상기 제 2 본딩 표면을 구성하는 금속 원자들 중 어느 한쪽의 금속 원자들을 상기 본딩 전류에 의해 반대쪽으로 이동시킴으로써 상기 제 1 본딩 표면과 상기 제 2 본딩 표면을 서로 다이렉트 본딩시키는 단계를 포함한다.
일 실시예에서, 상기 제 1 및 제 2 본딩 표면은 서로 동일한 조성을 가질 수 있다. 또한, 상기 제 1 및 제 2 본딩 표면이 구리인 경우 구리간 다이렉트 본딩을 얻을 수 있다.
상기 또 다른 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따르면, 신뢰성 있는 금속 배선 구조를 갖는 집적 회로의 제조 방법이 제공된다. 상기 집적 회로의 제조 방법은, 적어도 일면에 노출된 제 1 본딩 표면을 각각 갖는 복수의 제 1 금속 배선 구조들을 갖는 제 1 집적 회로를 제공하는 단계; 적어도 일면에 노출되고 제 2 본딩 표면을 각각 갖는 제 2 금속 배선 구조를 갖는 제 2 집적 회로를 제공하는 단계; 상기 복수의 제 1 금속 배선 구조들의 제 1 본딩 표면과 상기 복수의 제 2 금속 배선 구조들의 상기 제 2 본딩 표면을 도전 경로가 제공되도록 접촉시켜 상기 제 1 집적 회로와 상기 제 2 집적 회로를 포함하는 회로 모듈을 형성하는 단계; 및 상기 도전 경로를 통해 본딩 전류를 공급하여, 상기 제 1 본딩 표면 및 상기 제 2 본딩 표면을 구성하는 금속 원자들 중 어느 한쪽의 금속 원자들을 상기 본딩 전류에 의해 반대쪽으로 이동시킴으로써 상기 제 1 본딩 표면과 상기 제 2 본딩 표면을 서로 결합시킴으로써 상기 제 1 집적 회로와 상기 제 2 집적 회로를 서로 본딩시키는 단계를 수행한다.
상기 제 1 또는 제 2 집적 회로는 단일 다이, 접합된 복수의 다이들, 하나 이상의 다이들이 봉지된 반도체 칩 패키지, 적어도 하나 이상의 배선 구조를 갖는 기판, 또는 적어도 하나 이상의 배선 구조를 갖는 인터포저(interposer)를 포함할 수 있다. 또한, 상기 기판은 플렉시블 기판일 수 있다. 상기 제 1 및 제 2 본딩 표면은 구리를 포함할 수 있다.
상기 집적 회로는 상기 복수의 제 1 금속 배선 구조들과 상기 복수의 제 2 금속 배선 구조들을 서로 전기적으로 연결하여 체인을 형성하는 복수의 컨덕터 들을 더 포함할 수 있다. 이 경우, 상기 본딩시키는 단계에서, 상기 본딩 전류는 상기 체인을 통해 흐른다. 상기 본딩 전류의 크기는 6,000 A/cm2 내지 8×106 A/cm2 정도일 수 있다.
본 발명의 실시예에 따르면, 전류 어시스티드 접합에 의해, 금속 배선 구조들 사이에 신뢰성이 있는 다이렉트 본딩을 구현함으로써, 웨이퍼, 칩, 패키지 레벨이나 이들이 복합화된 구성에서 고속화, 고성능화 및 경박 단소화에 대응할 수 있는 금속 배선 구조, 집적 회로 및 집적 회로 패키지가 제공될 수 있다.
또한, 본 발명의 실시예에 따르면, 전류 어시스티드 접합에 의해 금속 배선 구조들 사이의 신뢰성 있는 본딩을 얻기 위해 요구되는 가열 온도 및 인가 압력을 감소시킬 수 있을 뿐만 아니라 공정 시간을 단축시켜 경제적인 금속 배선 구조, 집적 회로 및 집적 회로 패키지의 제조 방법이 제공될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 집적 회로의 구조 및 이의 제조 방법을 도시하고, 도 1b는 본 발명의 일 실시예에 따른 전류 어시스티드 접합 기구를 도시한다.
도 2a 및 도 2b는 본 발명의 각 실시예들에 따른 집적 회로 및 이의 제조 방법을 도시하는 사시도이다.
도 3a는 본 발명의 또 다른 실시예에 따른 집적 회로의 사시도이며, 도 3b는 도 3a의 절취선 ⅢB- ⅢB'를 따라 절취된 집적 회로의 사시 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 집적 회로를 도시한다.
도 5a 및 도 5b는 본 발명의 또 다른 실시예에 따른 집적 회로들을 도시한다.
도 6a는 본 발명의 일 실시예에 따른 전류 어시스트 접합에 의해 형성된 금속 배선 구조를 도시하는 사시도이며, 도 6b는 비교 실시예에 따른 금속 배선 구조를 도시한다.
도 7은 본 발명의 일 실시예에 따라 전류 어시스트 접합과 비교 실시예에 따른 구리 배선 구조의 주사전자현미경 이미지들이다.
도 8a 내지 도 8f는 본 발명의 일 실시예에 따른 구리 배선 구조의 전류 어시스트 접합과 비교 실시예에 따른 구리 배선 구조의 접합에 대한 콘택 저항의 측정 결과를 나타내는 그래프들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.
이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.
본 명세서에서, "다이(die)"란 용어는, 실리콘, 실리콘-온-절연체(SOI) 또는 실리콘-온-사파이어(SOS)와 같은 기저 구조체 또는 반도체가 아닌 다른 기저 구조체 상에 형성된 반도체 층, 도핑되거나 도핑되지 않은 반도체층 및 변형된 반도체 층을 포함할 수 있다. 또한, 상기 기저 구조체 및 반도체는 실리콘계 재료에 한정되지 않으며, 실리콘-게르마늄, 게르마늄 및 갈륨-비소계 화합물 재료와 같은 Ⅲ-Ⅴ족 반도체 재료, ZnS, ZnSe, 및 CdSe과 같은 Ⅱ-Ⅵ족 반도체 재료, 혼합 반도체 재료, ZnO, MgO, MO2와 같은 산화물 반도체 재료, 탄소 나노 결정과 같은 나노 스케일 재료 또는 이들의 복합 재료를 포함할 수 있다.
또한, 본 명세서에서, "집적 회로"라는 용어는 사전적 의미로만 한정되는 것은 아니며, 단일 집적 회로 또는 동일 또는 이종의 기능을 수행하는 복수의 집적 회로들을 집합적으로 지칭한다. 예를 들어, 상기 집적 회로는 신호 배선, 메모리 소자, 논리 또는 연산 소자, 통신 소자, 광소자, 센서, 전력 소자, 미세전자기계시스템(MEMS), 구동 소자 또는 이들이 복합화된 시스템온칩(SOC)과 같은 다양한 아나로그 및/또는 디지털 회로를 포함할 수 있으며, 본 발명이 이들 예에 한정되는 것은 아니다. 또한, 상기 집적 회로는 단일 다이, 웨이퍼 본딩, 또는 접착층(예를 들면, 페이스트, 에폭시, 테이프)을 이용한 물리 및/또는 화학적으로 접합된 복수의 다이들, 하나 이상의 다이들이 봉지된 반도체 칩 패키지, 또는 이들과 결합되거나 실장되는 적어도 하나 이상의 배선 구조를 갖는 캐리어 기판, 방열 기판, 인쇄회로기판, 또는 컨덕터들과 같은 기판이나 인터포저(interposer)를 포함할 수 있다.
본 명세서에서, "회로 모듈"이란 용어는, 동종 또는 이종 기능의 집적 회로가 서로 결합된 소자로서 상기 집적 회로와 등가적으로 사용되거나 이들 집적 회로의 조합을 강조하기 위해 사용된다. 상기 회로 모듈은 시스템-인-패키지(system-in-package; SIP) 모듈과 같이 복수의 집적 회로들이 공통으로 봉지되어 단일 패키지로 형성된 단일 칩 또는 멀티 칩 모듈; 복수의 집적 회로들이 각각 봉지되어 기판 상에 수평 배열되거나 수직 적층된 멀티 패키징 집적 회로; 복수의 집적 회로들 중 일부는 봉지되고 나머지 집적 회로는 다이 형태로 서로 수평 배열되거나 수직 적층된 복합화된 구성의 회로 모듈; 또는 이들이 조합된 구성을 갖는 회로 모듈을 지칭할 수 있으며, 본 발명이 이에 제한되는 것은 아니다.
상기 봉지는 당해 기술 분야에서 잘 알려진 바와 같이 실리콘, 고무, 수지, 플라스틱 또는 몰딩 컴파운드와 같은 절연성 충전 재료를 포함하며, 트랜스퍼 몰딩이나 액상 분산 기술을 이용하여 상기 집적 회로를 피복하거나 이들 사이를 채우는 것에 의해 수행된다. 집적 회로들 사이에 전기적 연결이 필요한 경우, 솔더 볼, 패드와 같은 도전성 부재가 상기 절연성 충전 재료 외부로 노출될 수도 있다. 상기 회로 모듈의 패키징은, 예를 들면, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Package, Die in Wafer FoSM, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Package(MQFP), Thin Quad Flat package(TQFP), Small Outline IC(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Flip chip package(FCP), Thin Quad Flat package(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 또는 Wafer-Level Processed Stack Package(WSP)로 패키징될 수 있으며, 이들은 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.
도 1a는 본 발명의 일 실시예에 따른 집적 회로(1000A)의 구조 및 이의 제조 방법을 도시하고, 도 1b는 본 발명의 일 실시예에 따른 전류 어시스티드 접합 기구를 도시한다.
도 1a를 참조하면, 일 실시예에 따른 집적 회로(1000A)는 적어도 2 이상의 집적 회로들을 포함할 수 있다. 집적 회로(1000A)는, 도 1a에 도시된 바와 같이, 상하로 적층된 제 1 집적 회로(10_1) 및 제 2 집적 회로(10_2)를 포함할 수 있다. 이들 집적 회로(10_1, 10_2)는 서로 결합되어 회로 모듈을 구성할 수 있다.
제 1 집적 회로(10_1) 또는 제 2 집적 회로(10_2)는 단일 다이, 웨이퍼 본딩, 또는 접착층(예를 들면, 페이스트, 에폭시, 테이프)을 이용한 물리 및/또는 화학적으로 접합된 복수의 다이들, 하나 이상의 다이들이 봉지된 반도체 칩 패키지, 또는 이들과 결합되거나 실장되는 적어도 하나 이상의 배선 구조를 갖는 캐리어 기판, 방열 기판, 인쇄회로기판, 또는 컨덕터들과 같은 기판이나 인터포저(interposer)를 포함할 수 있다.
도 1a에서, 제 1 집적 회로(10_1)는 단일 반도체 칩 또는 적층된 복수의 반도체 칩 다이들을 포함하는 스택 구조의 3차원 집적 회로이고, 제 2 집적 회로(10_2)는 상기 제 1 집적 회로(10_1)가 표면 실장되는 캐리어 기판을 예시한다. 일부 실시예에서, 제 2 집적 회로(10_2)는 폴리이미드와 같은 수지계 재료로 형성된 테이프 배선 기판과 같은 플렉시블 기판일 수 있다. 후술하는 바와 같이, 본 발명의 실시예에 따르면, 기판 상에 집적 회로의 실장시 배선 구조 사이의 접합을 위한 가열 온도를 감소시킬 수 있기 때문에 열에 취약한 고분자 소재의 플렉시블 인쇄회로기판의 적용이 가능하다.
제 1 집적 회로(10_1) 및 제 2 집적 회로(10_2)는 내부에, 예를 들면, 트랜지스터, 스위치, 및 증폭기와 같은 능동 소자, 다이오드, 저항, 캐패시터 및 안테나와 같은 수동 소자들 또는 MEMS와 같은 회로 부품에 연결된 신호 라인, 또는 열방출을 위한 열방출을 위한 복수의 금속 배선 구조들(11_1, 11_2)을 포함할 수 있다. 복수의 금속 배선 구조들(11_1, 11_2)은, 예를 들면, 집적 회로의 주면에 수평한 금속 배선층 또는 전극, 또는 서로 전기적으로 절연된 층들의 전기적 연결을 위한 비아 컨덕터와 같은 집적 회로의 주면에 수직한 금속 도전체를 포함할 수 있다.
상기 금속 도전체는 백금(Pt), 텅스텐(W), 금(Au), 백금(Pt), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이의 합금일 수 있다. 상기 구리는 경제적일 뿐만 아니라 낮은 저항을 갖기 때문에 이를 이용한 배선에 의해 고속의 고집적 반도체 소자가 구현될 수 있다.
도 1a에 도시된 제 1 금속 배선 구조들(11_1)은 제 1 집적 회로(10_1)를 구성하는 다이들 사이의 전기적 연결 및/또는 열 방출을 위한 관통형 실리콘 전극(TSV)을 예시하고, 제 2 금속 배선 구조들(11_2)은 재배선 패턴과 같은 금속 배선을 예시한다. 이들 금속 배선 구조들(11_1, 11_2)은 외부 회로와의 연결을 위해 해당 집적 회로(10_1, 10_2)의 표면에 노출된 제 1 본딩 표면(12_1) 및 제 2 본딩 표면(12_2)을 각각 포함할 수 있다.
제 1 금속 배선 구조들(11_1)의 제 1 본딩 표면(12_1)과 제 2 배선 구조들(11_2)의 제 2 본딩 표면(12_2)은 해당 배선 구조들(11_1, 11_2)의 노출된 표면이거나 이에 전기적으로 연결되도록 별도 형성된 패드 또는 범프일 수 있으며, 이는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다. 제 1 및 제 2 본딩 표면들(12_1, 12_2)은 각각 제 1 및 제 2 금속 배선 구조들(11_1, 11_2)의 구성 금속과 동일하거나 다를 수 있다. 일부 실시예에서, 서로 접합될 제 1 및 제 2 본딩 표면들(12_1, 12_2)은 후술하는 다이렉트 접합의 효율을 향상시키기 위해 서로 동일한 조성을 가질 수 있다.
도 1a에 도시된 실시예에서와 같이, 제 1 본딩 표면(12_1)은 범프이고, 제 2 본딩 표면(12_2)은 패드일 수 있다. 제 1 집적 회로(10_1)는 제 2 집적 회로(10_2)에 플립칩 본딩된 것이 예시된다.
제 1 집적 회로(10_1)와 제 2 집적 회로(10_2)를 본딩시키기 위해, 제 1 금속 배선 구조(11_1)의 제 1 본딩 표면(12_1)과 제 2 금속 배선 구조(11_2)의 제 2 본딩 표면(12_2)이 서로 접촉되도록 제 1 집적 회로(10_1)와 제 2 집적 회로(10_2)를 서로 적층시킨다. 이와 같이, 제 1 본딩 표면(12_1)과 제 2 본딩 표면(12_2)이 접촉되면, 제 1 금속 배선 구조들(11_1)과 제 2 금속 배선 구조들(11_2)이 서로 통전되는 도전 경로(CP)가 형성된다. 이후, 도전 경로(CP)를 통하여, 본딩을 위해 외부에서 본딩 전류(I)가 인가된다.
일 실시예에서, 본딩 전류(I)의 크기를 제어하기 위해 전류 제어기(30)가 제공될 수 있다. 전류 제어기(30)는 도전 경로(CP)의 측정된 저항과 금속 배선 구조들(11_1, 11_2) 및 도전성 표면들(12_1, 12_2)의 저항값에 기초하여, 후술하는 바와 같이 금속 원자의 확산에 의한 전류 어시스트 접합이 일어날 수 있는 소정의 크기를 갖는 본딩 전류(I)를 도전 경로(CP)에 인가할 수 있다.
전류 제어기(30)의 구성은 도 1a에 도시된 바와 같이 집적 회로(1000A)의 외부에 제공되거나, 전류 제어기(30)의 구성의 일부 또는 전부가 집적 회로(1000A) 내에 형성될 수도 있으며, 본 발명이 이에 한정되는 것은 아니다. 본딩 전류(I)는 직류, 교류 또는 펄스와 같은 다양한 신호를 가질 수 있으며, 본 발명이 이에 제한되는 것은 아니다. 일부 실시예에서는, 본딩 전류(I)를 인가하기 위한 패드들(13_1, 13_2)이 집적 회로(10_1, 10_2)의 표면 상에 제공될 수 있다.
일부 실시예에서는, 본딩 효율을 향상시키기 위해, 제 1 집적 회로(10_1)와 제 2 집적 회로(10_2)를 서로 가압하거나 적합한 열원에 의해 집적 회로들이 가열될 수 있다. 예를 들면, 화살표 P로 나타낸 바와 같이, 제 1 집적 회로(10_1)와 제 2 집적 회로(10_2)가 서로 압착되도록 가압할 수 있다. 이 경우, 압력은 20 MPa 내지 2 GPa 범위 내일 수 있다. 또한, 상기 가열은 약 20 ℃ 내지 400 ℃ 범위 내에서 수행될 수 있다.
본딩 전류에 의한 금속간 혼합, 또는 전류 어시스티드 접합과 관련하여, 도 1b를 참조하면, 제 1 금속 배선 구조(도 1a의 11_1)의 제 1 본딩 표면(12_1)과 제 2 금속 배선 구조(11_2)의 제 2 본딩 표면(12_2)이 접촉한 상태에서 본딩 전류(I)가 흐르면 접촉 계면(CI)을 경계로, 화살표 C1으로 나타낸 바와 같이 본딩 전류(I)의 방향과 반대 방향으로 전자(e-)가 흐르고, 이로 인하여 제 2 본딩 표면(11_2)의 금속 원자들(MI)이 제 1 본딩 표면(12_1)쪽으로 확산된다. 이러한 금속 원자들(MI)의 확산은 전자와 금속 원자간 운동량 교환에 의한 일렉트로마이그레이션(electromigration)으로 설명될 수 있다. 본딩 전류(I)의 크기는 6,000 A/cm2 내지 8x106 A/cm2일 수 있다. 6,000 A/cm2 미만에서는 일렉트로마이그레이션이 일어나지 않거나 본딩 효율이 미미하고, 8x106 이상에서는 배선 구조 전체에서 일렉트로마이그레이션이 일어나 단선의 불량이 초래될 수 있다. 구리 금속 배선 구조의 경우, 본딩 전류(I)는 6,000 A/cm2 내지 2x107 A/cm2일 수 있다.
본 발명의 실시예에 따르면, 상기 일렉트로마이그레이션에 의해 제 1 본딩 표면(12_1)과 제 2 본딩 표면(12_2)을 구성하는 금속들 사이에 혼합이 일어난다. 혼합 효율의 향상을 위해 제 1 본딩 표면(12_1)과 제 2 본딩 표면(12_2)의 조성은 동일할 수 있다. 예를 들면, 제 1 본딩 표면(12_1)과 제 2 본딩 표면(12_2)은 모두 구리를 포함할 수 있다.
다른 실시예에서, 제 1 본딩 표면(12_1)과 제 2 본딩 표면(12_2)의 조성은 서로 다를 수 있다. 이 경우, 제 1 본딩 표면(12_1)과 제 2 본딩 표면(12_2)을 구성하는 금속 원자의 질량을 고려하여 본딩 전류의 방향이 결정될 수 있다. 금속 원소의 질량이 작은 쪽에서 질량이 큰 쪽으로 확산이 일어나도록 전류를 흘리면 본딩 효율이 향상될 수 있다. 예를 들면, 제 1 본딩 표면(12_1)이 Cu 금속이고, 제 2 본딩 표면(12_2)이 Cu 금속보다 질량이 작은 Al 금속일 때, 본딩 전류는 제 1 본딩 표면(12_1)으로부터 제 2 본딩 표면(12_2)으로 흐른다.
이와 같이, 금속 원자들(MI)의 물리적 이동에 의해 금속간 혼합이 이루어지면서 제 1 본딩 표면(12_1)과 제 2 본딩 표면(12_2) 사이에 솔더 볼 또는 도전 페이스트의 매개에 의하지 않고서도 다이렉트 본딩이 달성될 수 있다. 또한, 금속 원자들(MI)의 물리적 이동과 함께 전류의 흐름에 의해 접촉 계면(CI)에서 주울 히팅(Joule heating)이 발생할 수 있으며, 상기 주울 히팅은 금속 원자의 확산에 의한 금속간 혼합에 따른 배선 구조의 본딩을 촉진할 수 있다.
도 2a 및 도 2b는 본 발명의 각 실시예들에 따른 집적 회로(1000B_1, 1000B_2) 및 이의 제조 방법을 도시하는 사시도이다.
도 2a를 참조하면, 집적 회로(1000B_1)는 반도체 칩 패키지 타입의 제 1 집적 회로(10_1) 및 인쇄회로기판 타입의 제 2 집적 회로(10_2)를 포함할 수 있다. 제 1 집적 회로(10_1)는 전술한 금속 배선 구조(미도시) 및 외부 회로와의 연결을 위하여 상기 금속 배선 구조에 전기적으로 결합되는 범프들(12)을 포함할 수 있다. 제 1 집적 회로(10_1)는 전기적으로 독립적인 범프들(12)을 서로 전기적으로 연결하여 도전 경로인 체인을 형성하기 위한 복수의 컨덕터들(14)를 포함할 수 있다. 컨덕터들(14)은 금속 배선 패턴, 재배선 패턴, 상부 금속층, 비아 및 와이어일 수 있으며, 이들은 예시적일 뿐, 다른 공지의 다이오드, 저항, 퓨즈 또는 안티퓨즈와 같은 소자일 수도 있으며, 본 발명이 이에 제한되는 것은 아니다.
제 1 집적 회로(10_1)와 제 2 집적 회로(10_2)가 접촉됨으로써, 서로 본딩될 제 1 집적 회로(10_1)의 제 1 본딩 표면(12_1)인 범프들과 제 2 집적 회로(10_2)의 제 2 본딩 표면(12_2)인 배선 패턴들 사이에 도전 경로가 제공되고, 컨덕터(14)가 부가되어 상기 도전 경로를 포함하는 체인이 형성된다. 상기 체인은, 예를 들면, 데이지 체인(daisy chain)일 수 있다.
제 2 집적 회로(10_2)에는 본딩 전류가 입력되는 입력 패드(13_2a) 및 상기 본딩 전류가 출력되는 출력 패드(13_2b)를 포함할 수 있다. 입력 패드(13_2a) 및 출력 패드(13_2b)는 본딩 이후에 집적 회로(1000B_1)의 불량 또는 성능 테스트를 위한 검사 패드로서 역할할 수도 있다. 다른 실시예에서, 상기 본딩과 상기 불량 또는 성능 테스트는 동시에 수행될 수도 있다. 예를 들면, 입력 패드(13_2a) 및 출력 패드(13_2b)를 통하여 상기 체인, 예를 들면 데이지 체인을 경과하는 본딩 전류를 흘리면서 본딩 표면의 본딩과 함께 불량 또는 성능 테스트가 동시에 수행될 수도 있다.
입력 패드(13_2a) 및 출력 패드(13_2b)에 본딩 전류 핀(31)을 접촉시키고 본딩 전류 I를 공급하면, 본딩 전류 I는, 도 1b를 참조하여 설명한 것과 같이, 상기 체인 내에 포함된 서로 접촉하고 있는 상기 범프들과 상기 배선 패턴들을 본딩시킨다. 이 경우, 본딩 전류 핀(31)은 포고 핀일 수도 있다.
일부 실시예에서는, 전술한 바와 같이, 상기 체인을 통하여 본딩 전류 I 가 흐르는 동안 제 1 집적 회로(10_1)와 제 2 집적 회로(10_2)를 서로 가압하거나 적합한 열원에 의해 집적 회로들은 가열될 수 있다. 일부 실시예에서, 상기 본딩이 완성되면, 입력 패드(13_2a) 및 출력 패드(13_2b)가 제거될 수도 있다. 예를 들면, 도 2에 도시된 절취선 CL을 따라 입력 패드(13_2a) 및 출력 패드(13_2b)가 형성된 제 2 집적 회로(10_2)의 일부 영역이 제거될 수 있다.
도 2b를 참조하면, 집적 회로(1000B_2)는 플렉시블 인쇄회로기판 타입의 제 1 집적 회로(10_1) 및 플렉시블 인쇄회로기판(10_1)과 결합하는 리지드(rigid) 인쇄회로기판 타입의 제 2 집적 회로(10_2)를 포함할 수 있다. 제 1 집적 회로(10_1)와 제 2 집적 회로(10_2) 상에는 배선 구조들(11_1, 11_2)이 각각 형성되고, 배선 구조들(11_1, 11_2)의 각 단부에는 본딩 표면들(12_1, 12_2)이 각각 제공된다.
본딩 표면들(12_1, 12_2)를 접촉시켜 도전 경로를 형성한 후, 본딩 전류가 인가되면, 본딩 표면들(12_1, 12_2) 사이의 본딩이 이루어질 수 있다. 일부 실시예에서는, 각 집적 회로(10_1, 10_2) 상에 본딩 전류를 인가하기 위한 입력 패드 및 출력 패드를 형성할 수 있으며, 상기 입력 패드와 출력 패드에는 각 집적 회로(10_2, 10_2) 상의 하나 이상의 배선 구조들(11_1, 11_2)이 전기적으로 연결될 수 있다. 예를 들면, 제 1 집적 회로(10_1)의 일 단부에 각각의 복수의 배선 구조들(11_1)에 전기적으로 연결된 단일 패드(13)가 제공될 수 있다. 도시하지는 아니하였지만, 제 2 집적 회로(10_2)에도 배선 구조들(11_2)에 전기적으로 연결된 단일 패드를 형성한 후, 이들 단일 패드들을 각각 본딩 전류의 입력 및 출력 패드로 사용할 수 있다. 본딩이 완성되면, 상기 입력 패드는 제거되거나 상기 배선 구조들의 전기적 개별화 공정이 추가 수행될 수 있다.
칩온보드(chip-on-board, COB)에서와 같이 반도체 소자의 집적화와 함께 인쇄회로기판 상의 실장 밀도가 증가됨에 따라 인쇄회로기판의 배선 구조들의 피치 크기는 점차 감소하고 있다. 이에 대응하여, 종래에는 도 2b에 도시된 바와 같은 미세 피치의 배선 구조를 갖는 인쇄회로기판 사이의 접합을 위해 이방 도전성 필름(anisotropic contuctive film)를 적용하여 접합하거나 주석층(Sn interlayer)과 같은 솔더 재료를 미세 웨팅시켜 열압착시키는 방법이 개발되어 왔다. 이러한 종래 기술에서는 높은 압력이나 초음파 또는 레이저와 같은 부가적인 에너지의 인가가 요구되어 무른 금속의 접합이나 수지계 인쇄회로기판의 접합시 신뢰성 있는 본딩을 얻기 어렵다. 그러나, 본 발명의 실시예에 따르면, 노출된 본딩 표면들 사이의 접합이 전류 어시스티드 다이렉트 본딩되기 때문에 높은 압력이 요구되지 않고 본딩 온도도 감소될 수 있기 때문에, 압력이나 온도에 취약한 플렉시블 인쇄회로기판을 이용한 집적 회로의 제조시 신뢰성있는 본딩을 달성할 수 있다.
도 3a는 본 발명의 또 다른 실시예에 따른 집적 회로(1000C)의 사시도이며, 도 3b는 도 3a의 절취선 ⅢB- ⅢB'를 따라 절취된 집적 회로(1000C)의 사시 단면도이다.
도 3a 및 도 3b를 참조하면, 집적 회로(1000C)는 복수의 회로 모듈들을 포함할 수 있다. 예를 들면, 집적 회로(1000C)는 각각의 회로 모듈을 구성하는 제 1, 제 2 및 제 3 집적 회로(10_1, 10_2, 10_3)가 수직 적층된 멀티 스택 구조를 포함할 수 있다. 제 1 및 제 2 집적 회로(10_1, 10_2)는 반도체 칩 다이이고 제 3 집적 회로(10_3)는 기판일 수 있다.
제 1 및 제 2 집적 회로(10_1, 10_2)는 각 다이들 사이의 전기적 신호의 통신 및/또는 열 방출을 위한 금속 배선 구조(11_1, 11_2)인 관통형 비아(TSV)를 포함할 수 있다. 제 1 및 제 2 집적 회로(10_1, 10_2)에 각각 배분되는 관통형 비아들(11_1, 11_2)은 본 발명의 실시예에 따른 전류 어시스티드 접합에 의해 서로 본딩된다. 관통형 비아들(11_1, 11_2) 사이에는 범프 또는 패드가 있거나, 범프 또는 패드 없이 직접 본딩될 수 있다. 도 3a에서는, 관통형 비아들(11_1, 11_2)의 본딩 표면(12_1, 12_2)으로서 패드가 예시된다. 상기 패드는, 도 3b에 도시된 바와 같이, 머쉬룸 형태이거나 플랫 타입일 수 있으며, 이는 예시적일 뿐 본 발명의 실시예가 이에 한정되는 것은 아니다.
제 1 및 제 2 집적 회로(10_1, 10_2)에서 서로 연결되어야 할 금속 배선구조는 다수개일 수 있다. 도 3a는 도전 경로가 형성될 12개의 금속 배선 구조의 쌍(11_1, 11_2)을 예시한다. 이들 금속 배선 구조들은 복수의 개별적인 체인 세트를 형성하도록 그룹핑될 수 있다. 예를 들면, 도 3a에 도시된 바와 같이, 제 1 및 제 2 집적 회로(10_1, 10_2)의 금속 배선 구조들은 4 개의 구성으로 3 개로 그룹핑될 수 있다(각각 M1, M2, M3로 지칭됨). 각 그룹(M1, M2, M3)의 체인에는 각 입력 패드(13a_1, 13a_2, 13a_3) 및 출력 패드(13b_1, 13b_2, 13b_3)가 독립적으로 결합될 수 있다.
입력 패드(13a_1, 13a_2, 13a_3) 및 출력 패드(13b_1, 13b_2, 13b_3)는 집적 회로들(10_1, 10_2) 중 어느 하나에 선택 배치될 수 있다. 예를 들면, 도 3a에 도시된 바와 같이, 멀티 스택 구조의 최상부 층에 입력 패드들(13a_1, 13a_2, 13a_3)과 출력 패드들(13b_1, 13b_2, 13b_3)이 모두 배치될 수 있다.
집적 회로(1000C)는 각 체인(CP)을 형성하기 위하여 금속 배선 구조들에 결합되는 하나 이상의 컨덕터들(14)을 포함할 수 있다. 체인(CP)은 데이지 체인을 포함할 수 있다. 도 3a에서, 컨덕터들(14)은 제 1 집적 회로(10_1)의 상부 표면과 제 2 집적 회로(10_2)의 하부 표면 상에 형성되는 재배선 패턴 또는 상부 금속층이다. 그러나, 이는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 금속 배선 구조들(11_1, 11_2)이 전술한 관통 비아거나 다른 배선 구조를 갖는 경우에 컨덕터들(14)은 반도체 소자의 형성 공정에 따라 멀티 레벨로 형성되거나 하나 이상의 비아 또는 재배선 패턴을 포함할 수도 있으며, 다른 와이어, 다이오드, 저항, 퓨즈 또는 안티퓨즈를 포함할 수 있음은 전술한 바와 같다.
각 그룹(M1, M2, M3)의 체인(CP)에 할당된 입력 패드(13a_1, 13a_2, 13a_3)와 출력 패드(13b_1, 13b_2, 13b_3)를 이용해, 본딩 전류 I를 공급하면, 서로 연결되어 도전 경로를 형성하는 금속 배선 구조(11_2, 11_2)의 본딩 표면들(12_1, 12_2) 사이에 전류 어시스티드 접합이 일어난다. 필요에 따라, 전술한 바와 같이 집적 회로의 가압 및/또는 가열이 수반될 수 있다. 이와 같이 제 1 집적 회로(10a_1)와 제 2 집적 회로(10_2) 사이에 본딩이 이루어지면 다른 집적 회로(10_3)인 기판 상에 볼 그리드(15)와 같은 범프를 이용하여 표면 실장될 수 있다.
본 발명의 실시예에 따르면, 금속 배선 구조들 사이에 금속간 직접 본딩이 가능하기 때문에, 종래의 솔더 볼과 같은 본딩 매개를 이용한 열압착 본딩 방법에 비하여, 고밀도의 관통형 비아들을 갖는 집적 회로에 적용시 단락에 의한 불량률이 감소될 수 있으며, 솔더 볼에서 나타나는 금속간 화합물 또는 마이크로 보이드와 같은 결함이 나타나지 않을 뿐만 아니라, 집적 회로간 본딩을 위한 갭의 크기가 작아져 패키징을 소형화할 수 있다. 이러한 이점은 금속 배선 구조들이 동일한 조성을 가질 때에 더 촉진될 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 집적 회로(1000D)를 도시한다.
도 4를 참조하면, 집적 회로(1000D)는 3 개의 집적 회로들(10_1, 10_2, 10_3)이 적층된 멀티 스택 구조를 갖는다. 본딩 전류(I)가 흐르기 위한 체인을 제공하기 위하여 도전체들(14)이 제공된다. 제 4 집적 회로(10_4)는 외부 회로와의 접합을 위한 범프와 같은 도전 부재(16)를 갖는 캐리어 기판이다. 다른 실시예에서, 도전체들(14) 중 일부는 캐리어 기판(10_4)에 형성될 수도 있다. 이 경우, 본딩 전류 I에 의해 멀티 스택 구조와 캐리어 기판 사이에 동시에 전류 어시스티드 접합이 수행될 수 있다.
도 5a 및 도 5b는 본 발명의 또 다른 실시예에 따른 집적 회로들(1000E, 1000F)을 도시한다.
도 5a를 참조하면, 제 1 및 제 2 집적 회로(10_1, 10_2)에 본딩 전류 I를 공급하기 위한 입력 패드(13a) 및 출력 패드(13b)는 각각 제 1 집적 회로(10_1)와 제 2 집적 회로(10_2)에 분할 배치될 수 있다. 입력 패드(13a)가 제 1 집적 회로(10_1)에 배치되고, 출력 패드(13b)가 제 2 집적 회로(10_2)에 배치되었지만, 입력 패드 입력 패드(13a)가 제 2 집적 회로(10_2)에 배치되고, 출력 패드(13b)가 제 1 집적 회로(10_1)에 배치될 수도 있다.
본딩 전류 I가 공급되면, 제 1 집적 회로(10_1)와 제 2 집적 회로(10_2)의 본딩 표면(12_1, 12_2)에서 본딩이 일어난다. 이후, 입력 패드 및 출력 패드(13a, 13b)는 도 2를 참조하여 설명한 바와 같이 제거될 수도 있다.
도 5b를 참조하면, 집적 회로(1000F)는 제 1 내지 제 4 집적 회로들(10_1, 10_2, 10_3, 10_4)이 적층된 멀티 스택 구조를 갖는다. 본딩 전류(I)가 흐르는 체인을 형성하기 위하여 도전체들(14)이 제공된다. 본딩 전류 I를 공급하기 위한 입력 패드(13a) 및 출력 패드(13b)는 각각 최상부 집적 회로인 제 1 집적 회로(10_1)와 최하부 집적 회로인 제 4 집적 회로(10_4)에 분할 배치될 수 있다. 그 결과, 본딩 전류 I에 의해 4개의 멀티 스택 구조가 동시에 본딩될 수 있다.
도 6a는 본 발명의 일 실시예에 따른 전류 어시스트 접합에 의해 형성된 금속 배선 구조(IM)를 도시하는 사시도이며, 도 6b는 비교 실시예에 따른 금속 배선 구조(IMR)를 도시한다.
도 6a를 참조하면, 금속 배선 구조(IM)는 서로 전기적으로 연결된 서브 금속 배선들을 포함한다. 이들 서브 금속 배선들은 반도체 집적 회로 형성 공정에서 동일 집적 회로, 예를 들면, 하나의 반도체 칩 다이 또는 인쇄회로기판이나 캐리어 기판과 같은 기판 내에 형성되거나, 독립적으로 제조된 반도체 칩 다이 또는 기판과 같은 집적 회로들의 표면에 각각 노출된 것일 수 있다. 예를 들면, 도 6a에 도시된 서브 금속 배선들(R1, R2, L1, L2)은 하나의 반도체 다이에 속해있거나 서로 다른 2 이상의 반도체 다이들에 각각 속해 있을 수도 있다.
도 6a에 도시된 실시예에서는, 와이어형 서브 금속 배선들이 도시되어 있지만, 이는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다. 전술한 바와 같이, 상기 서브 금속 배선(R1, R2, L1, L2)은, 금속 배선 패턴, 재배선 패턴, 비아, 범프, 및 패드 중 어느 하나 또는 이들의 조합일 수 있으며, 독립 제조되어 서로 본딩이 요구되는 여하의 금속 도전체일 수 있다. 상기 금속 도전체는 백금(Pt), 텅스텐(W), 금(Au), 백금(Pt), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이의 합금일 수 있으며, 이들 중 구리는 경제적이고 낮은 저항을 갖는 이점이 있다. 또한, 본딩될 상기 서브 금속 배선들은 다이렉트 접합의 효율을 향상시키기 위해 서로 동일한 조성을 가질 수 있다. 예를 들면, 서브 금속 배선들(R1, R2, L1, L2)은 모두 구리일 수 있다.
서브 금속 배선들을 서로 접촉시켜 도전 경로를 형성한 후, 본딩 전류 I를 공급하면, 공간 상에서 하부 아래 존재하는 하부 금속 배선들(R1, R2)과 그 위에 적층되는 상부 금속 배선들(L1, L2)의 모든 교차점들(J1, J2, J3, J4)에서 각각 전류 어시스티드 접합이 일어난다. 일부 실시예에서는, 본딩 전류 I를 인가하면서 가압 및/또는 가열이 수반될 수 있다.
도 6b를 참조하면, 비교 실시예에 따른 금속 배선 구조(IMR)는 상부 금속 배선들(L1, L2)과 하부 금속 배선들(R1, R2)을 서로 접촉시킨 후에, 가압 및 가열에 의해서 본딩된다. 또한, 비교 실시예의 생성을 위해 서브 금속 배선들 중 하나의 서브 금속 배선(L2)에만 본딩 전류 I와 동일한 크기의 전류 I'를 공급하고, 다른 서브 금속 배선들(L1, R1, R2)은 전류가 흐르지 않도록 전기적으로 개방된다.
서브 금속 배선들의 교차점들(J1', J2', J3', J4')에서는 서로 접촉하고 있는 서브 금속 배선들의 본딩 표면에서 열 압착(thermo compression)에 의한 융착이 일어난다. 특히, 교차점(J2', J3')에서는 전류 I에 의해 주울 히팅이 추가적으로 일어날 수 있다. 그러나, 교차점들(J1', J2', J3', J4')의 어디에서도 서로 접촉 계면을 형성하는 서브 금속 배선들 사이에서 도전 경로가 형성되지 않기 때문에, 비교 실시예의 금속 배선 구조(IMR)에서는 본 발명의 실시예에서와 같은 전류 어시스트 접합이 일어나지 않는다. 이하에서는, 이러한 비교 실시예에 따른 금속 배선 구조(IMR)에서 나타나는 접합 특성과 본 발명의 실시예에 따른 전류 어시스티드 접합 특성에 대한 측정 실험값들이 비교 설명될 것이다.
도 7은 본 발명의 일 실시예에 따라 전류 어시스트 접합과 비교 실시예에 따른 구리 배선 구조의 주사전자현미경 이미지들이다. 도 7에서, 행으로 배열된 이미지들은 본딩 전류의 크기 변화의 결과를 나타내며, 열로 배열된 이미지들은 본딩 전류의 인가 시간에 따른 결과를 나타낸다. 본딩 전류가 인가되는 동안 서로 접촉하는 구리 배선 구조에 인가되는 압력은 40 Mpa이고, 240 ℃로 가열되었다.
도 7을 참조하면, 본딩 전류를 인가하지 않은 비교 실시예의 경우(이미지 a 및 b 참조), 구리 배선 구조들 사이의 접합은 화살표로 나타낸 부근에서 10분 및 30분이 경과하여도 여전히 접합 계면이 여전히 분리된 표면을 가짐을 확인할 수 있다. 그러나, 전류 밀도 660 A/cm2 의 본딩 전류가 인가되는 전류 어시스트 접합의 경우(이미지 c, d 참조), 부분적인 본딩이 일어나기 시작하며, 전류 밀도 6,600 A/cm2의 본딩 전류가 인가된 경우에는(이미지 e, f 참조), 본딩 표면들 사이의 접합 계면은 완전히 사라지면서 본딩이 달성된다. 본 실시예에서는 본딩 이전에 구리 배선 구조의 본딩 표면에 대하여 별도의 표면 처리를 하지 않았지만, 필요에 따라 본딩 표면의 거칠기 감소 및 산화 방지를 위한 적합한 전 처리 및/또는 후처리가 수행될 수도 있다.
이와 같이 본 발명의 실시예에 따르면, 고체 상태에서 금속 원자의 확산에 의한 본딩이 일어나는 전류 어시스티드 접합에 의해 솔더링의 매개없이 직접 본딩이 가능하다. 그에 따라, 종래의 솔더링에서 나타나는 금속간 화합물이나 마이크로 보이드와 같은 결함이 나타나지 않아, 방열 특성이 향상되고, 저저항을 갖는 신뢰성 있는 콘택을 얻을 수 있다. 또한, 본 발명의 실시예에 따르면, 접합 영역의 강도가 증가하여 응력에 의한 마이그레이션(stress migration)에 대한 저항력이 향상된다.
도 8a 내지 도 8f는 본 발명의 일 실시예에 따른 구리 배선 구조의 전류 어시스트 접합과 비교 실시예에 따른 구리 배선 구조의 접합에 대한 콘택 저항의 측정 결과를 나타내는 그래프들이다. 측정된 구리 배선 구조는 도 6a의 실시예와 도 6b의 비교 실시예의 구성을 갖는다. 도 8a 내지 도 8c의 그래프들은, 구리 배선 구조에 대한 가압 조건이 40 MPa 이며, 각각 240 ℃, 270 ℃ 및 300 ℃에서 10 분간 본딩 공정을 수행한 후 측정된 콘택 저항에 관한 것이다. 도 8d 내지 도 8f에서는, 구리 배선 구조에 대한 가압 조건은 40 MPa로 위와 동일하며, 각각 240 ℃, 270 ℃ 및 300 ℃에서 30 분간 본딩 공정을 수행한 후 측정된 콘택 저항에 관한 것이다. 콘택 저항의 4-Point probe 방식으로 저항을 측정하였다.
이들 그래프에서, 곡선 CE는 전류 어시스트 접합을 갖는 구리 금속 배선 구조의 교차점들(도 6a의 J1, J2, J3, J4 참조)에서의 콘택 저항의 평균값을 나타내며, 곡선 CR1은 단순 열 압착에 의한 본딩이 일어나는 구리 금속 배선 구조의 교차점들(도 6b의 J1', J4' 참조)에서의 콘택 저항의 평균값을 나타내며, 곡선 CR2는 단순 열 압착과 주울 히팅이 일어나는 구리 금속 배선 구조의 교차점들(도 6의 J2', J3 참조)에서의 콘택 저항의 평균값을 나타낸다.
도 8a 내지 도 8f의 그래프들에서는, 가열 온도 및 본딩 공정의 시간이 증가할수록 콘택 저항의 평균값이 감소된다. 어느 경우에나 본 발명의 실시예에 따른 전류 어시스트 접합의 콘택 저항이 가장 작으며, 그 다음으로 비교 실시예에 따른 주울 히팅이 따르고, 단순 열 압착의 경우가 가장 콘택 저항이 크다. 이로부터, 본 발명의 실시예에 따르면 동일한 가열 온도 또는 본딩 시간 하에서 종래의 열압착 방식의 접합 결과에 비해 더욱 신뢰성있는 접합이 달성될 수 있다. 또한, 전류 어시스티드 접합에서, 인가되는 전류의 크기가 증가될수록 이에 비례하여 콘택 저항의 크기가 감소된다.
또한, 이러한 경향은 가열 온도가 증가될수록 더욱 현저하게 나타난다. 예를 들면, 240 ℃에서 10분간 및 30분간 본딩 공정을 수행하는 경우, 13,200 A/cm2 의 본딩 전류에 의한 전류 어시스트 접합에서는 46.2 μΩ(도 8a의 CE) 및 29.7 μΩ (도 8d의 CE)이지만, 300 ℃에서 10분간 및 30분간 본딩 공정을 수행하는 경우, 13,200 A/cm2 의 본딩 전류에 의한 전류 어시스트 접합에서는 22.4 μΩ(도 8c의 CE) 및 10.3 μΩ (도 8f의 CE)이다. 전술한 가열 온도 범위는 예시적이며 150 ℃ 내지 200 ℃, 또는 150 ℃ 미만에서도 전류 어시스트 접합이 수행될 수 있다.
따라서, 본 발명의 실시예에 따르면, 동일 온도, 동일 압력 및 동일 공정 시간 동안, 단순 열압착 본딩 또는 주울 히팅보다 금속 배선 구조의 저저항 콘택을 달성할 수 있다. 그 결과, 본 발명의 실시예에 따르면, 단순 열압착 본딩 또는 주울 히팅에 비해 본딩을 위한 가열 온도와 공정 시간이 단축될 수 있다. 또한, 본 발명의 실시예에 따르면, 저저항의 금속 배선 구조간 다이렉트 본딩이 달성될 수 있다. 또한, 주석(Sn), 납(Pb) 또는 이의 합금을 포함하는 중간 물질인 솔더를 이용한 열압착 방법과 비교시에도, 본 발명에 따르면 동일한 온도 또는 이보다 낮은 온도 범위에서도, 신뢰성 있는 본딩 구조가 얻어질 것으로 예측된다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (42)

  1. 제 1 본딩 표면을 갖는 제 1 금속 배선 구조; 및
    상기 제 1 본딩 표면에 본딩된 제 2 본딩 표면을 갖는 제 2 금속 배선 구조를 포함하며,
    상기 제 1 본딩 표면 및 상기 제 2 본딩 표면을 구성하는 금속 원자들 중 어느 한쪽의 금속 원자들이 본딩 전류에 의해 반대쪽으로 이동하여 상기 제 1 본딩 표면과 상기 제 2 본딩 표면이 다이렉트 본딩된 금속 배선 구조.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 본딩 표면은 서로 동일한 조성을 갖는 금속 배선 구조.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 본딩 표면은 구리를 포함하는 금속 배선 구조.
  4. 회로 모듈을 포함하는 집적 회로로서,
    상기 회로 모듈은,
    적어도 일면에 노출된 제 1 본딩 표면을 갖는 제 1 금속 배선 구조를 갖는 제 1 집적 회로; 및
    적어도 일면에 노출되고 상기 제 1 본딩 표면에 본딩된 제 2 본딩 표면을 갖는 제 2 금속 배선 구조를 갖는 제 2 집적 회로를 포함하며,
    상기 제 1 본딩 표면 및 상기 제 2 본딩 표면을 구성하는 금속 원자들 중 어느 한쪽의 금속 원자들이 본딩 전류에 의해 반대쪽으로 이동하여 상기 제 1 본딩 표면과 상기 제 2 본딩 표면이 다이렉트 본딩된 집적 회로.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 금속 배선 구조는 각각 복수의 금속 배선 구조들을 포함하고, 상기 복수의 금속 배선 구조들은 서로 전기적으로 연결하여 체인을 형성하는 복수의 컨덕터들을 더 포함하는 집적 회로.
  6. 제 4 항에 있어서,
    상기 제 1 집적 회로는 플렉시블 인쇄회로기판을 포함하고,
    상기 제 2 집적 회로는 리지드 인쇄회로기판을 포함하는 집적 회로.
  7. 제 5 항에 있어서,
    상기 복수의 컨덕터들은 금속 배선 패턴, 재배선 패턴(RDL), 상부 금속층(top metal layer), 비아, 와이어, 다이오드, 저항, 퓨즈 및 안티퓨즈 중 적어도 어느 하나를 포함하는 집적 회로.
  8. 제 4 항에 있어서,
    상기 회로 모듈은 상기 제 1 또는 제 2 금속 배선 구조 중 어느 하나 이상에 본딩 전류를 공급하기 위한 입력 패드 및 출력 패드를 더 포함하는 집적 회로.
  9. 제 8 항에 있어서,
    상기 입력 패드 및 출력 패드는 상기 제 1 및 제 2 집적 회로 중 어느 하나에 선택 배치되는 집적 회로.
  10. 제 8 항에 있어서,
    상기 집적 회로는 상기 회로 모듈을 다수개 포함하며, 서로 전기적으로 연결되도록 적층되는 스택 구조를 갖고,
    상기 입력 패드 및 출력 패드는 상기 스택 구조의 최상부에 위치하는 회로 모듈 및 최하부에 위치하는 회로 모듈 중 어느 하나에만 선택 배치되는 집적 회로.
  11. 제 8 항에 있어서,
    상기 입력 패드 및 출력 패드 중 어느 하나는 상기 회로 모듈의 제 1 집적 회로에 형성되고, 다른 하나는 상기 회로 모듈의 제 2 집적 회로에 분할 배치되는 집적 회로.
  12. 제 8 항에 있어서,
    상기 집적 회로는 상기 회로 모듈을 다수개 포함하며 서로 전기적으로 연결되도록 적층되는 스택 구조를 갖고,
    상기 입력 패드 및 출력 패드 중 어느 하나는 상기 스택 구조의 최상부에 위치하는 회로 모듈에 형성되고, 다른 하나는 최하부에 위치하는 회로 모듈에 분할 배치되는 집적 회로.
  13. 제 8 항에 있어서,
    상기 입력 패드 및 출력 패드는 상기 집적 회로의 불량 또는 성능 테스트를 위한 검사 패드를 포함하는 집적 회로.
  14. 제 4 항에 있어서,
    상기 제 1 및 제 2 본딩 표면은 서로 동일한 조성을 갖는 집적 회로.
  15. 제 4 항에 있어서,
    상기 제 1 및 제 2 본딩 표면은 구리를 포함하는 집적 회로.
  16. 제 4 항에 있어서,
    상기 제 1 또는 제 2 집적 회로는, 단일 다이, 접합된 복수의 다이들, 하나 이상의 다이들이 봉지된 반도체 칩 패키지, 적어도 하나 이상의 배선 구조를 갖는 기판, 또는 적어도 하나 이상의 배선 구조를 갖는 인터포저(interposer)를 포함하는 집적 회로.
  17. 적어도 일면에 노출된 제 1 본딩 표면을 갖는 제 1 금속 배선 구조를 갖는 제 1 집적 회로; 및
    적어도 일면에 노출되고 상기 제 1 본딩 표면에 본딩된 제 2 본딩 표면을 갖는 제 2 금속 배선 구조를 갖는 제 2 집적 회로를 포함하며,
    상기 제 1 본딩 표면 및 상기 제 2 본딩 표면을 구성하는 금속 원자들 중 어느 한쪽의 금속 원자들이 본딩 전류에 의해 반대쪽으로 이동하여 상기 제 1 본딩 표면과 상기 제 2 본딩 표면이 다이렉트 본딩된 집적 회로 패키지.
  18. 제 17 항에 있어서,
    상기 제 1 및 제 2 금속 배선 구조는, 신호 라인 또는 열방출을 위한 금속 배선 구조를 포함하는 집적 회로 패키지.
  19. 제 17 항에 있어서,
    상기 제 1 및 제 2 금속 배선 구조는, 비아, 관통형 비아, 금속 배선층, 재배선 패턴, 또는 와이어를 포함하며,
    상기 제 1 및 제 2 본딩 표면은 상기 제 1 및 제 2 금속 배선 구조의 노출된 표면이거나 이에 전기적으로 연결된 패드 또는 범프를 포함하는 집적 회로 패키지.
  20. 제 17 항에 있어서,
    상기 제 1 및 제 2 집적 회로 중 어느 하나는 절연성 충전 재료에 의해 봉지되고, 상기 봉지된 집적 회로의 본딩 표면이 상기 절연성 충전 재료의 외부로 노출되어 다른 하나의 집적 회로의 금속 배선 구조에 결합되는 집적 회로 패키지.
  21. 제 1 본딩 표면을 갖는 복수의 제 1 금속 배선 구조를 제공하는 단계;
    제 2 본딩 표면을 갖는 복수의 제 2 금속 배선 구조를 제공하는 단계;
    상기 제 1 본딩 표면과 상기 제 2 본딩 표면을 접촉시켜 제 1 금속 배선 구조 및 제 2 금속 배선 구조를 포함하는 도전 경로를 제공하는 단계; 및
    상기 도전 경로를 통해 본딩 전류를 공급하여, 상기 제 1 본딩 표면 및 상기 제 2 본딩 표면을 구성하는 금속 원자들 중 어느 한쪽의 금속 원자들을 상기 본딩 전류에 의해 반대쪽으로 이동시킴으로써 상기 제 1 본딩 표면과 상기 제 2 본딩 표면을 서로 다이렉트 본딩시키는 단계를 포함하는 금속 배선 구조의 제조 방법.
  22. 제 21 항에 있어서,
    상기 제 1 및 제 2 본딩 표면은 서로 동일한 조성을 갖는 금속 배선 구조의 제조 방법.
  23. 제 21 항에 있어서,
    상기 제 1 및 제 2 본딩 표면은 구리를 포함하는 금속 배선 구조의 제조 방법.
  24. 적어도 일면에 노출된 제 1 본딩 표면을 각각 갖는 복수의 제 1 금속 배선 구조들을 갖는 제 1 집적 회로를 제공하는 단계;
    적어도 일면에 노출되고 제 2 본딩 표면을 각각 갖는 복수의 제 2 금속 배선 구조를 갖는 제 2 집적 회로를 제공하는 단계;
    상기 복수의 제 1 금속 배선 구조들의 제 1 본딩 표면과 상기 복수의 제 2 금속 배선 구조들의 상기 제 2 본딩 표면을 도전 경로가 제공되도록 접촉시켜 상기 제 1 집적 회로와 상기 제 2 집적 회로를 포함하는 회로 모듈을 형성하는 단계; 및
    상기 도전 경로를 통해 본딩 전류를 공급하여, 상기 제 1 본딩 표면 및 상기 제 2 본딩 표면을 구성하는 금속 원자들 중 어느 한쪽의 금속 원자들을 상기 본딩 전류에 의해 반대쪽으로 이동시킴으로써 상기 제 1 본딩 표면과 상기 제 2 본딩 표면을 서로 결합시켜 상기 제 1 집적 회로와 상기 제 2 집적 회로를 다이렉트 본딩하는 단계를 포함하는 집적 회로의 제조 방법.
  25. 제 24 항에 있어서,
    상기 본딩하는 단계는 상기 본딩 전류가 흐르는 동안 상기 제 1 및 상기 제 2 집적 회로 중 적어도 어느 하나를 80 ℃ 내지 350 ℃ 범위 내에서 가열하는 집적 회로의 제조 방법.
  26. 제 24 항에 있어서,
    상기 본딩하는 단계는 상기 본딩 전류가 흐르는 동안 상기 제 1 및 제 2 집적 회로를 20 MPa 내지 2 GPa 압력 범위 내에서 서로 압착하는 집적 회로의 제조 방법.
  27. 제 24 항에 있어서,
    상기 제 1 집적 회로 및 제 2 집적 회로는 단일 다이, 접합된 복수의 다이들, 하나 이상의 다이들이 봉지된 반도체 칩 패키지, 적어도 하나 이상의 배선 구조를 갖는 기판, 또는 적어도 하나 이상의 배선 구조를 갖는 인터포저(interposer)를 포함하는 집적 회로의 제조 방법.
  28. 제 27 항에 있어서,
    상기 기판은 플렉시블 기판인 집적 회로의 제조 방법.
  29. 제 24 항에 있어서,
    상기 제 1 및 제 2 본딩 표면은 구리를 포함하는 집적 회로의 제조 방법.
  30. 제 24 항에 있어서,
    상기 제 1 및 제 2 본딩 표면 중 적어도 하나는 범프 또는 패드를 포함하는 집적 회로의 제조 방법.
  31. 제 24 항에 있어서,
    상기 집적 회로는 상기 복수의 제 1 금속 배선 구조들과 상기 복수의 제 2 금속 배선 구조들을 서로 전기적으로 연결하여 체인을 형성하는 복수의 컨덕터 들을 더 포함하고,
    상기 본딩하는 단계에서, 상기 본딩 전류는 상기 체인을 통해 흐르는 집적 회로의 제조 방법.
  32. 제 31 항에 있어서,
    상기 본딩하는 단계는 상기 체인을 통하여 불량 또는 성능 테스트와 동시에 수행되는 집적 회로의 제조 방법.
  33. 제 31 항에 있어서,
    상기 복수의 컨덕터들은 금속 배선 패턴, 재배선 패턴(RDL), 상부 금속층(top metal layer), 비아, 와이어, 다이오드, 저항, 퓨즈 및 안티퓨즈 중 적어도 어느 하나를 포함하는 집적 회로의 제조 방법.
  34. 제 31 항에 있어서,
    상기 복수의 제 1 금속 배선 구조들과 상기 복수의 제 2 금속 배선 구조들은 복수의 체인들을 제공하도록 그룹핑되는 집적 회로의 제조 방법.
  35. 제 24 항에 있어서,
    상기 본딩하는 단계에서, 상기 본딩 전류는 상기 회로 모듈의 상기 제 1 및 제 2 집적 회로 중 어느 하나에 선택 배치되는 입력 패드 및 출력 패드를 통해 공급되는 집적 회로의 제조 방법.
  36. 제 35 항에 있어서,
    상기 집적 회로는 상기 회로 모듈을 다수개 포함하며 서로 전기적으로 연결되도록 적층되는 스택 구조를 형성하고,
    상기 입력 패드 및 출력 패드는 상기 스택 구조의 최상부에 위치하는 집적 회로 및 최하부에 위치하는 집적 회로 중 어느 하나의 회로 모듈에 선택 배치되는 집적 회로의 제조 방법.
  37. 제 24 항에 있어서,
    상기 본딩하는 단계에서, 상기 본딩 전류는 상기 회로 모듈의 상기 제 1 및 제 2 집적 회로 중 어느 하나와 다른 하나에 분할 배치되는 입력 패드 및 출력 패드를 통해 공급되는 집적 회로의 제조 방법.
  38. 제 37 항에 있어서,
    상기 집적 회로는 상기 회로 모듈을 다수개 포함하며 서로 전기적으로 연결되도록 적층되는 스택 구조를 형성하고,
    상기 입력 패드 및 출력 패드 중 어느 하나는 상기 스택 구조의 최상부 회로 모듈에 형성되고, 다른 하나는 최하부 회로 모듈에 분할 배치되는 집적 회로의 제조 방법.
  39. 제 24 항에 있어서,
    상기 본딩하는 단계에서, 상기 본딩 전류는 상기 회로 모듈에 형성된 입력 패드 및 출력 패드를 통해 공급되며,
    상기 입력 패드 및 출력 패드는 상기 집적 회로의 불량 또는 성능 테스트를 위한 검사(probing) 패드를 포함하는 집적 회로의 제조 방법.
  40. 제 24 항에 있어서,
    상기 제 1 및 제 2 본딩 표면은 서로 동일한 조성을 갖는 집적 회로의 제조 방법.
  41. 제 21 항에 있어서,
    상기 본딩 전류의 크기는 6,000 A/cm2 내지 8×106 A/cm2 인 금속 배선 구조의 제조 방법.
  42. 제 24 항에 있어서,
    상기 본딩 전류의 크기는 6,000 A/cm2 내지 8×106 A/cm2 인 집적 회로의 제조 방법.
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