KR102593571B1 - 다이오드 복합소자 - Google Patents

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Abstract

다이오드 복합소자가 제공된다. 본 발명의 일 실시예에 따른 다이오드 복합소자는 실장용전극, 연결전극, 입출력전극, 및 접지전극을 포함하는 제1회로기판; 실장용전극 상에 플립칩 방식으로 실장되며, 전기적 과부하 및 정전기에 대한 보호기능을 갖는 TVS(Transient Voltage Suppressor) 다이오드 어레이를 포함하는 다이오드 패키지; 및 제1회로기판에서 다이오드 패키지가 실장된 측에 배치되며, 입출력전극 사이에 직렬 연결되도록 형성되는 저항체를 포함하고, 다이오드 패키지에 대응하는 위치에 제1관통구가 형성되며, 제1관통구에 다이오드 패키지가 매립되는 제2회로기판을 포함한다. 여기서, 제1회로기판은 인쇄회로기판(PCB)이고, 제2회로기판은 연성회로기판(FPCB)이다.

Description

다이오드 복합소자{Diode complex device}
본 발명은 다이오드 복합소자에 관한 것이다.
일반적으로, 전기적 과부하(EOS; electric overstress)는 예를 들면, 전자 디바이스의 스펙 한계를 초과하는 전압 또는 전류가 해당 디바이스에 인가된 경우 발생할 수 있는 열적 손상을 의미한다. 이는 다양한 환경에서, 돌입 전류, 또는 기동 전류 형태로 발생한다. 이때, 비정상적인 전압의 증가로 인해 시스템에 스파크(spark)가 발생하여 구성 요소와 부품, 시스템에 손상을 초래한다.
이와 같은 전기적 과부하는 정전기 방전(ESD; Electro Static Discharge)에 비하여 상대적으로 낮은 전압이지만, 상대적으로 긴 시간 동안 인가되는 것으로, 내부회로의 절연층의 파괴를 야기할 수 있어 내부회로로의 유입을 차단하는 것이 필요하다.
한편, 전자 디바이스의 처리속도가 증가하면서, 고속신호라인에 발생될수 있는 노이즈를 필터링하기 위한 다양한 형태의 필터가 제공되고 있다. 그러나 일반적인 필터들은 수동소자로 이루어지기 때문에 정전기 또는 전기적 과부하에 대하여 취약하여 별도의 보호회로를 구비한다. 따라서 전기적 과부하 또는 정전기에 대한 보호기능과 함께 고속 신호라인에서 사용하는데 적합한 소자의 개발이 절실한 실정이다.
아울러, 종래의 전기적 과부하 또는 정전기에 대한 보호기능을 갖는 소자는 세라믹 소재를 기반으로 세라믹 공정에 의해 제작된다. 이때, 세라믹 소자를 이용하여 복합소자를 제작하기 위해서는 세라믹 소자를 절단한 후 적층을 수행하기 때문에, 대량 생산에 접합하지 않다.
또한, 전기적 과부하 또는 정전기에 대한 보호기능을 갖는 소자로서 다이오드 패키지를 이용하고 필터와 일체화하는 경우, 다이오드 패키지를 보호하기 위한 추가적인 몰딩을 수반하는데, 이는 공정상 고온을 사용하기 때문에 소자에 미치는 열 안정성이 취약하여 제품의 신뢰성 저하를 초래한다.
KR 10-2005-0102992 A(1005.10.27 공개)
본 발명은 상기와 같은 점을 감안하여 안출한 것으로, 클램핑 전압을 감소시켜 전기적 과부하 특성을 향상시키는 동시에 필터 특성을 유지하면서도 대량 생산이 용이한 다이오드 복합소자를 제공하는데 그 목적이 있다.
또한, 본 발명은 다이오드 패키지를 회로기판 내에 매립하여 공정상의 열 안정성 및 전기적 특성을 향상시킬 수 있는 다이오드 복합소자를 제공하는데 다른 목적이 있다.
상술한 과제를 해결하기 위하여 본 발명은 제1회로기판, 다이오드 패키지 및 제2회로기판을 포함하는 다이오드 복합소자를 제공한다. 상기 제1회로기판은 실장용전극, 연결전극, 입출력전극, 및 접지전극을 포함한다. 상기 다이오드 패키지는 상기 실장용전극 상에 실장되며, 전기적 과부하 및 정전기에 대한 보호기능을 갖는 TVS(Transient Voltage Suppressor) 다이오드 어레이를 포함한다. 상기 제2회로기판은 상기 제1회로기판에서 상기 다이오드 패키지가 실장된 측에 배치되며, 상기 입출력전극 사이에 직렬 연결되도록 형성되는 저항체를 포함한다. 또한, 상기 제2회로기판은 상기 다이오드 패키지에 대응하는 위치에 제1관통구가 형성되며, 상기 제1관통구에 상기 다이오드 패키지가 매립된다. 여기서, 상기 제1회로기판은 인쇄회로기판(PCB)이고, 상기 제2회로기판은 연성회로기판(FPCB)이다.
본 발명의 바람직한 실시예에 의하면, 상기 제2회로기판의 두께는 상기 다이오드 패키지의 두께보다 크거나 같을 수 있다.
또한, 상기 다이오드 복합 소자는 보호층 및 접착층을 더 포함할 수 있다. 여기서, 상기 보호층은 상기 제2회로기판 및 상기 다이오드 패키지를 덮도록 배치될 수 있다. 상기 접착층은 상기 제1회로기판과 상기 제2회로기판 사이에 배치되어 상기 제1회로기판과 상기 제2회로기판을 접착할 수 있다. 또한, 상기 접착층은 상기 제1관통구에 대응하는 제2관통구가 형성될 수 있다.
이때, 상기 실장용전극 및 상기 연결전극은 상기 제1회로기판에서 상기 다이오드 패키지가 실장되는 일면에 형성되고, 상기 입출력전극 및 상기 접지전극은 상기 제1회로기판의 타면에 형성되며, 상기 실장용전극은 배선패턴을 통하여 상기 연결전극 중 일측에 연결되고, 상기 연결전극은 비아를 통하여 상기 입출력전극 및 상기 접지전극에 연결될 수 있다.
여기서, 상기 실장용전극은 상기 제1회로기판에서 상기 다이오드 패키지가 실장되는 일면의 중앙에 배치되어 상기 다이오드 패키지의 제1외부전극에 연결되는 제1실장용전극; 및 상기 제1실장용전극을 기준으로 사방으로 이격 배치되어 상기 다이오드 패키지의 제2외부전극에 각각 연결되는 제2실장용전극을 포함할 수 있다.
이때, 상기 연결전극은 상기 제1회로기판의 상기 일면의 중앙에서 제1방향의 양측에 배치되어 제1배선패턴을 통하여 상기 제1실장용전극과 연결되는 제1연결전극; 및 상기 제1연결전극을 기준으로 상기 제1방향과 직각인 제2방향의 양측으로 이격 배치되어 제2배선패턴을 통하여 상기 제2실장용전극과 연결되는 제2연결전극;을 포함할 수 있다.
더욱이, 상기 접지전극은 상기 제1회로기판의 타면의 중앙에서 제1방향의 양측에 배치되며, 제1비아를 통하여 상기 제1연결전극에 연결되고, 상기 입출력전극은 상기 접지전극을 기준으로 상기 제1방향과 직각인 제2방향의 양측으로 이격 배치되며, 제2비아를 통하여 상기 제2연결전극에 연결될 수 있다.
또한, 상기 저항체는 상기 제2회로기판에서 상기 다이오드 패키지의 반대측 일면에 형성되고, 상기 저항체는 제3비아를 통하여 상기 연결전극 및 상기 입출력전극에 연결될 수 있다.
또한, 상기 저항체는 제3비아를 통하여 서로 대향하는 상기 입출력전극 사이를 직렬 연결하도록 직선, 나선형 또는 구불구불한 형태로 형성될 수 있다.
또한, 상기 다이오드 패키지는 복수 개의 TVS 다이오드를 포함할 수 있다.
또한, 상기 다이오드 패키지는 상기 다이오드 패키지의 일면의 중앙에 배치되어 상기 TVS 다이오드 어레이의 각 TVS 다이오드의 일측 전극이 공통으로 연결되는 제1외부전극; 및 상기 제1외부전극으로부터 사방으로 등간격으로 이격되게 배치되어 상기 TVS 다이오드의 어레이의 각 TVS 다이오드의 타측 전극이 각각 연결되는 제2외부전극;을 포함할 수 있다. 이때, 상기 다이오드 패키지는 정사각형으로 이루어질 수 있다.
또한, 상기 다이오드 패키지는 상기 실장용전극 상에 플립칩 방식으로 실장될 수 있다.
본 발명에 의하면, 고속 신호용 필터를 PCB 소재 회로기판으로 제작함으로써, 일체로 구비되는 다이오드를 대면적 PCB 소재 회로기판 상에 일괄적으로 적층할 수 있어 대량 생산이 용이하며, 기생성분을 감소시켜 그에 따른 주파수 특성을 향상시킬 수 있다.
또한, 본 발명은 다이오드 패키지를 회로기판 내에 매립함으로써, 에폭시 몰딩을 위한 고온 사용이 생략되므로 제품의 열 안정성을 향상시킬 수 있는 동시에, 다이오드 패키지와 저항체의 배선 길이를 감소시키므로 전기적 특성을 향상시킬 수 있다.
또한, 본 발명은 에폭시 몰딩이 생략되기 때문에 에폭시 몰딩시 인가된 열에 의한 소재의 수축 또는 팽창에 의해 다이오드 패키지가 회로기판으로부터 분리되는 것을 방지할 수 있고, 외부 충격에 의해 다이오드 패키지가 분리되는 현상을 감소시킬 수 있으므로 제품의 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 TVS 다이오드와 고속 신호용 필터를 일체화하여 TVS 다이오드에 의해 클램핑 전압을 감소시키면서도 필터의 특성을 유지함으로써, 고속 데이터 신호의 손실을 억제하는 동시에 전기적 과전압 보호 및 정전기 보호 기능을 수행할 수 있다.
또한, 본 발명은 고속 신호라인용 필터가 복수로 형성된 대면적 PCB 소재 회로기판 상에 TVS 다이오드 어레이 패키지를 플립칩 방식으로 실장함으로써, 단일 패키지를 용이하게 구현할 수 있는 동시에 제조 효율을 향상시킬 수 있다.
또한, 본 발명은 TVS 다이오드 어레이 패키지가 매립된 대면적 PCB 소재 회로기판을 일괄적으로 제작한 후 절단하여 단위소자를 형성함으로써, 단위소자의 상부 평탄도를 균일하게 구현할 수 있어 제조 공정에서 다이오드 복합소자의 픽업성을 향상시킬 수 있다.
또한, 본 발명은 복수 개의 TVS 다이오드를 하나의 어레이 패키지로 구성함으로써, 외부전극 사이의 간격을 증가시킬 수 있어 고속 신호라인에 대한 잡음을 감소시킬 수 있다.
또한, 본 발명은 TVS 다이오드 어레이가 정사각형으로 이루어지고, 각각의 TVS 다이오드의 타측에 공통으로 연결되는 제2외부전극을 중심으로 각 TVS 다이오드의 일측에 각각 연결되는 복수개의 제1외부전극을 대칭으로 배치함으로써, 다이오드 패키지의 실장시 정렬이 90도 틀어진 경우에도 정상적인 연결이 가능하여 정렬을 위한 부가수단이 필요없어 제조의 효율을 향상시키고 제품의 신뢰성을 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 다이오드 복합소자를 나타낸 사시도,
도 2는 도 1의 분해사시도,
도 3은 도 2에서 접지전극을 따라 절단한 분해사시도,
도 4는 도 2에서 제1회로기판과 다이오드 패키지의 연결 관계를 도시한 분해 사시도,
도 5는 도 2의 제2회로기판의 사시도,
도 6은 도 2의 접착층의 사시도,
도 7은 도 2의 다이오드 패키지의 사시도,
도 8은 도 2의 등가회로도, 그리고,
도 9는 본 발명의 일 실시예에 따른 다이오드 복합소자의 주파수 특성을 도시한 그래프이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 부가한다.
본 발명에 따른 다이오드 복합소자(100)는 도 1 내지 도 7에 도시된 바와 같이, 회로기판(110) 및 다이오드 패키지(120)를 포함한다.
상기 다이오드 복합소자(100)는 고속 신호라인용 보호소자로서, LVDS(Low voltage differential signaling), HDMI(High Definition Multimedia Interface), USB(Universal Serial Bus), 및 V-by-one HS(Video by one High Speed) 중 어느 하나의 신호라인용 보호소자일 수 있다. 그러나 다이오드 복합소자(100)는 이에 한정되지 않고, 다양한 종류의 고속신호라인용 보호소자일 수 있다.
여기서, 상기 다이오드 복합소자(100)는 상술한 바와 같은 신호라인 상에 배치될 수 있다. 일례로, 상기 다이오드 복합소자(100)는 회로기판의 접지에 연결될 수 있다.
회로기판(110)은 상술한 바와 같은 고속 신호의 필터기능을 갖는 필터부를 포함할 수 있다. 일례로, 회로기판(110)은 저항체를 포함할 수 있다.
여기서, 회로기판(110)은 제1회로기판(110-1) 및 제2회로기판(110-2)을 포함할 수 있다. 이때, 제1회로기판(110-1)은 단단한(rigid) 성질을 가질 수 있다. 일례로, 제1회로기판(110-1)은 인쇄회로기판(PCB)일 수 있다. 인쇄회로기판(PCB)은 FR_1, FR_4, XPC, 테프론, CEM_1, 및 CEM_3을 포함할 수 있다.
제2회로기판(110-2)은 연성을 가질 수 있다. 일례로 제2회로기판(110-2)은 연성회로기판(FPCB)일 수 있다.
여기서, 제1회로기판(110-1)은 다이오드 패키지(120)를 실장하기 위한 기판으로서, 실장용전극, 연결전극, 입출력전극 및 접지전극을 포함할 수 있다. 제2회로기판(110-2)은 필터부로서 저항체를 포함할 수 있다. 이러한 제2회로기판(110-2)은 제1회로기판(110-1)에서 다이오드 패키지(120)가 실장된 측에 배치될 수 있다. 즉, 제2회로기판(110-2)은 도 1 내지 도 3에서 제1회로기판(110-1)의 상측에 배치될 수 있다.
이때, 제2회로기판(110-2)은 다이오드 패키지(120)에 대응하는 위치에 제1관통구(110-2a)가 형성될 수 있다. 여기서, 제1관통구(110-2a)에 다이오드 패키지(120)가 매립될 수 있다.
즉, 다이오드 패키지(120)는 제1회로기판(110-1) 상에 실장되며, 그 위에 제2회로기판(110-2)이 배치될 수 있다. 여기서, 다이오드 패키지(120)는 제2회로기판(110-2)의 제1관통구(110-2a)에 매립될 수 있다.
이에 의해, 다이오드 패키지(120)를 보호하기 위한 에폭시 몰딩이 생략되고 따라서 고온의 사용이 배제되므로 제품의 열 안정성을 향상시킬 수 있다. 더욱이, 에폭시 몰딩시 인가된 열에 의한 소재의 수축 또는 팽창에 의해 다이오드 패키지(120)가 회로기판(110)으로부터 분리되는 것을 방지할 수 있다.
또한, 다이오드 패키지(120)가 회로기판(110) 내에 매립되기 때문에 외부의 충격에 의해 다이오드 패키지(120)가 회로기판(110)으로부터 분리되는 현상을 감소시킬 수 있으므로 제품의 신뢰성을 향상시킬 수 있다.
또한, 회로기판(110)을 PCB 소재 회로기판으로 제작함으로써, 대면적 회로기판으로 제작할 수 있고, 다이오드 패키지(120)를 대면적 PCB 소재 회로기판 상에 일괄적으로 적층할 수 있으므로 대량 생산이 용이할 수 있다.
또한, PCB 소재는 세라믹 소재에 비하여 유전율이 낮기 때문에 그에 형성되는 기생 커패시턴스도 낮은 값을 갖는다. 따라서 회로기판(110)에 의해 형성되는 기생성분을 감소시킬 수 있으므로 주파수 특성을 향상시킬 수 있다.
다이오드 패키지(120)는 전기적 과부하(EOS) 및 정전기(ESD)에 대한 보호기능을 갖는 보호부를 포함할 수 있다. 일례로, 상기 보호부는 TVS 다이오드 어레이를 포함할 수 있다. 여기서, TVS 다이오드 어레이는 복수 개의 TVS 다이오드를 포함할 수 있다. 즉, 다이오드 패키지(120)는 복수 개의 TVS 다이오드를 포함할 수 있다.
이와 같이, TVS 다이오드를 필터부와 일체로 형성함으로써, 필터부의 특성을 유지함과 동시에 클램핑 전압을 감소시켜 서지특성과 같은 내성을 향상시킬 수 있다.
이때, 다이오드 패키지(120)는 회로기판(110) 상에 플립칩 방식으로 실장된다. 즉, 다이오드 패키지(120)를 회로기판(110) 상에 플립칩 방식으로 실장함으로써, 다이오드 복합소자(100)를 단일 패키지로 용이하게 구현할 수 있는 동시에 제조 효율을 향상시킬 수 있다.
이에 의해, TVS 다이오드 어레이 패키지가 실장된 대면적 PCB 소재 회로기판을 일괄적으로 제작한 후 절단하여 단위소자를 형성함으로써, 세라믹 공정에 비하여 단위소자의 상부 평탄도를 균일하게 구현할 수 있어 제조 공정에서 다이오드 복합소자의 픽업성을 향상시킬 수 있다.
즉, 세라믹 공정의 경우, 몰딩 공정이 요구된다. 이때, 먼저 회로기판(110)가 단위소자로 절단된 후에 회로기판(110) 상에 다이오드 패키지(120)를 실장하기 때문에, 몰딩 공정은 단위소자에 적용된다. 여기서, 단위소자의 면적이 작기 때문에, 몰딩부는 단위소자의 중앙 부분이 테두리 부분에 비하여 볼록하게 형성되므로 단위소자의 상부는 평탄도가 불량하게 된다.
그러나 본 실시예와 같이 몰딩을 생략할 수 있고 또한 보호층(102)이 제2회로기판(110-2) 및 다이오드 패키지(120)를 덮도록 배치되기 때문에, 대면적 회로기판으로 제조된 다이오드 복합소자(100)를 절단함으로써 단위소자의 상부는 균일한 평탄도를 확보할 수 있다.
다이오드 복합소자(100)는 접착층(101) 및 보호층(102)을 더 포함할 수 있다.
도 1 내지 도 3에 도시된 바와 같이, 접착층(101)은 제1회로기판(110-1)과 제2회로기판(110-2) 사이에 배치될 수 있다. 이때, 접착층(101)은 제1회로기판(110-1)과 제2회로기판(110-2)을 접착할 수 있다.
여기서, 접착층(101)은 제1관통구(110-2a)에 대응하는 제2관통구(101a)가 형성될 수 있다. 즉, 제2관통구(101a)는 다이오드 패키지(120)가 매립될 수 있도록 제1회로기판(110-1)의 제1관통구(110-2a)과 동일한 형상으로 형성될 수 있다.
보호층(102)은 제2회로기판(110-2) 및 다이오드 패키지(120)를 덮도록 배치될 수 있다. 여기서, 보호층(102)은 보호재료로 이루어지며 판 형상으로 형성될 수 있다. 이때, 보호층(102)은 제2회로기판(110-2) 및 다이오드 패키지(120)와 결합되도록 그 접합면에 접착물질이 도포될 수 있다.
이에 의해, 다이오드 복합소자(100)는 몰딩 공정이 필요없이 판상의 보호층(102)이 회로기판(110) 및 다이오드 패키지(120)의 상부에 배치되므로 상부의 평탄도를 균일하게 구현할 수 있다.
이하, 다이오드 복합소자(100)의 패키지 구성에 따른 실시예를 보다 상세하게 설명한다.
도 2 및 도 3에 도시된 바와 같이, 제1회로기판(110-1)은 한 쌍의 접지전극(115c,115d), 복수 개의 입출력전극(111c~114c,111d~114d), 제1실장용전극(118), 복수 개의 제2실장용전극(117a~117d), 한 쌍의 제1연결전극(115a,115b), 복수 개의 제2연결전극(111a~114a,111b~114b), 제1배선패턴(116), 및 복수 개의 제2배선패턴(119a~119d)을 포함할 수 있다. 제2회로기판(110-2)은 복수 개의 저항체(111g~114g)를 포함한다.
여기서, 제1회로기판(110-1) 및 제2회로기판(110-2)는 제1비아(111f~114f), 제2비아(115f) 및 제3비아(111e~115e)를 통하여 전기적으로 연결될 수 있다. 이때, 제1회로기판(110-1)에 형성된 제1비아(111f~114f) 및 제2비아(115f)와 제2회로기판(110-2)에 형성된 제3비아(111e~115e)는 접착층(101)에 형성되는 제4비아(111h~115h)를 통하여 연결될 수 있다.
즉, 제1비아(111f~114f), 제2비아(115f), 제3비아(111e~115e) 및 제4비아(111h~115h)는 일체로 형성되어 제1연결전극(115a,115b), 제2연결전극(111a~114a,111b~114b), 저항체(111g~114g)의 양단, 제3연결전극(115g), 입출력전극(111c~114c,111c~114d) 및 접지전극(115c,115d)을 전기적으로 연결할 수 있다.
이때, 제2회로기판(110-2)의 두께는 다이오드 패키지(120)의 두께보다 크거나 같을 수 있다. 따라서 다이오드 패키지(120)는 제1회로기판(110-1)에 실장되고 제2회로기판(110-2)의 제1관통구(110-2a) 및 접착층(101)의 제2관통구(101a)에 매립될 수 있다.
여기서, 제1회로기판(110-1)은 인쇄회로기판(PCB)로 구성되고, 제2회로기판(110-2)는 연성인쇄회로기판(FPCB)로 구성되기 때문에, 제1회로기판(110-1)의 두께는 제2회로기판(110-2)의 두께보다 클 수 있다.
이때, 저항체(111g~114g)는 제3비아(111e~115e)을 통하여 제1회로기판(110-1)의 다이오드 패키지(120)와 연결되기 때문에, 제2회로기판(110-2)이 제1회로기판(110-1)의 하측에 배치되는 경우에 비하여 다이오드 패키지(120)와 저항체(111g~114g)의 배선 길이를 감소시킬 수 있다.
즉, 제2회로기판(110-2)에 형성되는 제3비아(111e~115e)의 길이는 제1회로기판(110-1)에 형성되는 제1비아(111f~114f) 또는 제2비아(115f)의 길이보다 짧다. 따라서 본 발명과 같이, 저항체(111g~114g)에 형성된 제2회로기판(110-2)이 제1회로기판(110-1)의 상측에 배치되는 경우는, 제1회로기판(110-1)의 하측에 배치되는 경우에 비하여, 다이오드 패키지(120)와 저항체(111g~114g)의 전체 배선 길이를 감소시킬 수 있다.
이에 의해, 배선에 의해 형성되는 기생 인덕턴스가 감소하므로 고속 신호의 왜곡도 감소할 수 있다. 따라서 다이오드 복합소자(100)는 전기적 특성을 향상시킬 수 있다.
도 4를 참조하면, 한 쌍의 접지전극(115c,115d)은 제1회로기판(110-1)의 실장면(도 4의 하면)의 중앙에 제1방향(도 4에서 제1회로기판(110-1)의 폭방향)의 양측에 배치될 수 있다. 여기서, 접지전극(115c,115d)은 다이오드 복합소자(100)가 고속 신호라인 상에 배치되는 경우, 회로기판의 접지에 연결된다.
복수 개의 입출력전극(111c~114c,111d~114d)은 접지전극(115c,115d)을 기준으로 제1방향과 직각인 제2방향(도 4에서 제1회로기판(110-1)의 길이방향)의 양측으로 이격 배치될 수 있다. 여기서, 복수 개의 입출력전극(111c~114c,111d~114d)은 다이오드 복합소자(100)가 고속 신호라인 상에 배치되는 경우, 고속 신호라인에 연결된다.
제1실장용전극(118)은 다이오드 패키지(120)가 실장되는 면(도 4의 상면)의 실질적으로 정중앙에 배치될 수 있다. 즉, 제1실장용전극(118)은 제1회로기판(110-1)의 상면에서 제1방향 및 제2방향 각각에 대하여 중앙에 배치될 수 있다. 여기서, 제1실장용전극(118)은 다이오드 패키지(120)의 제1외부전극(122)이 연결될 수 있다.
복수 개의 제2실장용전극(117a~117d)은 제1실장용전극(118)을 기준으로 사방으로 이격 배치될 수 있다. 즉, 복수 개의 제2실장용전극(117a~117d)은 제1실장용전극(118)을 중심으로 제1방향 및 제2방향으로 각각 대칭으로 배치될 수 있다. 이때, 제2실장용전극(117a~117d)은 제1실장용전극(118)을 중심으로 일정거리에 이격되어 사각형을 이루는 꼭지점에 배치될 수 있다. 여기서, 제2실장용전극(117a~117d)은 다이오드 패키지(120)의 제2외부전극(121a~121d)이 각각 연결될 수 있다.
이에 의해, 다이오드 패키지(120)가 제1회로기판(110-1)의 중앙에 실장되기 때문에, 제1회로기판(110-1) 상에 실장되는 다이오드 패키지(120)를 보호층(102)으로 덮는 경우에 다이오드 복합소자(100)의 전체 패키지의 평탄도를 균일하게 구현할 수 있다. 따라서 다이오드 복합소자(100)를 전자 장치의 회로 기판에 실장하는 제조 공정에서 다이오드 복합소자(100)의 픽업성을 향상시킬 수 있다.
한 쌍의 제1연결전극(115a,115b)은 다이오드 패키지(120)가 실장되는 면(도 4의 상면)의 중앙에서 제1방향의 양측에 배치될 수 있다. 즉, 한 쌍의 제1연결전극(115a,115b)은 접지전극(115c,115d)과 대향하는 위치에 배치될 수 있다. 여기서, 한 쌍의 제1연결전극(115a,115b)은 제2비아(115f)를 통하여 접지전극(115c,115d)과 전기적으로 각각 연결될 수 있다.
복수 개의 제2연결전극(111a~114a,111b~114b)은 제1연결전극(115a,115b)을 기준으로 제1방향과 직각인 제2방향의 양측으로 이격 배치될 수 있다. 즉, 복수 개의 제2연결전극(111a~114a,111b~114b)은 입출력전극(111c~114c,111d~114d)과 대향하는 위치에 배치될 수 있다. 여기서, 복수 개의 제2연결전극(111a~114a,111b~114b)은 제1비아(111f~114f)을 통하여 입출력전극(111c~114c,111d~114d)과 전기적으로 각각 연결될 수 있다.
제1배선패턴(116)은 한 쌍의 제1연결전극(115a,115b)과 한 쌍의 제1실장용전극(118)을 각각 연결할 수 있다. 여기서, 제1배선패턴(116)은 제1실장용전극(118)을 경유하여 한 쌍의 제1연결전극(115a,115b) 사이를 연결할 수 있다.
복수 개의 제2배선패턴(119a~119d)은 제1회로기판(110-1)의 일측에 형성된 복수 개의 제2연결전극(111a~114a)과 복수 개의 제2실장용전극(117a~117d)을 각각 연결할 수 있다. 여기서, 복수 개의 제2배선패턴(119a~119d)은 제1배선패턴(116)을 기준으로 대칭으로 배치될 수 있다.
도 5를 참조하면, 복수 개의 저항체(111g~114g)는 제2회로기판(110-2)에서 다이오드 패키지(120)의 반대측 일면에 형성될 수 있다.
복수 개의 저항체(111g~114g)는 제2회로기판(110-2)의 제2방향으로 형성될 수 있다. 복수 개의 저항체(111g~114g)는 그 양측이 제3비아(111e~114e)를 통하여 제2연결전극(111a~114a,111b~114b)에 각각 연결될 수 있다. 이때, 복수 개의 저항체(111g~114g)는 제1비아(111f~114f)을 통하여 입출력전극(111c~114c,111d~114d)에 각각 연결될 수 있다. 여기서, 제3비아(111e~114e)는 입출력전극(111c~114c,111d~114d) 및 제2연결전극(111a~114a,111b~114b)에 대응하는 위치에 형성될 수 있다.
이에 의해, 입출력전극(111c~114c,111d~114d)과 제2연결전극(111a~114a,111b~114b)은 전기적으로 각각 연결될 수 있다. 결과적으로, 복수 개의 저항체(111g~114g)는 입출력전극(111c~114c,111d~114d) 사이를 연결할 수 있다. 즉, 복수 개의 저항체(111g~114g)는 입출력전극(111c~114c,111c~114d) 사이에 직렬 연결되도록 형성될 수 있다.
이때, 복수 개의 저항체(111g~114g)는 직선으로 형성될 수 있지만 이에 한정되지 않고, 다양한 형태로 형성될 수 있다. 일례로, 복수 개의 저항체(111g~114g)는 제3비아(111e~114e) 사이에서 나선형 또는 구불구불한 형태로 형성될 수 있다. 여기서, 구불구불한 형태는 제3비아(111e~114e) 사이의 직선 거리를 벗어나는 반복적인 패턴을 의미한다.
제3연결전극(115g)은 제1연결전극(115a,115b) 및 접지전극(115c,115d)에 대응하는 위치에 형성될 수 있다. 여기서, 제3연결전극(115g)은 제3비아(115e)를 통하여 제1연결전극(115a,115b)에 연결되고, 제2비아(115f)를 통하여 접지전극(115c,115d)에 연결될 수 있다.
이때, 제3연결전극(115g) 및 제3비아(115e)는 생략될 수도 있지만, 제1회로기판(110-1) 및 제2회로기판(110-2)에 걸쳐 비아들을 일괄적으로 형성하도록 비아형성 공정을 단순화하기 위한 것이다.
제2회로기판(110-2)의 양측에 형성된 제3연결전극(115g) 사이에는 제1관통구(110-2a)가 형성될 수 있다. 여기서, 제1관통구(110-2a)는 다이오드 패키지(120)를 매립하기 위한 것으로 다이오드 패키지(120)의 외형과 동일한 형상으로 형성될 수 있다. 일례로, 제1관통구(110-2a)는 사각형상으로 형성될 수 있다.
도 6을 참조하면, 접착층(101)은 제1비아(111f~114f), 제2비아(115f) 및 제3비아(111e~115e)에 대응하는 위치에 제4비아(111h~115h)가 형성될 수 있다.
제4비아(111h~115h)는 제1비아(111f~114f) 및 제2비아(115f)와 제3비아(111e~115e)를 연결하기 위한 것이다. 즉, 제1비아(111f~114f) 및 제2비아(115f), 제3비아(111e~115e) 및 제4비아(111h~115h)는 제1회로기판(110-1) 및 제2회로기판(110-2)의 위치별로 각각 일체로 형성될 수 있다.
여기서, 제4비아(111h~115h)는 접착층(101)에 형성된 관통홀을 통하여 형성될 수 있다. 즉, 제4비아(111h~115h)는 접착층(101)에 형성된 관통홀의 내측면을 도전성 물질로 코팅하거나 관통홀 전체를 도전성 물질로 채움으로써 형성될 수 있다.
또한, 접착층(101)은 그 중앙에 제2관통구(101a)가 형성될 수 있다. 제2관통구(101a)는 제2회로기판(110-2)의 제1관통구(110-2a)에 대응하는 위치에 형성될 수 있다. 또한, 제2관통구(101a)는 제1관통구(110-2a)의 형상과 동일한 형상으로 형성될 수 있다.
도 7에 도시된 바와 같이, 다이오드 패키지(120)는 일면에 복수 개의 외부전극(121a~121d,122)을 구비할 수 있다. 즉, 다이오드 패키지(120)는 제1회로기판(110-1)에 실장되는 면(도 7에서 하면)에 복수 개의 외부전극(121a~121d,122)을 구비할 수 있다.
제1외부전극(122)은 다이오드 패키지(120)의 일면의 정중앙에 배치될 수 있다. 즉, 제1외부전극(122)은 다이오드 패키지(120)의 하면에서 가로방향 및 세로방향 각각에 대하여 중앙에 배치될 수 있다. 여기서, 제1외부전극(122)은 다이오드 패키지(120)의 TVS 다이오드 어레이의 각 TVS 다이오드의 일측 전극이 공통으로 연결될 수 있다.
복수 개의 제2외부전극(121a~121d)은 제1외부전극(122)을 기준으로 사방으로 이격 배치될 수 있다. 즉, 복수 개의 제2외부전극(121a~121d)은 제1외부전극(122)을 중심으로 가로방향 및 세로방향으로 각각 대칭으로 배치될 수 있다. 이때, 제2외부전극(121a~121d)은 제1외부전극(122)을 중심으로 일정거리 이격되어 사각형을 이루는 꼭지점에 배치될 수 있다. 여기서, 복수 개의 제1외부전극(121a~221d)은 다이오드 패키지(120)의 TVS 다이오드 어레이의 어느 하나의 TVS 다이오드의 타측 전극이 각각 연결될 수 있다.
이때, 다이오드 패키지(120)는 제1외부전극(122)과 어느 하나의 복수 개의 제2외부전극(121a~121d) 사이에 각각의 TVS 다이오드가 형성될 수 있다. 이에 의해, 외부전극(121a~121d,122)들 사이의 간격을 증가시킬 수 있으므로 고속 신호라인에 대하여 상호간의 간섭을 억제할 수 있다. 즉, 복수 개의 제2외부전극(121a~121d) 사이의 상호간섭이 억제되어 고속 신호라인에 대한 잡음을 감소시킬 수 있다.
여기서, 다이오드 패키지(120)는 정사각형으로 이루어질 수 있다. 이때, 복수 개의 제2외부전극(121a~121d)이 제1외부전극(122)을 중심으로 대칭으로 배치되기 때문에 다이오드 패키지(120)를 제1회로기판(110-1)에 실장할 때, 다이오드 패키지(120)의 정렬이 90도 틀어진 경우에도 복수 개의 제2외부전극(121a~121d)은 복수 개의 제2실장용전극(117a~117d)에 대응하여 배치될 수 있다. 따라서 다이오드 패키지(120)의 정렬을 위한 부가수단이 필요없어 제조 효율을 향상시킬 수 있을 뿐만 아니라 실장시 다이오드 패키지(120)가 오정렬되는 경우에도 제1회로기판(110-1) 및 다이오드 패키지(120)가 정상적으로 연결되어 제품의 신뢰성을 확보할 수 있다.
이때, 제1회로기판(110-1) 상에 다이오드 패키지(120)가 플립칩 방식으로 실장됨으로써, 다이오드 패키지(120)에 포함된 각각의 TVS 다이오드는 복수 개의 외부전극(121a~121d,122)을 통하여 일측의 한 쌍의 입출력전극(111c,112c)과 접지전극(115c,115d) 사이, 및 타측의 한 쌍의 입출력전극(113c,114c)과 접지전극(115c,115d) 사이에 각각 연결될 수 있다.
도 8에 도시된 바와 같이, 다이오드 복합소자(100)는 입출력전극(c1,c2,c4,c5,c6,c7,c9,c10) 사이에 저항체 및 TVS 다이오드의 등가회로로 나타낼 수 있다. 여기서, 입출력전극(c9,c10)과 접지전극(c3,c6), 및 입출력전극(c6,c7)과 접지전극(c3,c6) 각각의 사이에서 TVS 다이오드가 연결될 수 있다. 이때, 입출력전극(c6,c7,c9,c10)은 입력단으로서, TVS 다이오드를 통하여 접지전극(c3,c6)에 연결됨으로써, 다이오드 복합소자(100)의 클램핑 전압을 감소시킬 수 있다.
또한, 입출력전극(c1,c2,c4,c5,c6,c7,c9,c10) 사이의 저항체에 의해, 다이오드 복합소자(100)는 고속 신호에 대하여 신호의 감쇠를 최소화할 수 있는 동시에 전기적 과부하(EOS) 및 정전기(ESD)의 보호기능을 제공할 수 있다.
도 9를 참조하면, 본 실시예에 따른 PCB 소재 기반의 다이오드 복합소자(100)는 세라믹 기반의 다이오드 복합소자(비교예)에 비하여 고주파수에서의 특성이 우수할 수 있다. 즉, PCB 소재는 세라믹 소재에 비하여 유전율이 낮기 때문에 그에 형성되는 기생 커패시턴스도 낮은 값을 갖는다. 또한, 저항체(111g~114g)와 다이오드 패키지(120) 사이의 배선 길이가 비교적 작기 때문에 그에 의해 형성되는 기생 인덕턴스도 낮은 값을 갖는다. 따라서 회로기판(110)에 의해 형성되는 기생성분을 감소시킬 수 있고 주파수 대역이 증가하므로 고주파 대역에서의 주파수 특성을 향상시킬 수 있다.
이상에서 본 발명의 일 실시예에 대하여 설명하였으나, 본 발명의 사상은 본 명세서에 제시되는 실시 예에 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서, 구성요소의 부가, 변경, 삭제, 추가 등에 의해서 다른 실시 예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 사상범위 내에 든다고 할 것이다.
100 : 다이오드 복합소자
101 : 접착층 101a : 제2관통구
102 : 보호층 110 : 회로기판
110-1 : 제1회로기판 110-2 : 제2회로기판
110-2a : 제1관통구 120 : 다이오드 패키지
111a~114a,111b~114b: 제2연결전극 111c~114c,111d~114d: 입출력전극
111e~115e : 제3비아 111f~114f : 제1비아
111g~114g : 저항체 111h~115h : 제4비아
115a,115b : 제1연결전극 115c,115d : 접지전극
115f : 제2비아 115g : 제3연결전극
116 : 제1배선패턴 117a~117d : 제2실장용전극
118 : 제1실장용전극 119a~119d : 제2배선패턴
121a~121d : 제2외부전극 122 : 제1외부전극

Claims (13)

  1. 신호라인용 보호소자로 작용하도록 신호라인 상에 배치되는 다이오드 복합소자로서,
    실장용전극과, 연결전극과, 상기 신호라인에 전기적으로 연결되기 위한 입출력전극과, 접지에 전기적으로 연결되기 위한 접지전극을 각각 포함하는 제1회로기판;
    상기 실장용전극 상에 실장되며, 전기적 과부하 및 정전기에 대한 보호기능을 갖는 TVS(Transient Voltage Suppressor) 다이오드 어레이를 포함하는 다이오드 패키지;
    상기 제1회로기판에서 상기 다이오드 패키지가 실장된 측에 배치되며 상기 입출력전극 사이에 직렬 연결되도록 형성되어 상기 신호라인의 신호에 대한 필터기능을 가지는 필터부로 작용하는 저항체를 포함하고 상기 다이오드 패키지에 대응하는 위치에 제1관통구가 형성되며 상기 제1관통구에 상기 다이오드 패키지가 매립되는 제2회로기판; 및
    상기 제2회로기판 및 상기 다이오드 패키지를 덮도록 배치되는 판 형상의 보호층;을 포함하고,
    상기 제1회로기판은 상기 제2회로기판 보다 단단한 재질로 구현된 인쇄회로기판(PCB)이고,
    상기 제2회로기판은 연성회로기판(FPCB)이며,
    상기 매립을 통해 다이오드 패키지를 보호하기 위한 몰딩이 생략된 다이오드 복합소자.
  2. 제1항에 있어서,
    상기 제2회로기판의 두께는 상기 다이오드 패키지의 두께보다 크거나 같은 다이오드 복합소자.
  3. 제1항에 있어서,
    상기 제1회로기판과 상기 제2회로기판 사이에 배치되어 상기 제1회로기판과 상기 제2회로기판을 접착하며, 상기 제1관통구에 대응하는 제2관통구가 형성되는 접착층을 더 포함하는 다이오드 복합소자.
  4. 제1항에 있어서,
    상기 실장용전극 및 상기 연결전극은 상기 제1회로기판에서 상기 다이오드 패키지가 실장되는 일면에 형성되고,
    상기 입출력전극 및 상기 접지전극은 상기 제1회로기판의 타면에 형성되며,
    상기 실장용전극은 배선패턴을 통하여 상기 연결전극 중 일측에 연결되고,
    상기 연결전극은 비아를 통하여 상기 입출력전극 및 상기 접지전극에 연결되는 다이오드 복합소자.
  5. 제1항에 있어서, 상기 실장용전극은,
    상기 제1회로기판에서 상기 다이오드 패키지가 실장되는 일면의 중앙에 배치되어 상기 다이오드 패키지의 제1외부전극에 연결되는 제1실장용전극; 및
    상기 제1실장용전극을 기준으로 사방으로 이격 배치되어 상기 다이오드 패키지의 제2외부전극에 각각 연결되는 제2실장용전극을 포함하는 다이오드 복합소자.
  6. 제5항에 있어서, 상기 연결전극은,
    상기 제1회로기판의 상기 일면의 중앙에서 제1방향의 양측에 배치되어 제1배선패턴을 통하여 상기 제1실장용전극과 연결되는 제1연결전극; 및
    상기 제1연결전극을 기준으로 상기 제1방향과 직각인 제2방향의 양측으로 이격 배치되어 제2배선패턴을 통하여 상기 제2실장용전극과 연결되는 제2연결전극;을 포함하는 다이오드 복합소자.
  7. 제6항에 있어서,
    상기 접지전극은 상기 제1회로기판의 타면의 중앙에서 제1방향의 양측에 배치되며, 제1비아를 통하여 상기 제1연결전극에 연결되고,
    상기 입출력전극은 상기 접지전극을 기준으로 상기 제1방향과 직각인 제2방향의 양측으로 이격 배치되며, 제2비아를 통하여 상기 제2연결전극에 연결되는 다이오드 복합소자.
  8. 제1항에 있어서,
    상기 저항체는 상기 제2회로기판에서 상기 다이오드 패키지의 반대측 일면에 형성되고,
    상기 저항체는 제3비아를 통하여 상기 연결전극 및 상기 입출력전극에 연결되는 다이오드 복합소자.
  9. 제1항에 있어서,
    상기 저항체는 제3비아를 통하여 서로 대향하는 상기 입출력전극 사이를 직렬 연결하도록 직선, 나선형 또는 구불구불한 형태로 형성되는 다이오드 복합소자.
  10. 제1항에 있어서,
    상기 다이오드 패키지는 복수 개의 TVS 다이오드를 포함하는 다이오드 복합소자.
  11. 제1항에 있어서, 상기 다이오드 패키지는,
    상기 다이오드 패키지의 일면의 중앙에 배치되어 상기 TVS 다이오드 어레이의 각 TVS 다이오드의 일측 전극이 공통으로 연결되는 제1외부전극; 및
    상기 제1외부전극으로부터 사방으로 등간격으로 이격되게 배치되어 상기 TVS 다이오드의 어레이의 각 TVS 다이오드의 타측 전극이 각각 연결되는 제2외부전극;을 포함하는 다이오드 복합소자.
  12. 제11항에 있어서,
    상기 다이오드 패키지는 정사각형으로 이루어진 다이오드 복합소자.
  13. 제1항에 있어서,
    상기 다이오드 패키지는 상기 실장용전극 상에 플립칩 방식으로 실장되는 다이오드 복합소자.
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