KR102085654B1 - 다이오드 복합소자 및 그의 제조 방법 - Google Patents

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Abstract

다이오드 복합소자 및 그의 제조 방법이 제공된다. 본 발명의 실시예에 따른다이오드 복합소자는 고속신호를 필터링하는 필터부를 포함하는 제1패키지, 제1패키지 상에 플립칩 방식으로 적층되며, 전기적 과부하 및 정전기에 대한 보호기능을 갖는 TVS(Transient Voltage Suppressor) 다이오드 어레이를 포함하는 제2패키지, 및 제2패키지를 몰딩하는 몰딩부를 포함한다.

Description

다이오드 복합소자 및 그의 제조 방법{Diode complex device and method for manufacturing the same}
본 발명은 다이오드 복합소자에 관한 것이다.
일반적으로, 전기적 과부하(EOS; electric overstress)는 예를 들면, 전자 디바이스의 스펙 한계를 초과하는 전압 또는 전류가 해당 디바이스에 인가된 경우 발생할 수 있는 열적 손상을 의미한다. 이는 다양한 환경에서, 돌입 전류, 또는 기동 전류 형태로 발생한다. 이때, 비정상적인 전압의 증가로 인해 시스템에 스파크(spark)가 발생하여 구성 요소와 부품, 시스템에 손상을 초래한다.
이와 같은 전기적 과부하는 정전기 방전(ESD; Electro Static Discharge)에 비하여 상대적으로 낮은 전압이지만, 상대적으로 긴 시간 동안 인가되는 것으로, 내부회로의 절연층의 파괴를 야기할 수 있어 내부회로로의 유입을 차단하는 것이 필요하다.
한편, 전자 디바이스의 처리속도가 증가하면서, 고속신호라인에 발생될 수 있는 노이즈를 필터링하기 위한 다양한 형태의 필터가 제공되고 있다. 그러나 일반적인 필터들은 수동소자로 이루어지기 때문에 정전기 또는 전기적 과부하에 대하여 취약하여 별도의 보호회로를 구비한다.
따라서 전기적 과부하 또는 정전기에 대한 보호기능과 함께 고속 신호라인에서 사용하는데 적합한 소자의 개발이 절실한 실정이다.
KR 10-2005-0102992 A(2005.10.27 공개)
본 발명은 상기와 같은 점을 감안하여 안출한 것으로, 클램핑 전압을 감소시켜 전기적 과부하 특성을 향상시키는 동시에 필터 특성을 유지할 수 있는 다이오드 복합소자를 제공하는데 그 목적이 있다.
또한, 본 발명은 대량 생산이 용이하고, 기생성분을 감소시켜 그에 따른 주파수 특성을 향상시킬 수 있는 다이오드 복합소자를 제공하는데 다른 목적이 있다.
상술한 과제를 해결하기 위하여 본 발명은 고속신호를 필터링하는 필터부를 포함하는 제1패키지; 상기 제1패키지 상에 플립칩 방식으로 적층되며, 전기적 과부하 및 정전기에 대한 보호기능을 갖는 TVS(Transient Voltage Suppressor) 다이오드 어레이를 포함하는 제2패키지; 및 상기 제2패키지를 몰딩하는 몰딩부;를 포함하는 다이오드 복합소자를 제공한다.
본 발명의 바람직한 실시예에 의하면, 제1항에 있어서, 상기 제1패키지는 일방향으로 양측에 "ㄷ" 자 형상으로 구비되는 한 쌍의 접지전극; 상기 한 쌍의 접지전극과 직각을 이루는 타방향의 양측에 'ㄷ'자 형상으로 구비되는 복수 개의 입출력전극; 상기 제1패키지의 일면에 구비되어 상기 제2패키지의 제1외부전극에 각각 연결되는 한 쌍의 제1실장용전극; 상기 한 쌍의 제1실장용전극 사이의 중앙부로부터 일정 거리 이격 배치되어 상기 제2패키지의 제2외부전극에 연결되는 제2실장용전극; 상기 한 쌍의 제1실장용전극 중 어느 하나와 상기 복수 개의 입출력전극 중 일측의 어느 하나를 각각 연결하는 제1배선패턴; 및 상기 한 쌍의 접지전극 사이를 연결하며 상기 제2실장용전극이 그 중앙부에 구비되는 제2배선패턴;을 포함할 수 있다.
이때, 상기 한 쌍의 제1실장용전극 및 상기 제2실장용전극은 상기 제1패키지의 일면의 중앙부에 배치될 수 있다.
또한, 상기 제1패키지는 복수 개의 순차 적층되는 시트층을 포함하는 소체; 및 상기 복수 개의 시트층에서 상기 복수 개의 입출력전극 중 어느 하나에 연결되는 복수 개의 코일패턴;을 더 포함할 수 있다. 여기서, 상기 복수 개의 시트층 중 교차 적층되는 시트층 상에 구비되는 코일패턴은 비아홀을 통하여 연결되며, 서로 대향하는 입출력전극에 연결될 수 있다.
또한, 상기 제2패키지는 상기 제2패키지의 일면에서 일측에 구비되어 상기 TVS 다이오드 어레이의 어느 하나의 TVS 다이오드의 일측 전극이 각각 연결되는 한 쌍의 제1외부전극; 및 상기 한 쌍의 제1외부전극의 각각으로부터 이격 배치되어 상기 TVS 다이오드 어레이의 각 TVS 다이오드의 타측 전극이 공통으로 연결되는 제2외부전극;을 포함할 수 있다.
또한, 상기 제1패키지는 일방향의 중앙부 양측에 'ㄷ'자 형상으로 구비되는 한 쌍의 접지전극; 상기 한 쌍의 접지전극의 양측에 'ㄷ'자 형상으로 구비되는 복수 개의 입출력전극; 상기 제1패키지의 일면에서 상기 한 쌍의 접지전극을 기준으로 일측에 배치되어 상기 제2패키지의 제1외부전극 중 어느 하나에 각각 연결되는 한 쌍의 제1실장용전극; 상기 한 쌍의 제1실장용전극으로부터 상기 한 쌍의 접지전극을 기준으로 타측으로 이격 배치되어 상기 제2패키지의 제2외부전극에 연결되는 제2실장용전극; 상기 제2실장용전극을 기준으로 상기 한 쌍의 제1실장용전극의 반대측에 배치되어 상기 제2패키지의 제1외부전극 중 어느 하나에 각각 연결되는 한 쌍의 제3실장용전극; 상기 한 쌍의 제1실장용전극 중 어느 하나와 상기 한 쌍의 접지전극을 기준으로 일측의 입출력전극 중 어느 하나를 각각 연결하는 제1배선패턴; 상기 한 쌍의 접지전극 사이를 연결하며 상기 제2실장용전극이 그 중앙부에 구비되는 제2배선패턴; 및 상기 한 쌍의 제3실장용전극 중 어느 하나와 상기 한 쌍의 접지전극을 기준으로 타측의 입출력전극 중 어느 하나를 각각 연결하는 제3배선패턴; 더 포함할 수 있다.
이때, 상기 제1패키지는 복수 개의 순차 적층되는 시트층을 포함하는 소체; 및 상기 복수 개의 시트층에서 상기 복수 개의 입출력전극 중 어느 하나에 연결되는 복수 개의 저항체;를 더 포함할 수 있다. 여기서, 서로 인접한 시트층 상에 구비되는 저항체는 비아홀을 통하여 연결되며, 서로 대향하는 입출력전극에 연결될 수 있다.
또한, 상기 제2패키지는 상기 제2패키지의 일면에서 양측에 구비되어 상기 TVS 다이오드 어레이의 어느 하나의 TVS 다이오드의 일측 전극이 각각 연결되는 복수 개의 제1외부전극; 및 상기 복수 개의 제1외부전극의 각각으로부터 이격되게 상기 제2패키지의 일면의 중앙부에 배치되어 상기 TVS 다이오드 어레이의 각 TVS 다이오드의 타측 전극이 공통으로 연결되는 제2외부전극;을 포함할 수 있다.
이때, 상기 제2패키지는 정사각형으로 이루어질 수 있다.
또한, 상기 제1패키지는 실장용전극, 연결전극, 입출력전극, 접지전극, 및 다층 회로기판을 포함할 수 있다. 여기서, 상기 다층 회로기판은 인쇄회로기판(PCB) 및 연성회로기판(FPCB) 중 적어도 하나를 포함할 수 있다.
이때, 상기 다층 회로기판은 상기 실장용전극 및 상기 연결전극이 일면에 형성되는 제1회로기판; 및 상기 입출력전극 및 상기 접지전극이 일면에 형성되고 상기 필터부가 타면에 형성되는 제2회로기판을 포함할 수 있다. 여기서, 상기 실장용전극은 배선패턴을 통하여 상기 연결전극 중 일측에 연결되며, 상기 연결전극은 비아를 통하여 상기 입출력전극, 상기 접지전극 및 상기 필터부에 연결될 수 있다.
이때, 상기 실장용전극은 상기 제1패키지의 일면의 중앙에 배치되어 상기 제2패키지의 제1외부전극에 연결되는 제1실장용전극; 및 상기 제1실장용전극을 기준으로 사방으로 이격 배치되어 상기 제2패키지의 제2외부전극에 각각 연결되는 제2실장용전극을 포함할 수 있다. 또한, 상기 연결전극은 상기 제1패키지의 일면의 중앙에서 제1방향의 양측에 배치되어 제1배선패턴을 통하여 상기 제1실장용전극과 연결되는 제1연결전극; 및 상기 제1연결전극을 기준으로 상기 제1방향과 직각인 제2방향의 양측으로 이격 배치되어 제2배선패턴을 통하여 상기 제2실장용전극과 연결되는 제2연결전극;을 포함할 수 있다. 여기서, 상기 접지전극은 상기 제1패키지의 타면의 중앙에서 제1방향의 양측에 배치되며, 제1비아를 통하여 상기 제1연결전극에 연결될 수 있다. 또한, 상기 입출력전극은 상기 접지전극을 기준으로 상기 제1방향과 직각인 제2방향의 양측으로 이격 배치되며, 제2비아를 통하여 상기 제2연결전극에 연결될 수 있다.
또한, 상기 필터부는 상기 입출력전극 사이에 연결되는 저항체이고, 상기 저항체는 상기 다층 회로기판 중 중간층에 형성되며, 서로 대향하는 상기 입출력전극 사이를 연결하도록 직선, 나선형 또는 구불구불한 형태로 형성될 수 있다.
또한, 상기 필터부는 상기 입출력전극 사이에 연결되는 코일패턴이고, 상기 코일패턴은 상기 다층 회로기판 중 중간층에 형성되며, 서로 대향하는 상기 입출력전극 사이를 연결하도록 나선형으로 형성될 수 있다.
또한, 상기 제2패키지는 상기 제2패키지의 일면의 중앙에 배치되어 상기 TVS 다이오드 어레이의 각 TVS 다이오드의 일측 전극이 공통으로 연결되는 제1외부전극; 및 상기 제1외부전극으로부터 사방으로 등간격으로 이격되게 배치되어 상기 TVS 다이오드의 어레이의 각 TVS 다이오드의 타측 전극이 각각 연결되는 제2외부전극;을 포함할 수 있다.
이때, 상기 제2패키지는 정사각형으로 이루어질 수 있다.
한편, 본 발명은 제1회로기판 및 제2회로기판의 원판을 준비하는 단계; 상기 제1회로기판 원판에 실장용전극, 연결전극 및 상기 실장용전극과 연결전극을 연결하는 배선패턴을 형성하는 단계; 상기 제2회로기판 원판의 일면에 입출력전극 및 접지전극을 형성하고, 타면에 필터부를 형성하는 단계; 상기 제1회로기판 원판과 상기 제2회로기판 원판을 접착하는 단계; 상기 연결전극과, 상기 입출력전극, 상기 접지전극 및 상기 필터부를 연결하도록 비아를 형성하는 단계; 전기적 과부하 및 정전기에 대한 보호기능을 갖는 TVS 다이오드 어레이를 상기 실장용전극 상에 플립칩 방식으로 실장하는 단계; 상기 제1회로기판 원판의 일면 및 상기 TVS 다이오드 어레이를 몰딩하는 단계; 및 상기 몰딩된 제1회로기판 및 상기 제2회로기판의 원판을 단위소자로 절단하는 단계;를 포함하는 다이오드 복합소자의 제조 방법을 제공한다.
본 발명에 의하면, TVS 다이오드와 고속 신호용 필터를 일체화하여 TVS 다이오드에 의해 클램핑 전압을 감소시키면서도 필터의 특성을 유지함으로써, 고속 데이터 신호의 손실을 억제하면서도 전기적 과전압 보호 및 정전기 보호 기능을 수행할 수 있다.
또한, 본 발명은 고속 신호라인의 종류에 따른 필터를 패키지화하고 패키지 상에 TVS 다이오드 패키지를 플립칩 적층함으로써, 단일 패키지를 용이하게 구현할 수 있는 동시에 제조 효율을 향상시킬 수 있다.
또한, 본 발명은 복수 개의 TVS 다이오드를 어레이 패키지로 구성함과 동시에 TVS 다이오드 어레이를 제1패키지의 중앙부에 배치함으로써, 몰딩시 전체 패키지의 평탄도를 균일하게 구현할 수 있어 제조 공정에서 전기적 과부하 소자의 픽업성을 향상시킬 수 있다.
또한, 본 발명은 복수 개의 TVS 다이오드를 하나의 어레이 패키지로 구성함으로써, 외부전극 사이의 간격을 증가시킬 수 있어 고속 신호라인에 대한 잡음을 감소시킬 수 있다.
또한, 본 발명은 제2패키지에 각 TVS 다이오드의 일측에 각각 연결되는 제1외부전극과, 각각의 TVS 다이오드의 타측에 공통으로 연결되는 제2외부전극을 구비함으로써, 제2패키지의 방향성을 인식할 수 있어 제2패키지의 실장시 오류를 방지할 수 있다.
또한, 본 발명은 TVS 다이오드 어레이가 정사각형으로 이루어지고, 각각의 TVS 다이오드의 타측에 공통으로 연결되는 제2외부전극을 중심으로 각 TVS 다이오드의 일측에 각각 연결되는 복수개의 제1외부전극을 대칭으로 배치함으로써, 제2패키지의 실장시 정렬이 90도 틀어진 경우에도 정상적인 연결이 가능하여 정렬을 위한 부가수단이 필요없어 제조의 효율을 향상시키고 제품의 신뢰성을 확보할 수 있다.
또한, 본 발명은 고속 신호용 필터를 PCB 소재 회로기판으로 제작함으로써, 일체로 구비되는 다이오드를 대면적 PCB 소재 회로기판 상에 일괄적으로 적층할 수 있어 대량 생산이 용이하며, 기생성분을 감소시켜 그에 따른 주파수 특성을 향상시킬 수 있다.
도 1은 본 발명의 제1실시예에 따른 다이오드 복합소자를 나타낸 사시도,
도 2는 도 1에서 제1패키지의 사시도,
도 3은 도 2의 제1패키지의 분해사시도,
도 4는 도 1에서 제2패키지의 사시도,
도 5는 도 1의 등가회로도,
도 6은 본 발명의 제2실시예에 따른 다이오드 복합소자를 나타낸 사시도,
도 7은 도 6에서 제1패키지의 사시도,
도 8은 도 6에서 제2패키지의 사시도,
도 9는 도 6의 등가회로도,
도 10은 본 발명의 제3실시예에 따른 다이오드 복합소자를 나타낸 사시도,
도 11은 도 10에서 제1패키지의 사시도,
도 12는 도 10의 제1패키지의 분해사시도,
도 13은 본 발명의 제4실시예에 따른 다이오드 복합소자를 나타낸 사시도,
도 14는 도 13에서 제1패키지의 사시도,
도 15는 도 10 및 도 13의 등가회로도,
도 16은 본 발명의 제5실시예에 따른 다이오드 복합소자를 나타낸 사시도,
도 17은 도 16에서 제1패키지의 사시도,
도 18은 도 16에서 제2패키지의 사시도,
도 19는 본 발명의 제6실시예에 따른 다이오드 복합소자를 나타낸 사시도,
도 20은 도 19에서 제1패키지의 사시도,
도 21은 도 19에서 제2패키지의 사시도,
도 22는 본 발명의 제7실시예에 따른 다이오드 복합소자를 나타낸 사시도,
도 23은 도 22에서 제1패키지의 사시도,
도 24는 도 22의 제1패키지의 저면도,
도 25는 도 23의 제1패키지의 분해사시도,
도 26은 도 25에서 제2회로기판의 다른 예의 사시도,
도 27은 도 23의 제1패키지의 단면도,
도 28은 도 22의 다이오드 복합소자의 주파수 특성을 나타낸 그래프
도 29는 도 22에서 필터부가 코일패턴인 경우의 등가회로도,
도 30은 본 발명의 일 실시예에 따른 다이오드 복합소자의 제조 방법을 도시한 공정 순서도,
도 31은 제1회로기판 원판에 전극 및 배선패턴을 형성한 상태를 도시한 사시도,
도 32는 제2회로기판 원판에 필터부를 형성한 상태를 도시한 사시도,
도 33은 제1회로기판 원판과 제2회로기판 원판을 접착한 후 전극 사이를 연결하는 비아를 형성한 상태를 도시한 단면도,
도 34는 도 33의 회로기판 원판 상에 TVS 다이오드 어레이를 적층한 상태를 도시한 단면도,
도 35는 도 34의 회로기판 원판을 몰딩한 상태를 도시한 단면도, 그리고,
도 36은 도 35의 회로기판 원판을 단위소자로 절단한 상태를 도시한 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 부가한다.
본 발명에 따른 다이오드 복합소자(100~700)는 도 1, 도 6, 도 10, 도 13, 도 16, 도 19 및 도 22에 도시된 바와 같이, 제1패키지(110~710), 제2패키지(120, 220, 520~720) 및 몰딩부(130, 530, 730)를 포함한다.
상기 다이오드 복합소자(100~700)는 고속 신호라인용 보호소자로서, LVDS(Low voltage differential signaling), HDMI(High Definition Multimedia Interface), USB(Universal Serial Bus), 및 V-by-one HS(Video by one High Speed) 중 어느 하나의 신호라인용 보호소자일 수 있다. 그러나 다이오드 복합소자(100~700)는 이에 한정되지 않고, 다양한 종류의 고속신호라인용 보호소자일 수 있다.
여기서, 상기 다이오드 복합소자(100~700)는 상술한 바와 같은 신호라인 상에 배치될 수 있다. 일례로, 상기 다이오드 복합소자(100~700)는 회로기판의 접지에 연결될 수 있다.
제1패키지(110~710)는 상술한 바와 같은 고속 신호의 필터기능을 갖는 필터부를 포함할 수 있다. 여기서, 상기 필터부는 고속 신호라인의 종류에 따라 구현되는 필터일 수 있다. 일례로, 제1패키지(110~710)는 트랜스포머(코일패턴)를 포함할 수 있다. 또한, 제1패키지(110~710)는 저항체를 포함할 수 있다.
제2패키지(120, 220, 520~720)는 전기적 과부하(EOS) 및 정전기(ESD)에 대한 보호기능을 갖는 보호부를 포함할 수 있다. 일례로, 상기 보호부는 TVS 다이오드를 포함할 수 있다.
여기서, 제2패키지(120)는 TVS 다이오드 단일 소자를 포함할 수 있다. 또한, 제2패키지(220, 520~720)는 복수 개의 TVS 다이오드를 포함할 수 있다. 여기서, 복수 개의 TVS 다이오드는 다이오드 어레이로 형성될 수 있다.
이와 같이, TVS 다이오드를 필터부와 일체로 형성함으로써, 필터부의 특성을 유지함과 동시에 클램핑 전압을 감소시켜 서지특성과 같은 내성을 향상시킬 수 있다.
이때, 제2패키지(120, 220, 520~720)는 제1패키지(110~710) 상에 플립칩 적층된다. 즉, 제2패키지(120, 220, 520~720)를 제1패키지(110~710) 상에 플립칩 적층함으로써, 다이오드 복합소자(100~700)를 단일 패키지로 용이하게 구현할 수 있는 동시에 제조 효율을 향상시킬 수 있다.
몰딩부(130, 530, 730)는 제1패키지(110~710) 상에 적층되는 제2패키지(120, 220, 520~720) 및 제1패키지(110~710)의 상면을 덮도록 몰딩된다.
이하, 다이오드 복합소자(100~700)의 패키지 구성에 따른 실시예를 보다 상세하게 설명한다.
본 발명의 제1실시예에 따른 다이오드 복합소자(100)는 도 1에 도시된 바와 같이, 제1패키지(110), 제2패키지(120), 및 몰딩부(130)를 포함한다.
여기서, 제1패키지(110)는 고속신호를 필터링하는 필터부를 포함하고, 제2패키지(120)는 전기적 과부하 및 정전기에 대한 보호기능을 갖는 TVS 다이오드를 포함할 수 있다. 이때, 상기 필터부는 트랜스포머로 이루어진 하이패스 필터이고, 상기 TVS 다이오드는 단일 소자일 수 있다.
도 2에 도시된 바와 같이, 제1패키지(110)는 복수 개의 입출력전극(111a, 111b, 112a, 112b), 한 쌍의 접지전극(113a, 113b), 한 쌍의 제1실장용전극(114a, 114b), 한 쌍의 제2실장용전극(115a, 115b), 한 쌍의 제1배선패턴(116a, 116b) 및 한 쌍의 제2배선패턴(117a, 117b)을 포함할 수 있다.
복수 개의 입출력전극(111a, 111b, 112a, 112b)은 다이오드 복합소자(100)의 일방향으로 양측에 'ㄷ'자 형상으로 구비될 수 있다. 즉, 복수 개의 입출력전극(111a, 111b, 112a, 112b) 각각은 제1패키지(110)의 측면, 상면 및 하면의 일부에 걸쳐 형성될 수 있다. 이러한 복수 개의 입출력전극(111a, 111b, 112a, 112b)은 다이오드 복합소자(100)가 고속 신호라인 상에 배치되는 경우, 고속 신호라인에 연결된다.
한 쌍의 접지전극(113a, 113b)은 복수 개의 입출력전극(111a, 111b, 112a, 112b)과 직각을 이루는 타방향으로 양측에 "ㄷ" 자 형상으로 구비될 수 있다. 즉, 한 쌍의 접지전극(113a, 113b) 각각은 제1패키지(110)의 측면, 상면 및 하면의 일부에 걸쳐 형성될 수 있다. 이러한 접지전극(112a, 112b)은 다이오드 복합소자(100)가 고속 신호라인 상에 배치되는 경우, 회로기판의 접지에 연결된다.
한 쌍의 제1실장용전극(114a, 114b)은 제2패키지(120)의 외부전극(121, 122) 중 어느 하나가 연결되며, 일측의 한 쌍의 입출력전극(111a, 111b) 측에 배치될 수 있다.
한 쌍의 제2실장용전극(115a, 115b)은 제2패키지(120)의 외부전극(121, 122) 중 다른 하나가 연결되며, 타측의 한 쌍의 입출력전극(112a, 112b) 측에 배치될 수 있다. 여기서, 한 쌍의 제2실장용전극(115a, 115b)은 한 쌍의 제1실장용전극(114a, 114b)과 대향하여 이격 배치될 수 있다.
한 쌍의 제1배선패턴(116a, 116b)은 한 쌍의 제1실장용전극(114a, 114b) 중 어느 하나와 일측의 한 쌍의 입출력전극(111a, 111b) 중 어느 하나를 각각 연결할 수 있다.
한 쌍의 제2배선패턴(117a, 117b)은 한 쌍의 제2실장용전극(115a, 115b) 중 어느 하나와 한 쌍의 입출력전극(113a, 113b) 중 어느 하나를 각각 연결할 수 있다.
도 3에 도시된 바와 같이, 제1패키지(110)는 복수 개의 시트층(110-1~110-5), 및 복수 개의 코일패턴(118a, 118b, 119a, 119b)을 포함할 수 있다.
복수 개의 시트층(110-1~110-5)은 소체일 수 있다. 일례로, 복수 개의 시트층(110-1~110-5)은 세라믹 소재로 이루어질 수 있다. 여기서, 제1시트층(110-1)은 최상층으로서 보호층이고, 나머지 시트층(110-2~110-5)은 트랜스포머에 대응한다. 여기서, 복수 개의 시트층(110-1~110-5)은 자성체를 포함할 수 있다. 또한 복수 개의 시트층(110-1~110-5)은 순차 적층될 수 있다.
복수 개의 코일패턴(118a, 118b, 119a, 119b)은 제1시트층(110-1)의 아래의 복수 개의 시트층(110-2~110-5)에 배치될 수 있다. 이때, 복수 개의 코일패턴(118a, 118b, 119a, 119b)은 복수 개의 입출력전극(111a, 111b, 112a, 112b) 중 하나에 각각 연결될 수 있다.
즉, 코일패턴(118a)은 제2시트층(110-2) 상에 배치되며, 일측이 입출력전극(112a)에 연결되도록 제2시트층(110-2)의 일측 가장자리에 배치되고, 타측은 중앙부에 배치되며, 그 사이는 나선 형상으로 연장될 수 있다. 여기서, 코일패턴(118a)의 타측 단부에는 제4시트층(110-4)과 연결하기 위한 비아홀(118a-1)이 형성될 수 있다.
코일패턴(119a)은 제3시트층(110-3) 상에 배치되며, 일측이 입출력전극(112b)에 연결되도록 제3시트층(110-3)의 타측 가장자리에 배치되고, 타측은 중앙부에 배치되며, 그 사이는 나선 형상으로 연장될 수 있다.
여기서, 코일패턴(119a)의 타측 단부에는 제5시트층(110-5)과 연결하기 위한 비아홀(119a-1)이 형성될 수 있다. 또한, 관통홀(119a-2)이 비아홀(119a-1)로부터 일정거리 이격되게 형성될 수 있다. 이때, 관통홀(119a-2)은 비아홀(118a-1)에 대응하는 위치에 형성될 수 있다.
이와 유사하게, 코일패턴(118b)은 제4시트층(110-4) 상에 배치되며, 일측이 입출력전극(112a)에 대향하는 입출력전극(111a)에 연결되도록 제4시트층(110-4)의 일측 가장자리에 배치되고, 타측은 중앙부에 배치되며, 그 사이는 나선 형상으로 연장될 수 있다.
여기서, 코일패턴(118b)의 타측 단부에는 비어홀(118a-1) 및 관통홀(119a-2)에 대응하는 형상의 단자(118b-3)가 형성될 수 있다. 또한, 관통홀(118b-2)이 단자(118b-3)로부터 일정거리 이격되게 형성될 수 있다. 이때, 관통홀(118b-2)은 비아홀(119a-1)에 대응하는 위치에 형성될 수 있다.
코일패턴(119b)은 제5시트층(110-5) 상에 배치되며, 일측이 입출력전극(112b)에 대향하는 입출력전극(111b)에 연결되도록 제5시트층(110-5)의 타측 가장자리에 배치되고, 타측은 중앙부에 배치되며, 그 사이는 나선 형상으로 연장될 수 있다.
이때, 복수 개의 시트층(110-2~110-5) 중 교차 적층되는 시트층에 구비되는 코일패턴(118a)과 코일패턴(118b)은 중앙부에서 비아홀(118a-1) 및 그 사이에 배치되는 시트층(110-3)의 관통홀(119a-2)을 통하여 연결될 수 있다. 즉, 코일패턴(118a)의 일단은 코일패턴(118b)의 일단(118b-3)에 연결될 수 있다.
이와 유사하게, 코일패턴(119a)과 코일패턴(119b)은 중앙부에서 비아홀(119a-1) 및 그 사이에 배치되는 시트층(110-4)의 관통홀(118b-2)을 통하여 연결될 수 있다. 즉, 코일패턴(119a)의 일단은 코일패턴(119b)의 일단(119b-3)에 연결될 수 있다.
이때, 코일패턴(118a, 118b, 119a, 119b)은 상술한 바와 같은 형상에 한정되지 않고, 다양한 형태를 가질 수 있다.
도 4에 도시된 바와 같이, 제2패키지(120)는 제1패키지(110)에 실장되는 면에 한 쌍의 외부전극(121, 122)을 구비할 수 있다. 여기서, 제2패키지(120)는 제1패키지(110) 상에 플립칩 적층될 수 있도록 제1패키지(110)의 한 쌍의 제1실장용전극(114a, 114b) 중 어느 하나 및 한 쌍의 제2실장용전극(115a, 115b) 중 어느 하나에 대응하여 한 쌍의 외부전극(121, 122)이 구비될 수 있다.
이때, 제1패키지(110) 상에 제2패키지(120)가 플립칩 적층됨으로써, 각각의 TVS 다이오드는 한 쌍의 외부전극(121, 122)을 통하여 일측의 한 쌍의 입출력전극(111a, 111b)과 한 쌍의 접지전극(113a, 113b)에 연결될 수 있다.
도 5에 도시된 바와 같이, 다이오드 복합소자(100)는 입출력전극(a1~a4) 사이에 트랜스포머 및 TVS 다이오드의 등가회로로 나타낼 수 있다. 여기서, 입출력전극(a3, a4)과 접지전극(a5, a6) 각각의 사이에서 TVS 다이오드가 연결될 수 있다. 이때, 입출력전극(a3, a4)은 입력단으로서, TVS 다이오드를 통하여 접지전극(a5, a6)에 연결됨으로써, 다이오드 복합소자(100)의 클램핑 전압을 감소시킬 수 있다.
또한, 입출력전극(a1~a4) 사이의 트랜스포머에 의해, 다이오드 복합소자(100)는 고속 신호에 대하여 신호의 감쇠를 최소화할 수 있는 동시에 전기적 과부하(EOS) 및 정전기(ESD)의 보호기능을 제공할 수 있다.
몰딩부(130)는 제2패키지(120) 및 제1패키지(110)의 상면을 덮도록 몰딩된다. 이에 의해, 다이오드 복합소자(100)는 복수 개의 개별 패키지를 하나의 패키지로 형성할 수 있다.
본 발명의 제2실시예에 따른 다이오드 복합소자(200)는 도 6에 도시된 바와 같이, 제1패키지(210), 제2패키지(220), 및 몰딩부(130)를 포함한다.
여기서, 제2실시예에 따른 다이오드 복합소자(200)는 제1패키지(210)의 실장용전극(214a, 214b, 215a, 215b, 218a, 218b) 및 배선패턴(216a, 216b, 217a, 217b, 219a, 219b) 및 제2패키지(220)를 제외하면 제1실시예에 따른 다이오드 복합소자(100)와 그 구성이 동일하므로 구체적인 설명은 생략한다.
도 7에 도시된 바와 같이, 제1패키지(210)는 한 쌍의 제1실장용전극(214a, 214b), 한 쌍의 제2실장용전극(215a, 215b), 한 쌍의 제3실장용전극(218a, 218b), 한 쌍의 제1배선패턴(216a, 216b), 한 쌍의 제2배선패턴(217a, 217b) 및 한 쌍의 제3배선패턴(219a, 219b)을 포함할 수 있다.
한 쌍의 제1실장용전극(214a, 214b)은 제2패키지(220)의 외부전극(221a, 221b)이 연결되며, 일측의 한 쌍의 입출력전극(111a, 111b) 측에 배치될 수 있다.
한 쌍의 제2실장용전극(215a, 215b)은 제2패키지(220)의 외부전극(222a, 222b)이 연결되며, 제1실장용전극(214a, 214b)과 제3실장용전극(218a, 218b) 사이에 배치될 수 있다.
한 쌍의 제3실장용전극(218a, 218b)은 제2패키지(220)의 외부전극(121c, 121d)이 연결되며, 타측의 한 쌍의 입출력전극(112a, 112b) 측에 배치될 수 있다.
한 쌍의 제1배선패턴(216a, 216b)은 한 쌍의 제1실장용전극(214a, 214b) 중 어느 하나와 일측의 한 쌍의 입출력전극(111a, 111b) 중 어느 하나를 각각 연결할 수 있다.
한 쌍의 제2배선패턴(217a, 217b)은 한 쌍의 제2실장용전극(215a, 215b) 중 어느 하나와 한 쌍의 접지전극(113a, 113b) 중 어느 하나를 각각 연결할 수 있다.
한 쌍의 제3배선패턴(219a, 219b)은 한 쌍의 제3실장용전극(218a, 218b) 중 어느 하나와 타측의 한 쌍의 입출력전극(112a, 112b) 중 어느 하나를 각각 연결할 수 있다.
도 8에 도시된 바와 같이, 제2패키지(220)는 제1패키지(210)에 실장되는 면에 복수 개의 외부전극(221a~221d, 222a, 222b)을 구비할 수 있다. 여기서, 제2패키지(220)는 제1패키지(210) 상에 플립칩 적층될 수 있도록 제1패키지(210)의 한 쌍의 제1실장용전극(214a, 214b), 한 쌍의 제2실장용전극(215a, 215b) 및 한 쌍의 제3실장용전극(218a, 218b)에 대응하여 복수 개의 외부전극(221a~221d, 222a, 222b)이 구비될 수 있다.
또한 제2패키지(220)는 복수 개의 TVS 다이오드를 포함할 수 있다. 여기서, 외부전극(221a, 221b)과 외부전극(222a, 222b) 사이, 및 외부전극(221c, 221d)과 외부전극(222a, 222b) 사이 각각에 TVS 다이오드가 배치될 수 있다.
이때, 제1패키지(210) 상에 제2패키지(220)가 플립칩 적층됨으로써, 제2패키지(220)에 포함된 각각의 TVS 다이오드는 복수 개의 외부전극(221a~221d, 222a, 222b)을 통하여 일측의 한 쌍의 입출력전극(111a, 111b)과 한 쌍의 접지전극(113a, 113b) 사이, 및 타측의 한 쌍의 입출력전극(112a, 112b)과 한 쌍의 접지전극(113a, 113b) 사이에 각각 연결될 수 있다.
도 9에 도시된 바와 같이, 다이오드 복합소자(200)는 입출력전극(b1~b4) 사이에 트랜스포머 및 TVS 다이오드의 등가회로로 나타낼 수 있다. 여기서, 입출력전극(b1, b2)과 접지전극(b5, b6), 및 입출력전극(b3, b4)과 접지전극(b5, b6) 각각의 사이에서 TVS 다이오드가 연결될 수 있다. 이때, 입출력전극(b1~b4) 모두가 TVS 다이오드를 통하여 접지전극(b5, b6)에 연결됨으로써, 다이오드 복합소자(200)의 클램핑 전압을 감소시킬 수 있다.
또한, 입출력전극(b1~b4) 사이의 트랜스포머에 의해, 다이오드 복합소자(200)는 고속 신호에 대하여 신호의 감쇠를 최소화할 수 있는 동시에 전기적 과부하(EOS) 및 정전기(ESD)의 보호기능을 제공할 수 있다.
본 발명의 제3실시예에 따른 다이오드 복합소자(300)는 도 10에 도시된 바와 같이, 제1패키지(310), 제2패키지(120), 및 몰딩부(130)를 포함한다. 여기서, 제3실시예에 따른 다이오드 복합소자(300)는 제1패키지(310)를 제외하면 제1실시예에 따른 다이오드 복합소자(100)와 그 구성이 동일하므로 구체적인 설명은 생략한다.
도 11에 도시된 바와 같이, 제1패키지(310)는 복수 개의 입출력전극(311a~314a, 311b~314b), 한 쌍의 접지전극(315a, 315b), 복수 개의 제1실장용전극(318a~318d), 복수 개의 제2실장용전극(317a~317d), 복수 개의 제1배선패턴(319a~319d) 및 한 쌍의 제2배선패턴(316a, 316b)을 포함할 수 있다.
복수 개의 입출력전극(311a~314b, 311b~314b)은 다이오드 복합소자(300)에서 접지전극(315a, 315b)의 양측에서 'ㄷ'자 형상으로 구비될 수 있다.
한 쌍의 접지전극(315a, 315b)은 다이오드 복합소자(300)의 일방향의 중앙 양측에 "ㄷ" 자 형상으로 구비될 수 있다.
복수 개의 제1실장용전극(318a~318d)은 제2패키지(120)의 외부전극(121, 122) 중 어느 하나가 연결되며, 일측의 복수 개의 입출력전극(311b~314b) 측에 배치될 수 있다.
복수 개의 제2실장용전극(317a~317d)은 제2패키지(120)의 외부전극(121, 122) 중 다른 하나가 연결되며, 복수 개의 제1실장용전극(318a~318d) 각각에 대향하여 대항하여 이격 배치될 수 있다.
복수 개의 제1배선패턴(319a~319d)은 복수 개의 제1실장용전극(318a~318d) 중 어느 하나와 일측의 복수 개의 입출력전극(311b~314b) 중 어느 하나를 각각 연결할 수 있다.
제2배선패턴(316a)은 복수 개의 제2실장용전극(317a~317d)을 연결하고, 제2배선패턴(316b)은 한 쌍의 접지전극(315a, 315b)을 연결할 수 있다. 여기서, 제2배선패턴(316a)과 배선패턴(316b)은 서로 연결될 수 있다.
도 12에 도시된 바와 같이, 제1패키지(310)는 복수 개의 시트층(310-1~310-5), 및 복수 개의 저항체(311c~314c, 311d~314d)를 포함할 수 있다.
복수 개의 시트층(310-1~310-5)은 소체일 수 있다. 일례로, 복수 개의 시트층(310-1~310-5)은 세라믹 소재로 이루어질 수 있다. 여기서, 제1시트층(310-1)은 최상층으로서 보호층이고, 나머지 시트층(310-2~310-5)은 저항체에 대응한다. 여기서, 복수 개의 시트층(310-1~310-5)은 유전체를 포함할 수 있다. 또한 복수 개의 시트층(310-1~310-5)은 순차 적층될 수 있다.
복수 개의 저항체(311c~314c, 311d~314d)는 제1시트층(310-1)의 아래의 복수 개의 시트층(310-2~310-5)에 배치될 수 있다. 이때, 복수 개의 저항체(311c~314c, 311d~314d)는 복수 개의 입출력전극(311b~314b) 중 하나에 각각 연결될 수 있다.
즉, 저항체(311c, 313c)는 제2시트층(310-2) 상에 배치되며, 일측이 입출력전극(311a, 313a)에 연결되도록 제2시트층(310-2)의 일측 가장자리에 배치되고, 타측은 중앙부에 배치되며, 그 사이는 나선 형상으로 연장될 수 있다. 여기서, 저항체(311c, 313c)의 타측 단부에는 제3시트층(310-3)과 연결하기 위한 비아홀(311e-1, 313e-1)이 각각 형성될 수 있다.
저항체(311d, 313d)는 제3시트층(310-3) 상에 배치되며, 일측이 입출력전극(311a, 313a)에 대향하는 입출력전극(311b, 313b)에 연결되도록 제3시트층(310-3)의 타측 가장자리에 배치되고, 타측은 중앙부에 배치되며, 그 사이는 일정 형상으로 연장될 수 있다. 여기서, 저항체(311d, 313d)의 타측 단부에는 비어홀(311e-1, 313e-1)에 대응하는 형상의 단자(311e-2, 313e-2)가 형성될 수 있다.
이때, 서로 인접한 시트층에 구비되는 저항체(311c)와 저항체(311d)는 중앙부에서 비아홀(311e-1)을 통하여 연결되고, 저항체(313c)와 저항체(313d)는 중앙부에서 비아홀(313e-1)을 통하여 연결될 수 있다. 즉, 저항체(311c, 313c)의 일단은 저항체(311d, 313d)의 일단(311e-2, 313e-2)에 연결될 수 있다.
이와 유사하게, 저항체(312d, 314d)는 제4시트층(310-4) 상에 배치되며, 일측이 입출력전극(312b, 314b)에 연결되도록 제4시트층(310-4)의 일측 가장자리에 배치되고, 타측은 중앙부에 배치되며, 그 사이는 일정 형상으로 연장될 수 있다. 여기서, 저항체(312d, 314d)의 타측 단부에는 제5시트층(310-5)과 연결하기 위한 비아홀(312e-2, 314e-2)이 각각 형성될 수 있다.
저항체(312c, 314c)는 제5시트층(310-5) 상에 배치되며, 일측이 입출력전극(312b, 314b)에 대향하는 입출력전극(312a, 314a)에 연결되도록 제5시트층(310-5)의 타측 가장자리에 배치되고, 타측은 중앙부에 배치되며, 그 사이는 나선 형상으로 연장될 수 있다. 여기서, 저항체(312c, 314c)의 타측 단부에는 비어홀(312e-2, 314e-2)에 대응하는 형상의 단자(312e-1, 314e-1)가 형성될 수 있다.
이때, 서로 인접한 시트층에 구비되는 저항체(312c)와 저항체(312d)는 중앙부에서 비아홀(312e-2)을 통하여 연결되고, 저항체(314c)와 저항체(314d)는 중앙부에서 비아홀(314e-2)을 통하여 연결될 수 있다. 즉, 저항체(312c, 312c)의 일단은 저항체(312d, 314d)의 일단(312e-1, 314e-1)에 연결될 수 있다.
이때, 저항체(311c~314c, 311d~314d)는 상술한 바와 같은 형상에 한정되지 않고, 다양한 형태를 가질 수 있다.
이때, 제1패키지(310) 상에 제2패키지(120)가 플립칩 적층됨으로써, 각각의 TVS 다이오드는 한 쌍의 외부전극(121, 122)을 통하여 일측의 한 쌍의 입출력전극(311b, 312b)과 한 쌍의 접지전극(315a, 315b) 사이, 타측의 한 쌍의 입출력전극(313b, 314b)과 한 쌍의 접지전극(315a, 315b)에 연결될 수 있다.
본 발명의 제4실시예에 따른 다이오드 복합소자(400)는 도 13에 도시된 바와 같이, 제1패키지(410), 제2패키지(220), 및 몰딩부(130)를 포함한다. 여기서, 제4실시예에 따른 다이오드 복합소자(400)는 제1패키지(410)의 실장용전극(417a~417d, 418a, 418b) 및 배선패턴(419a~419d, 416a, 416b)을 제외하면 제3실시예에 따른 다이오드 복합소자(300)와 그 구성이 동일하고, 제2패키지(220)는 제2실시예에 따른 다이오드 복합소자(200)의 제2패키지(220)와 그 구성이 동일하므로 구체적인 설명은 생략한다.
도 14에 도시된 바와 같이, 제1패키지(410)는 한 쌍의 제1실장용전극(417a, 417b), 한 쌍의 제2실장용전극(418a, 418b), 한 쌍의 제3실장용전극(417c, 417d), 한 쌍의 제1배선패턴(419a, 419b), 한 쌍의 제2배선패턴(416a, 416b) 및 한 쌍의 제3배선패턴(419c, 419d)을 포함할 수 있다.
한 쌍의 제1실장용전극(417a, 417b)은 제2패키지(220)의 외부전극(221a, 221b)이 연결되며, 접지전극(315a, 315b)을 기준으로 일측에 배치될 수 있다.
한 쌍의 제2실장용전극(418a, 418b)은 제2패키지(220)의 외부전극(222a, 222b)이 연결되며, 제1실장용전극(417a, 417b)과 제3실장용전극(417c, 417d) 사이에 배치될 수 있다.
한 쌍의 제3실장용전극(417c, 417d)은 제2패키지(220)의 외부전극(121c, 121d)이 연결되며, 접지전극(315a, 315b)을 기준으로 타측에 배치될 수 있다.
한 쌍의 제1배선패턴(419a, 419b)은 한 쌍의 제1실장용전극(417a, 417b) 중 어느 하나와 접지전극(315a, 315b)을 기준으로 일측의 입출력전극(311b, 312b) 중 어느 하나를 각각 연결할 수 있다.
한 쌍의 제2배선패턴(416a, 416b)은 한 쌍의 제2실장용전극(418a, 418b) 중 어느 하나와 한 쌍의 접지전극(315a, 315b) 중 어느 하나를 각각 연결할 수 있다.
한 쌍의 제3배선패턴(419c, 419d)은 한 쌍의 제3실장용전극(417c, 417d) 중 어느 하나와 접지전극(315a, 315b)을 기준으로 타측의 입출력전극(313b, 314b) 중 어느 하나를 각각 연결할 수 있다.
이때, 제1패키지(410) 상에 제2패키지(220)가 플립칩 적층됨으로써, 제2패키지(220)에 포함된 각각의 TVS 다이오드는 복수 개의 외부전극(221a~221d, 222a, 222b)을 통하여 일측의 한 쌍의 입출력전극(311b, 312b)과 한 쌍의 접지전극(315a, 315b) 사이, 및 타측의 한 쌍의 입출력전극(313b, 314b)과 한 쌍의 접지전극(315a, 315b) 사이에 각각 연결될 수 있다.
도 15에 도시된 바와 같이, 다이오드 복합소자(300, 400)는 입출력전극(c1, c2, c4~c7, c9, c10) 사이에 저항체 및 TVS 다이오드의 등가회로로 나타낼 수 있다. 여기서, 입출력전극(c9, c10)과 접지전극(c3, c6), 및 입출력전극(c6, c7)과 접지전극(c3, c6) 각각의 사이에서 TVS 다이오드가 연결될 수 있다. 이때, 입출력전극(c6, c7, c9, c10)은 입력단으로서, TVS 다이오드를 통하여 접지전극(c3, c6)에 연결됨으로써, 다이오드 복합소자(300, 400)의 클램핑 전압을 감소시킬 수 있다.
또한, 입출력전극(c1, c2, c4~c7, c9, c10) 사이의 저항체에 의해, 다이오드 복합소자(300, 400)는 고속 신호에 대하여 신호의 감쇠를 최소화할 수 있는 동시에 전기적 과부하(EOS) 및 정전기(ESD)의 보호기능을 제공할 수 있다.
본 발명의 제5실시예에 따른 다이오드 복합소자(500)는 도 16에 도시된 바와 같이, 제1패키지(510), 제2패키지(520), 및 몰딩부(530)를 포함한다.
여기서, 제5실시예에 따른 다이오드 복합소자(500)는 제2패키지(520)가 TVS 다이오드 어레이로 구성되며, 제2패키지(520)를 실장하기 위한 제1실장용전극(514a, 514b), 제2실장용전극(515), 제1배선패턴(516a, 516b) 및 제2배선패턴(517)을 제외하면, 제1실시예에 따른 다이오드 복합소자(100)와 그 구성이 동일하므로 구체적인 설명은 생략한다.
제1패키지(510)는 고속신호를 필터링하는 필터부를 포함하고, 제2패키지(520)는 전기적 과부하 및 정전기에 대한 보호기능을 갖는 TVS 다이오드 어레이를 포함할 수 있다. 이때, 상기 필터부는 트랜스포머로 이루어진 하이패스 필터이고, 상기 TVS 다이오드 어레이는 한 쌍의 TVS 다이오드를 포함할 수 있다.
도 17에 도시된 바와 같이, 제1패키지(510)는 복수 개의 입출력전극(511a, 511b, 512a, 512b), 한 쌍의 접지전극(513a, 513b), 한 쌍의 제1실장용전극(514a, 514b), 제2실장용전극(515), 한 쌍의 제1배선패턴(516a, 516b) 및 제2배선패턴(517)을 포함할 수 있다.
여기서, 복수 개의 입출력전극(511a, 511b, 512a, 512b) 및 한 쌍의 접지전극(513a, 513b)은 제1실시예에 따른 다이오드 복합소자(100)의 복수 개의 입출력전극(111a, 111b, 112a, 112b) 및 한 쌍의 접지전극(113a, 113b)와 동일하므로 여기서 구체적인 설명은 생략한다(도 1 및 도 2 참조).
한 쌍의 제1실장용전극(514a, 514b)은 제1패키지(510)의 일면에 구비될 수 있다. 즉, 한 쌍의 제1실장용전극(514a, 514b)은 도 17에서 제1패키지(510)의 상면에 구비되어 제2패키지(520)의 제1외부전극(521, 522) 중 어느 하나에 각각 연결될 수 있다. 여기서, 한 쌍의 제1실장용전극(514a, 514b)은 한 쌍의 접지전극(513a, 513b)을 기준으로 한 쌍의 입출력전극(511a, 511b) 측에 배치될 수 있다.
제2실장용전극(515)은 한 쌍의 제1실장용전극(514a, 514b) 사이의 중앙부로부터 일정거리 이격 배치되어 제2패키지(520)의 제2외부전극(523)에 연결될 수 있다. 여기서, 제2실장용전극(515)은 한 쌍의 접지전극(513a, 513b)을 기준으로 한 쌍의 입출력전극(512a, 512b) 측에 배치될 수 있다. 즉, 제2실장용전극(515)은 한 쌍의 제1실장용전극(514a, 514b)과 삼각형 형상을 이룰 수 있다.
이때, 한 쌍의 제1실장용전극(514a, 514b)과 제2실장용전극(515)은 제1패키지(510)의 일면의 중앙부에 배치될 수 있다. 이에 의해, 제1패키지(510) 상에 적층되는 제2패키지(520)를 몰딩하는 경우에 다이오드 복합소자(500)의 전체 패키지의 평탄도를 균일하게 구현할 수 있다. 따라서 다이오드 복합소자(500)를 전자 장치의 회로 기판에 실장하는 제조 공정에서 다이오드 복합소자(500)의 픽업성을 향상시킬 수 있다.
한 쌍의 제1배선패턴(516a, 516b)은 한 쌍의 제1실장용전극(514a, 514b) 중 어느 하나와 일측의 한 쌍의 입출력전극(511a, 511b) 중 어느 하나를 각각 연결할 수 있다.
제2배선패턴(517)은 제1패키지(510)의 일면에서 한 쌍의 접지전극(513a, 513b) 사이를 연결할 수 있다. 여기서, 제2배선패턴(517)은 그 중앙부에 제2실장용전극(515)이 구비될 수 있다.
이때, 한 쌍의 제1실장용전극(514a, 514b) 및 제2실장용전극(515)이 제1패키지(510)의 중앙부에 배치되도록, 제2배선패턴(517)은 한 쌍의 접지전극(513a, 513b)에서 입출력전극(512a, 512b) 측으로 편향되게 배치될 수 있다.
제1패키지(510)는 복수 개의 시트층, 및 복수 개의 코일패턴을 더 포함할 수 있다. 여기서, 복수 개의 시트층, 및 복수 개의 코일패턴은 도 3에 도시된 바와 같은 제1패키지(110)와 그 구성이 동일하므로 여기서 구체적인 설명은 생략한다.
도 18에 도시된 바와 같이, 제2패키지(520)는 일면에 한 쌍의 제1외부전극(521, 522) 및 제2외부전극(523)을 구비할 수 있다. 즉, 제2패키지(520)는 제1패키지(510)에 실장되는 면에 외부전극(521, 522, 523)을 구비할 수 있다.
한 쌍의 제1외부전극(521, 522)은 제2패키지(520)의 일측에 구비될 수 있다. 여기서, 한 쌍의 제1외부전극(521, 522)은 제2패키지(520)의 TVS 다이오드 어레이의 어느 하나의 TVS 다이오드의 일측 전극에 각각 연결될 수 있다.
제2외부전극(523)은 한 쌍의 제1외부전극(521, 522)의 각각으로부터 이격 배치될 수 있다. 여기서, 제2외부전극(523)은 한 쌍의 제1외부전극(521, 522) 사이의 중앙부로부터 일정간격으로 이격 배치될 수 있다. 즉, 한 쌍의 제1외부전극(521, 522) 및 제2외부전극(523)은 한 쌍의 제1실장용전극(514a, 514b) 및 제2실장용전극(515)에 대응하는 것으로 삼각형 형상으로 배치될 수 있다. 이때, 제2외부전극(523)은 제2패키지(520)의 TVS 다이오드 어레이의 각 TVS 다이오드의 타측 전극이 공통으로 연결될 수 있다.
즉, 제2패키지(520)는 어느 하나의 제1외부전극(521)과 제2외부전극(523), 및 다른 하나의 제1외부전극(522)과 제2외부전극(523) 사이에 각각의 TVS 다이오드가 형성될 수 있다.
이에 의해, 외부전극(521, 522, 523)들 사이의 간격을 증가시킬 수 있으므로 고속 신호라인에 대하여 상호간의 간섭을 억제할 수 있다. 즉, 한 쌍의 제1외부전극(521, 522) 사이의 상호간섭이 억제되어 고속 신호라인에 대한 잡음을 감소시킬 수 있다.
아울러, 제2패키지(520)는 한 쌍의 제1외부전극(521, 522) 및 제2외부전극(523)이 양측에 분산 배치되므로 개별 TVS 다이오드 측과 공통 전극 측을 구분할 수 있으므로 방향성을 용이하게 인식할 수 있다. 따라서 제2패키지(520)를 제1패키지(510)에 실장하는 제조 공정에서 제2패키지(520)의 각 외부전극(521, 522, 523)의 위치를 정확하게 인식할 수 있어 실장 오류를 방지할 수 있다.
이때, 제1패키지(510) 상에 제2패키지(520)가 플립칩 적층됨으로써, 각각의 TVS 다이오드는 외부전극(521, 522, 523)을 통하여 일측의 한 쌍의 입출력전극(511a, 511b)과 접지전극(513a, 513b) 사이에 각각 연결될 수 있다.
여기서, 다이오드 복합소자(500)는 도 5에 도시된 바와 같은 등가회로로 나타낼 수 있다.
다시 도 16을 참조하면, 몰딩부(530)는 제2패키지(520) 및 제1패키지(510)의 상면을 덮도록 몰딩된다. 이에 의해, 다이오드 복합소자(500)는 하나의 패키지로 형성할 수 있다.
본 발명의 제6실시예에 따른 다이오드 복합소자(600)는 도 19에 도시된 바와 같이, 제1패키지(610), 제2패키지(620), 및 몰딩부(630)를 포함한다.
여기서, 제6실시예에 따른 다이오드 복합소자(600)는 제2패키지(620)가 공통전극을 갖는 TVS 다이오드 어레이로 구성되며, 제2패키지(620)를 실장하기 위한 제1실장용전극(617a, 617b), 제2실장용전극(618), 제3실장용전극(617c, 617d), 제1배선패턴(619a, 619b), 제2배선패턴(616) 및 제3배선패턴(619c, 619d)을 제외하면, 제3실시예 및 제4실시예에 따른 다이오드 복합소자(300, 400)와 그 구성이 동일하므로 구체적인 설명은 생략한다.
제1패키지(610)는 고속신호를 필터링하는 필터부를 포함하고, 제2패키지(620)는 전기적 과부하 및 정전기에 대한 보호기능을 갖는 TVS 다이오드 어레이를 포함할 수 있다. 이때, 상기 필터부는 저항체이고, 상기 TVS 다이오드 어레이는 복수 개의 TVS 다이오드를 포함할 수 있다.
도 20에 도시된 바와 같이, 제1패키지(610)는 복수 개의 입출력전극(611a~614a, 611b~614b), 한 쌍의 접지전극(615a, 615b), 한 쌍의 제1실장용전극(617a, 617b), 제2실장용전극(618), 한 쌍의 제3실장용전극(617c, 617d), 한 쌍의 제1배선패턴(619a, 619b), 제2배선패턴(616) 및 한 쌍의 제3배선패턴(619c, 619d)을 포함할 수 있다.
여기서, 복수 개의 입출력전극(611a~614a, 611b~614b) 및 한 쌍의 접지전극(615a, 615b)은 제3실시예 및 제4실시예에 따른 다이오드 복합소자(300, 400)의 복수 개의 입출력전극(311a~314a, 311b~314b) 및 한 쌍의 접지전극(315a, 315b)와 동일하므로 여기서 구체적인 설명은 생략한다(도 11 및 도 14 참조).
한 쌍의 제1실장용전극(617a, 617b)은 제1패키지(610)의 일면에 구비될 수 있다. 즉, 한 쌍의 제1실장용전극(617a, 617b)은 도 20에서 제1패키지(610)의 상면에 구비되어 제2패키지(620)의 제1외부전극(621a,221b) 중 어느 하나에 각각 연결될 수 있다. 여기서, 한 쌍의 제1실장용전극(617a, 617b)은 한 쌍의 접지전극(615a, 615b)을 기준으로 입출력전극(611a, 611b, 612a, 612b) 측에 배치될 수 있다.
제2실장용전극(618)은 한 쌍의 제1실장용전극(617a, 617b)으로부터 한 쌍의 접지전극(615a, 615b)을 기준으로 타측으로 이격 배치되어 제2패키지(620)의 제2외부전극(622)에 연결될 수 있다. 즉, 제2실장용전극(618)은 한 쌍의 제1실장용전극(617a, 617b) 및 한 쌍의 제3실장용전극(617c, 617d)의 각각으로부터 이격되게 그 중앙부에 배치될 수 있다.
한 쌍의 제3실장용전극(617c, 617d)은 제2실장용전극(618)을 기준으로 한 쌍의 제1실장용전극(617a, 617b)의 반대측에 배치되어 제2패키지(620)의 제1외부전극(621c, 621d) 중 어느 하나에 각각 연결될 수 있다. 여기서, 한 쌍의 제1실장용전극(617a, 617b) 및 제2실장용전극(618)은 제2실장용전극(618)을 중심으로 대칭으로 배치될 수 있다.
이때, 한 쌍의 제1실장용전극(617a, 617b), 제2실장용전극(618) 및 한 쌍의 제3실장용전극(617c, 617d)은 제1패키지(610)의 일면의 중앙부에 배치될 수 있다. 즉, 제2실장용전극(618)은 한 쌍의 접지전극(615a, 615b) 사이에 배치되고, 한 쌍의 제1실장용전극(617a, 617b) 및 한 쌍의 제3실장용전극(617c, 617d)은 제2실장용전극(618)의 양측에 배치될 수 있다.
이에 의해, 제1패키지(610) 상에 적층되는 제2패키지(620)를 몰딩하는 경우에 다이오드 복합소자(600)의 전체 패키지의 평탄도를 균일하게 구현할 수 있다. 따라서 다이오드 복합소자(600)를 전자 장치의 회로 기판에 실장하는 제조 공정에서 다이오드 복합소자(600)의 픽업성을 향상시킬 수 있다.
한 쌍의 제1배선패턴(619a, 619b)은 한 쌍의 제1실장용전극(617a, 617b) 중 어느 하나와 한 쌍의 접지전극(615a, 615b)을 기준으로 일측의 입출력전극(611a, 612a) 중 어느 하나를 각각 연결할 수 있다.
제2배선패턴(616)은 제1패키지(610)의 일면에서 한 쌍의 접지전극(615a, 615b) 사이를 연결할 수 있다. 이때, 제2배선패턴(616)은 한 쌍의 접지전극(615a, 615b) 각각의 중앙부를 연결할 수 있다. 여기서, 제2배선패턴(616)은 그 중앙부에 제2실장용전극(618)이 구비될 수 있다.
한 쌍의 제3배선패턴(619c, 619d)은 한 쌍의 제3실장용전극(617c, 617d) 중 어느 하나와 한 쌍의 접지전극(615a, 615b)을 기준으로 타측의 입출력전극(613a, 614a) 중 어느 하나를 각각 연결할 수 있다.
제1패키지(610)는 복수 개의 시트층, 및 복수 개의 저항체를 더 포함할 수 있다. 여기서, 제1패키지(610)는 복수 개의 시트층, 및 복수 개의 저항체가 도 12에 도시된 바와 같은 제1패키지(310)와 그 구성이 동일하므로 여기서 구체적인 설명은 생략한다.
도 21에 도시된 바와 같이, 제2패키지(620)는 일면에 복수 개의 외부전극(621a~621d, 622)을 구비할 수 있다. 즉, 제2패키지(620)는 제1패키지(610)에 실장되는 면(도 21에서 하면)에 복수 개의 외부전극(621a~621d, 622)을 구비할 수 있다.
복수 개의 제1외부전극(621a~621d)은 제2패키지(620)의 양측에 구비될 수 있다. 여기서, 복수 개의 제1외부전극(621a~621d)은 제2패키지(620)의 TVS 다이오드 어레이의 어느 하나의 TVS 다이오드의 일측 전극에 각각 연결될 수 있다.
이때, 복수 개의 제1외부전극(621a~621d)은 제2외부전극(622)을 기준으로 사방으로 이격 배치될 수 있다. 즉, 복수 개의 제1외부전극(621a~621d)은 제2외부전극(622)을 중심으로 가로방향 및 세로방향으로 각각 대칭으로 배치될 수 있다. 이때, 제1외부전극(621a~621d)은 제2외부전극(622)을 중심으로 일정거리 이격되어 사각형을 이루는 꼭지점에 배치될 수 있다.
제2외부전극(622)은 제2패키지(620)의 일면의 정중앙에 배치될 수 있다. 즉, 제2외부전극(622)은 제2패키지(620)의 하면에서 가로방향 및 세로방향 각각에 대하여 중앙에 배치될 수 있다. 여기서, 제2외부전극(622)은 제2패키지(620)의 TVS 다이오드 어레이의 각 TVS 다이오드의 타측 전극이 공통으로 연결될 수 있다.
이때, 제2외부전극(622)은 복수 개의 제1외부전극(621a~621d) 각각으로부터 이격 배치될 수 있다. 여기서, 제2외부전극(622)은 제2패키지(620)의 중앙부에 배치될 수 있다. 즉, 제2외부전극(622)은 복수 개의 제1외부전극(621a~621d) 사이의 중앙부에 배치될 수 있다.
이때, 제2패키지(620)는 어느 하나의 복수 개의 제1외부전극(621a~621d)과 제2외부전극(622) 사이에 각각의 TVS 다이오드가 형성될 수 있다. 이에 의해, 외부전극(621a~621d, 622)들 사이의 간격을 증가시킬 수 있으므로 고속 신호라인에 대하여 상호간의 간섭을 억제할 수 있다. 즉, 복수 개의 제1외부전극(621a~621d) 사이의 상호간섭이 억제되어 고속 신호라인에 대한 잡음을 감소시킬 수 있다.
여기서, 제2패키지(620)는 정사각형으로 이루어질 수 있다. 이때, 복수 개의 제1외부전극(621a~621d)이 제2외부전극(622)을 중심으로 대칭으로 배치되기 때문에 제2패키지(620)를 제1패키지(610)에 실장하는 경우 정렬이 90도 틀어진 경우에도 복수 개의 제1외부전극(621a~621d)은 한 쌍의 제1실장용전극(617a, 617b) 또는 한 쌍의 제3실장용전극(617c, 617d)에 대응하여 배치될 수 있다. 따라서 제2패키지(620)의 정렬을 위한 부가수단이 필요없어 제조 효율을 향상시킬 수 있을 뿐만 아니라 실장시 제2패키지(620)가 오정렬되는 경우에도 제1패키지(610) 및 제2패키지(620)가 정상적으로 연결되어 제품의 신뢰성을 확보할 수 있다.
이때, 제1패키지(610) 상에 제2패키지(620)가 플립칩 적층됨으로써, 제2패키지(620)에 포함된 각각의 TVS 다이오드는 복수 개의 외부전극(621a~621d, 622)을 통하여 일측의 한 쌍의 입출력전극(611a, 612a)과 접지전극(615a, 615b) 사이, 및 타측의 한 쌍의 입출력전극(613a, 614a)과 접지전극(615a, 615b) 사이에 각각 연결될 수 있다.
여기서, 다이오드 복합소자(600)는 도 15에 도시된 바와 같은 등가회로로 나타낼 수 있다.
다시 도 19를 참조하면, 몰딩부(630)는 제2패키지(620) 및 제1패키지(610)의 상면을 덮도록 몰딩된다. 이에 의해, 다이오드 복합소자(600)는 하나의 패키지로 형성할 수 있다.
본 발명의 제7실시예에 따른 다이오드 복합소자(700)는 도 22에 도시된 바와 같이, 제1패키지(710), 제2패키지(720), 및 몰딩부(730)를 포함한다.
여기서, 제7실시예에 따른 다이오드 복합소자(700)는 제1패키지(710)가 PCB 소재 회로기판으로 구성되는 것을 제외하면, 제6실시예에 따른 다이오드 복합소자(600)와 그 구성이 동일하므로 구체적인 설명은 생략한다.
제1패키지(710)는 다층 회로기판을 포함할 수 있다. 이때, 다층 회로기판은 단단한(rigid) 성질을 가질 수 있다. 일례로 다층 회로기판은 인쇄회로기판(PCB) 일 수 있다. 여기서, 인쇄회로기판(PCB)은 FR_1, FR_4, XPC, 테프론, CEM_1, 및 CEM_3을 포함할 수 있다.
또한, 다층 회로기판은 연성을 가질 수 있다. 일례로 제1기판(710) 및 제2기판(720)은 연성회로기판(FPCB)일 수 있다.
또 다른 실시예로, 다층 회로기판 중 일부는 인쇄회로기판(PCB)으로 마련하고, 다른 부분은 연성회로기판(FPCB)으로 마련될 수도 있다. 이에 의해, 다층 회로기판을 접착하는 공정에서, 연성회로기판(FPCB)을 통하여 작업자가 육안으로 하부에 배치되는 접착층(미도시) 및 인쇄회로기판(PCB)을 볼 수 있기 때문에, 연성회로기판(FPCB)을 접착층(미도시) 및 인쇄회로기판(PCB)에 정확하게 정렬할 수 있어 작업성을 향상시킬 수 있다.
이때, 접착층(미도시)은 다층 회로기판의 각 층 사이에 배치되어 각 층의 회로기판을 접합할 수 있다.
이와 같이, 제1패키지(710)를 PCB 소재 회로기판으로 제작하기 때문에, 대면적 회로기판으로 제작할 수 있고, 제2패키지(720)를 대면적 PCB 소재 회로기판 상에 일괄적으로 적층할 수 있다.
따라서 제1실시예 내지 제6실시예와 같은 세라믹 공정에 비하여 대량 생산이 용이할 수 있다. 즉, 세라믹 공정의 경우, 세라믹으로 이루어진 제1패키지를 단위소자로 절단한 후 TVS 다이오드를 포함하는 제2패키지를 적층하기 때문에 대량 생산이 적합하지 않다. 그러나 본 실시예와 같이 대면적의 제1패키지(710) 상에 제2패키지(720)를 먼저 적층한 후 최종적으로 단위소자로 절단함으로써 대량 생산을 가능하다.
또한, PCB 소재는 세라믹 소재에 비하여 유전율이 낮기 때문에 그에 형성되는 기생 커패시턴스도 낮은 값을 갖는다. 반면, 제1실시예 내지 제6실시예와 같은 세라믹 소재는 유전율이 높은 편이므로, 소자 내에서 전극 사이에 형성되는 커패시턴스 등의 기생성분이 크게 형성되기 때문에 주파수 특성에 악영향을 초래한다.
따라서 본 실시예는 다층 회로기판에 의해 형성되는 기생성분을 감소시킬 수 있으므로 제1실시예 내지 제6실시예와 같은 세라믹 공정에 비하여 주파수 특성을 향상시킬 수 있다.
또한, TVS 다이오드 어레이 패키지가 적층된 대면적 PCB 소재 회로기판을 일괄적으로 몰딩한 후 절단하여 단위소자를 형성함으로써, 제1실시예 내지 제6실시예와 같은 세라믹 공정에 비하여 단위소자의 상부 평탄도를 균일하게 구현할 수 있어 제조 공정에서 다이오드 복합소자의 픽업성을 향상시킬 수 있다.
즉, 세라믹 공정의 경우, 먼저 제1패키지가 단위소자로 절단된 후에 제1패키지 상에 제2패키지를 적층하기 때문에, 몰딩 공정은 단위소자에 적용된다. 이때, 단위소자의 면적이 작기 때문에, 몰딩부는 단위소자의 중앙 부분이 테두리 부분에 비하여 볼록하게 형성되므로 단위소자의 상부는 평탄도가 불량하게 된다.
그러나 본 실시예와 같이 몰딩부(730)가 형성된 후 단위소자로 절단하는 경우, 대면적 회로기판 원판의 가장자리를 충분히 확보함으로써, 대면적 회로기판 원판 내에서 몰딩부가 균일하게 형성되므로 절단후 단위소자의 상부는 균일한 평탄도를 확보할 수 있다.
도 23 및 도 24에 도시된 바와 같이, 제1패키지(710)는 한 쌍의 접지전극(715c, 715d), 복수 개의 입출력전극(711c~714c, 711d~714d), 제1실장용전극(718), 복수 개의 제2실장용전극(717a~717d), 한 쌍의 제1연결전극(715a, 715b), 복수 개의 제2연결전극(711a~714a, 711b~714b), 제1배선패턴(716), 및 복수 개의 제2배선패턴(719a~719d)을 포함할 수 있다.
한 쌍의 접지전극(715c, 715d)은 제1패키지(710)의 실장면(도 23의 하면 및 도 24의 상면)의 중앙에 제1방향(도 24에서 제1패키지(710)의 폭방향)의 양측에 배치될 수 있다. 여기서, 접지전극(715c, 715d)은 다이오드 복합소자(700)가 고속 신호라인 상에 배치되는 경우, 회로기판의 접지에 연결된다.
복수 개의 입출력전극(711c~714c, 711d~714d)은 접지전극(715c, 715d)을 기준으로 제1방향과 직각인 제2방향(도 24에서 제1패키지(710)의 길이방향)의 양측으로 이격 배치될 수 있다. 여기서, 복수 개의 입출력전극(711c~714c, 711d~714d)은 다이오드 복합소자(700)가 고속 신호라인 상에 배치되는 경우, 고속 신호라인에 연결된다.
제1실장용전극(718)은 제2패키지(720)가 적층되는 면(도 23의 상면)의 실질적으로 정중앙에 배치될 수 있다. 즉, 제1실장용전극(718)은 제1패키지(710)의 상면에서 제1방향 및 제2방향 각각에 대하여 중앙에 배치될 수 있다. 여기서, 제1실장용전극(718)은 제2패키지(720)의 제1외부전극(722)이 연결될 수 있다.
복수 개의 제2실장용전극(717a~717d)은 제1실장용전극(718)을 기준으로 사방으로 이격 배치될 수 있다. 즉, 복수 개의 제2실장용전극(717a~717d)은 제1실장용전극(718)을 중심으로 제1방향 및 제2방향으로 각각 대칭으로 배치될 수 있다. 이때, 제2실장용전극(717a~717d)은 제1실장용전극(718)을 중심으로 일정거리에 이격되어 사각형을 이루는 꼭지점에 배치될 수 있다. 여기서, 제2실장용전극(717a~717d)은 제2패키지(720)의 제2외부전극(721a~721d)이 각각 연결될 수 있다.
이에 의해, 제2패키지(720)가 제1패키지(710)의 중앙에 적층되기 때문에, 제1패키지(710) 상에 적층되는 제2패키지(720)를 몰딩하는 경우에 다이오드 복합소자(700)의 전체 패키지의 평탄도를 균일하게 구현할 수 있다. 따라서 다이오드 복합소자(700)를 전자 장치의 회로 기판에 실장하는 제조 공정에서 다이오드 복합소자(700)의 픽업성을 향상시킬 수 있다.
한 쌍의 제1연결전극(715a, 715b)은 제2패키지(720)가 적층되는 면(도 23의 상면)의 중앙에서 제1방향의 양측에 배치될 수 있다. 즉, 한 쌍의 제1연결전극(715a, 715b)은 접지전극(715c, 715d)과 대향하는 위치에 배치될 수 있다. 여기서, 한 쌍의 제1연결전극(715a, 715b)은 접지전극(715c, 715d)과 전기적으로 각각 연결될 수 있다.
복수 개의 제2연결전극(711a~714a, 711b~714b)은 제1연결전극(715a, 715b)을 기준으로 제1방향과 직각인 제2방향의 양측으로 이격 배치될 수 있다. 즉, 복수 개의 제2연결전극(711a~714a, 711b~714b)은 입출력전극(711c~714c, 711d~714d)과 대향하는 위치에 배치될 수 있다. 여기서, 복수 개의 제2연결전극(711a~714a, 711b~714b)은 입출력전극(711c~714c, 711d~714d)과 전기적으로 각각 연결될 수 있다.
제1배선패턴(716)은 한 쌍의 제1연결전극(715a, 715b)과 한 쌍의 제1실장용전극(718)을 각각 연결할 수 있다. 여기서, 제1배선패턴(716)은 제1실장용전극(718)을 경유하여 한 쌍의 제1연결전극(715a, 715b) 사이를 연결할 수 있다.
복수 개의 제2배선패턴(719a~719d)은 제1패키지(710)의 일측에 형성된 복수 개의 제2연결전극(711a~714a)과 복수 개의 제2실장용전극(717a~717d)을 각각 연결할 수 있다. 여기서, 복수 개의 제2배선패턴(719a~719d)은 제1배선패턴(716)을 기준으로 대칭으로 배치될 수 있다.
도 25, 도 26 및 도 27에 도시된 바와 같이, 제1패키지(710)는 다층 회로기판을 포함할 수 있다. 일례로, 제1패키지(710)는 제1회로기판(710-1) 및 제2회로기판(710-2)을 포함할 수 있다.
제1회로기판(710-1)은 상술한 바와 같은 제1실장용전극(718), 제2실장용전극(717a~717d), 제1연결전극(715a, 715b), 및 제2연결전극(711a~714a, 711b~714b)이 일면(도 25에서 상면)에 형성될 수 있다.
제2회로기판(710-2)은 상술한 바와 같은 입출력전극(711c~714c, 711d~714d) 및 접지전극(715c, 715d)이 일면(도 25에서 하면)이 형성되고, 타면(도 25에서 상면)에 필터부로서 복수 개의 저항체(711g~714g)가 형성될 수 있다.
복수 개의 저항체(711g~714g)는 다층 회로기판 중 중간층에 형성될 수 있으며, 본 실시예에서는 제2회로기판(710-2) 상에 형성될 수 있다. 그러나 이에 한정되지 않고, 복수 개의 저항체(711g~714g) 각각은 복수개의 회로기판에 걸쳐 다층으로 형성될 수도 있다.
여기서, 복수 개의 저항체(711g~714g)는 제2회로기판(710-2)의 제2방향으로 형성될 수 있다. 이때, 복수 개의 저항체(711g~714g)는 직선으로 형성될 수 있지만 이에 한정되지 않고, 다양한 형태로 형성될 수 있다. 일례로, 복수 개의 저항체(711g~714g)는 비아(711e~714e, 711f~714f) 사이에서 나선형 또는 구불구불한 형태로 형성될 수 있다.
한편, 필터부로서 복수 개의 코일패턴(711g'~714g')이 제2회로기판(710-2')의 타면(도 26에서 상면)에 형성될 수 있다. 여기서, 복수 개의 코일패턴(711g'~714g')은 제2회로기판(710-2')의 제2방향으로 형성될 수 있다.
이때, 복수 개의 코일패턴(711g'~714g')은 나선형으로 형성될 수 있다. 일례로, 복수 개의 코일패턴(711g'~714g')은 비아(711e~714e)에서 제2회로기판(710-2')의 중심부까지 나선형으로 형성된 후 다시 제2회로기판(710-2')의 중심부에서 비아(711f~714f)까지 나선형으로 형성될 수 있다. 그러나 이에 한정되지 않고, 복수 개의 코일패턴(711g'~714g') 각각은 복수개의 회로기판에 걸쳐 다층으로 형성될 수도 있다.
복수 개의 저항체(711g~714g)(또는 코일패턴(711g'~714g'))는 그 양측이 비아(711e~714e, 711f~714f)를 통하여 입출력전극(711c~714c, 711d~714d) 및 제2연결전극(711a~714a, 711b~714b)에 각각 연결될 수 있다. 여기서, 비아(711e~714e, 711f~714f)는 입출력전극(711c~714c, 711d~714d) 및 제2연결전극(711a~714a, 711b~714b)에 대응하는 위치에 형성될 수 있다.
이에 의해, 입출력전극(711c~714c, 711d~714d)과 제2연결전극(711a~714a, 711b~714b)은 전기적으로 각각 연결될 수 있다. 결과적으로, 복수 개의 저항체(711g~714g)(또는 코일패턴(711g'~714g'))는 입출력전극(711c~714c, 711d~714d) 사이를 연결할 수 있다.
이때, 비아(715e, 715f)는 접지전극(715c, 715d) 및 제1연결전극(715a, 715b)에 대응하는 위치에 형성될 수 있다. 이에 의해, 접지전극(715c, 715d)과 제1연결전극(715a, 715b)이 전기적으로 각각 연결될 수 있다.
제2패키지(720)는 그 구성이 제6실시예에 따른 다이오드 복합소자(600)의 제2패키지(620)와 동일하므로 여기서 구체적인 설명은 생략한다(도 21 참조).
이때, 제1패키지(710) 상에 제2패키지(720)가 플립칩 적층됨으로써, 제2패키지(720)에 포함된 각각의 TVS 다이오드는 복수 개의 외부전극(721a~721d, 722)을 통하여 일측의 한 쌍의 입출력전극(711c, 712c)과 접지전극(715c, 715d) 사이, 및 타측의 한 쌍의 입출력전극(713c, 714c)과 접지전극(715c, 715d) 사이에 각각 연결될 수 있다.
다이오드 복합소자(700)는 도 12에 도시된 바와 같은 등가회로로 나타낼 수 있다.
도 28을 참조하면, 본 실시예에 따른 PCB 소재 기반의 다이오드 복합소자(700)는 세라믹 기반의 다이오드 복합소자(비교예)에 비하여 고주파수에서의 특성이 우수할 수 있다. 즉, PCB 소재는 세라믹 소재에 비하여 유전율이 낮기 때문에 그에 형성되는 기생 커패시턴스도 낮은 값을 갖는다. 따라서 다층 회로기판에 의해 형성되는 기생성분을 감소시킬 수 있고 주파수 대역이 증가하므로 고주파 대역에서의 주파수 특성을 향상시킬 수 있다.
도 29를 참조하면, 다이오드 복합소자(700)는 입출력전극(d1, d2, d4~d7, d9, d10) 사이에 트랜스포머(코일패턴) 및 TVS 다이오드의 등가회로로 나타낼 수 있다. 여기서, 입출력전극(d9, d10)과 접지전극(d3, d6), 및 입출력전극(d6, d7)과 접지전극(d3, d6) 각각의 사이에서 TVS 다이오드가 연결될 수 있다. 이때, 입출력전극(d6, d7, d9, d10)은 입력단으로서, TVS 다이오드를 통하여 접지전극(d3, d6)에 연결됨으로써, 다이오드 복합소자(700)의 클램핑 전압을 감소시킬 수 있다.
또한, 입출력전극(d1, d2, d4~d7, d9, d10) 사이의 트랜스포머에 의해, 다이오드 복합소자(700)는 고속 신호에 대하여 신호의 감쇠를 최소화할 수 있는 동시에 전기적 과부하(EOS) 및 정전기(ESD)의 보호기능을 제공할 수 있다.
다시 도 22을 참조하면, 몰딩부(730)는 제2패키지(720) 및 제1패키지(710)의 상면을 덮도록 몰딩된다. 이에 의해, 다이오드 복합소자(700)는 하나의 패키지로 형성될 수 있다.
이하, 본 발명의 일 실시예에 따른 다이오드 복합소자의 제조 방법은 도 30 내지 도 36을 참조하여 설명한다.
도 30을 참조하면, 다이오드 복합소자의 제조 방법(20)은 대면적 회로기판에 전극 및 필터부를 형성하는 단계(S21 내지 S23), 회로기판을 접착한 후 비아를 형성하는 단계(S24 및 S25), TVS 다이오드를 실장하는 단계(S26), 에폭시 몰딩하는 단계(S27), 및 단위소자로 절단하는 단계(S28)를 포함한다.
보다 구체적으로 설명하면, 제1회로기판 원판(710-1a) 및 제2회로기판 원판(710-2a)을 준비한다(단계 S21). 여기서, 제1회로기판 원판(710-1a) 및 제2회로기판 원판(710-2a)은 대면적 기판일 수 있다.
도 31을 참조하면, 제1회로기판 원판(710-1a)에 실장용전극(717a~717d, 718) 및 연결전극(711a~714a, 711b~714b, 715a, 715b)을 형성한다(단계 S22). 이때, 실장용전극(717a~717d, 718)과 연결전극(711a~714a, 711b~714b, 715a, 715b) 사이를 연결하는 배선패턴(716, 719a~719d)을 형성한다.
여기서, 제1회로기판 원판(710-1a)의 각 단위구역(a,b) 마다 도 25 및 도 26의 제1회로기판(710-1)과 동일하게 전극 및 배선패턴이 형성될 수 있다. 이때, a 및 b는 단위소자를 이루는 단위구역의 경계를 나타낸다.
도 32를 참조하면, 제2회로기판 원판(710-2a)의 실장면(도 32의 하면)에 입출력전극(711c~714c, 711d~714d) 및 접지전극(715c, 715d)을 형성한다(단계 S23). 이때, 제2회로기판 원판(710-2a)의 타면(도 32의 상면)에 필터부를 형성한다.
여기서, 필터부가 저항체인 경우, 제2회로기판 원판(710-2a)의 각 단위구역(a,b) 마다 도 25의 제2회로기판(710-2)과 동일하게 전극 및 저항체(711g~714g)가 형성될 수 있다.
또한, 필터부가 코일패턴인 경우, 제2회로기판 원판(710-2a)의 각 단위구역(a,b) 마다 도 26의 제2회로기판(710-2')과 동일하게 전극 및 코일패턴(711g'~714g')이 형성될 수 있다.
도 33을 참조하면, 제1회로기판 원판(710-1a)과 제2회로기판 원판(710-2a)을 접착한다(단계 S24). 이때, 접착층(미도시)을 통하여 제1회로기판 원판(710-1a)과 제2회로기판 원판(710-2a)을 접착하여 하나의 회로기판 원판(710a)을 형성한다.
다음으로, 연결전극(711a~714a, 711b~714b, 715a, 715b)과 입출력전극(711c~714c, 711d~714d), 접지전극(715c, 715d) 및 저항체(711g~714g)(또는 코일패턴(711g'~714g'))를 각각 연결하도록 비아(711e~715e, 711f~715f)를 형성한다(단계 S25).
이때, 제1연결전극(715a, 715b)은 저항체(711g~714g)(또는 코일패턴(711g'~714g'))를 통하지 않고 접지전극(715c, 715d)과 직접 연결되도록 비아(715e, 715f)가 형성될 수 있다. 또한, 제2연결전극(711a~714a, 711b~714b)은 회로기판 원판(710a)의 중간에 형성되는 저항체(711g~714g)(또는 코일패턴(711g'~714g'))를 통하여 입출력전극(711c~714c, 711d~714d)에 연결되도록 비아(711e~714e, 711f~714f)가 형성될 수 있다.
여기서, 회로기판 원판(710a)의 각 단위구역(a) 마다 도 27의 제1패키지(710)와 동일하게 비아가 형성될 수 있다.
도 34를 참조하면, 제2패키지(720)를 실장용전극(717a~717d, 718) 상에 플립칩 방식으로 실장한다(단계 S26). 이때, 제2패키지(720)는 전기적 과부하 및 정전기에 대한 보호기능을 갖는 TVS 다이오드 어레이를 포함할 수 있다.
여기서, 회로기판 원판(710a)의 각 단위구역(a) 마다 도 22의 다이오드 복합소자(700)와 동일하게 TVS 다이오드 어레이가 적층될 수 있다.
도 35를 참조하면, 제1회로기판 원판(710-1a)의 상면 및 TVS 다이오드 어레이를 몰딩한다(단계 S27). 즉, 제1회로기판 원판(710-1a)의 상면 및 TVS 다이오드 어레이가 외부로 노출되지 않도록 몰딩부(730)를 형성한다. 이때, 몰딩부(730)는 에폭시 몰딩에 의해 형성될 수 있다.
여기서, 회로기판 원판(710a)의 각 단위구역(a) 마다 도 22의 다이오드 복합소자(700)와 동일하게 몰딩부(730)가 형성될 수 있다.
다음으로, 몰딩된 제1회로기판 원판(710-1a) 및 제2회로기판 원판(710-2a)을 단위소자로 전달한다(단계 S28). 이때, 단위구역의 경계선(a)을 따라 접착된 회로기판 원판(710a)을 단위소자로 절단한다.
도 36을 참조하면, 도 22 내지 도 27에 도시된 바와 같은 다이오드 복합소자(700)를 완성할 수 있다.
이상에서 본 발명의 일 실시예에 대하여 설명하였으나, 본 발명의 사상은 본 명세서에 제시되는 실시 예에 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서, 구성요소의 부가, 변경, 삭제, 추가 등에 의해서 다른 실시 예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 사상범위 내에 든다고 할 것이다.
100~700 : 다이오드 복합소자 110~710 : 제1패키지
120, 220, 520~720 : 제2패키지 130, 530, 730 : 몰딩부
113a, 113b, 315a, 315b, 513a, 513b, 615a, 615b, 715c, 715d :접지전극
111a, 111b, 112a, 112b, 311a~314a, 311b~314b : 입출력전극
114a, 114b, 214a, 214b, 317a~317d, 417a, 417b : 제1실장용전극
115a, 115b, 215a, 215b, 318a~318d, 418a, 418b : 제2실장용전극
218a, 218b, 417c, 417d, 617c, 617d : 제3실장용전극
116a, 116b, 216a, 216b, 319a~319d, 419a, 419b : 제1배선패턴
117a, 117b, 217a, 217b, 316a, 316b, 416a, 416b : 제2배선패턴
219a, 219b, 419c, 419d, 619c, 619d : 제3배선패턴
511a, 511b, 512a, 512b, 611a~614a, 611b~614b : 입출력전극
514a, 514b, 617a, 617b, 718 : 제1실장용전극
515, 618, 717a~717d : 제2실장용전극
516a, 516b, 619a, 619b, 716 : 제1배선패턴
517, 616, 719a~719d : 제2배선패턴
711a~714a, 711b~714b: 제2연결전극
711c~714c, 711d~714d: 입출력전극
715a, 715b : 제1연결전극

Claims (17)

  1. 고속신호를 필터링하는 필터부를 포함하는 제1패키지;
    상기 제1패키지 상에 플립칩 방식으로 적층되며, 전기적 과부하 및 정전기에 대한 보호기능을 갖는 TVS(Transient Voltage Suppressor) 다이오드 어레이를 포함하는 제2패키지; 및
    상기 제2패키지를 몰딩하는 몰딩부;를 포함하고,
    상기 제2패키지는,
    상기 제2패키지의 일면에서 일측에 구비되어 상기 TVS 다이오드 어레이의 어느 하나의 TVS 다이오드의 일측 전극이 각각 연결되는 한 쌍의 제1외부전극; 및
    상기 한 쌍의 제1외부전극의 각각으로부터 이격 배치되어 상기 TVS 다이오드 어레이의 각 TVS 다이오드의 타측 전극이 공통으로 연결되는 제2외부전극;을 포함하는 다이오드 복합소자.
  2. 제1항에 있어서, 상기 제1패키지는,
    일방향으로 양측에 "ㄷ" 자 형상으로 구비되는 한 쌍의 접지전극;
    상기 한 쌍의 접지전극과 직각을 이루는 타방향의 양측에 'ㄷ'자 형상으로 구비되는 복수 개의 입출력전극;
    상기 제1패키지의 일면에 구비되어 상기 한 쌍의 제1외부전극에 각각 연결되는 한 쌍의 제1실장용전극;
    상기 한 쌍의 제1실장용전극 사이의 중앙부로부터 일정 거리 이격 배치되어 상기 제2외부전극에 연결되는 제2실장용전극;
    상기 한 쌍의 제1실장용전극 중 어느 하나와 상기 복수 개의 입출력전극 중 일측의 어느 하나를 각각 연결하는 제1배선패턴; 및
    상기 한 쌍의 접지전극 사이를 연결하며 상기 제2실장용전극이 그 중앙부에 구비되는 제2배선패턴;을 포함하는 다이오드 복합소자.
  3. 제2항에 있어서,
    상기 한 쌍의 제1실장용전극 및 상기 제2실장용전극은 상기 제1패키지의 일면의 중앙부에 배치되는 다이오드 복합소자.
  4. 제2항에 있어서, 상기 제1패키지는,
    복수 개의 순차 적층되는 시트층을 포함하는 소체; 및
    상기 복수 개의 시트층에서 상기 복수 개의 입출력전극 중 어느 하나에 연결되는 복수 개의 코일패턴;을 더 포함하고,
    상기 복수 개의 시트층 중 교차 적층되는 시트층 상에 구비되는 코일패턴은 비아홀을 통하여 연결되며, 서로 대향하는 입출력전극에 연결되는 다이오드 복합소자.
  5. 고속신호를 필터링하는 필터부를 포함하는 제1패키지;
    상기 제1패키지 상에 플립칩 방식으로 적층되며, 전기적 과부하 및 정전기에 대한 보호기능을 갖는 TVS(Transient Voltage Suppressor) 다이오드 어레이를 포함하는 제2패키지; 및
    상기 제2패키지를 몰딩하는 몰딩부;를 포함하고,
    상기 제2패키지는,
    상기 제2패키지의 일면에서 양측에 구비되어 상기 TVS 다이오드 어레이의 어느 하나의 TVS 다이오드의 일측 전극이 각각 연결되는 복수 개의 제1외부전극; 및
    상기 복수 개의 제1외부전극의 각각으로부터 이격되게 상기 제2패키지의 일면의 중앙부에 배치되어 상기 TVS 다이오드 어레이의 각 TVS 다이오드의 타측 전극이 공통으로 연결되는 제2외부전극;을 포함하는 다이오드 복합소자.
  6. 제5항에 있어서, 상기 제1패키지는,
    일방향의 중앙부 양측에 'ㄷ'자 형상으로 구비되는 한 쌍의 접지전극;
    상기 한 쌍의 접지전극의 양측에 'ㄷ'자 형상으로 구비되는 복수 개의 입출력전극;
    상기 제1패키지의 일면에서 상기 한 쌍의 접지전극을 기준으로 일측에 배치되어 상기 복수 개의 제1외부전극 중 어느 하나에 각각 연결되는 한 쌍의 제1실장용전극;
    상기 한 쌍의 제1실장용전극으로부터 상기 한 쌍의 접지전극을 기준으로 타측으로 이격 배치되어 상기 제2외부전극에 연결되는 제2실장용전극;
    상기 제2실장용전극을 기준으로 상기 한 쌍의 제1실장용전극의 반대측에 배치되어 상기 복수 개의 제1외부전극 중 어느 하나에 각각 연결되는 한 쌍의 제3실장용전극;
    상기 한 쌍의 제1실장용전극 중 어느 하나와 상기 한 쌍의 접지전극을 기준으로 일측의 입출력전극 중 어느 하나를 각각 연결하는 제1배선패턴;
    상기 한 쌍의 접지전극 사이를 연결하며 상기 제2실장용전극이 그 중앙부에 구비되는 제2배선패턴; 및
    상기 한 쌍의 제3실장용전극 중 어느 하나와 상기 한 쌍의 접지전극을 기준으로 타측의 입출력전극 중 어느 하나를 각각 연결하는 제3배선패턴; 더 포함하는 다이오드 복합소자.
  7. 제6항에 있어서, 상기 제1패키지는,
    복수 개의 순차 적층되는 시트층을 포함하는 소체; 및
    상기 복수 개의 시트층에서 상기 복수 개의 입출력전극 중 어느 하나에 연결되는 복수 개의 저항체;를 더 포함하고,
    서로 인접한 시트층 상에 구비되는 저항체는 비아홀을 통하여 연결되며, 서로 대향하는 입출력전극에 연결되는 다이오드 복합소자.
  8. 삭제
  9. 제5항에 있어서,
    상기 제2패키지는 정사각형으로 이루어진 다이오드 복합소자.
  10. 고속신호를 필터링하는 필터부를 포함하는 제1패키지;
    상기 제1패키지 상에 플립칩 방식으로 적층되며, 전기적 과부하 및 정전기에 대한 보호기능을 갖는 TVS(Transient Voltage Suppressor) 다이오드 어레이를 포함하는 제2패키지; 및
    상기 제2패키지를 몰딩하는 몰딩부;를 포함하고,
    상기 제1패키지는 실장용전극, 연결전극, 입출력전극, 접지전극, 및 다층 회로기판을 포함하고,
    상기 다층 회로기판은 인쇄회로기판(PCB) 및 연성회로기판(FPCB) 중 적어도 하나를 포함하며,
    상기 다층 회로기판은,
    상기 실장용전극 및 상기 연결전극이 일면에 형성되는 제1회로기판; 및
    상기 입출력전극 및 상기 접지전극이 일면에 형성되고 상기 필터부가 타면에 형성되는 제2회로기판을 포함하고,
    상기 실장용전극은 배선패턴을 통하여 상기 연결전극 중 일측에 연결되며,
    상기 연결전극은 비아를 통하여 상기 입출력전극, 상기 접지전극 및 상기 필터부에 연결되는 다이오드 복합소자.
  11. 삭제
  12. 제10항에 있어서,
    상기 실장용전극은 상기 제1패키지의 일면의 중앙에 배치되어 상기 제2패키지의 제1외부전극에 연결되는 제1실장용전극; 및 상기 제1실장용전극을 기준으로 사방으로 이격 배치되어 상기 제2패키지의 제2외부전극에 각각 연결되는 제2실장용전극을 포함하고,
    상기 연결전극은 상기 제1패키지의 일면의 중앙에서 제1방향의 양측에 배치되어 제1배선패턴을 통하여 상기 제1실장용전극과 연결되는 제1연결전극; 및 상기 제1연결전극을 기준으로 상기 제1방향과 직각인 제2방향의 양측으로 이격 배치되어 제2배선패턴을 통하여 상기 제2실장용전극과 연결되는 제2연결전극;을 포함하며,
    상기 접지전극은 상기 제1패키지의 타면의 중앙에서 제1방향의 양측에 배치되며, 제1비아를 통하여 상기 제1연결전극에 연결되고,
    상기 입출력전극은 상기 접지전극을 기준으로 상기 제1방향과 직각인 제2방향의 양측으로 이격 배치되며, 제2비아를 통하여 상기 제2연결전극에 연결되는 다이오드 복합소자.
  13. 제10항에 있어서,
    상기 필터부는 상기 입출력전극 사이에 연결되는 저항체이고,
    상기 저항체는 상기 다층 회로기판 중 중간층에 형성되며, 서로 대향하는 상기 입출력전극 사이를 연결하도록 직선, 나선형 또는 구불구불한 형태로 형성되는 다이오드 복합소자.
  14. 제10항에 있어서,
    상기 필터부는 상기 입출력전극 사이에 연결되는 코일패턴이고,
    상기 코일패턴은 상기 다층 회로기판 중 중간층에 형성되며, 서로 대향하는 상기 입출력전극 사이를 연결하도록 나선형으로 형성되는 다이오드 복합소자.
  15. 제10항에 있어서, 상기 제2패키지는,
    상기 제2패키지의 일면의 중앙에 배치되어 상기 TVS 다이오드 어레이의 각 TVS 다이오드의 일측 전극이 공통으로 연결되는 제1외부전극; 및
    상기 제1외부전극으로부터 사방으로 등간격으로 이격되게 배치되어 상기 TVS 다이오드의 어레이의 각 TVS 다이오드의 타측 전극이 각각 연결되는 제2외부전극;을 포함하는 다이오드 복합소자.
  16. 제15항에 있어서,
    상기 제2패키지는 정사각형으로 이루어진 다이오드 복합소자.
  17. 제1회로기판 및 제2회로기판의 원판을 준비하는 단계;
    상기 제1회로기판 원판에 실장용전극, 연결전극 및 상기 실장용전극과 연결전극을 연결하는 배선패턴을 형성하는 단계;
    상기 제2회로기판 원판의 일면에 입출력전극 및 접지전극을 형성하고, 타면에 필터부를 형성하는 단계;
    상기 제1회로기판 원판과 상기 제2회로기판 원판을 접착하는 단계;
    상기 연결전극과, 상기 입출력전극, 상기 접지전극 및 상기 필터부를 연결하도록 비아를 형성하는 단계;
    전기적 과부하 및 정전기에 대한 보호기능을 갖는 TVS 다이오드 어레이를 상기 실장용전극 상에 플립칩 방식으로 실장하는 단계;
    상기 제1회로기판 원판의 일면 및 상기 TVS 다이오드 어레이를 몰딩하는 단계; 및
    상기 몰딩된 제1회로기판 및 상기 제2회로기판의 원판을 단위소자로 절단하는 단계;를 포함하는 다이오드 복합소자의 제조 방법.
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