KR100730231B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 외부 단자와 접지 사이에 접속된 제너 다이오드 및 제너 다이오드와 직렬로 접속된 저항을 포함한다. 제너 다이오드 및 저항은 잡음 전압을 분할하고, 그 결과, 반도체 장치는 소형 제너 다이오드를 이용하는 경우에도 높은 잡음 허용오차를 가질 수 있다.
반도체, 제너 다이오드, 잡음, 배선

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도1a는 반도체 장치에서 외부 단자 주위의 등가 회로도.
도1b는 도1a에 도시된 회로 소자의 배치를 보여주는 상면도.
도1c 및 도1d는 도1b에 도시된 파선으로 둘러싸인 A 부분의 확대도.
도2는 잡음 주입 테스트에서 허용오차 평가 결과를 도시한 그래프.
도3은 회로 소자의 배치를 보여주는 상면도.
도4a는 반도체 장치에서 외부 단자 주위의 등가 회로도.
도4b 및 도4c는 도4a에 도시된 회로 소자의 배치를 보여주는 상면도.
도5a는 반도체 장치에서 외부 단자 주위의 등가 회로도.
도5b는 도5a에 도시된 회로 소자의 배치를 보여주는 상면도.
*도면의 주요 부분에 대한 부호의 설명
90,100 ~ 103: 반도체 장치 90c,100c ~ 103c: 반도체 칩
t1,t2: 외부 단자 g: 접지(GND) 단자
Z1,Z2: 제너 다이오드 Ra,Rb,Rc1,Rc2,Rd1,Rd2: 저항
본 발명은 외부 단자와 접지 사이에 제너 다이오드가 배치된 반도체 장치에 관한 것이다.
외부 단자와 접지 사이에 제너 다이오드가 배치된 반도체 장치는, 예를 들어, 일본특허출원 제 7-147727 A호에 개시되어 있다. 제너 다이오드는 정전기 방전(Electro Static Discharge,ESD) 및 서지(surge)와 같은 잡음에 의한 회로의 파괴를 방지하기 위해 이용된다.
도5a 및 도5b는 외부 단자와 접지 사이에 제너 다이오드가 배치된 반도체 장치를 도시한 도면이다. 도5a는 반도체 장치(90)의 외부 단자(t1 및 t2) 주위의 등가 회로도이고, 도5b는 반도체 칩(90c)의 회로 소자의 배치를 보여주는 상면도이다.
도5a에서, 외부 단자(t1 및 t2)는 각각 전원 단자 및 출력 단자이다. 반도체 장치(90)는 ESD 및 서지와 같은 잡음 전류를 바이패스(bypass)시키기 위해 외부 단자(t1 및 t2)와 접지 사이에 접속된 제너 다이오드(Z1 및 Z2)를 포함하고 있으며,이들 각각의 제너 다이오드(Z1 및 Z2)는 직렬로 접속된 3개의 다이오드를 포함한다.
도5b에 도시된 바와 같이, 반도체 장치(90)는 잡음 전류를 가능한 한 접지로 바이패스시키기 위해 짧은 배선(wiring)으로 제너 다이오드(Z1 및 Z2)를 외부 단자 (t1 및 t2) 및 접지 단자(g) 근방에 접속한다.
최근에, 높은 잡음 허용오차를 갖는 제너 다이오드가 바람직하다. 그러나, 제너 다이오드(Z1 및 Z2)의 크기가 높은 잡음 허용오차를 갖기 위해 더 커지면, 반도체 장치 자체도 커지고, 제조 비용이 증가된다.
전술한 문제점을 고려하여, 높은 잡음 허용오차를 갖는 저비용 반도체 장치를 제공하는 것이 본 발명의 목적이다.
따라서, 반도체 장치는 외부 단자와 접지 사이에 배치된 제너 다이오드 및 제너 다이오드에 직렬로 접속된 저항으로 구성된다.
잡음 전압은 제너 다이오드 및 저항에 의해 분할되고, 그 결과, 반도체 장치는 소형 제너 다이오드를 이용하는 경우에도 높은 잡음 허용오차를 가질 수 있다. 따라서, 높은 잡은 허용오차를 갖는 저비용 반도체 장치가 실현될 수 있다.
도1a에서, 전원 단자 및 출력 단자가 외부 단자로서 도시되어 있다. 직렬로 접속된 3개의 다이오드를 각각 포함하는 제너 다이오드(Z1 및 Z2)는 외부 단자(t1 및 t2)와 접지 사이에 접속된다. 제너 다이오드(Z1 및 Z2)는 저항(Ra)과 직렬로 접속되고, 저항(Ra)을 통해 외부 단자(t1 및 t2)와 접지 사이에 접속된다. 따라서, 외부 단자(t1 및 t2)에 인가되는 ESD 및 서지와 같은 잡음 전압은 제너 다이오드 (Z1 및 Z2) 및 저항(Ra)에 의해 분할되고, 그 결과, 반도체 장치(100)가 소형 제너 다이오드(Z1 및 Z2)를 이용하는 경우에도 높은 잡음 허용오차를 가질 수 있다.
저항(Ra)은 도1b에 도시된 바와 같이, 알루미늄 배선에 의해 형성된다. 저항(Ra)은 크롬-실리콘(Cr-Si) 박막 또는 실리콘의 불순물 확산층에 의해 형성될 수 있다.
저항(Ra)은 회로 소자가 서로 통상적인 방식으로 접속된 알루미늄 배선 공정에서 형성되고, 그 결과, Cr-Si 박막 저항의 형성과 같은 다른 공정은 필요로 되지 않는다. 따라서, 반도체가 저비용으로 제조될 수 있다.
저항(Ra)의 배선 폭은 40㎛ 이상으로 하고, 그 결과, 저항(Ra)의 허용 전류 밀도가 증가될 수 있다. 따라서, ESD 및 서지와 같은 큰 잡음에 의한 저항(Ra)의 파괴가 방지될 수 있다.
저항(Ra)의 배선 패턴은 반도체 칩(100c)의 외주(periphery)에 배치된다. 알루미늄은 저항이 작고 배선 폭이 넓기 때문에, 긴 배선 패턴이 요구되지만, 알루미늄 배선이 외주에 배치되기 때문에, 다른 배선 패턴이 변경될 필요는 없다. 또한, 저항(Ra)의 형성에 수반되는 공간의 중복성을 없앨 수 있다.
도1c에 도시된 바와 같이, 저항(Ra)의 배선 패턴의 모서리는 둥글게 하는(rounded) 것이 바람직하다. 도1d에 도시된 바와 같이, 모서리는 배선 폭(w)보다 넓게 형성될 수도 있다. ESD 및 서지와 같은 큰 잡음은 모서리에 의해 감소되고, 그 결과, 모서리에서 저항(Ra)의 파괴가 방지될 수 있다.
종래의 반도체 장치에서, 직렬로 접속된 3개의 다이오드를 각각 포함하는 2 개의 제너 다이오드는 외부 단자와 접지 단자 근방에 배치된다. 다이오드는 짧은 알루미늄 배선에 의해 단자에 접속된다. 알루미늄 배선의 저항은 약 0.2ohm(Ω)이다. 도2에 도시된 바와 같이, 종래의 반도체 장치의 잡음 주입 테스트에서 잡음 허용오차는 약 1.3kV이다. 본 발명에서는, 도2에 도시된 바와 같이, 알루미늄 배선의 저항이 2.9Ω 또는 3.5Ω일 때, 잡음 허용오차는 각각 약 2.4kV 또는 2.8kV가 된다.
저항(Ra)은 2Ω 이상이 바람직하고, 이 경우에, 잡음 허용오차가 2kV 이상이 될 수 있다.
저항(Ra)의 배선 패턴은 도3에 도시된 바와 같이, 연속적으로 접힌(folded) 형상이 될 수 있고, 그 결과, 저항(Ra)은 반도체 칩(100c) 상의 공간을 절약할 수 있다. 배선 패턴은 한 번 접힌 형상이 될 수도 있다.
도4a ~ 도4c에 도시된 바와 같이, 외부 단자(t1) 및 제너 다이오드(Z1)는 저항(Rc1 또는 Rd1)에 직렬로 접속되고, 외부 단자(t2) 및 제너 다이오드(Z2)는 저항(Rc2 또는 Rd2)에 직렬로 접속될 수 있다. 즉, 각각의 저항은 각각의 제너 다이오드(Z1 및 Z2)에 독립적으로 접속된다.
도1a, 도1b 및 도3에 도시된 바와 같이, 하나의 저항이 2개의 제너 다이오드(Z1 및 Z2)에 공통으로 배치되고, 그 결과, 저항으로 인한 공간이 절약될 수 있다. 따라서, 반도체 장치는 작아지고, 높은 잡음 허용오차를 가질 수 있다. 또한, 저항은 도4a ~ 도4c에 도시된 바와 같이, 제너 다이오드(Z1 및 Z2)의 하단(접지 단자측)이 아니라 상단(외부 단자측)에 배치될 수도 있다. 또한, 저항이 제너 다이오드 (Z1 및 Z2)의 양측에 배치될 수도 있다.
전술한 바와 같이, 반도체 칩(100c) 상에서, 외부 단자(t1 및 t2)와 접지 사이에 배치된 제너 다이오드를 포함하는 반도체 장치(100 ~ 103)는 제너 다이오드(Z1 및 Z2)에 직렬로 접속된 저항을 포함하고, 그 결과, 본 실시예의 반도체 장치는 높은 잡음 허용오차를 갖는 저비용 반도체 장치를 제공할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따르면, 높은 잡음 허용 오차를 갖는 저비용 반도체 장치가 제공된다.

Claims (10)

  1. 반도체 장치에 있어서,
    외부 단자와 접지 사이에 배치된 제너 다이오드; 및
    상기 제너 다이오드에 직렬로 접속된 저항
    을 포함하고,
    여기서, 상기 제너 다이오드에 인가되는 전압을 감소시키기 위해서 배선 패턴의 저항이 상기 제너 다이어드와 직렬로 접속되고, 상기 제너 다이오드를 보호하기 위해서 상기 배선 패턴의 저항에서의 증가에 따라 상기 제너 다이오드에 인가되는 전압이 감소되고, 상기 제너 다이오드에 인가되는 전압은 부가적인 저항 없이 감소될 수 있는
    반도체 장치.
  2. 제1항에 있어서,
    다수의 외부 단자와 접지 사이에 각각 접속된 다수의 제너 다이오드를 더 포함하고, 여기서, 상기 다수의 제너 다이오드는 각각 단 하나의 저항에 직렬로 접속된
    반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 저항은 알루미늄 배선의 배선 패턴에 의해 형성되는
    반도체 장치.
  4. 삭제
  5. 제3항에 있어서,
    상기 배선 패턴의 모서리는 둥글게 되어 있는
    반도체 장치.
  6. 제3항에 있어서,
    상기 배선 패턴의 모서리는 상기 배선의 폭보다 넓게 형성되는
    반도체 장치.
  7. 제3항에 있어서,
    상기 저항은 2Ω보다 크고, 4Ω보다 작은
    반도체 장치.
  8. 제3항에 있어서,
    상기 배선 패턴은 상기 반도체 칩의 외주에 배치되는
    반도체 장치.
  9. 제3항에 있어서,
    상기 배선 패턴은 접힌 형상으로 형성되는
    반도체 장치.
  10. 제9항에 있어서,
    상기 배선 패턴은 연속적으로 접힌 형상으로 형성되는
    반도체 장치.
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