JP2755848B2 - 微小電圧検出回路およびこれを用いた電流制限回路 - Google Patents
微小電圧検出回路およびこれを用いた電流制限回路Info
- Publication number
- JP2755848B2 JP2755848B2 JP3272199A JP27219991A JP2755848B2 JP 2755848 B2 JP2755848 B2 JP 2755848B2 JP 3272199 A JP3272199 A JP 3272199A JP 27219991 A JP27219991 A JP 27219991A JP 2755848 B2 JP2755848 B2 JP 2755848B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- emitter
- voltage
- current
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000001514 detection method Methods 0.000 title claims description 27
- 238000010586 diagram Methods 0.000 description 10
- 239000008186 active pharmaceutical agent Substances 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16566—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533
- G01R19/16576—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533 comparing DC or AC voltage with one threshold
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Current Or Voltage (AREA)
- Electronic Switches (AREA)
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Emergency Protection Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、微小電圧を検出するた
めの微小電圧検出回路、および、前記微小電圧が一定値
を越えたときにパワ−デバイスの出力電流を制限するた
めの電流制限回路に関する。
めの微小電圧検出回路、および、前記微小電圧が一定値
を越えたときにパワ−デバイスの出力電流を制限するた
めの電流制限回路に関する。
【０００２】
【従来の技術】図９は、主スイッチ用パワ−デバイス
と、これに流れる電流を制限するための従来の電流制限
回路を示している。図１において、Ｔ1 は、主スイッチ
用パワ−デバイス、１１は、電流制限回路をそれぞれ示
している。電流制限回路１１は、ラテラルＮＰＮトラン
ジスタＱ1 、および、抵抗（例えば拡散抵抗、ポリシリ
コン抵抗、アルミ配線による抵抗など）Ｒ1 ，Ｒ2 によ
り構成されている。なお、この電流制限回路は、ディス
クリ−ト・パワ−トランジスタの製造工程とほぼ同一の
製造工程で１チップ上に形成できるという利点がある。
と、これに流れる電流を制限するための従来の電流制限
回路を示している。図１において、Ｔ1 は、主スイッチ
用パワ−デバイス、１１は、電流制限回路をそれぞれ示
している。電流制限回路１１は、ラテラルＮＰＮトラン
ジスタＱ1 、および、抵抗（例えば拡散抵抗、ポリシリ
コン抵抗、アルミ配線による抵抗など）Ｒ1 ，Ｒ2 によ
り構成されている。なお、この電流制限回路は、ディス
クリ−ト・パワ−トランジスタの製造工程とほぼ同一の
製造工程で１チップ上に形成できるという利点がある。
【０００３】ところで、上記電流制限回路によれば、主
スイッチ用パワ−デバイスＴ1 の出力電流ＩO を制限す
ることができる。すなわち、出力電流ＩO が式（１）に
示す値ＩOLを越えると、トランジスタＱ1 がオン状態と
なり、出力電流ＩO が制限される。
スイッチ用パワ−デバイスＴ1 の出力電流ＩO を制限す
ることができる。すなわち、出力電流ＩO が式（１）に
示す値ＩOLを越えると、トランジスタＱ1 がオン状態と
なり、出力電流ＩO が制限される。
【０００４】
【数１】
【０００５】しかし、上記電流制限回路では、主スイッ
チ用パワ−デバイスＴ1 の出力電流ＩO が制限されるた
めには、抵抗Ｒ2 による電圧降下が、トランジスタＱ1
がオン状態となるために必要な電圧ＶBEQ1以上にならな
ければならない。従って、この電流制限回路は、式
（２）に示すように、大きな値の電力損失ＰD を有する
欠点がある。 ＰD ＝ＩOL×ＶBEQ1＝ＩOL 2 ×Ｒ2 …（２）
チ用パワ−デバイスＴ1 の出力電流ＩO が制限されるた
めには、抵抗Ｒ2 による電圧降下が、トランジスタＱ1
がオン状態となるために必要な電圧ＶBEQ1以上にならな
ければならない。従って、この電流制限回路は、式
（２）に示すように、大きな値の電力損失ＰD を有する
欠点がある。 ＰD ＝ＩOL×ＶBEQ1＝ＩOL 2 ×Ｒ2 …（２）
【０００６】実際は、この電力損失ＰD の他に、パワ−
デバイスＴ1 のドレイン・ソ−ス間の抵抗ＲDSによる電
力損失ＰD ' を考慮しなければならない。従って、パワ
−デバイスＴ1 と電流制限回路１１を合わせた場合の電
力損失ＰDTは、式（３）に示すように、さらに大きな値
となる。 ＰDT＝ＰD ＋ＰD ' ＝ＩOL（ＶBEQ1＋ＶDS(ON)） ＝ＩOL 2 （Ｒ2 ＋ＲDS） …（３） （但し、ＶDS(ON)はパワ−デバイスＴ1 のドレイン・ソ
−ス間の電圧である。）
デバイスＴ1 のドレイン・ソ−ス間の抵抗ＲDSによる電
力損失ＰD ' を考慮しなければならない。従って、パワ
−デバイスＴ1 と電流制限回路１１を合わせた場合の電
力損失ＰDTは、式（３）に示すように、さらに大きな値
となる。 ＰDT＝ＰD ＋ＰD ' ＝ＩOL（ＶBEQ1＋ＶDS(ON)） ＝ＩOL 2 （Ｒ2 ＋ＲDS） …（３） （但し、ＶDS(ON)はパワ−デバイスＴ1 のドレイン・ソ
−ス間の電圧である。）
【０００７】図１０は、上記欠点を解決すべく考案され
た、主スイッチ用パワ−デバイスと、このパワ−デバイ
スの出力電流を制限するための従来の電流制限回路を示
している。主スイッチ用パワ−デバイスＴ1 は、複数の
小セルから構成されており、その複数の小セルは、ｎ：
１（ｎは１以上の数）に分割されている。これにより、
主スイッチ用パワ−デバイスＴ1 の出力電流ＩO をｎ：
１に分け、式（４）に示す電流ＩO ' を抵抗Ｒ2 に流す
ものである。
た、主スイッチ用パワ−デバイスと、このパワ−デバイ
スの出力電流を制限するための従来の電流制限回路を示
している。主スイッチ用パワ−デバイスＴ1 は、複数の
小セルから構成されており、その複数の小セルは、ｎ：
１（ｎは１以上の数）に分割されている。これにより、
主スイッチ用パワ−デバイスＴ1 の出力電流ＩO をｎ：
１に分け、式（４）に示す電流ＩO ' を抵抗Ｒ2 に流す
ものである。
【０００８】
【数２】
【０００９】この電流制限回路によれば、主スイッチ用
パワ−デバイスＴ1の出力電流ＩOが式（５）に示す値Ｉ
OLを越えると、トランジスタＱ1 がオン状態となり、出
力電流ＩO が制限される。
パワ−デバイスＴ1の出力電流ＩOが式（５）に示す値Ｉ
OLを越えると、トランジスタＱ1 がオン状態となり、出
力電流ＩO が制限される。
【００１０】
【数３】
【００１１】上記電流制限回路によれば、ｎ＞＞１とす
れば、抵抗Ｒ2による電力損失ＰD は無視でき、パワ−
デバイスＴ1 のドレイン・ソ−ス間の抵抗ＲDSによる電
力損失ＰD ' のみとなる。従って、パワ−デバイスＴ1
と電流制限回路１１を合わせた場合の電力損失ＰDTは、
式（６）に示すように、図１の電流制限回路に比べて小
さくなる。 ＰDT＝ＰD ' ＝ＩOL×ＶDS(ON)＝ＩOL 2 ×ＲDS …（６） しかし、パワ−デバイスＴ1 に電流が流れるためには、
式（７）に示す条件が必要となる。 ＶDS(ON)＞ＶBEQ1 …（７） 従って、図１０の電流制限回路を用いた場合の電力損失
ＰDTは、式（８）に示すように、ＩOL×ＶBEQ1よりも大
きくなる欠点がある。 ＰDT＝ＩOL×ＶDS(ON)＞ＩOL×ＶBEQ1 …（８）
れば、抵抗Ｒ2による電力損失ＰD は無視でき、パワ−
デバイスＴ1 のドレイン・ソ−ス間の抵抗ＲDSによる電
力損失ＰD ' のみとなる。従って、パワ−デバイスＴ1
と電流制限回路１１を合わせた場合の電力損失ＰDTは、
式（６）に示すように、図１の電流制限回路に比べて小
さくなる。 ＰDT＝ＰD ' ＝ＩOL×ＶDS(ON)＝ＩOL 2 ×ＲDS …（６） しかし、パワ−デバイスＴ1 に電流が流れるためには、
式（７）に示す条件が必要となる。 ＶDS(ON)＞ＶBEQ1 …（７） 従って、図１０の電流制限回路を用いた場合の電力損失
ＰDTは、式（８）に示すように、ＩOL×ＶBEQ1よりも大
きくなる欠点がある。 ＰDT＝ＩOL×ＶDS(ON)＞ＩOL×ＶBEQ1 …（８）
【００１２】このように、従来の電流制限回路では、パ
ワ−デバイスＴ1 の出力電流ＩO を検出するために、ト
ランジスタＱ1 のベ−ス・エミッタ間電圧ＶBEQ1（約
０．６Ｖ）を利用していた。このため、電力損失ＰDTが
大きくなるという欠点があった。
ワ−デバイスＴ1 の出力電流ＩO を検出するために、ト
ランジスタＱ1 のベ−ス・エミッタ間電圧ＶBEQ1（約
０．６Ｖ）を利用していた。このため、電力損失ＰDTが
大きくなるという欠点があった。
【００１３】
【発明が解決しようとする課題】このように、従来は、
パワ−デバイスの出力電流の検出に際し、ラテラルＮＰ
Ｎトランジスタのベ−ス・エミッタ間電圧ＶBEQ1を利用
していたため、電力損失が大きくなるという欠点があっ
た。
パワ−デバイスの出力電流の検出に際し、ラテラルＮＰ
Ｎトランジスタのベ−ス・エミッタ間電圧ＶBEQ1を利用
していたため、電力損失が大きくなるという欠点があっ
た。
【００１４】本発明は、上記欠点を解決すべくなされた
もので、その目的は、電力損失を小さくするために、微
小電圧を検出することが可能な微小電圧検出回路を考案
し、これを中電力以上のパワ−デバイスの電流制限回路
に適用することである。
もので、その目的は、電力損失を小さくするために、微
小電圧を検出することが可能な微小電圧検出回路を考案
し、これを中電力以上のパワ−デバイスの電流制限回路
に適用することである。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の微小電圧検出回路は、ベ−スとコレクタが
互いに接続された第１のトランジスタと、コレクタが前
記第１のトランジスタのエミッタに接続された第２のト
ランジスタと、ベ−スが前記第１のトランジスタのベ−
スに接続され、エミッタが前記第２のトランジスタのベ
−スに接続された第３のトランジスタと、ベ−スが前記
第１のトランジスタのエミッタに接続され、コレクタが
前記第３のトランジスタのエミッタに接続された第４の
トランジスタと、前記第２のトランジスタのエミッタと
前記第４のトランジスタのエミッタの間に接続された電
圧源とを備えている。これにより、前記電圧源の電圧が
一定電圧を越えたとき、前記第１および第２のトランジ
スタのコレクタから前記電圧源の電圧が一定電圧を越え
たことを示す検出信号が得られる。
に、本発明の微小電圧検出回路は、ベ−スとコレクタが
互いに接続された第１のトランジスタと、コレクタが前
記第１のトランジスタのエミッタに接続された第２のト
ランジスタと、ベ−スが前記第１のトランジスタのベ−
スに接続され、エミッタが前記第２のトランジスタのベ
−スに接続された第３のトランジスタと、ベ−スが前記
第１のトランジスタのエミッタに接続され、コレクタが
前記第３のトランジスタのエミッタに接続された第４の
トランジスタと、前記第２のトランジスタのエミッタと
前記第４のトランジスタのエミッタの間に接続された電
圧源とを備えている。これにより、前記電圧源の電圧が
一定電圧を越えたとき、前記第１および第２のトランジ
スタのコレクタから前記電圧源の電圧が一定電圧を越え
たことを示す検出信号が得られる。
【００１６】また、上記微小電圧検出回路を利用し、パ
ワ−デバイスの出力電流を制限するための電流制限回路
を提供することができる。本発明の電流制限回路は、上
記微小電圧検出回路に加えて、パワ−デバイスと、一端
が前記パワ−デバイスの制御電極に接続され、他端が電
位供給源に接続された第１の抵抗と、前記パワ−デバイ
スの出力電流を検出するための第２の抵抗と、一端が前
記電位供給源に接続され、他端が前記第１のトランジス
タのコレクタに接続された第３の抵抗とを備えている。
なお、第３のトランジスタのコレクタはパワ−デバイス
の制御電極に接続され、第２のトランジスタのエミッタ
は第２の抵抗の一端に接続され、第４のトランジスタの
エミッタは第２の抵抗の他端に接続されている。
ワ−デバイスの出力電流を制限するための電流制限回路
を提供することができる。本発明の電流制限回路は、上
記微小電圧検出回路に加えて、パワ−デバイスと、一端
が前記パワ−デバイスの制御電極に接続され、他端が電
位供給源に接続された第１の抵抗と、前記パワ−デバイ
スの出力電流を検出するための第２の抵抗と、一端が前
記電位供給源に接続され、他端が前記第１のトランジス
タのコレクタに接続された第３の抵抗とを備えている。
なお、第３のトランジスタのコレクタはパワ−デバイス
の制御電極に接続され、第２のトランジスタのエミッタ
は第２の抵抗の一端に接続され、第４のトランジスタの
エミッタは第２の抵抗の他端に接続されている。
【００１７】
【作用】上記構成によれば、第１乃至第４のトランジス
タのエミッタの面積比で定まる微小電圧を検出すること
が可能であり、パワ−デバイスの出力電流を前記微小電
圧に変換させ、その出力電流を検出することができる。
これにより、従来のようなトランジスタのベ−ス・エミ
ッタ間電圧を利用する検出に比べ、大幅に電力損失を低
減させることができる。
タのエミッタの面積比で定まる微小電圧を検出すること
が可能であり、パワ−デバイスの出力電流を前記微小電
圧に変換させ、その出力電流を検出することができる。
これにより、従来のようなトランジスタのベ−ス・エミ
ッタ間電圧を利用する検出に比べ、大幅に電力損失を低
減させることができる。
【００１８】
【実施例】以下、図面を参照しながら本発明の一実施例
について詳細に説明する。
について詳細に説明する。
【００１９】図１は、本発明の一実施例に係わる微小電
圧検出回路を示している。図１において、Ｑ1 ，Ｑ2 ，
Ｑ3 ，Ｑ4は、それぞれラテラルＮＰＮトランジスタで
あり、微小電圧検出回路は、これらトランジスタによっ
て構成されている。トランジスタＱ3 のエミッタ面積
は、トランジスタＱ1 のエミッタ面積のＮ（Ｎは１以外
の数）倍の面積を有している。トランジスタＱ2 のエミ
ッタ面積は、トランジスタＱ4 のエミッタ面積のＭ（Ｍ
は１以外の数）倍の面積を有している。また、Ｉ1 は、
トランジスタＱ1 ，Ｑ2 を動作させるための電流、およ
び、トランジスタＱ3 のベ−ス電流である。ＶO は、こ
の微小電圧検出回路が検出する微小電圧を示している。
Ｉ2 は、コントロ−ル電流であり、このコントロ−ル電
流Ｉ2 は、微小電圧ＶO が一定電圧ＶOL以上となったと
きに流れることができる。
圧検出回路を示している。図１において、Ｑ1 ，Ｑ2 ，
Ｑ3 ，Ｑ4は、それぞれラテラルＮＰＮトランジスタで
あり、微小電圧検出回路は、これらトランジスタによっ
て構成されている。トランジスタＱ3 のエミッタ面積
は、トランジスタＱ1 のエミッタ面積のＮ（Ｎは１以外
の数）倍の面積を有している。トランジスタＱ2 のエミ
ッタ面積は、トランジスタＱ4 のエミッタ面積のＭ（Ｍ
は１以外の数）倍の面積を有している。また、Ｉ1 は、
トランジスタＱ1 ，Ｑ2 を動作させるための電流、およ
び、トランジスタＱ3 のベ−ス電流である。ＶO は、こ
の微小電圧検出回路が検出する微小電圧を示している。
Ｉ2 は、コントロ−ル電流であり、このコントロ−ル電
流Ｉ2 は、微小電圧ＶO が一定電圧ＶOL以上となったと
きに流れることができる。
【００２０】次に、上記一定電圧ＶOLを求めてみる。こ
の一定電圧ＶOLは、トランジスタＱ1 〜Ｑ4 のベ−ス・
エミッタ間電圧の関係を利用して、以下のように求める
ことができる。まず、電流Ｉ1 ，Ｉ2 は、式（９）およ
び式（１０）に示すようになる。
の一定電圧ＶOLは、トランジスタＱ1 〜Ｑ4 のベ−ス・
エミッタ間電圧の関係を利用して、以下のように求める
ことができる。まず、電流Ｉ1 ，Ｉ2 は、式（９）およ
び式（１０）に示すようになる。
【００２１】
【数４】 また、トランジスタＱ1 〜Ｑ4 のベ−ス・エミッタ間電
圧の関係により、式（１１）を導くことができる。 ＶBEQ1＋ＶBEQ4＝ＶBEQ3＋ＶBEQ2＋ＶOL V OL ＝ＶBEQ1−ＶBEQ2＋ＶBEQ4−ＶBEQ3 …（１１） また、式（９）を変形して式（９）´を得る。
圧の関係により、式（１１）を導くことができる。 ＶBEQ1＋ＶBEQ4＝ＶBEQ3＋ＶBEQ2＋ＶOL V OL ＝ＶBEQ1−ＶBEQ2＋ＶBEQ4−ＶBEQ3 …（１１） また、式（９）を変形して式（９）´を得る。
【００２２】
【数５】 また、式（１０）を変形して式（１０）´を得る。
【００２３】
【数６】 従って、上記式（９）´、（１０）´、（１１）から、
上記一定電圧ＶOLは、式（１２）に示すような値とな
る。
上記一定電圧ＶOLは、式（１２）に示すような値とな
る。
【００２４】
【数７】
【００２５】上記式（１２）から以下のことがわかる。
つまり、一定電圧ＶOLは、電流Ｉ1に依存せず、ＮＰＮ
トランジスタＱ1 〜Ｑ4 のエミッタの面積比のみで決ま
る値となる。すなわち、Ｎ，Ｍの値を適当に選択するこ
とにより、上記式（１２）によって定まる微小電圧ＶO
（＝ＶOL）を検出することができる。しかも、上記式
（１２）によって定まる一定電圧ＶOLは、例えば図１の
トランジスタＱ1 のベ−ス・エミッタ間電圧に比べて十
分に小さく設定できる。このため、従来に比べて電力損
失を小さくすることが可能である。なお、コントロ−ル
電流Ｉ2 と検出電圧ＶO との関係は、以下に示す通りと
なる。 (1) ＶO ＜ＶOLのとき： Ｉ2 は、ほぼ０に等しい。 (2) ＶO ＝ＶOLのとき： Ｉ2 は、加速度的に増加す
る。 (3) ＶO ＞ＶOLのとき： Ｉ1 、および、ＮＰＮトラン
ジスタの電流能力（増幅率等）で決まる上限まで、Ｉ2
は流れつづける。
つまり、一定電圧ＶOLは、電流Ｉ1に依存せず、ＮＰＮ
トランジスタＱ1 〜Ｑ4 のエミッタの面積比のみで決ま
る値となる。すなわち、Ｎ，Ｍの値を適当に選択するこ
とにより、上記式（１２）によって定まる微小電圧ＶO
（＝ＶOL）を検出することができる。しかも、上記式
（１２）によって定まる一定電圧ＶOLは、例えば図１の
トランジスタＱ1 のベ−ス・エミッタ間電圧に比べて十
分に小さく設定できる。このため、従来に比べて電力損
失を小さくすることが可能である。なお、コントロ−ル
電流Ｉ2 と検出電圧ＶO との関係は、以下に示す通りと
なる。 (1) ＶO ＜ＶOLのとき： Ｉ2 は、ほぼ０に等しい。 (2) ＶO ＝ＶOLのとき： Ｉ2 は、加速度的に増加す
る。 (3) ＶO ＞ＶOLのとき： Ｉ1 、および、ＮＰＮトラン
ジスタの電流能力（増幅率等）で決まる上限まで、Ｉ2
は流れつづける。
【００２６】図２は、図１の微小電圧検出回路の変形例
を示している。この検出回路は、微小電圧ＶO を、抵抗
Ｒ2 と電流源ＩO によって置き換えたものである。つま
り、電流ＩO が、式（１３）に示す一定電流ＩOLを越え
たとき、コントロ−ル電流Ｉ2 はトランジスタＱ3 ，Ｑ
4 を流れることができる。
を示している。この検出回路は、微小電圧ＶO を、抵抗
Ｒ2 と電流源ＩO によって置き換えたものである。つま
り、電流ＩO が、式（１３）に示す一定電流ＩOLを越え
たとき、コントロ−ル電流Ｉ2 はトランジスタＱ3 ，Ｑ
4 を流れることができる。
【００２７】
【数８】
【００２８】図３は、図１の微小電圧検出回路を、パワ
−ＭＯＳＦＥＴの出力電流を制限するための電流制限回
路に適用したものである。すなわち、パワ−ＭＯＳＦＥ
ＴＴ1 の出力電流ＩO を抵抗Ｒ2 に流すことにより、抵
抗Ｒ2 に印加される微小電圧を検出するものである。
−ＭＯＳＦＥＴの出力電流を制限するための電流制限回
路に適用したものである。すなわち、パワ−ＭＯＳＦＥ
ＴＴ1 の出力電流ＩO を抵抗Ｒ2 に流すことにより、抵
抗Ｒ2 に印加される微小電圧を検出するものである。
【００２９】ここで、パワ−ＭＯＳＦＥＴ Ｔ1 の出力
電流ＩOの制限値をＩOLとすると、ＶOL＝ＩOL×Ｒ2 の
関係が成り立つ。従って、この関係を用いて上記式（１
２）を変形すると、式（１４）が得られる。
電流ＩOの制限値をＩOLとすると、ＶOL＝ＩOL×Ｒ2 の
関係が成り立つ。従って、この関係を用いて上記式（１
２）を変形すると、式（１４）が得られる。
【００３０】
【数９】
【００３１】従って、出力電流ＩO が制限値ＩOL未満の
場合（ＩO ＜ＩOL）においては、トランジスタＱ3 ，Ｑ
4 を流れる電流Ｉ2 は、ほぼ０となる。つまり、端子１
２に印加される電圧をＶ1 （＞ＶGS(ON)：ＶGS(ON)はパ
ワ−ＭＯＳＦＥＴ Ｔ1 がオンするための電圧）とする
と、パワ−ＭＯＳＦＥＴ Ｔ1 のゲ−ト・ソ−ス間電圧
ＶGSは、 Ｖ1 −Ｒ2 ×ＩO となる。また、Ｒ2 ×ＩO
が微小であることを考慮すれば、ＶGS＝Ｖ1 となる。す
なわち、パワ−ＭＯＳＦＥＴ Ｔ1 は、常にオン状態で
あり、その出力電流ＩO は制限されない。
場合（ＩO ＜ＩOL）においては、トランジスタＱ3 ，Ｑ
4 を流れる電流Ｉ2 は、ほぼ０となる。つまり、端子１
２に印加される電圧をＶ1 （＞ＶGS(ON)：ＶGS(ON)はパ
ワ−ＭＯＳＦＥＴ Ｔ1 がオンするための電圧）とする
と、パワ−ＭＯＳＦＥＴ Ｔ1 のゲ−ト・ソ−ス間電圧
ＶGSは、 Ｖ1 −Ｒ2 ×ＩO となる。また、Ｒ2 ×ＩO
が微小であることを考慮すれば、ＶGS＝Ｖ1 となる。す
なわち、パワ−ＭＯＳＦＥＴ Ｔ1 は、常にオン状態で
あり、その出力電流ＩO は制限されない。
【００３２】一方、出力電流ＩO が制限値ＩOL以上の場
合（ＩO ≧ＩOL）においては、トランジスタＱ3 ，Ｑ4
を流れる電流Ｉ2 が急激に増加し、パワ−ＭＯＳＦＥＴ
Ｔ1 のゲ−トの電圧ＶG は、ＶG ＝Ｖ1 −Ｒ1 ×Ｉ2
となる。従って、パワ−ＭＯＳＦＥＴ Ｔ1 のゲ−ト・
ソ−ス間電圧ＶGSは、ＶGS＝Ｖ1 −Ｒ1 ×Ｉ2 となる。
すなわち、ＶGSがＶGS(ON)以下になると、パワ−ＭＯＳ
ＦＥＴ Ｔ1 は、オフ状態となり、その出力電流ＩO が
制限される。
合（ＩO ≧ＩOL）においては、トランジスタＱ3 ，Ｑ4
を流れる電流Ｉ2 が急激に増加し、パワ−ＭＯＳＦＥＴ
Ｔ1 のゲ−トの電圧ＶG は、ＶG ＝Ｖ1 −Ｒ1 ×Ｉ2
となる。従って、パワ−ＭＯＳＦＥＴ Ｔ1 のゲ−ト・
ソ−ス間電圧ＶGSは、ＶGS＝Ｖ1 −Ｒ1 ×Ｉ2 となる。
すなわち、ＶGSがＶGS(ON)以下になると、パワ−ＭＯＳ
ＦＥＴ Ｔ1 は、オフ状態となり、その出力電流ＩO が
制限される。
【００３３】図４は、パワ−ＭＯＳＦＥＴ Ｔ1 のゲ−
ト・ソ−ス間電圧ＶGSと出力電流ＩO との関係を示した
ものである。この関係によれば、出力電流ＩO が制限値
ＩOLを越えると、急激にパワ−ＭＯＳＦＥＴ Ｔ1 のゲ
−ト・ソ−ス間電圧ＶGSが低下し、出力電流ＩO が制限
されることがわかる。
ト・ソ−ス間電圧ＶGSと出力電流ＩO との関係を示した
ものである。この関係によれば、出力電流ＩO が制限値
ＩOLを越えると、急激にパワ−ＭＯＳＦＥＴ Ｔ1 のゲ
−ト・ソ−ス間電圧ＶGSが低下し、出力電流ＩO が制限
されることがわかる。
【００３４】なお、図３に示すパワ−ＭＯＳＦＥＴと、
その出力電流を制限するための電流制限回路は、通常の
ディスクリ−ト・パワ−トランジスタの製造工程と同一
の工程で形成することができる。また、抵抗Ｒ2 は、ア
ルミニウム配線やボンディングワイヤにより構成するこ
とができる。さらに、パワ−デバイスとしては、パワ−
ＭＯＳＦＥＴに限られず、電力用バイポ−ラトランジス
タであってもよい。図５および図６は、それぞれ上記図
３の電流制限回路の変形例を示している。
その出力電流を制限するための電流制限回路は、通常の
ディスクリ−ト・パワ−トランジスタの製造工程と同一
の工程で形成することができる。また、抵抗Ｒ2 は、ア
ルミニウム配線やボンディングワイヤにより構成するこ
とができる。さらに、パワ−デバイスとしては、パワ−
ＭＯＳＦＥＴに限られず、電力用バイポ−ラトランジス
タであってもよい。図５および図６は、それぞれ上記図
３の電流制限回路の変形例を示している。
【００３５】図５の電流制限回路は、パワ−トランジス
タＴ1 を構成する複数の小セルを、ｎ：１（ｎは１以上
の数）に分割し、パワ−デバイスＴ1 の出力電流ＩO を
ｎ：１に分けたものである。すなわち、出力電流ＩO の
１／（ｎ＋１）の電流を抵抗Ｒ2 に流し、微小電圧ＶO
を発生させている。この電流制限回路は、出力電流ＩO
の値が大きくても、微小電圧ＶO を得るために、抵抗Ｒ
2 の値を小さくする必要がない。従って、抵抗Ｒ2 の値
の製造上のバラツキを少なくすることができる。
タＴ1 を構成する複数の小セルを、ｎ：１（ｎは１以上
の数）に分割し、パワ−デバイスＴ1 の出力電流ＩO を
ｎ：１に分けたものである。すなわち、出力電流ＩO の
１／（ｎ＋１）の電流を抵抗Ｒ2 に流し、微小電圧ＶO
を発生させている。この電流制限回路は、出力電流ＩO
の値が大きくても、微小電圧ＶO を得るために、抵抗Ｒ
2 の値を小さくする必要がない。従って、抵抗Ｒ2 の値
の製造上のバラツキを少なくすることができる。
【００３６】図６の電流制限回路は、トランジスタＱ3
のコレクタからコントロ−ル出力が得られるものであ
る。この電流制限回路は、単にパワ−ＭＯＳＦＥＴ Ｔ
1 の出力電流ＩO を制限するだけでなく、出力電流ＩO
の値を利用する場合に有効である。図７および図８は、
それぞれ本発明の他の実施例に係わる微小電圧検出回路
を示している。
のコレクタからコントロ−ル出力が得られるものであ
る。この電流制限回路は、単にパワ−ＭＯＳＦＥＴ Ｔ
1 の出力電流ＩO を制限するだけでなく、出力電流ＩO
の値を利用する場合に有効である。図７および図８は、
それぞれ本発明の他の実施例に係わる微小電圧検出回路
を示している。
【００３７】上記図１に示した微小電圧検出回路は、ト
ランジスタＱ2 のエミッタに微小電圧ＶO が印加され、
トランジスタＱ4 のエミッタに接地電圧が印加されてい
る。つまり、この微小電圧検出回路は、言い換えれ
ば、”微小正電圧検出回路”である。
ランジスタＱ2 のエミッタに微小電圧ＶO が印加され、
トランジスタＱ4 のエミッタに接地電圧が印加されてい
る。つまり、この微小電圧検出回路は、言い換えれ
ば、”微小正電圧検出回路”である。
【００３８】これに対し、図７に示す微小電圧検出回路
は、トランジスタＱ2 のエミッタに接地電圧が印加さ
れ、トランジスタＱ4 のエミッタに微小電圧ＶO が印加
されている。つまり、この微小電圧検出回路は、言い換
えれば、”微小負電圧検出回路”である。この場合、検
出電圧ＶO が一定電圧ＶOLに対し、｜ＶO ｜＞ＶOLの関
係があれば、ＩDET ＝０となる。また、検出電圧ＶOが
一定電圧ＶOLに対し、｜ＶO ｜≦ＶOLの関係があれば、
ＩDET ＞０となる。これにより、微小電圧ＶOを検出す
ることができる。
は、トランジスタＱ2 のエミッタに接地電圧が印加さ
れ、トランジスタＱ4 のエミッタに微小電圧ＶO が印加
されている。つまり、この微小電圧検出回路は、言い換
えれば、”微小負電圧検出回路”である。この場合、検
出電圧ＶO が一定電圧ＶOLに対し、｜ＶO ｜＞ＶOLの関
係があれば、ＩDET ＝０となる。また、検出電圧ＶOが
一定電圧ＶOLに対し、｜ＶO ｜≦ＶOLの関係があれば、
ＩDET ＞０となる。これにより、微小電圧ＶOを検出す
ることができる。
【００３９】図８は、図７の微小電圧検出回路の変形例
を示している。この検出回路は、微小電圧ＶO を、抵抗
Ｒ2 と電流源ＩO によって置き換えたものである。つま
り、式（１５）に示すように、電流ＩO の絶対値が一定
電流ＩOL以下になったとき、コントロ−ル電流ＩDET は
トランジスタＱ1 ，Ｑ2 を流れることができる。また、
式（１６）に示すように、電流ＩO の絶対値が一定電流
ＩOLを越えるとき、コントロ−ル電流ＩDET はトランジ
スタＱ1 ，Ｑ2 を流れない。
を示している。この検出回路は、微小電圧ＶO を、抵抗
Ｒ2 と電流源ＩO によって置き換えたものである。つま
り、式（１５）に示すように、電流ＩO の絶対値が一定
電流ＩOL以下になったとき、コントロ−ル電流ＩDET は
トランジスタＱ1 ，Ｑ2 を流れることができる。また、
式（１６）に示すように、電流ＩO の絶対値が一定電流
ＩOLを越えるとき、コントロ−ル電流ＩDET はトランジ
スタＱ1 ，Ｑ2 を流れない。
【００４０】
【数１０】
【００４１】
【発明の効果】このように、本発明では、ＮＰＮトラン
ジスタＱ1 〜Ｑ4 のエミッタの面積比で定まる微小電圧
ＶOLを検出でき、これにより例えばパワ−デバイスの出
力電流を制限することができる。しかも、微小電圧ＶOL
を検出することでパワ−デバイスの出力電流を制限して
いるため、電力損失が従来に比べて大幅に減少する。例
えば、Ｍ＝Ｎ＝３とした場合には、ベ−ス・エミッタ間
電圧ＶBEの約１／１０の微小電圧を検出することができ
る。また、図３および図５に示す実施例では、ディスク
リ−ト・パワ−トランジスタの製造方法と同一の製造方
法で形成できるため、簡単に電流制限機能付きのパワ−
デバイスを提供することができる。
ジスタＱ1 〜Ｑ4 のエミッタの面積比で定まる微小電圧
ＶOLを検出でき、これにより例えばパワ−デバイスの出
力電流を制限することができる。しかも、微小電圧ＶOL
を検出することでパワ−デバイスの出力電流を制限して
いるため、電力損失が従来に比べて大幅に減少する。例
えば、Ｍ＝Ｎ＝３とした場合には、ベ−ス・エミッタ間
電圧ＶBEの約１／１０の微小電圧を検出することができ
る。また、図３および図５に示す実施例では、ディスク
リ−ト・パワ−トランジスタの製造方法と同一の製造方
法で形成できるため、簡単に電流制限機能付きのパワ−
デバイスを提供することができる。
【図１】本発明の一実施例に係わる微小電圧検出回路を
示す回路図。
示す回路図。
【図２】本発明の微小電圧検出回路をパワ−トランジス
タの電流制限回路に用いた場合の回路図。
タの電流制限回路に用いた場合の回路図。
【図３】主パワ−トランジスタＴ1 のゲ−ト・ソ−ス間
電圧ＶGSと出力電流ＩO との関係を示す図。
電圧ＶGSと出力電流ＩO との関係を示す図。
【図４】図２の電流制限回路の変形例を示す回路図。
【図５】図２の電流制限回路の変形例を示す回路図。
【図６】本発明の他の実施例に係わる微小電圧検出回路
を示す回路図。
を示す回路図。
【図７】本発明の他の実施例に係わる微小電圧検出回路
を示す回路図。
を示す回路図。
【図８】本発明の他の実施例に係わる微小電圧検出回路
を示す回路図。
を示す回路図。
【図９】従来の電流制限回路を示す回路図。
【図１０】従来の電流制限回路を示す回路図。
Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 …ラテラルＮＰＮトランジス
タ、Ｔ1 …主パワ−トランジスタ、Ｒ1 ，Ｒ2 ，Ｒ3 …
抵抗。
タ、Ｔ1 …主パワ−トランジスタ、Ｒ1 ，Ｒ2 ，Ｒ3 …
抵抗。
Claims (7)
- 【請求項１】 ベ−スとコレクタが互いに接続された第
１のトランジスタと、コレクタが前記第１のトランジス
タのエミッタに接続された第２のトランジスタと、ベ−
スが前記第１のトランジスタのベ−スに接続され、エミ
ッタが前記第２のトランジスタのベ−スに接続された第
３のトランジスタと、ベ−スが前記第１のトランジスタ
のエミッタに接続され、コレクタが前記第３のトランジ
スタのエミッタに接続された第４のトランジスタと、前
記第２のトランジスタのエミッタと前記第４のトランジ
スタのエミッタの間に接続された電圧源とを具備し、前
記電圧源の電圧が一定電圧を越えたとき、前記第１およ
び第２のトランジスタのコレクタから前記電圧源の電圧
が一定電圧を越えたことを示す検出信号が得られること
を特徴とする微小電圧検出回路。 - 【請求項２】 前記第１のトランジスタのエミッタと前
記第３のトランジスタのエミッタの面積比が１：Ｎ（Ｎ
は１以外の数）であり、前記第２のトランジスタのエミ
ッタと前記第４のトランジスタのエミッタの面積比が
Ｍ：１（Ｍは１以外の数）であることを特徴とする請求
項１に記載の微小電圧検出回路。 - 【請求項３】 前記電圧源は、一端が前記第２のトラン
ジスタのエミッタに接続され、他端が前記第４のトラン
ジスタのエミッタに接続された抵抗と、前記抵抗の一端
に接続された電流源とによって構成されていることを特
徴とする請求項１に記載の微小電圧検出回路。 - 【請求項４】 パワ−デバイスと、一端が前記パワ−デ
バイスの制御電極に接続され、他端が電位供給源に接続
された第１の抵抗と、前記パワ−デバイスの出力電流を
検出するための第２の抵抗と、ベ−スとコレクタが互い
に接続された第１のトランジスタと、コレクタが前記第
１のトランジスタのエミッタに接続され、エミッタが前
記第２の抵抗の一端に接続された第２のトランジスタ
と、ベ−スが前記第１のトランジスタのベ−スに接続さ
れ、コレクタが前記パワ−デバイスの制御電極に接続さ
れ、エミッタが前記第２のトランジスタのベ−スに接続
された第３のトランジスタと、ベ−スが前記第１のトラ
ンジスタのエミッタに接続され、コレクタが前記第３の
トランジスタのエミッタに接続され、エミッタが前記第
２の抵抗の他端に接続された第４のトランジスタと、一
端が前記電位供給源に接続され、他端が前記第１のトラ
ンジスタのコレクタに接続された第３の抵抗とを具備
し、前記パワ−デバイスの出力電流が一定値を越えたと
き、前記パワ−デバイスの出力電流が制限されることを
特徴とする電流制限回路。 - 【請求項５】 前記第１のトランジスタのエミッタと前
記第３のトランジスタのエミッタの面積比が１：Ｎ（Ｎ
は１以外の数）であり、前記第２のトランジスタのエミ
ッタと前記第４のトランジスタのエミッタの面積比が
Ｍ：１（Ｍは１以外の数）であることを特徴とする請求
項４に記載の電流制限回路。 - 【請求項６】 前記パワ−デバイスは、パワ−ＭＯＳＦ
ＥＴであることを特徴とする請求項４に記載の電流制限
回路。 - 【請求項７】 前記パワ−デバイスの出力電流ＩO は、
ｎ：１（ｎは１以上の数）に分けられており、前記第２
の抵抗には、ＩO ／（ｎ＋１）の電流が流れることを特
徴とする請求項４に記載の電流制限回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3272199A JP2755848B2 (ja) | 1990-11-16 | 1991-10-21 | 微小電圧検出回路およびこれを用いた電流制限回路 |
| EP91119327A EP0485969B1 (en) | 1990-11-16 | 1991-11-13 | Current limiting circuits |
| DE69126948T DE69126948T2 (de) | 1990-11-16 | 1991-11-13 | Schaltkreise zur Strombegrenzung |
| US08/242,056 US5402020A (en) | 1990-11-16 | 1994-05-13 | Low voltage detecting circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-310875 | 1990-11-16 | ||
| JP31087590 | 1990-11-16 | ||
| JP3272199A JP2755848B2 (ja) | 1990-11-16 | 1991-10-21 | 微小電圧検出回路およびこれを用いた電流制限回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH053424A JPH053424A (ja) | 1993-01-08 |
| JP2755848B2 true JP2755848B2 (ja) | 1998-05-25 |
Family
ID=26550080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3272199A Expired - Fee Related JP2755848B2 (ja) | 1990-11-16 | 1991-10-21 | 微小電圧検出回路およびこれを用いた電流制限回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5402020A (ja) |
| EP (1) | EP0485969B1 (ja) |
| JP (1) | JP2755848B2 (ja) |
| DE (1) | DE69126948T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828261A (en) * | 1996-11-13 | 1998-10-27 | Caterpillar Inc. | Gate drive circuit that controls a power transistor in three states |
| JP2006086211A (ja) * | 2004-09-14 | 2006-03-30 | Denso Corp | 半導体装置 |
| WO2010134276A1 (ja) * | 2009-05-19 | 2010-11-25 | 三菱電機株式会社 | ゲート駆動回路 |
| US20230396150A1 (en) * | 2020-10-22 | 2023-12-07 | Lumineq Oy | Nfet half bridge circuit, and arrangement and use related to nfet half bridge circuit |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3845405A (en) * | 1973-05-24 | 1974-10-29 | Rca Corp | Composite transistor device with over current protection |
| US3930172A (en) * | 1974-11-06 | 1975-12-30 | Nat Semiconductor Corp | Input supply independent circuit |
| JPS584489B2 (ja) * | 1978-12-30 | 1983-01-26 | 富士通株式会社 | スイッチング回路 |
| US4590392A (en) * | 1983-09-19 | 1986-05-20 | Honeywell Inc. | Current feedback Schottky logic |
| US4533845A (en) * | 1984-02-22 | 1985-08-06 | Motorola, Inc. | Current limit technique for multiple-emitter vertical power transistor |
| DE3433538A1 (de) * | 1984-09-13 | 1986-03-20 | Telefunken electronic GmbH, 7100 Heilbronn | Schutzschaltung fuer einen vom laststrom durchflossenen leistungstransistor |
| FR2619972B1 (fr) * | 1987-08-31 | 1992-01-03 | Boudionny Anatoli | Etage amplificateur differentiel et configurations de circuits utilisant un tel etage |
| US5111071A (en) * | 1989-10-19 | 1992-05-05 | Texas Instruments Incorporated | Threshold detection circuit |
-
1991
- 1991-10-21 JP JP3272199A patent/JP2755848B2/ja not_active Expired - Fee Related
- 1991-11-13 EP EP91119327A patent/EP0485969B1/en not_active Expired - Lifetime
- 1991-11-13 DE DE69126948T patent/DE69126948T2/de not_active Expired - Lifetime
-
1994
- 1994-05-13 US US08/242,056 patent/US5402020A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0485969B1 (en) | 1997-07-23 |
| DE69126948T2 (de) | 1997-12-11 |
| JPH053424A (ja) | 1993-01-08 |
| EP0485969A3 (en) | 1992-10-28 |
| EP0485969A2 (en) | 1992-05-20 |
| DE69126948D1 (de) | 1997-08-28 |
| US5402020A (en) | 1995-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06244693A (ja) | Ｍｏｓ電界効果トランジスタスイッチ回路 | |
| US5559451A (en) | Bicmos push-pull type logic apparatus with voltage clamp circuit and clamp releasing circuit | |
| US4581551A (en) | Input/output circuit for use with various voltages | |
| JP2755848B2 (ja) | 微小電圧検出回路およびこれを用いた電流制限回路 | |
| WO1993017492A1 (en) | Current detecting circuit | |
| JP2807388B2 (ja) | フォトカプラ装置 | |
| JPH03259614A (ja) | 電力デバイスの動作温度における事前調整依存性を有するｍｏｓ型電力デバイスの短絡に対する保護装置 | |
| JPH09213893A (ja) | 半導体装置 | |
| JPH11195971A (ja) | パワーデバイスの駆動回路 | |
| JPH04167813A (ja) | 半導体集積回路装置 | |
| JPH08102649A (ja) | パワー半導体素子の電流検出回路 | |
| JP3089735B2 (ja) | 電流出力回路 | |
| JPH09138247A (ja) | 過電流検知回路 | |
| JP3039265B2 (ja) | 電圧電流発生装置 | |
| JPH08331757A (ja) | 過電流制限回路 | |
| JP3100804B2 (ja) | アナログスイッチ | |
| KR950010410B1 (ko) | 미소전압 검지회로 | |
| JP2658386B2 (ja) | 過電流検出回路 | |
| JP2802441B2 (ja) | 複合型半導体定電圧発生回路装置 | |
| JP2855716B2 (ja) | 過電流制限回路 | |
| JPH0513064Y2 (ja) | ||
| JPS6380605A (ja) | 差動増幅器 | |
| JP3032061B2 (ja) | 半導体スイッチ | |
| JP2671304B2 (ja) | 論理回路 | |
| US4189738A (en) | Semiconductor integrated circuit device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080306 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090306 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |