KR950010410B1 - 미소전압 검지회로 - Google Patents

Abstract

내용 없음.

Description

미소전압 검지회로

제 1 도는 본 발명의 한 실시예에 관한 미소전압 검지회로를 도시한 회로도.

제 2 도는 본 발명의 전류 검지회로를 갖는 파워 트랜지스터의 전류 제한회로를 도시한 회로도.

제 3 도는 메인 파워 트랜지스터(T₁)이 게이트·소스 간 전압(V_GS)와 출력 전류(I_O)와의 관계를 도시한 도면.

제 4 도 및 제 5 도는 각각 상기 제 2 도의 전류 제한회로의 변형 예를 도시한 회로도.

제 6 도 내지 제 8 도는 각각 본 발명의 다른 실시예에 관한 미소전압 검지회로를 도시한 회로도.

제 9 도 및 제10도는 각각 종래의 전류 제한회로를 도시한 회로도.

* 도면의 주요부분에 대한 부호의 설명

Q₁, Q₂, Q₃, Q₄: 래터럴 NPN : 트랜지스터

T₁: 메인 파워 트랜지스터 R₁, R₂, R₃: 저항

본 발명은 미소전압 검지회로에 관한 것으로, 특히 중간 전력이상의 파워 트랜지스터의 전류 검지회로, 전류 제한회로에 사용되는 것이다. 전류 제한회로에는 예를들면 제 9 도에 도시한 것과 같은 것이 알려져 있다. 여기서 T₁은 메인 스위치용 파워 디바이스, Q₁은 래터럴 NPN 트랜지스터, R₁, R₂는 확산, 폴리 실리콘, 알루미늄 배선등에 의한 저항이다. 또 이들 구성요소는 디스크리트·파워 트랜지스터의 제조 공정만으로 동일 칩상에 형성될 수 있다.

상기 구성의 전류 제한회로에 의해 출력 전류(I_O)를 제한 할 수 있고, 제한 전류를 I_OL로 하면,

로 된다.

본 회로에서는 저항(R₂)의 전압 강하로서 트랜지스터(Q₁)의 베이스·에미터 간 전압(V_BEQ1)을 필요로 한다. 따라서 전류 제한회로의 전력 손실(P_D)는

P_D=I_OL×V_BEQ1

로 결정되는 결점이 있다.

실제로는 이 밖에 파워 디바이스(T₁)의 드레인·소스 간 전압 [V_DS(ON)(또는 콜렉터·에미터 간 전압 V_CE(ON)]에 의한 손실분이 있기 때문에 소자 전체로서의 전력 손실(P_DT)는

P_DT=I_OL(V_BEQ1＋V_DS(ON))

로 된다.

이것을 개선하는 것으로서, 제10도에 도시한 것과 같은 전류 제한회로가 알려져 있다. 여기서는 상기 전류 제한회로의 파워 디바이스(T₁)의 셀(Cell) 갯수의 비를 N : 1로 하고 있다.

따라서 출력 전류(I_O)를 N : 1로 분류하여, 저항(R₂)에 흐르는 전류I_O에 의해 트랜지스터(Q₁)의 베이스·에미터 간 전압(V_BEQ1)을 제어한다. 본 회로에서 제한 전류(I_OL)은,

로 된다.

본 회로에서 전류 제한회로에서의 전력 손실은 작아서 전체 손실(P_DT)는

P_D≒I_OL×V_DS(ON)

으로 되지만 V_DS(ON)>V_BEQ1의 조건이 필요하기 때문에 P_DT＞I_OL×V_BEQ1로 되어, 항상 적어도 I_OL×V_BEQ1의 전력 손실이 발생한다.

결국 종래 사용되고 있는 회로에서는 전류 검지를 위한 전압이 트랜지스터(Q₁)의 베이스·에미터 간 전압 [V_BEQ1(약 0.6V)]을 이용하고 있기 때문에 전력 손실이 크다는 결점이 있었다.

이와같이 종래는 전류 검지를 위한 전압에 래터럴 NPN 트랜지스터의 베이스·에미터 간 전압 (V_BEQ1)을 이용 했기 때문에 전력 손실이 크다는 결점이 있었다.

본 발명은 상기 결점을 해결하기 위하여 이루어진 것으로, 전력 손실을 작게 하기 위해서는 검지 전압을 작게하면 바림직 할수 있다는 점에 착안하여 미소 전압의 검지가 가능한 미소전압 검지회로를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해, 본 발명의 미소전압 검지회로는 베이스와 콜렉터가 서로 접속되는 제 1 트랜지스터, 콜렉터가 상기 제 1 트랜지스터의 에미터에 접속되는 제 2 트랜지스터, 베이스가 상기 제 1 트랜지스터의 베이스에 접속되고 에미터가 상기 제 2 트랜지스터의 베이스에 접속되는 제 3 트랜지스터, 및 베이스가 상기 제 1 트랜지스터의 에미터에 접속되고 콜렉터가 상기 제 3 트랜지스터의 에미터에 접속되는 제 4 트랜지스터로 구성되고, 상기 제2 및 제 4 트랜지스터의 각 에미터 간의 전압이 검지 가능하게 되어 있다.

또 상기 제1 및 제 3 트랜지스터의 에미터 비가 1 : N(N은 정수), 또 상기 제2 및 제 4 트랜지스터의 에미터 비가 M : 1(M은 정수)로 되어 있다.

이와 같은 구성에 따르면 제1 내지 제 4 트랜지스터의 에미터비로 정해지는 미소 전압을 검지할 수 있다. 또 종래와 같은 베이스·에미터 간 전압에 의한 검사에 비해, 훨씬 작은 전압을 검지할 수 있다. 따라서 전력 손실을 대폭 감소시킬 수 있다.

이하 도면을 참조하면서 본 발명의 한 실시예에 대해 상세히 설명하기로 하겠다.

제 1 도는 본 발명의 한 실시예에 관한 미소전압 검지회로의 기본 구성을 도시한 것이다.

Q₁, Q₂, Q₃, Q₄는 각각 래터럴 NPN 트랜지스터로 미소전압 검지회로를 구성하고 있다. 트랜지스터(Q₁)과 트랜지스터(Q₃)은 에미터 비가 1 : N(N은 정수)으로 되도록 구성된다. 트랜지스터(Q₂)와 트랜지스터(Q₄)는 에미터 비가 M : 1(M은 정수로 되도록 구성되어 있다. I₁은 정상시에 트랜지스터(Q₁, Q₂)를 동작시키는 전류이고, 트랜지스터(Q₃)의 베이스에 전류를 공급하는 베이스 공급 전류로도 된다. 또 V_O)가 제한 전압(V_OL) 이상으로 될 때에 흐르는 전류이다.

여기서 각 트랜지스터(Q₁-Q₄)의 베이스·에미터 간 전압(V_OL)의 관계식에서 제한 전압(V_OL)은 이하와 같이 구할 수 있다.

먼저 전류(I₁, I₂)는

로 된다. 또,

V_BEQ1+V_BEQ4=V_BEQ3+V_BEQ2+V_OL…………………………………………………(3)

V_OL=V_BEQ1-V_BEQ2+V_BEQ4-V_BEQ3…………………………………………………(4)

의 관계가 있다.

따라서, 식(1)을 변형하면,

로 된다.

또 식(2)를 변형하면,

로 된다.

상기 식(4), (5), (6)에서

으로 된다.

즉 상기 식(7)에서도 알 수 있는 것처럼, 제한전압(V_OL)은 전류(I₁)에 의존하지 않고 NPN 트랜지스터의 에미터 비 만으로 결정되는 값으로 된다. 즉 N, M의 값을 적당힌 선택함으로써, 상기 식(7)에 의해 정해지는미소 전압(V_OL)을 설정하여 검지 할 수 있다. 특히 상기 식(7)에 의해 정해지는 미소 전압(V_OL)은, 종래에 제한 전압을 결정하는 트랜지스터의 베이스·에미터 간 전압에 비해 충분히 작다. 따라서 전력 손실을 작게 할 수 있다.

또 제어 전류(I₂)와 검지 전압(V_O)와의 관계는 이하와 같이 된다.

① V_O＜V_OL일때 : I₂≒0

② V_O＜V_OL일때 : I₂는 가속도적으로 증가

③ V_O＜V_OL일때 : I₁및 증폭을 등에 의한 NPN 트랜지스터의 전류 능력으로 정해지는 상한까지 I₂는 흐른다.

제 2 도는 본 발명의 전류 검지회로를 파워 트랜지스터의 전류 제한회로에 적용한 것으로, 메인 파워 트랜지스터(T₁)의 소스에 접속한 저항(R₂)와 출력 전류(I_O)에 의해 미소 전압을 검지 할 수 있다.

제한 출력 전류값을 I_OL로 하면 V_OL=I_OL·R₂이므로 상기식(7)에서

으로 된다.

따라서 I_O＜I_OL에서는 저항(R₁)을 통해 트랜지스터(Q₃, Q₄)로 흐르는 전류는 I₂=0이다. 결국 메인 파워 트랜지스터(T₁)의 게이트·소스 간 전압(_GS)는 V₁-R₁·I_O이고, 또 R₂·I_O가 미소 전압인 것을 고려하면 V_GS=V₁로 된다. 즉 메인 파워 트랜지스터(T₁)에 흐르는 전류(I_O)는 제한되지 않는다.

한편, I_O≥I로 되면 전류(I₂)가 급격히 증가하고, R₂·I₂의 전압 강하에 의해 메인 파워 트랜지스터(T₁)의 게이트·소스 간 전압(V_GS)와 출력 전류(I_O)와의 관계를 도시한 것이다. 즉 출력 전류(I_O)가 제한 전류(I_OL)을 넘으면 급격히 전압(V_GS)가 저하해서 출력 전류(I_O)가 제한 전류(I_OL)을 넘으면 급격히 전압(V_GS)가 저하해서 출력 전류(I_O)가 제한된다.

또 본 발명의 미소전류 검지회로는 통상의 디스크리트·파워 트랜지스터의 제조 방법에 의해 실현가능하다. 또 저항(R₂)에는 알루미늄 배선 또는 본딩 와이어의 저항값을 사용할 수 있다.

제 4 도 및 제 5 도는 상기 제 2 도의 전류 제한회로의 변형예를 도시한 것이다.

제 4 도의 회로에 따르면, 출력 전류(I_O)를 1: N으로 분류함으로써 R₂에 흐르는 전류를 I_O/(N+1)로 하고 있다. 본 회로는 제한 전류(I_OL)의 값에 비해 저항(R₂)의 값을 작게 해야 하므로, 현실적으로 회로 실현이 불가능한 경우에 효과적이다. 결국 출력 전류(I_O)을 분류함으로써 저항(R₂)의 값을 크게 할 수 있다. 또 제 5 도의 회로에 따르면 트랜지스터(Q₃)의 값을 크게 할수 있다. 또 제 5 도의 회로에 따르면 트랜지스터(Q₃)의 콜렉터에서 제어 출력을 인출하고 있다. 본 회로는 단지 출력 전류(I_O)를 제한하는 것 뿐만 아니라, 출력 전류 값을 진단하는 제어 출력을 인출할 필요가 있는 경우에 효과적이다.

제 6 도 내지 제8도는 각각 본 발명의 다른 실시예에 관한 검지 회로를 도시한 것이다.

상기 제 1 도에 도시한 미소전압 검지회로에서는 트랜지스터(Q₂)의 에미터가 검지 전압(V_O)에 접속되고, 트랜지스터(Q₄)의 에미터는 접지되어 있다. 즉 이 회로는 미소 정전압 검지회로라고 할수 있다.

그러나 제 6 도에 도시한 미소전압 검지회로에서는 트랜지스터(Q₂)의 에미터가 접지되고, 트랜지스터(Q₄)의 에미터가 검지전압(V_O)에 접속되어 있다. 이 경우, 검지 전압(V_O)가 제한 전압(V_OL)에 대해 │V_O│ ＞ V_OL이면 I_DET≒0으로 되고, │V_O│ ＞ V_OL이면 I_DET＞0으로 된다. 즉 이 회로는 미소 부 전압 검지회로라고 할수 있다.

또 제 7 도에 도시한 검지 회로는 상기 제 1 도에 도시한 미소전압 검지회로에서, 검지 전압(V_O) 대신 저항(R₂)를 접속하고, 저항(R₂)와 출력 전압(I_O)에 의해 미소 전압을 검지하는 것으로 상기 제 2 도와 대응하는 것이다.

또 제 8 도에 도시한 검지 회로는 상기 제 6 도에 도시한 미소전압 검지회로에서, 검지 전압(V_O) 대신 저항(R₂)를 접속하고, 저항(R₂)와 출력 전류(I')에 의한 미소 전압을 검지하는 것으로,

으로 되고,

으로 된다.

이상 설명한 것처럼 본 발명의 미소전압 검지회로에 따르면 다음과 같은 효과가 있다.

종래 기술에서는 전류 제한을 위해 검출 전압으로서 트랜지스터의 베이스·에미터 간 전압 V_BE(약 0.6V)]를 사용하고 있기 때문에 그 전압(V_BE)와 출력 전류(I_O)와의 곱에 의한 전력 손실을 피할 수 없었다. 본 발명에서는 상기 식(7)에 나타낸 바와 같이 NPN 트랜지스터의 에미터 비로 정해지는 미소 전압(V_OL)을 검지할수 있고, 전류 제한에 의해 전력손실을 대폭 감소 시킬수 있다.

예를 들면 M=N=3으로 한 경우에는, 종래 기술의 베이스·에미터 간 전압(V_BE)에 의한 검지 전압에 비해 약 1/10의 미소 전압을 검출할 수 있다. 또 제 2 도 및 제 4 도에 도시한 실시예 에서는 대개 통상의 디스크리트·파워 트랜지스터의 제조 방법으로 실현가능하고, 간단하게 전류 제한 기능을 부착한 디바이스를 제공할 수 있다.

Claims (2)

1. 베이스와 콜렉터가 서로 접속되는 제 1 트랜지스터(Q₁), 콜렉터가 상기 제 1 트랜지스터의 에미터에 접속되는 제 2 트랜지스터(Q₂), 베이스가 상기 제 1 트랜지스터의 베이스에 접속되고 에미터가 상기 제 2 트랜지스터의 베이스에 접속되는 제 3 트랜지스터(Q₃), 및 베이스가 상기 제 1 트랜지스터의 에미터에 접속되고 콜렉터가 상기 제 3 트랜지스터의 에미터에 접속되는 제 4 트랜지스터(Q₄)를 포함하고, 상기 제2 및 제 4 트랜지스터의 각 에미터 각 전압을 검지 가능한 것을 특징으로 하는 미소전압 검지회로.
2. 제 1 항에 있어서, 상기 제1 및 제 3 트랜지스터의 에미터 비가 1 : N(N은 정수)이고, 상기 제2 및 제 4 트랜지스터의 에미터 비가 M : 1(M은 정수)인 것을 특징으로 하는 미소전압 검지회로.