DE69126948T2

DE69126948T2 - Schaltkreise zur Strombegrenzung

Info

Publication number: DE69126948T2
Application number: DE69126948T
Authority: DE
Inventors: Isao Yamakawa
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-11-16
Filing date: 1991-11-13
Publication date: 1997-12-11
Anticipated expiration: 2011-11-14
Also published as: EP0485969B1; DE69126948D1; EP0485969A3; JP2755848B2; EP0485969A2; US5402020A; JPH053424A

Description

Die vorliegende Frfindung betrifft Strombegrenzungsschaltungen zum Begrenzen des Ausgangsstroms einer Leistungseinrichtung, wenn die niedrigen Spannungen über einen vorgegebenen Wert ansteigen.
Die US 3,930,172 offenbart eine von einer Eingangsversorgung unabhängige Schaltung mit einem ersten Transistor, dessen Basis und Kollektor zusammengeschaltet sind, einem zweiten Transistor, dessen Kollektor mit dem Emitter des ersten Transistors verbunden ist, einem dritten Transistor, dessen Basis mit der Basis des ersten Transistors verbunden ist und dessen Emitter mit der Basis des ersten Transistors verbunden ist, und einem vierten Transistor, dessen Basis mit dem Emitter des ersten Transistors verbunden ist und dessen Kollektor mit dem Emitter des vierten Transistors verbunden ist. Die Schaltung arbeitet als ein Spannungsregler, wobei die Spannung, die sich über einem Widerstand in dem Emitterpfad eines Transistors der Transistoren entwickelt, einen Wert ungleich null aufweist, wenn die Emitterflächen der Transistoren unterschiedliche Werte besitzen.
Fig. 1 zeigt eine Leistungseinrichtung T&sub1;, die für eine Funktion als Hauptschalter ausgelegt ist, und ferner eine Strombegrenzungsschaltung 11 zum Begrenzen des durch die Leistungseinrichtung T&sub1; fließenden Stroms Die Strombegrenzungsschaltung 11 umfaßt einen lateralen NPN- Transistor Q&sub1; und zwei Widerstande R&sub1; und R&sub2; (z.B. Diffusionswiderstände, Polysiliziumregister oder eine Aluminiumverdrahtung). In vorteilhafter Weise kann diese Schaltung 11 auf einem Chip gebildet sein, nämlich durch ein Verfahren, welches im wesentlichen identisch zu dem Verfahren einer Herstellung eines diskreten Leistungstransistors ist.
Die Strombegrenzungsschaltung 11 kann den Ausgangsstrom IO der Leistungseinrichtung T&sub1; beschränken. Genauer gesagt, wenn der Ausgangsstrom IO über den oben gegebenen Wert IOL ansteigt, wird der Transistor Q&sub1; eingeschaltet, wodurch der Ausgangsstrom IO der Leistungseinrichtung T&sub1; begrenzt wird.
Zum Begrenzen des Ausgangsstroms IO der Einrichtung T&sub1; muß der Spannungsabfall, der durch den Widerstand R&sub2; verursacht wird, größer als die Spannung VBEQI sein, die den Transistor Qi einschaltet. Unvermeidbar weist die Strombegrenzungsschaltung 11 einen großen Leistungsverlust PD auf, der wie folgt gegeben ist: PD = IOL x VBEQ1 = IOL² x R&sub2; ... (2)
In der Praxis sollte jedoch nicht nur der Leistungsverlust PD, sondern auch der Leistungsverlust PD' berücksichtigt werden, der von dem Register RDS verursacht wird, welches zwischen der Drain und der Source der Leistungseinrichtung T&sub1; existiert. Der Gesamtleistungsverlust PDT in der Schaltung, die die Einrichtung T&sub1; und die Schaltung 11 umfaßt, ist deshalb beträchtlich groß, wie der folgenden Gleichung (3) entnommen werden kann.
PDT = PD + PD' = IOL (VBEQ1 + VDS(ON)) = IOL² (R&sub2; + RDS) ... (3)
wobei VDS(ON) die Drain-Source-Spannung der Leistungseinrichtung T&sub1; ist.
Fig. 2 zeigt eine Leistungseinrichtung T&sub1;, die zur Funktion als ein Hauptschalter ausgelegt und entwickelt ist, um das Problem mit der in Fig. 1 gezeigten Schaltung zu lösen, und ebenfalls eine Strombegrenzungsschaltung 11, die identisch zu der in Fig. 1 gezeigten Schaltung 11 ist und zum Begrenzen des durch die Leistungseinrichtung T&sub1; fließenden Stroms dient. Wie aus Fig. 2 ersichtlich umfaßt die Leistungseinrichtung T&sub1; eine Vielzahl von kleinen Zellen. Die kleinen Zellen werden in zwei Gruppen aufgeteilt, wobei die Anzahl von Zellen der ersten Gruppe n-mal diejenige der zweiten Gruppe ist, wobei n eine Zahl größer als 1 ist. Somit wird der Ausgangsstrom IO der Einrichtung T&sub1; in zwei Teile aufgeteilt, die die Größen n bzw. 1 aufweisen. Somit wird der nachstehend definierte Strom IO' an den Widerstand R&sub2; geliefert.
Wenn der Ausgangsstrom IO der Leistungseinrichtung T&sub1; in der in Fig. 2 gezeigten Schaltung über den durch die Gleichung (5) definierten Wert IOL ansteigt, wird der Transistor Q&sub1; eingeschaltet, wodurch der Strom IO begrenzt wird.
Wenn n»1 ist, kann de Leistungsverlust PD, der durch den Widerstand R&sub2; verursacht wird, vernachlässigt werden. Deshalb reicht es aus, den Leistungsverlust PD' zu berücksichtigen, der von dem Drain-Source-Widerstand RDS der Leistungseinrichtung T&sub1; herrührt. Somit ist der Gesamtleistungsverlust PDT in der Schaltung, die die Einrichtung T&sub1; und die Schaltung 11 umfaßt, geringer als derjeniger der Schaltung in Fig. 1.
PDT = PD' = IOL x VDS(ON) = IOL² x RDS ... (6)
Um einen Stromfluß durch die Leistungseinrichtung T&sub1; zu verursachen, muß die folgende Beziehung (7) erfüllt sein:
VDS(ON) > VBEQ1 ... (7)
Der Gesamtleistungsverlust PD in der Schaltung aus Fig. 2 ist größer als ILVBEQ1, wie sich aus der folgenden Gleichung ersehen läßt:
PDT = IOL x VDS(ON) > IOL x VBEQ1 ... (8)
In jeder herkömmlich voranstehend beschriebenen Strombegrenzungsschaltung 11 wird die Basis-Emitter-Spannung VBEQ1 (ungefähr 0,6 V) des Transistors Q&sub1; verwendet, um den Ausgangsstrom IO der Leistungseinrichtung T&sub1; zu erfassen. Der Leistungsverlust PDT der Schaltung, die die Einrichtung T&sub1; und die Schaltung 11 umfaßt, ist unvermeidbar groß.
Die Aufgabe der Erfindung besteht darin, eine Strombegrenzungsschaltung zum Begrenzen des Ausgangsstroms eines Transistors mit mittlerer oder hoher Leistung mit einem geringen Gesamtleistungsverlust bereitzustellen.
Diese Aufgabe wird durch eine Strombegrenzungsschaltung gelöst, die abgesehen von einer Leistungseinrichtung mit einer Steuerelektrode umfaßt: einen ersten Widerstand, der an einem Ende mit der Steuerelektrode der Leistungseinrichtung und an dem anderen Ende mit der Spannungsquelle für die Niederspannungs-Erfassungsschaltung verbunden ist; einen zweiten Widerstand, der mit dem Ausgang der Leistungseinrichtung verbunden ist, zum Erfassen des Ausgangsstroms der Leistungseinrichtung; und einen dritten Widerstand, der an einem Ende mit der Spannungsquelle und an dem anderen Ende mit dem Kollektor des ersten Transistors der Niederspannungs-Erfassungsschaltung verbunden ist. Der Kollektor des dritten Transistors ist mit der Steuerelektrode der Leistungseinrichtung verbunden. Der Emitter des zweiten Transistors ist mit dem ersten Ende des zweiten Widerstands verbunden. Der Emitter des vierten Transistors ist mit dem zweiten Ende des zweiten Widerstands verbunden.
Diese Aufgabe wird ferner durch eine Strombegrenzungsschaltung gelöst, die umfaßt: eine Leistungseinrichtung mit einer Steuerelektrode zum Empfangen eines Steuereingangs; einen Widerstand zum Erfassen eines Ausgangsstroms der Leistungseinrichtung, wobei der Widerstand ein erstes mit der Leistungseinrichtung verbundenes Ende und ein zweites Ende aufweist; einen ersten Transistor, dessen Basis und Kollektor zusammengeschaltet sind und dessen Kollektor mit einer Stromquelle verbunden ist; einen zweiten Transistor, dessen Kollektor mit dem Emitter des ersten Transistors verbunden ist und dessen Emitter mit dem ersten Ende des Widerstands verbunden ist; einen dritten Transistor, dessen Basis mit der Basis des ersten Transistors verbunden ist und dessen Emitter mit der Basis des zweiten Transistors verbunden ist; und einen vierten Transistor, dessen Basis mit dem Emitter des ersten Transistors verbunden ist, dessen Kollektor mit dem Emitter des dritten Transistors verbunden ist und dessen Emitter mit dem zweiten Ende des Widerstands verbunden ist, wobei ein Ausgangssignal von dem Kollektor des dritten Transistors ausgegeben wird, wenn der Ausgangsstrom der Leistungseinrichtung über einen vorgegebenen Wert ansteigt, um den Ausgangsstrom der Leistungseinrichtung im Ansprechen darauf zu begrenzen. In dieser Strombegrenzungseinrichtung kann der Kollektorstrom (AUSGANG) des dritten Transistors für verschiedene Zwecke mit einem hohen Wirkungsgrad verwendet werden.
Weitere vorteilhafte Ausführungsformen und Verbesserungen der Erfindung können den abhängigen Ansprüchen entnommen werden.
Diese Erfindung läßt sich vollständig aus der folgenden ausführlichen Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen verstehen. In den Zeichnungen zeigen:
Fig. 1 und 2 Diagramme, die jeweils zwei herkömmliche Strombegrenzungsschaltungen zeigen;
Fig. 3 ein Schaltbild, welches ein Beispiel einer Niederspannungs-Erfassungsschaltung zeigt;
Fig. 4 ein Schaltbild, welches eine Modifikation der in Fig. 3 gezeigten Niederspannungs- Erfassungsschaltung zeigt;
Fig. 5 ein Schaltbild, welches eine Schaltung zeigt, die zum Begrenzen des Ausgangsstroms eines Leistungstransistors ausgelegt ist und die in Fig. 1 gezeigte Niederspannungs- Erfassungsschaltung aufweist, gemäß einer Ausführungsform der Erfindung;
Fig. 6 einen Graphen, der den Zusammenhang zwischen der Gate-Source-Spannung VGS und eines Ausgangsstroms IO eines Hauptleistungstransistors darstellt;
Fig. 7 und 8 Schaltbilder, die zwei Modifikationen der in Fig. 5 gezeigten Strombegrenzungsschaltung zeigen und weitere Ausführungsformen der Erfindung darstellen;
Fig. 9 und 10 Schaltbilder, die weitere Beispiele von Niederspannungs-Erfassungschaltungen zeigen.
Ausführungsformen der vorliegenden Erfindung werden jetzt unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.
Zunächst zeigt Fig. 3 ein Beispiel einer Niederspannungs- Erfassungsschaltung, die vier laterale NPN-Transistoren Q&sub1;. Q&sub2;, Q&sub3; und Q&sub4; umfaßt. Der Transistor Q&sub3; weist eine Emitterfläche auf, die N-mal so groß ist wie diejenige des Transistors Q&sub1;, wobei N eine Zahl größer als 1 ist. Der Transistor Q&sub2; weist eine Emitterfläche auf, die M-mal sp groß wie diejenige des Transistors Q&sub4; ist. Ein Strom I&sub1; wird an die Transistoren Q&sub1; und Q&sub2; geliefert, wobei er diese Transistoren betreibt, und ferner an die Basis des Transistors Q&sub3;. Die Niederspannungs-Erfassungschaltung ist ausgelegt, um eine niedrige Spannung V&sub0; zu erfassen. Ein Steuerstrom I&sub2; fließt durch die Schaltung, wenn die niedrige Spannung V&sub0; über einen vorgegebenen Wert VOL ansteigt.
Die Spannung VOL kann wie folgt aus den Basis-Emitter- Spannungen der Transistoren Q&sub1; bis Q&sub4; berechnet werden. Zunächst sind die Ströme I&sub1; und I&sub2; folgendermaßen gegeben:
Die Bais-Emitter-Spannungen der Transistoren Q&sub1; bis Q&sub4; weisen den folgenden Zusammenhang auf:
VBEQ1 + VBEQ4 = VBEQ3 + VBEQ2 + VOL VOL = VBEQ1 - VBEQ2 + VBEQ4 - VBEQ1 ... (11)
Gleichung (9) kann in die folgende Gleichung (9) umgeformt werden:
Gleichung (10) kann in die folgende Gleichung (10)' umgeformt werden:
Aus den Gleichungen (9)' und (10)' wird abgeleitet, daß die Spannung Vol den Wert aufweist, der folgendermaßen gegeben ist:
Die Gleichung (12) zeigt, daß die Spannung VOL nicht von dem Strom I&sub2; abhängt. Anstelle davon wird er durch das Verhältnis der Emitterfläche des Transistors Q&sub1; zu derjenigen des Transistors Q&sub3; bestimmt und ferner durch das Verhältnis der Emitterfläche des Transistors Q&sub2; zu derjenigen des Transistors Q&sub4;. Mit anderen Worten, die niedrige Spannung V&sub0; (=VOL), die mit der Gleichung (12) definiert wird, kann durch Wählen von geeigneten Werten N und M erfaßt werden. Zusätzlich kann der Leistungsverlust der Niederspannungs- Erfassungsschaltung kleiner als derjenige der herkömmlichen sein, weil die Spannung VOL weitaus geringer als die Basis- Emitter-Spannung beispielsweise des in Fig. 1 gezeigten Transistors Q&sub1; sein kann.
Der Steuerstrom i2 und die erfaßte Spannung V&sub0; können die folgenden Zusammenhänge aufweisen:
(1) Wenn V&sub0; < VOL ist, ist I&sub2; 0
(2) Wenn V&sub0; = VOL ist, steigt I&sub2; exponentiell an
(3) Wenn V&sub0; > VOL ist, fließt I&sub2;, bis er den maximalen Wert erreicht, der von dem Strom I&sub1; und der Strommöglichkeit (z.B. dem Verstärkungsfaktor) der NPN-Transistoren bestimmt wird.
Fig. 4 zeigt eine Modifikation der in Fig. 3 gzeigten Niederspannungs-Erfassungsschaltung. Diese Schaltung ist identisch zu der Schaltung aus Fig. 3 mit der Ausnahme, daß ein Widerstand R&sub2; und ein Stromquelle I&sub0; anstelle der niedrigen Spannung V&sub0; verwendet werden. Wenn in dieser Schaltung ein Strom I&sub0; über einen vorgegebenen Strom IOL ansteigt, der mit folgende Gleichung (13) definiert wird, kann der Steuerstrom I&sub2; durch die Transistoren Q&sub3; und Q&sub4; fließen.
Fig. 5 zeigt eine Schaltung, die dafür ausgelegt ist, den Ausgangsstrom eines Leistungstransistors zu begrenzen und die die Niederspannungs-Erfassungsschaltung aufweist, die in Fig. 1 gezeigt ist, gemäß einer Ausführungsform der Erfindung. In dieser Schaltung wird der Ausgangsstrom I&sub0; eines Leistungs- MOSFET T&sub1; an einen Widerstand R&sub2; geliefert, wodurch die niedrige Spannung erfaßt wird, die an einen Widerstand R&sub2; angelegt wird. In der in Fig. 5 gezeigten Strombegrenzungsschaltung ist VOL = IOL x R&sub2;, wobei IOL der maximale Strom ist, den der Leistungs-MOSFET T&sub1; ausgeben kann. Auf Grundlage davon kann Gleichung (12) in die folgende Gleichung (14) umgeformt werden:
Wenn der Ausgangsstrom I&sub0; kleiner als der maximale Ausgangsstrom IOL ist (nämlich I&sub0; < IOL), ist somit der Strom I&sub2;, der durch die Transistoren Q&sub3; und Q&sub4; fließt, im wesentlichen null. Mit anderen Worten, die Gate-Source Spannung VGS des Leistungs-MOSFETs T&sub1; ist V&sub1; - R&sub2; x I&sub0;, wobei V&sub1; die an einen Anschluß 12 angelegte Spannung ist, die größer als die Spannung VGS(ON) ist, die zum Einschalten des Leistungs-MOSFETS T&sub1; benötigt wird. Da R&sub2; x I&sub0; einen extrem kleinen Wert aufweist, ist VGS fast gleich zu V&sub1;. Somit ist der Leistungs-MOSFET T&sub1; zu allen Zeiten eingeschaltet und sein Ausgangsstrom I&sub0; wird überhaupt nicht begrenzt.
Wenn im Gegensatz dazu der Ausgangsstrom I&sub0; gleich zu dem oder größer als der maximale Ausgangsstrom IOL ist (nämlich I&sub0; ≥ IOL), steigt der Strom 12, der durch die Transistoren Q&sub3; und Q&sub4; fließt, stark an. Infolgedessen ändert sich die Gate- Spannung VG des Leistungs-MOSFETs T&sub1; auf V&sub1; - R&sub1; x I&sub2;. Somit ändert sich die Gate-Source-Spannung VGS des Leistungs- MOSFETs T&sub1; auf ungefähr V&sub1; - R&sub1; x 12. Mit anderen Worten, der Leistungs-MOSFET T&sub1; wird ausgeschaltet, wenn die Spannung VGS unter die Spannung VGS(ON) fällt. Dann wird der Ausgangsstrom I&sub0; des Leistungs-MOSFETs T&sub1; begrenzt.
Fig. 6 zeigt den Zusammenhang zwischen der Gate-Source- Spannung VGS und dem Ausgangsstrom I&sub0; des Leistungs-MOSFETs T&sub1;. Wie sich Fig. 6 entnehmen läßt, fällt die Gate-Source- Spannung VGS abrupt ab, wenn der Ausgangsstrom I&sub0; über den maximalen Wert IOL ansteigt. Offensichtlich wird der Ausgangsstrom I&sub0; des Leistungs-MOSFETs T&sub1; begrenzt.
Der Leistungs-MOSFET und die Strombegrenzungsschaltung zum Begrenzen des Ausgangsstroms des MOSFETs, die beide in Fig. 5 gezeigt sind, können in ein und dem gleichen Schritt des Verfahrens zum Herstellen eines gewöhnlichen diskreten Leistungstransistors hergestellt werden. Der Widerstand R&sub2; kann aus einem Aluminiumdraht oder einem Bondungsdraht gebildet werden. Zusätzlich ist die Leistungseinrichtung nicht auf einen Leistungs-MOSFET begrenzt und kann ein Transistor vom Bipolar-Typ sein, z.B. ein Isolier-Gate- Bipolartransistor.
Zwei weitere Ausführungsformen der in Fig. 5 gezeigten Strombegrenzungsschaltung werden jetzt unter Bezugnahme auf die Fig. 7 und 8 beschrieben.
Die in Fig. 7 gezeigte Schaltung ist dadurch gekennzeichnet, daß die kleinen Zellen, die einen Leistungstransistor T&sub1; bilden, in zwei Gruppen aufgeteilt sind. Die erste besteht aus n-mal so vielen Zellen wie die zweite Gruppe, wobei n eine Zahl größer als 1 ist. Der Ausgangsstrom I&sub0; der Leistungseinrichtung T&sub1; wird deshalb in zwei Teile aufgeteilt, die jeweils die Größen n und 1 aufweisen. Somit wird der Strom I0', der nachstehend definiert wird, an den Widerstand R&sub2; geliefert. Somit fließt 1/(n+l) des Stroms I&sub0; an den Widerstand R&sub2;, wodurch eine niedrige Spannung V&sub0; erzeugt wird. Selbst wenn der Ausgangsstrom I&sub0; zu groß ist, ist es in dieser Strombegrenzungsschaltung nicht erforderlich, den Widerstand des Widerstands R&sub2; zu verkleinern, um die niedrige Spannung V&sub0; zu erhalten. Dies trägt dazu bei, die Differenz im Widerstand zwischen den Widerständen zu verringern, die als der Widerstand R&sub2; verwendet werden sollen.
Die in Fig. 8 gezeigte Schaltung ist dadurch gekennzeichnet, daß ein Steuerausgang von dem Kollektor eines Transistors Q&sub3; erhalten wird. Diese Strombegrenzungsschaltung dient effektiv nicht nur zum Begrenzen des Ausgangstroms ID des Leistungs- MOSFETS T&sub1;, sondern auch zur Verwendung des Ausgangsstroms ID mit einem hohen Wirkungsgrad.
Die Fig. 9 und 10 zeigen zwei weitere Beispiele von Niederspannungs-Erfassungsschaltungen.
In der in Fig. 3 gezeigten Niederspannungs- Erfassungsschaltung wird eine niedrige Spannung V&sub0; an den Emitter des Transistors Q&sub2; angelegt und die Massespannung wird an den Emitter des Transistors Q&sub4; angelegt. Diese Schaltung ist deshalb eine Tterfassungsschaltung für eine niedrige positive Spannung ".
Im Gegensatz dazu wird in der Niederspannungs- Erfassungsschaltung von Fig. 9 die Massespannung an den Emitter eines Transistors Q&sub2; angelegt und eine niedrige Spannung V&sub0; wird an den Emitter eines Transistors Q&sub4; angelegt. Die Schaltung ist deshalb eine "Erfassungsschaltung für eine niedrige negative Spannung". Wenn in der Schaltung von Fig. 9 V&sub0; > VOL ist, wobei V&sub0; die erfaßte Spannung ist und VOL eine vorgegebene Spannung ist, dann ist IDET 0; und wenn V&sub0; ≤ VOL ist, ist IDET > 0. Die Schaltung kann deshalb die niedrige Spannung V&sub0; erfassen.
Die in Fig. 10 gezeigte Niederspannungs-Erfassungsschaltung ist sozusagen eine Modifikation der in Fig. 9 gezeigten Schaltung. In dieser Schaltung wird eine niedrige Spannung V durch einen Widerstand R&sub2; und eine Stromquelle I&sub0; erzeugt. Wenn der Absolutwert eines Stroms I&sub0; auf einen vorgegebenen Wert IOL oder darunter absinkt, kann ein Steuerstron IDET durch die Transistoren Q&sub1; und Q&sub2; fließen, wie sich der Gleichung (15) entnehmen läßt. Wenn der Absolutwert eines Stroms I&sub0; über den vorgegebenen Wert IOL ansteigt, kann der Steuerstrom IDET durch den Transistor Q&sub1; oder Q&sub2; fließen, wie sich der Gleichung (16) entnehmen läßt.
Wie voranstehend erläutert wurde, kann die obige Niederspannungs-Erfassungsschaltung die niedrige Spannung VOL erfassen, die durch das Verhältnis der Emitterfläche des Transistors Q&sub1; zu derjenigen des Transistors Q&sub3; bestimmt wird, und ferner durch das Verhältnis der Emitterfläche des Transistors Q&sub2; zu derjenigen des Transistors Q&sub4;. Somit dient die Schaltung zum Begrenzen des Ausgangsstroms einer Leistungseinrichtung. Da zusätzlich der Ausgangsstrom der Leistungseinrichtung durch Erfassen der Niederspannung VOL begrenzt wird, ist der Leistungsverlust der Niederspannungs- Erfassungsschaltung sehr viel geringer als derjenige der herkömmlichen Schaltung. Wenn beispielsweise M = N = 3 ist, kann die Schaltung eine Spannung erfassen&sub1; die ungefähr zehnmal so klein wie die Basis-Emitter-Spannung VBE der NPN- Transistoren Q&sub1; bis Q&sub4; ist. Ferner können der Leistungs- MOSFET und die Strombegrenzungsschaltung, die beide in die Ausführungsformen der Fig. 5 und 7 eingebaut sind, in ein und dem gleichen Schritt des Verfahrens einer Herstellung eines gewöhnlichen diskreten Leistungstransistors hergestellt werden. Die Ausführungsformen der Fig. 5 und 7 können deshalb eine Leistungseinrichtung bereitstellen, die einen Strombegrenzungs abschnitt aufweist.

Claims

1. Strombegrenzungsschaltung, umfassend:

eine Leistungseinrichtung (T&sub1;) mit einer Steuerelektrode;

einen ersten Widerstand (R&sub1;), der an einem Ende mit der Steuerelektrode der Leistungseinrichtung (T&sub1;) und an dem anderen Ende mit einer Potentialquelle (V1) verbunden ist;

einen zweiten Widerstand (R&sub2;) zum Erfassen eines Stromausgangs (I0) von der Leistungseinrichtung (T1);

einen ersten Transistor (Q&sub1;), dessen Basis und Kollektor zusammengeschaltet sind;

einen zweiten Transistor (Q&sub2;), dessen Kollektor mit dem Emitter des ersten Transistors (Q&sub1;) verbunden ist und dessen Emitter mit einem Ende des zweiten Widerstands (R2) verbunden ist;

einen dritten Transistor (Q&sub3;), dessen Basis mit der Basis des ersten Transistors (Q&sub1;) verbunden ist und dessen Kollektor mit der Steuerelektrode der Leistungseinrichtung (T1) verbunden ist und dessen Emitter mit der Basis des zweiten Transistors (Q2) verbunden ist;

einen vierten Transistor (Q4), dessen Basis mit dem Emitter des ersten Transistors (Q1) verbunden ist und dessen Kollektor mit dem Emitter des dritten Transistors (Q3) verbunden ist und dessen Emitter mit dem anderen Ende des zweiten Transistors (Q2) verbunden ist; und

einen dritten Widerstand (R&sub3;), der an einem Ende mit der Potentialquelle (V1) und an dem anderen Ende mit dem Kollektor des ersten Transistors (Q1) verbunden ist,

wobei der Ansgangsstrom (I0) der Leistungseinrichtung (T1) begrenzt wird, wenn der Ausgangsstrom (I0) der Leistungseinrichtung (T1) über einen vorgegebenen Wert ansteigt.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Verhältnis der Emitterfläche des ersten Transistors (Q1) zu derjenigen des dritten Transistors (Q3) 1:N ist, wobei N eine Zahl größer als 1 ist und wobei das Verhältnis der Emitterfläche des zweiten Transistors (Q2) zu derjenigen des vierten Transistors (Q4) M:1 ist, wobei M eine andere Zahl als 1 ist.

3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Leistungseinrichtung (T1) ein Leistungs-MOSFET ist.

4. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Ausgangsstrom (I&sub0;) in zwei Teile aufgeteilt ist, wobei der erste Teil n-mal so groß wie der zweite Teil ist, wobei n eine Zahl größer als 1 ist und wobei ein Strom von I&sub0;/(n+1) an den zweiten Widerstand (R2) fließt.

5. Schaltung, umfassend:

eine Leistungseinrichtung (T1) mit einer Steuerelektrode zum Empfangen eines Steuereingangs;

einen Widerstand (R2) zum Erfassen eines Ausgangsstroms (I&sub0;) der Leistungseinrichtung (T1), wobei der Widerstand (R2) ein mit der Leistungseinrichtung (T1) verbundenes erstes Ende und ein zweites Ende aufweist;

einen ersten Transistor (Q1), dessen Basis und Kollektor zusammengeschaltet sind und dessen Kollektor mit einer Stromquelle (I) verbunden ist;

einen zweiten Transistor (Q2), dessen Kollektor mit den Emitter des ersten Transistors (Q1) verbunden ist und dessen Emitter mit dem ersten Ende des Widerstands (Q2) verbunden ist;

einen dritten Transistor (Q3), dessen Basis mit der Basis des ersten Transistors (Q1) verbunden ist und dessen Emitter mit der Basis des zweiten Transistors (Q2) verbunden ist;

einen vierten Transistor (Q4), dessen Basis mit dem Emitter des ersten Transistors (Q1) verbunden ist, dessen Kollektor mit dem Emitter desdritten Transistors (Q3) verbunden ist und dessen Emitter mit dem zweiten Ende des Widerstands (R2) verbunden ist,

wobei ein Ausgangssignal (AUSGANG) von dem Kollektor des dritten Transistors (Q3) ausgegeben wird, wenn der Ausgangsstrom (I&sub0;) der Leistungseinrichtung (T1) über einen vorgegebenen Wert ansteigt, um den Ausgangsstrom der Leistungseinrichtung im Ansprechen darauf zu begrenzen.

6. Schaltung nach Anspruch 5, wobei das Verhältnis der Emitterfläche des ersten Transistors (Q1) zu derjenigen des dritten Transistors (Q3) 1:N ist, wobei N eine andere Zahl als 1 ist und wobei das Verhältnis der Emitterfläche des zweiten Transistors (Q2) zu derjenigen des vierten Transistors (Q4) M:1 ist, wobei M eine andere Zahl als 1 ist.

7. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Leistungseinrichtung (T1) ein Leistungs-MOSFET ist.