JP2802441B2 - 複合型半導体定電圧発生回路装置 - Google Patents
複合型半導体定電圧発生回路装置Info
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- JP2802441B2 JP2802441B2 JP20261089A JP20261089A JP2802441B2 JP 2802441 B2 JP2802441 B2 JP 2802441B2 JP 20261089 A JP20261089 A JP 20261089A JP 20261089 A JP20261089 A JP 20261089A JP 2802441 B2 JP2802441 B2 JP 2802441B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、相補型絶縁ゲート電界効果トランジスタと
バイポーラトランジスタとを同一半導体基板上に搭載し
てなる集積回路において、外部から与えられた入力直流
電圧に対し、小型、低消費電力にして安定な入力直流電
圧より低い定電圧を発生する複合型定電圧発生回路装置
に関するものである。
バイポーラトランジスタとを同一半導体基板上に搭載し
てなる集積回路において、外部から与えられた入力直流
電圧に対し、小型、低消費電力にして安定な入力直流電
圧より低い定電圧を発生する複合型定電圧発生回路装置
に関するものである。
（従来技術及び発明が解決しようとする課題） 従来この種の装置は第３図に示すような構成であっ
た。これは特開昭63−281505に示されるものである。図
において、１はエミッタ接地増幅素子、２は帰還回路、
３はエミッタフォロア増幅器、Q1,Q2はnpnバイポーラト
ランジスタ、R1,R2は抵抗素子、M1はｐチャネルエンハ
ンスメント型MOSFET（以下ｐ−chMOSFETと呼ぶ）、11は
外部より印加される直流電圧の入力端子、12は定電圧発
生回路の出力端子、13はエミッタ接地増幅素子１の入力
接点、14はエミッタフォロア増幅器３の入力接点であ
る。M1は抵抗としての動作をし、これを通常の抵抗素子
をもちいて半導体集積回路上に作製すると著しい面積を
要するためｐ−chMOSFETを用いている。
た。これは特開昭63−281505に示されるものである。図
において、１はエミッタ接地増幅素子、２は帰還回路、
３はエミッタフォロア増幅器、Q1,Q2はnpnバイポーラト
ランジスタ、R1,R2は抵抗素子、M1はｐチャネルエンハ
ンスメント型MOSFET（以下ｐ−chMOSFETと呼ぶ）、11は
外部より印加される直流電圧の入力端子、12は定電圧発
生回路の出力端子、13はエミッタ接地増幅素子１の入力
接点、14はエミッタフォロア増幅器３の入力接点であ
る。M1は抵抗としての動作をし、これを通常の抵抗素子
をもちいて半導体集積回路上に作製すると著しい面積を
要するためｐ−chMOSFETを用いている。
この回路において、出力端子12の電位V12がΔV12だけ
変動すると、帰還回路２によって、この変動は入力接点
13の電位V13をΔV13＝｛R2/（R1＋R2）｝ΔV12だけ変動
させる。エミッタ接地増幅素子１の増幅率AVEはAVE＝−
gmrsであるから、入力接点13の電位変動は増幅され、入
力接点14の電位V14をΔV14＝−gmrsΔV13＝−｛gmrs/
（１＋R1＋R2）｝ΔV12だけ変動せしめる。ここでgmは
エミッタ接地トランジスタQ1の相互コンダクタンスであ
り、rsはｐ−chMOSFET M1の微分抵抗である。
変動すると、帰還回路２によって、この変動は入力接点
13の電位V13をΔV13＝｛R2/（R1＋R2）｝ΔV12だけ変動
させる。エミッタ接地増幅素子１の増幅率AVEはAVE＝−
gmrsであるから、入力接点13の電位変動は増幅され、入
力接点14の電位V14をΔV14＝−gmrsΔV13＝−｛gmrs/
（１＋R1＋R2）｝ΔV12だけ変動せしめる。ここでgmは
エミッタ接地トランジスタQ1の相互コンダクタンスであ
り、rsはｐ−chMOSFET M1の微分抵抗である。
エミッタフォロア増幅器の電圧増幅率AvcはAvc÷１な
ので、V14の変動はそのまま定電圧発生回路の出力に伝
わり、V12の変動量ΔV12を補正すべく負帰還が働く。ま
た入力電位V11の変動ΔV11に対する出力電位V12の変動
ΔV12も同様にΔV12/ΔV11＝1/［１＋gmrs｛1/（１＋R1
/R2）｝］で表わされる。
ので、V14の変動はそのまま定電圧発生回路の出力に伝
わり、V12の変動量ΔV12を補正すべく負帰還が働く。ま
た入力電位V11の変動ΔV11に対する出力電位V12の変動
ΔV12も同様にΔV12/ΔV11＝1/［１＋gmrs｛1/（１＋R1
/R2）｝］で表わされる。
ここで、この回路における入力電位V11の下限につい
て考察する。エミッタ接地増幅素子の利得AVE＝gmrsに
つきgmはエミッタ接地増幅素子のバイポーラトランジス
タQ1の動作より可変である。gmが小ではAVEが小さいの
で電圧安定化の能力が低い。それゆえgmが一定値以上の
時この回路は動作する。さらにバイポーラトランジスタ
につきgm＝∂IC1/∂VBE1＝IC1/Vtであり、gmはIC1に比
例する。IC1はQ1のコレクタ電流、VBE1はベースエミッ
タ間電圧、Vtは定数である。言い替えれば回路が動作す
るにはIC1が一定値以上でなければならない。
て考察する。エミッタ接地増幅素子の利得AVE＝gmrsに
つきgmはエミッタ接地増幅素子のバイポーラトランジス
タQ1の動作より可変である。gmが小ではAVEが小さいの
で電圧安定化の能力が低い。それゆえgmが一定値以上の
時この回路は動作する。さらにバイポーラトランジスタ
につきgm＝∂IC1/∂VBE1＝IC1/Vtであり、gmはIC1に比
例する。IC1はQ1のコレクタ電流、VBE1はベースエミッ
タ間電圧、Vtは定数である。言い替えれば回路が動作す
るにはIC1が一定値以上でなければならない。
第３図より、バイポーラトランジスタQ2のベース電流
を無視すればIC1はｐ−chMOSFET M1のIDSであり、M1に
ついて−IDSと−VDSには第５図に示す単調増加の関係が
ある。ただしVDSはM1のドレイン−ソース間電圧でありI
DSはドレイン電流である。これゆえ一定値のIC1にたい
しVDSが求まる。言い替えれば回路動作上−VDSには最小
値がある。
を無視すればIC1はｐ−chMOSFET M1のIDSであり、M1に
ついて−IDSと−VDSには第５図に示す単調増加の関係が
ある。ただしVDSはM1のドレイン−ソース間電圧でありI
DSはドレイン電流である。これゆえ一定値のIC1にたい
しVDSが求まる。言い替えれば回路動作上−VDSには最小
値がある。
V11とV12とについて第３図より、V11＝VBE2＋（−
VDS）＋V12である。VBE2はQ2のベース−エミッタ間電圧
である。V12は定電圧発生回路装置の仕様できまり、V
BE2はほぼ一定値であるのでV11には最小値がある。ゆえ
に本定電圧発生回路装置はV11の最小値がきまる。
VDS）＋V12である。VBE2はQ2のベース−エミッタ間電圧
である。V12は定電圧発生回路装置の仕様できまり、V
BE2はほぼ一定値であるのでV11には最小値がある。ゆえ
に本定電圧発生回路装置はV11の最小値がきまる。
ところがこの回路のMOSFET M1につきVDS＝VGSであ
り、MOSFET M1の閾値電圧をVthとすると、VDS＝VGS＞V
thのときMOSFET M1のドレイン電流はIDSはエンハンスメ
ントｐ−chMOSFETであるからIDS＝０となってMOSFET M1
について電圧電流特性が第５図に示すように、IDS＝０
のときVDS＝０にならずオフセット電圧Voffを生じる。
本回路におけるMOSFET M1を動作点Ａにおける微分抵抗r
sの抵抗値をもつオーミック抵抗素子で構成した場合と
比べると、同一の電流Ioに対して微分抵抗は同じ値でも
M1の電圧−VDSのほうが大きい。MOSFET M1の電圧電流特
性を直線と近似した場合抵抗素子を利用したときよりV
offだけM1の電圧の方が大きい。すなわち回路の動作限
界として−VDSの最小値が大きい。すなわち上述の式V11
＝VBE2＋（−VDS）＋V12においてV11の最小値が大きい
ので本例の回路のようにM1にｐ−chMOSFETを利用した場
合は抵抗で構成した場合に比べてV11の最小値が大き
い。言い替えれば、入力電位の差（V11−V12）が小さい
回路の構成ができない、あるいは、入力電圧の大きく低
下した場合回路動作しない具体的には出力電圧の安定性
が悪いという欠点があった。
り、MOSFET M1の閾値電圧をVthとすると、VDS＝VGS＞V
thのときMOSFET M1のドレイン電流はIDSはエンハンスメ
ントｐ−chMOSFETであるからIDS＝０となってMOSFET M1
について電圧電流特性が第５図に示すように、IDS＝０
のときVDS＝０にならずオフセット電圧Voffを生じる。
本回路におけるMOSFET M1を動作点Ａにおける微分抵抗r
sの抵抗値をもつオーミック抵抗素子で構成した場合と
比べると、同一の電流Ioに対して微分抵抗は同じ値でも
M1の電圧−VDSのほうが大きい。MOSFET M1の電圧電流特
性を直線と近似した場合抵抗素子を利用したときよりV
offだけM1の電圧の方が大きい。すなわち回路の動作限
界として−VDSの最小値が大きい。すなわち上述の式V11
＝VBE2＋（−VDS）＋V12においてV11の最小値が大きい
ので本例の回路のようにM1にｐ−chMOSFETを利用した場
合は抵抗で構成した場合に比べてV11の最小値が大き
い。言い替えれば、入力電位の差（V11−V12）が小さい
回路の構成ができない、あるいは、入力電圧の大きく低
下した場合回路動作しない具体的には出力電圧の安定性
が悪いという欠点があった。
第４図はエミッタフォロア増幅器をダーリントン接続
とした従来構成例である。図において１はエミッタ接地
増幅素子、２は帰還回路、３はエミッタフォロア増幅
器、Q1,Q2、およびQ3はnpnバイポーラトランジスタ、
R1,R2は抵抗素子、M1はｐ−chMOSFET、11は外部より印
加される直流電圧の入力端子、12は定電圧発生回路の出
力端子、13はエミッタ接地増幅素子１の入力接点、14は
エミッタフォロア増幅器３の入力接点、18はQ2のベース
電極とQ3のエミッタ電極との接続点である。V11＝VBE2
＋VBE3＋（−VDS）＋V12であり、VBE2,VBE3はそれぞれQ
2,Q3のベース−エミッタ間電圧である。この場合バイポ
ーラトランジスタのベース−エミツ間電位がダーリント
ン接続でない場合に比べてもう一つ加わるので動作可能
な入力電位V11の最小値が上昇する。
とした従来構成例である。図において１はエミッタ接地
増幅素子、２は帰還回路、３はエミッタフォロア増幅
器、Q1,Q2、およびQ3はnpnバイポーラトランジスタ、
R1,R2は抵抗素子、M1はｐ−chMOSFET、11は外部より印
加される直流電圧の入力端子、12は定電圧発生回路の出
力端子、13はエミッタ接地増幅素子１の入力接点、14は
エミッタフォロア増幅器３の入力接点、18はQ2のベース
電極とQ3のエミッタ電極との接続点である。V11＝VBE2
＋VBE3＋（−VDS）＋V12であり、VBE2,VBE3はそれぞれQ
2,Q3のベース−エミッタ間電圧である。この場合バイポ
ーラトランジスタのベース−エミツ間電位がダーリント
ン接続でない場合に比べてもう一つ加わるので動作可能
な入力電位V11の最小値が上昇する。
本回路はこの欠点のほか、過渡特性として負荷電流が
急に減少した場合、第６図（横軸に時間、縦軸に負荷電
流、出力電位をとってある）に示す出力電位V12の上昇
を示すという欠点がある。これは、負荷電流の減少の際
Q2のベースに蓄積された過剰電荷を引き抜く電流経路が
ないため、Q2のコレクタ電流が流れ続け、これがR1,R2
に流れ、V12が上昇するためである。
急に減少した場合、第６図（横軸に時間、縦軸に負荷電
流、出力電位をとってある）に示す出力電位V12の上昇
を示すという欠点がある。これは、負荷電流の減少の際
Q2のベースに蓄積された過剰電荷を引き抜く電流経路が
ないため、Q2のコレクタ電流が流れ続け、これがR1,R2
に流れ、V12が上昇するためである。
（発明の目的） 本発明は上記の欠点を改善するため提案されたもの
で、その目的は小型、低消費電力にして急激な負荷電流
変化に対する安定性を高めると同時に、直流的な出力電
圧の安定性とくに入力電圧の低下に対する安定性を確保
する点を解決した定電圧発生回路装置を提供することに
ある。
で、その目的は小型、低消費電力にして急激な負荷電流
変化に対する安定性を高めると同時に、直流的な出力電
圧の安定性とくに入力電圧の低下に対する安定性を確保
する点を解決した定電圧発生回路装置を提供することに
ある。
（課題を解決するための手段） 上記の目的を達成するため、本発明は同一半導体基板
上に、それぞれ複数個のｐチャネルエンハンスメント型
MOSFET（ｐ−chMOSFETとよぶ）、ｎチャネルエンハンス
メント型MOSFET,npnバイポーラトランジスタ、pnpバイ
ポーラトランジスタを搭載してなる集積回路装置（以下
Bi−CMOS集積回路装置とよぶ）において、該エミッタフ
ォロア増幅器は第一のｐ−chMOSFET、第一のnpnバイポ
ーラトランジスタおよび第一の複数個直列接続されたダ
イオード（以下ダイオード列とよぶ）を含み、該第一の
ｐ−chMOSFETのソース電極が該第一のnpnバイポーラト
ランジスタのコレクタ電極に接続され、該第一のｐ−ch
MOSFETのゲート電極は第一のダイオード列中のアノード
端のダイオード以外の任意のダイオードのカソード電極
に接続され、該第一のｐ−chMOS FETのドレイン電極は
第一のnpnバイポーラトランジスタのベース電極および
第一のダイオード列のアノード電極に接続され、このダ
イオード列のカソード電極がエミッタ接地増幅素子の出
力接点と接続されることを特徴とする複合型半導体定電
圧発生回路装置を発明の主旨とするものである。
上に、それぞれ複数個のｐチャネルエンハンスメント型
MOSFET（ｐ−chMOSFETとよぶ）、ｎチャネルエンハンス
メント型MOSFET,npnバイポーラトランジスタ、pnpバイ
ポーラトランジスタを搭載してなる集積回路装置（以下
Bi−CMOS集積回路装置とよぶ）において、該エミッタフ
ォロア増幅器は第一のｐ−chMOSFET、第一のnpnバイポ
ーラトランジスタおよび第一の複数個直列接続されたダ
イオード（以下ダイオード列とよぶ）を含み、該第一の
ｐ−chMOSFETのソース電極が該第一のnpnバイポーラト
ランジスタのコレクタ電極に接続され、該第一のｐ−ch
MOSFETのゲート電極は第一のダイオード列中のアノード
端のダイオード以外の任意のダイオードのカソード電極
に接続され、該第一のｐ−chMOS FETのドレイン電極は
第一のnpnバイポーラトランジスタのベース電極および
第一のダイオード列のアノード電極に接続され、このダ
イオード列のカソード電極がエミッタ接地増幅素子の出
力接点と接続されることを特徴とする複合型半導体定電
圧発生回路装置を発明の主旨とするものである。
（作 用） 本発明はｐ−chMOSFETのゲート電極−ドレイン電極間
にダイオードを複数個介しており、このｐ−chMOSFETの
ゲート−ソース間にほぼ一定の電圧を与えｐ−chMOSFET
に反転層の形成を容易にし、抵抗として機能するｐ−ch
MOSFETにたいし従来構成にみられたIDS＝０のときにVDS
＝０にならないオフセット電圧を０にし、このｐ−chMO
SFETによる電圧降下分を減少させ、入力電圧の低下にた
いして出力電圧の安定化という回路の動作を行わさせる
ものである。
にダイオードを複数個介しており、このｐ−chMOSFETの
ゲート−ソース間にほぼ一定の電圧を与えｐ−chMOSFET
に反転層の形成を容易にし、抵抗として機能するｐ−ch
MOSFETにたいし従来構成にみられたIDS＝０のときにVDS
＝０にならないオフセット電圧を０にし、このｐ−chMO
SFETによる電圧降下分を減少させ、入力電圧の低下にた
いして出力電圧の安定化という回路の動作を行わさせる
ものである。
（実施例） 次に本発明の実施例について説明する。
なお実施例は一つの例示であって、本発明の精神を逸
脱しない範囲で、種々の変更あるいは改良を行いうるこ
とは云うまでもない。
脱しない範囲で、種々の変更あるいは改良を行いうるこ
とは云うまでもない。
第１図は本発明の複合型半導体定電圧発生回路装置の
第一の実施例を示すものである。図において、１はエミ
ッタ接地増幅素子、２は帰還回路、３はエミッタフォロ
ア増幅器、Q1,Q2はnpnバイポーラトランジスタ、R1,R2
は抵抗素子、D1,D2,D3はダイオードであり、これらはダ
イオード列を構成し、M1はｐ−chMOSFET、11は外部より
印加される直流電圧の入力端子、12は定電圧発生回路の
出力端子、13はエミッタ接地増幅素子の入力接点、14は
エミッタフェロア増幅器の入力接点である。またD1,D2,
D3のカソード電極端子をそれぞれ15,16,17とする。この
実施例ではｐ−chMOSFET M1のゲート端子はノード16に
接続されているが、これをノード17に接続してもよい。
ノード16,17に接続した場合において、MOSFET M1のゲー
ト−ドレイン間のダイオードの個数ｎはそれぞれｎ＝２
または３になる。またエミッタフォロア増幅器の入力接
点14に接続するとｎ＝０であり、MOSFET M1の特性につ
いては従来例と同一になる。一方ノード15に接続すると
ｎ＝１になる。FETトランジスタにおいてゲート−ドレ
イン間に接続したダイオードの個数ｎに対するMOSFET M
1の電流電圧特性を第５図に示す。
第一の実施例を示すものである。図において、１はエミ
ッタ接地増幅素子、２は帰還回路、３はエミッタフォロ
ア増幅器、Q1,Q2はnpnバイポーラトランジスタ、R1,R2
は抵抗素子、D1,D2,D3はダイオードであり、これらはダ
イオード列を構成し、M1はｐ−chMOSFET、11は外部より
印加される直流電圧の入力端子、12は定電圧発生回路の
出力端子、13はエミッタ接地増幅素子の入力接点、14は
エミッタフェロア増幅器の入力接点である。またD1,D2,
D3のカソード電極端子をそれぞれ15,16,17とする。この
実施例ではｐ−chMOSFET M1のゲート端子はノード16に
接続されているが、これをノード17に接続してもよい。
ノード16,17に接続した場合において、MOSFET M1のゲー
ト−ドレイン間のダイオードの個数ｎはそれぞれｎ＝２
または３になる。またエミッタフォロア増幅器の入力接
点14に接続するとｎ＝０であり、MOSFET M1の特性につ
いては従来例と同一になる。一方ノード15に接続すると
ｎ＝１になる。FETトランジスタにおいてゲート−ドレ
イン間に接続したダイオードの個数ｎに対するMOSFET M
1の電流電圧特性を第５図に示す。
第５図において、横軸に電流およびIDSをとり、縦軸
に電圧およびVDSをとってある。この図においてｎ＝０
がゲートとドレインを直接接続した従来の構成例に相当
するものであり、ｎ＝２が本実施例である。電圧の比較
のため微分抵抗rsと同一の抵抗値をもつオーミック抵抗
素子を利用した場合を示す。
に電圧およびVDSをとってある。この図においてｎ＝０
がゲートとドレインを直接接続した従来の構成例に相当
するものであり、ｎ＝２が本実施例である。電圧の比較
のため微分抵抗rsと同一の抵抗値をもつオーミック抵抗
素子を利用した場合を示す。
ここで、ゲートドレイン間のダイオードの個数ｎに対
するMOSFET M1の電流電圧特性について説明する。ゲー
ト−ソース間電圧VGS、ドレイン−ソース間電圧VDSにつ
いて、−VGS＝−VDS＋nVfである。但しVfはダイオード
の順方向電圧である。ｐ−chMOSFETについて（−VGS）
−（−Vth）＞０でチャネルに反転層が形成される。そ
れには（−VGS）−（Vth）＝−VDS−（−Vth−nVf）＞
０であり、とくに、VDS＝０で反転層が形成される条件
は−（−Vth−nVf）＞０である。ｐ−chエンハンスメン
ト型MOSFETであるので、Vth＜０であり、これゆえVDS＝
０のときｎ＝０では上式の値に負になり反転層は形成さ
れない。VDS＝０では上式よりｎ＞Vth−Vfをみたすｎに
対して、反転層が形成される。VDS＝０でｐ−MOSFETに
反転層が形成されないとIDS＝０のとき−VDS＞０とな
る。この電圧をオフセット電圧とよびVoffで表わす。通
常、Vth＝−0.6V程度、Vf＝0.8V程度であるので、第５
図に示すようにｎ＝0,1のときオフセット電圧が発生し
ており、ｎ≧２で発生しない。
するMOSFET M1の電流電圧特性について説明する。ゲー
ト−ソース間電圧VGS、ドレイン−ソース間電圧VDSにつ
いて、−VGS＝−VDS＋nVfである。但しVfはダイオード
の順方向電圧である。ｐ−chMOSFETについて（−VGS）
−（−Vth）＞０でチャネルに反転層が形成される。そ
れには（−VGS）−（Vth）＝−VDS−（−Vth−nVf）＞
０であり、とくに、VDS＝０で反転層が形成される条件
は−（−Vth−nVf）＞０である。ｐ−chエンハンスメン
ト型MOSFETであるので、Vth＜０であり、これゆえVDS＝
０のときｎ＝０では上式の値に負になり反転層は形成さ
れない。VDS＝０では上式よりｎ＞Vth−Vfをみたすｎに
対して、反転層が形成される。VDS＝０でｐ−MOSFETに
反転層が形成されないとIDS＝０のとき−VDS＞０とな
る。この電圧をオフセット電圧とよびVoffで表わす。通
常、Vth＝−0.6V程度、Vf＝0.8V程度であるので、第５
図に示すようにｎ＝0,1のときオフセット電圧が発生し
ており、ｎ≧２で発生しない。
つぎにオフセット電圧が回路動作上良くないことを示
す。エミッタ接地増幅素子の利得AVE＝gmrsにつきgmは
エミッタ接地増幅素子のバイポーラトランジスタQ1の動
作点により可変である。本回路が動作するにはAVEが大
きく電圧安定化の能力が十分なければならず、それには
gmが十分大きくなくてはならない。バイポーラトランジ
スタについてはgmはIC1に比例する。ここでIC1はバイポ
ーラトランジスタQ1のコレクタ電流、VBE1はベースエミ
ッタ間電圧、Vtは定数である。言い替えれば回路が動作
するにはIC1が一定値以上でなければならない。第１図
でバイポーラトランジスタQ2のベース電流を無視すれば
IC1はM1の−IDSに等しい。第５図より微分抵抗rsは曲線
の接線の傾きとして求まり、AVEはIC1に比例するのでA
VEとVDSの関係がさだまる。
す。エミッタ接地増幅素子の利得AVE＝gmrsにつきgmは
エミッタ接地増幅素子のバイポーラトランジスタQ1の動
作点により可変である。本回路が動作するにはAVEが大
きく電圧安定化の能力が十分なければならず、それには
gmが十分大きくなくてはならない。バイポーラトランジ
スタについてはgmはIC1に比例する。ここでIC1はバイポ
ーラトランジスタQ1のコレクタ電流、VBE1はベースエミ
ッタ間電圧、Vtは定数である。言い替えれば回路が動作
するにはIC1が一定値以上でなければならない。第１図
でバイポーラトランジスタQ2のベース電流を無視すれば
IC1はM1の−IDSに等しい。第５図より微分抵抗rsは曲線
の接線の傾きとして求まり、AVEはIC1に比例するのでA
VEとVDSの関係がさだまる。
ここで第１図より回路の入力電位V11と出力電位V12の
間にはV11＝VBE2＋（−VDS）＋V12の関係がある。ただ
しVBE2はバイポーラトランジスタQ2のベースエミッタ間
電圧である。VBE2はほぼ一定値であるから、VDSが小さ
い方がV11とV12との違いが小さい。差が小さいというこ
とは電圧の変換により消費される電力が少ないだけでな
く、低い入力電圧に対して回路が動作することを示す。
いいかえれば入力電圧の低下に対して、出力電圧の安定
度が高いことを意味する。Voffが大きいほど−VDSが大
きくなるのでV11の動作領域は狭くなる。これゆえ、V
offは小さい方がよく、Voff＝０が望ましい。すなわちM
OSFET M1の代わりにオーミック抵抗素子を用いるのが理
想であるが、必要とするrsの抵抗値を半導体集積回路上
で実現しようとすると極めて広い面積を要するため、好
ましくない、面積縮小のため、ｐ−chMOSFETを用いる
と、オフセット電圧のため回路の性能が落ちる。この実
施例ではｐ−chMOSFETを利用し、かつ複数のダイオード
によりこのMOSFETのゲート−ドレイン間に定電圧をあた
えてVoffを零にしているので、小さい面積で入力電圧低
下に対し出力電圧安定化の性能がよい定電圧発生回路装
置を得る。
間にはV11＝VBE2＋（−VDS）＋V12の関係がある。ただ
しVBE2はバイポーラトランジスタQ2のベースエミッタ間
電圧である。VBE2はほぼ一定値であるから、VDSが小さ
い方がV11とV12との違いが小さい。差が小さいというこ
とは電圧の変換により消費される電力が少ないだけでな
く、低い入力電圧に対して回路が動作することを示す。
いいかえれば入力電圧の低下に対して、出力電圧の安定
度が高いことを意味する。Voffが大きいほど−VDSが大
きくなるのでV11の動作領域は狭くなる。これゆえ、V
offは小さい方がよく、Voff＝０が望ましい。すなわちM
OSFET M1の代わりにオーミック抵抗素子を用いるのが理
想であるが、必要とするrsの抵抗値を半導体集積回路上
で実現しようとすると極めて広い面積を要するため、好
ましくない、面積縮小のため、ｐ−chMOSFETを用いる
と、オフセット電圧のため回路の性能が落ちる。この実
施例ではｐ−chMOSFETを利用し、かつ複数のダイオード
によりこのMOSFETのゲート−ドレイン間に定電圧をあた
えてVoffを零にしているので、小さい面積で入力電圧低
下に対し出力電圧安定化の性能がよい定電圧発生回路装
置を得る。
なおこの実施例においてエミッタフォロア増幅器にダ
ーリントン接続の構成を採用することも可能であるが、
第２の実施例にしめした回数構成にした方がよい。
ーリントン接続の構成を採用することも可能であるが、
第２の実施例にしめした回数構成にした方がよい。
第２図は本発明の第２の実施例を示すものである。図
において、１はエミッタ接地増幅素子、２は帰還回路、
３はエミッタフォロア増幅器、Q1,Q2,Q3はnpnバイポー
ラトランジスタ、R1,R2は抵抗素子、D1,D2,D3,D4,D5は
ダイオードであり、これらのうちD1,D2,D3は第一のダイ
オード列を構成し、D4,D5は第二のダイオード列を構成
し、M1はｐチャネルエンハンスメント型MOSFET、11は外
部より印加される直流電圧の入力端子、12は定電圧発生
回路の出力端子、13はエミッタ接地増幅素子の入力接
点、14はエミッタフォロア増幅器の入力接点である。1
5,16,17はそれぞれD1,D2,D3のカソード電極端子であ
り、18はバイポーラトランジスタQ2のベース電極とバイ
ポーラトランジスタQ3のエミッタ電極との接続点であ
る。ｐ−MOSFET M1のゲート電極をノード16に接続して
いる。バイポーラトランジスタQ2のベースの蓄積電荷を
引き抜くため、ノード17と18とがダイオード列２を通し
て、ノード18がアノード電極、ノード17がカソード電極
となるように結合されている。このような構造になって
いるから、Voffは０であり、回路動作するV11の最小値
を小さくすることが可能であることは第一の実施例と同
様である。またバイポーラトランジスタQ2のベース電極
はダイオード列２を通してノード17に接続されているた
め、過渡特性として負荷電流が小さくなった場合、バイ
ポーラトランジスタQ2のベースに蓄積された電荷を引き
抜く電流パスが存在するのでV12の上昇は抑えられる。
これを第６図にしめす。
において、１はエミッタ接地増幅素子、２は帰還回路、
３はエミッタフォロア増幅器、Q1,Q2,Q3はnpnバイポー
ラトランジスタ、R1,R2は抵抗素子、D1,D2,D3,D4,D5は
ダイオードであり、これらのうちD1,D2,D3は第一のダイ
オード列を構成し、D4,D5は第二のダイオード列を構成
し、M1はｐチャネルエンハンスメント型MOSFET、11は外
部より印加される直流電圧の入力端子、12は定電圧発生
回路の出力端子、13はエミッタ接地増幅素子の入力接
点、14はエミッタフォロア増幅器の入力接点である。1
5,16,17はそれぞれD1,D2,D3のカソード電極端子であ
り、18はバイポーラトランジスタQ2のベース電極とバイ
ポーラトランジスタQ3のエミッタ電極との接続点であ
る。ｐ−MOSFET M1のゲート電極をノード16に接続して
いる。バイポーラトランジスタQ2のベースの蓄積電荷を
引き抜くため、ノード17と18とがダイオード列２を通し
て、ノード18がアノード電極、ノード17がカソード電極
となるように結合されている。このような構造になって
いるから、Voffは０であり、回路動作するV11の最小値
を小さくすることが可能であることは第一の実施例と同
様である。またバイポーラトランジスタQ2のベース電極
はダイオード列２を通してノード17に接続されているた
め、過渡特性として負荷電流が小さくなった場合、バイ
ポーラトランジスタQ2のベースに蓄積された電荷を引き
抜く電流パスが存在するのでV12の上昇は抑えられる。
これを第６図にしめす。
第６図において、横軸に時間、縦軸に負荷電流、出力
電位をとってある。この図から、負荷電流が急に減少し
た場合、ダイオード列２が無い場合に比べてV12出力電
圧の上昇は抑えられていることが分る。
電位をとってある。この図から、負荷電流が急に減少し
た場合、ダイオード列２が無い場合に比べてV12出力電
圧の上昇は抑えられていることが分る。
なお本発明の実施例においてエミッタ接地増幅器にお
いてダーリントン接続等の構成をとっても、また帰還回
路内部の構成を変更し、たとえば抵抗素子をｐ−MOSFET
で構成したり、帰還回路に温度保証機能を具備させたり
しても同様な効果を有することは明らかである。
いてダーリントン接続等の構成をとっても、また帰還回
路内部の構成を変更し、たとえば抵抗素子をｐ−MOSFET
で構成したり、帰還回路に温度保証機能を具備させたり
しても同様な効果を有することは明らかである。
またダイオード列はダイオード単体を用いることもで
きる。
きる。
（発明の効果） 以上説明したように、本発明によれば、ダイオードの
定電圧性を利用することにより、ｐチャネルエンハンス
メント型MOSFETのゲート−ドレイン間に電圧を与え反転
層を形成し易くし、抵抗としてもちいるMOSFETの電圧電
流特性を改善し入力電圧の低下に対しても安定な出力電
圧を供給し、またバイポーラトランジスタをダーリント
ン接続した場合にベースに蓄積された電荷の引抜経路が
あるので急激な負荷電流の変化に対する出力電圧応答性
を向上させているから、外部より供給された電源電圧を
より低い電圧に変換し、CMOSで構成された回路の電源電
圧として利用すると、低電源電圧動作によるCMOS回路の
低消費電力性向上、耐圧上のマージン緩和によりCMOS微
細化が可能となるため、CMOS回路の高速化が図れるとい
う効果がある。
定電圧性を利用することにより、ｐチャネルエンハンス
メント型MOSFETのゲート−ドレイン間に電圧を与え反転
層を形成し易くし、抵抗としてもちいるMOSFETの電圧電
流特性を改善し入力電圧の低下に対しても安定な出力電
圧を供給し、またバイポーラトランジスタをダーリント
ン接続した場合にベースに蓄積された電荷の引抜経路が
あるので急激な負荷電流の変化に対する出力電圧応答性
を向上させているから、外部より供給された電源電圧を
より低い電圧に変換し、CMOSで構成された回路の電源電
圧として利用すると、低電源電圧動作によるCMOS回路の
低消費電力性向上、耐圧上のマージン緩和によりCMOS微
細化が可能となるため、CMOS回路の高速化が図れるとい
う効果がある。
第１図は本発明の複合型半導体定電圧発生回路装置の第
一の実施例回路図、第２図は本発明の第二の実施例回路
図、第３図はエミッタ接地増幅素子、エミッタフォロア
増幅器、帰還回路を備えた従来の定電圧発生回路装置、
第４図はエミッタフォロア増幅器にダーリトン接続をも
ちいた従来の定電圧発生回路装置、第５図は回路中のｐ
−chMOSFETの電圧電流特性を説明するための図、第６図
は負荷電流の急な変化に対する出力電位の変化を説明す
るための図である。 １……エミッタ接地増幅素子、２……帰還回路、３……
エミッタフォロア増幅器、11……外部より印加される直
流電圧の入力端子、12……定電圧発生回路の出力端子、
13……エミッタ接地増幅素子の入力接点、14……エミッ
タフォロア増幅器の入力接点、15,16,17……各ダイオー
ドのカソード電極接点、18……ダーリントン接続したバ
イポーラトランジスタの接続点、Q1,Q2,Q3……npnバイ
ポーラトランジスタ、R1,R2……抵抗素子、D1,D2,D3,
D4,D5……ダイオード、M1……ｐチャネルエンハンスメ
ント型MOSFET。
一の実施例回路図、第２図は本発明の第二の実施例回路
図、第３図はエミッタ接地増幅素子、エミッタフォロア
増幅器、帰還回路を備えた従来の定電圧発生回路装置、
第４図はエミッタフォロア増幅器にダーリトン接続をも
ちいた従来の定電圧発生回路装置、第５図は回路中のｐ
−chMOSFETの電圧電流特性を説明するための図、第６図
は負荷電流の急な変化に対する出力電位の変化を説明す
るための図である。 １……エミッタ接地増幅素子、２……帰還回路、３……
エミッタフォロア増幅器、11……外部より印加される直
流電圧の入力端子、12……定電圧発生回路の出力端子、
13……エミッタ接地増幅素子の入力接点、14……エミッ
タフォロア増幅器の入力接点、15,16,17……各ダイオー
ドのカソード電極接点、18……ダーリントン接続したバ
イポーラトランジスタの接続点、Q1,Q2,Q3……npnバイ
ポーラトランジスタ、R1,R2……抵抗素子、D1,D2,D3,
D4,D5……ダイオード、M1……ｐチャネルエンハンスメ
ント型MOSFET。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−7117（ＪＰ，Ａ) 特開 昭63−281505（ＪＰ，Ａ) 実開 昭53−21336（ＪＰ，Ｕ) 実開 昭52−21641（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) G05F 1/56 G05F 3/00
Claims (2)
- 【請求項１】同一半導体基板上に、それぞれ複数個のｐ
チャネルエンハンスメント型MOSFET（以下ｐ−chMOSFET
とよぶ）、ｎチャネルエンハンスメント型MOSFET,npnバ
イポーラトランジスタ、pnpバイポーラトランジスタを
搭載してなる集積回路装置（以下Bi−CMOS集積回路装置
とよぶ）において、 少なくとも一つ以上のnpnバイポーラトランジスタを具
備したエミッタ接地増幅素子と、 出力電圧の変動を検出し、該エミッタ接地増幅素子に伝
える帰還回路と、出力接点が帰還回路の入力接点に接続
されるエミッタフォロア増幅器とを具備し、 該エミッタフォロア増幅器は第一のｐ−chMOSFET、第一
のnpnバイポーラトランジスタおよび第一の複数個直列
接続されたダイオード（以下ダイオード列とよぶ）を含
み、該第一のｐ−chMOSFETのソース電極が該第一のnpn
バイポーラトランジスタのコレクタ電極に接続され、該
第一のｐ−chMOSFETのゲート電極は、直列に接続された
第一のダイオード列中のアノード端のダイオード以外の
任意のダイオードのカソード電力に接続され、該第一の
ｐ−chMOSFETのドレイン電極は第一のnpnバイポーラト
ランジスタのベース電極および第一のダイオード列のア
ノード電極に接続され、このダイオード列のカソード電
極がエミッタ接地増幅素子の出力接点と接続されること
を特徴とする複合型半導体定電圧発生回路装置。 - 【請求項２】エミッタフォロア型増幅器は第一のｐ−ch
MOSFET、第一および第二のnpn、バイポーラトランジス
タおよび第一のダイオード列、および第二のダイオード
列またはダイオード単体を含み、該第一のバイポーラト
ランジスタのベース電極および第二のバイポーラトラン
ジスタのエミッタ電極が接続されたダーリントン接続と
し、第一のバイポーラトランジスタのエミッタ電極が出
力接点となり、第二のバイポーラトランジスタのベース
電極が第一のｐ−chMOSFETのドレイン電極に接続され、
第一のバイポーラトランジスタのベース電極と第二のバ
イポーラトランジスタのエミッタ電極の接続点が、第二
のダイオード列または前述のダイオード単体のアノード
電極に接続され、第二のダイオード列または前述のダイ
オード単体のカソード電極が第一のダイオード列中の任
意のダイオードのカソード電極に接続されることを特徴
とする、請求項１記載の複合型半導体定電圧発生回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20261089A JP2802441B2 (ja) | 1989-08-04 | 1989-08-04 | 複合型半導体定電圧発生回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20261089A JP2802441B2 (ja) | 1989-08-04 | 1989-08-04 | 複合型半導体定電圧発生回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0367313A JPH0367313A (ja) | 1991-03-22 |
| JP2802441B2 true JP2802441B2 (ja) | 1998-09-24 |
Family
ID=16460262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20261089A Expired - Fee Related JP2802441B2 (ja) | 1989-08-04 | 1989-08-04 | 複合型半導体定電圧発生回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2802441B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007124939A (ja) * | 2005-11-02 | 2007-05-24 | Uchida Yoko Co Ltd | 球根支持具 |
| JP5110018B2 (ja) * | 2009-03-26 | 2012-12-26 | 株式会社デンソー | 電源回路 |
-
1989
- 1989-08-04 JP JP20261089A patent/JP2802441B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0367313A (ja) | 1991-03-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |