JPH11168175A - フィルタに係合できる保護回路 - Google Patents
フィルタに係合できる保護回路Info
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- JPH11168175A JPH11168175A JP10279298A JP27929898A JPH11168175A JP H11168175 A JPH11168175 A JP H11168175A JP 10279298 A JP10279298 A JP 10279298A JP 27929898 A JP27929898 A JP 27929898A JP H11168175 A JPH11168175 A JP H11168175A
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/041—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage using a short-circuiting device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】
【課題】 ダイオードが高コストにならない、電子装置
に影響を及ぼす電気サージから保護する保護回路を提供
する。 【解決手段】 ２つの入力端子（１１、１２）と２つの
出力端子（１３、１４）との間に接続されており、該出
力端子は保護すべき回路（３）の入力に接続されてい
る、電気サージに対する保護の構造において、第１の入
力端子（１１）はインピーダンス（Ｚ）を介して第１の
出力端子（１３）に接続されており、第２の入力端子
（１２）は第２の出力端子（１４）に接続されており、
入力端子（１１、１２）は第１の雪崩ダイオード（Ｚ
１）によって相互接続されており、出力端子（１３、１
４）は第１の雪崩ダイオードと同一極性の第２の雪崩ダ
イオード（Ｚ２）によって相互接続されている構造を有
する。
に影響を及ぼす電気サージから保護する保護回路を提供
する。 【解決手段】 ２つの入力端子（１１、１２）と２つの
出力端子（１３、１４）との間に接続されており、該出
力端子は保護すべき回路（３）の入力に接続されてい
る、電気サージに対する保護の構造において、第１の入
力端子（１１）はインピーダンス（Ｚ）を介して第１の
出力端子（１３）に接続されており、第２の入力端子
（１２）は第２の出力端子（１４）に接続されており、
入力端子（１１、１２）は第１の雪崩ダイオード（Ｚ
１）によって相互接続されており、出力端子（１３、１
４）は第１の雪崩ダイオードと同一極性の第２の雪崩ダ
イオード（Ｚ２）によって相互接続されている構造を有
する。
Description
【０００１】
【発明の属する技術分野】本発明は、素子、及び／又
は、例えば移動体電話、コンピュータ若しくはプリンタ
のような電子装置に影響を及ぼす電気サージから保護す
る保護回路の分野に関する。例えば、短時間に数十アン
ペアの非常に高い電流ピークに対応することができる静
電気サージからこのような装置を保護することが、特に
所望される。
は、例えば移動体電話、コンピュータ若しくはプリンタ
のような電子装置に影響を及ぼす電気サージから保護す
る保護回路の分野に関する。例えば、短時間に数十アン
ペアの非常に高い電流ピークに対応することができる静
電気サージからこのような装置を保護することが、特に
所望される。
【０００２】
【従来の技術】従来、図１Ａに表されたように、外部素
子に接続された装置３の入力１及び２を保護するため
に、雪崩ダイオード５又は等価装置がこれらの入力の間
に配置されている。抵抗７及び８は、回路に自発的に挿
入された接続抵抗又は抵抗器に対応する。
子に接続された装置３の入力１及び２を保護するため
に、雪崩ダイオード５又は等価装置がこれらの入力の間
に配置されている。抵抗７及び８は、回路に自発的に挿
入された接続抵抗又は抵抗器に対応する。
【０００３】理論的に、図１Ｂに表されたように、雪崩
ダイオードは、導通すべきその端子間の電圧ＶZ を必要
とする。しかしながら、このダイオードを通る電流がか
なり増加したとき、図１Ｂに表されているように、雪崩
ダイオードを通過する電圧Ｖは、ＶZ ＝ＲZ Ｉに等しい
値ＶS に達するように増加する。Ｉはサージに係る電流
である。実際の例として、およそ０．４ｍｍ2 の面領域
の雪崩ダイオードならば、従来の技術では、等価動的抵
抗ＲZ が０．４オームのオーダとなる。電流ピークが３
０アンペアのオーダであるならば、６ボルトの降伏電圧
を有する雪崩ダイオードの間の実効電圧は６＋０．４×
３０＝１８ボルトとなる。実効値は、ノーマル電圧の３
倍であり、保護すべき回路の素子の破壊はそれらに起因
する。
ダイオードは、導通すべきその端子間の電圧ＶZ を必要
とする。しかしながら、このダイオードを通る電流がか
なり増加したとき、図１Ｂに表されているように、雪崩
ダイオードを通過する電圧Ｖは、ＶZ ＝ＲZ Ｉに等しい
値ＶS に達するように増加する。Ｉはサージに係る電流
である。実際の例として、およそ０．４ｍｍ2 の面領域
の雪崩ダイオードならば、従来の技術では、等価動的抵
抗ＲZ が０．４オームのオーダとなる。電流ピークが３
０アンペアのオーダであるならば、６ボルトの降伏電圧
を有する雪崩ダイオードの間の実効電圧は６＋０．４×
３０＝１８ボルトとなる。実効値は、ノーマル電圧の３
倍であり、保護すべき回路の素子の破壊はそれらに起因
する。
【０００４】雪崩ダイオードの動的な抵抗値を減少する
ために、その面を増加すべきであることは公知である。
面が係数４によって増加されるならば、例えば１．６ｍ
ｍ2の面に達するために、等価抵抗はわずか０．１オー
ムになる。電流の流れにつながる過電圧はわずか３ボル
トであり、即ち雪崩ダイオードの間の電圧は、許容でき
る、３０アンペアに対して９ボルトのオーダの値に達す
る。
ために、その面を増加すべきであることは公知である。
面が係数４によって増加されるならば、例えば１．６ｍ
ｍ2の面に達するために、等価抵抗はわずか０．１オー
ムになる。電流の流れにつながる過電圧はわずか３ボル
トであり、即ち雪崩ダイオードの間の電圧は、許容でき
る、３０アンペアに対して９ボルトのオーダの値に達す
る。
【０００５】
【発明が解決しようとする課題】しかしながら、これ
は、ダイオードのコストがその面と共に増加し、かなり
の面は電流に伴う電圧の増加が無視できるように提供し
なければならないという不都合な点を有する。
は、ダイオードのコストがその面と共に増加し、かなり
の面は電流に伴う電圧の増加が無視できるように提供し
なければならないという不都合な点を有する。
【０００６】更に、雪崩ダイオードは、特定のストレイ
キャパシタンスを封鎖（非導通）状態で必然的に表す。
従来の場合、０．４ｍｍ2 のダイオードに対して、２５
０ｐＦのオーダのストレイキャパシタンスとなる。ダイ
オードの面が４倍ならば、ストレイキャパシタンスは、
１ナノファラッドのオーダの値に達するために４倍にな
る。結果として、保護システムは、抵抗の選択とは別に
選択できない高キャパシタンスを示す。これは、特定の
用途において不都合な点である。
キャパシタンスを封鎖（非導通）状態で必然的に表す。
従来の場合、０．４ｍｍ2 のダイオードに対して、２５
０ｐＦのオーダのストレイキャパシタンスとなる。ダイ
オードの面が４倍ならば、ストレイキャパシタンスは、
１ナノファラッドのオーダの値に達するために４倍にな
る。結果として、保護システムは、抵抗の選択とは別に
選択できない高キャパシタンスを示す。これは、特定の
用途において不都合な点である。
【０００７】従って、本発明の目的は、前述したような
従来技術のシステムの不都合な点を克服することであ
る。
従来技術のシステムの不都合な点を克服することであ
る。
【０００８】本発明の他の目的は、それらの間の電圧が
期待された通常値に近づいて維持するような保護構造を
提供することである。
期待された通常値に近づいて維持するような保護構造を
提供することである。
【０００９】本発明の他の目的は、減少されたシリコン
面を占有するこのような構造を提供することである。
面を占有するこのような構造を提供することである。
【００１０】本発明の他の目的は、選択されたフィルタ
リング特性を示すこのような構造を提供することであ
る。
リング特性を示すこのような構造を提供することであ
る。
【００１１】
【課題を解決するための手段】これら及び他の目的を達
成するために、本発明は、２つの入力端子と２つの出力
端子との間に接続されており、該出力端子は保護すべき
回路の入力に接続されており、第１の入力端子はインピ
ーダンスを介して第１の出力端子に接続されており、第
２の入力端子は、第２の出力端子に接続されており、入
力端子は、第１の雪崩ダイオードによって相互接続され
ており、出力端子は、第１の雪崩ダイオードと同一極性
の第２の雪崩ダイオードによって相互接続されている、
電気サージに対する保護の構造を提供する。
成するために、本発明は、２つの入力端子と２つの出力
端子との間に接続されており、該出力端子は保護すべき
回路の入力に接続されており、第１の入力端子はインピ
ーダンスを介して第１の出力端子に接続されており、第
２の入力端子は、第２の出力端子に接続されており、入
力端子は、第１の雪崩ダイオードによって相互接続され
ており、出力端子は、第１の雪崩ダイオードと同一極性
の第２の雪崩ダイオードによって相互接続されている、
電気サージに対する保護の構造を提供する。
【００１２】本発明の一実施形態によれば、２つの雪崩
ダイオードは同一であるか又は少なくとも実質的に同一
である。
ダイオードは同一であるか又は少なくとも実質的に同一
である。
【００１３】本発明の一実施形態によれば、２つの雪崩
ダイオードは双方向である。
ダイオードは双方向である。
【００１４】本発明の一実施形態によれば、インピーダ
ンスは、第１の入力及び出力端子の間に接続された抵抗
である。
ンスは、第１の入力及び出力端子の間に接続された抵抗
である。
【００１５】本発明の一実施形態によれば、インピーダ
ンスは、３極インピーダンスであり、その第３の端子は
第２の入力及び出力の端子に接続されており、３極の要
素は雪崩ダイオードと共にフィルタリング構造を形成す
る。
ンスは、３極インピーダンスであり、その第３の端子は
第２の入力及び出力の端子に接続されており、３極の要
素は雪崩ダイオードと共にフィルタリング構造を形成す
る。
【００１６】本発明の一実施形態によれば、３極は、２
つの直列の抵抗と並列キャパシタとを含んでいる。
つの直列の抵抗と並列キャパシタとを含んでいる。
【００１７】本発明は、また、第１の導電タイプの基板
内に、基板にツェナー接合を形成した第２の導電タイプ
の２つの領域と、絶縁層の中間位置の基板の上部面上に
形成された１つのメタライゼーションとを含む。
内に、基板にツェナー接合を形成した第２の導電タイプ
の２つの領域と、絶縁層の中間位置の基板の上部面上に
形成された１つのメタライゼーションとを含む。
【００１８】更に以下に詳細に説明する本発明の効果に
よれば、本発明の構造は、特に、構造を保証する所定の
フィルタリング効果と組み合わせることに非常に適す
る。
よれば、本発明の構造は、特に、構造を保証する所定の
フィルタリング効果と組み合わせることに非常に適す
る。
【００１９】
【発明の実施の形態】本発明の前述した目的、特徴及び
効果は、添付図面に関する、限定しない特別の実施形態
の説明を、以下に詳細に説明していく。
効果は、添付図面に関する、限定しない特別の実施形態
の説明を、以下に詳細に説明していく。
【００２０】図２に表されたように、本発明による保護
構造１０は、保護すべき回路３に接続された入力端子１
１及び１２と出力端子１３及び１４とを含む。端子１２
及び１４は相互に接続される。端子１１及び１３は、抵
抗Ｒを介して接続される。端子１１及び１２は、雪崩ダ
イオードＺ１を介して接続される。端子１３及び１４は
雪崩ダイオードＺ２を介して接続される。
構造１０は、保護すべき回路３に接続された入力端子１
１及び１２と出力端子１３及び１４とを含む。端子１２
及び１４は相互に接続される。端子１１及び１３は、抵
抗Ｒを介して接続される。端子１１及び１２は、雪崩ダ
イオードＺ１を介して接続される。端子１３及び１４は
雪崩ダイオードＺ２を介して接続される。
【００２１】雪崩ダイオードＺ１及びＺ２は同一であ
り、同じ雪崩電圧ＶZ と同じ動的な抵抗値ＲZ とを有
し、サージに起因する入力電流ＩS は、 ＩS ＝Ｉ1 ＋Ｉ2 （１） であり、Ｉ1 は雪崩ダイオードＺ１の電流を示してお
り、Ｉ2 は雪崩ダイオードＺ２の電流を示している。
り、同じ雪崩電圧ＶZ と同じ動的な抵抗値ＲZ とを有
し、サージに起因する入力電流ＩS は、 ＩS ＝Ｉ1 ＋Ｉ2 （１） であり、Ｉ1 は雪崩ダイオードＺ１の電流を示してお
り、Ｉ2 は雪崩ダイオードＺ２の電流を示している。
【００２２】端子１３の出力電流を無視して、以下の関
係式にできる。 Ｉ1 ＲZ ＝ＩZ （Ｒ＋ＲZ ） （２）
係式にできる。 Ｉ1 ＲZ ＝ＩZ （Ｒ＋ＲZ ） （２）
【００２３】これは、以下の式を導く。 ＩS ＝Ｉ1 （１＋ＲZ ／（Ｒ＋ＲZ ））＝Ｉ1 （（Ｒ＋２ＲZ ）／（Ｒ＋ＲZ ）） （３） ＩS ＝Ｉ2 （１＋（Ｒ＋ＲZ ）／ＲZ ）＝Ｉ2 （（Ｒ＋２ＲZ ）／ＲZ ） （４）
【００２４】従って、過負荷に起因する入力電圧Ｖe
は、 Ｖe ＝ＶZ ＋ＲZ ＩS （（Ｒ＋ＲZ ）／（Ｒ＋２ＲZ ）） （５） にでき、過電圧は、 ＶS ＝ＶZ ＋ＲZ ＩS （ＲZ ／（Ｒ＋２ＲZ ）） （６） となる。等価式（６）は、値Ｒが値ＲZ よりもかなり大
きいならば、出力電圧ＶS は実質的にＶZ に等しくなる
ことを表している。
は、 Ｖe ＝ＶZ ＋ＲZ ＩS （（Ｒ＋ＲZ ）／（Ｒ＋２ＲZ ）） （５） にでき、過電圧は、 ＶS ＝ＶZ ＋ＲZ ＩS （ＲZ ／（Ｒ＋２ＲZ ）） （６） となる。等価式（６）は、値Ｒが値ＲZ よりもかなり大
きいならば、出力電圧ＶS は実質的にＶZ に等しくなる
ことを表している。
【００２５】抵抗ＲZ が予め０．４オームに等しく、Ｒ
＝５０オームならば係数ＲZ ／（Ｒ＋２ＲZ ）が０．４
／５０．８に等しく、即ちおよそ１／１００になる。
＝５０オームならば係数ＲZ ／（Ｒ＋２ＲZ ）が０．４
／５０．８に等しく、即ちおよそ１／１００になる。
【００２６】従って、図１Ａのダイオード５と同じダイ
オードをダイオードＺ１及びＺ２に用いることによっ
て、わずか０．１ボルトの過電圧が１２ボルトの過電圧
の代わりに電流の流れに起因する。これは、非常に適度
な過電圧を維持する間、平行ダイオードのストレイキャ
パシタンスを更に減少するために、雪崩ダイオードの面
が更に減少される。４倍小さいダイオードの各々は、７
０ｐＦのオーダのストレイキャパシタンスを有する。
オードをダイオードＺ１及びＺ２に用いることによっ
て、わずか０．１ボルトの過電圧が１２ボルトの過電圧
の代わりに電流の流れに起因する。これは、非常に適度
な過電圧を維持する間、平行ダイオードのストレイキャ
パシタンスを更に減少するために、雪崩ダイオードの面
が更に減少される。４倍小さいダイオードの各々は、７
０ｐＦのオーダのストレイキャパシタンスを有する。
【００２７】図２の構造を種々の実施形態にでき、２つ
のダイオードＺ１及びＺ２は、同一である必要がないけ
れども、特定の場合に適応可能であることに、当業者は
注目すべきである。
のダイオードＺ１及びＺ２は、同一である必要がないけ
れども、特定の場合に適応可能であることに、当業者は
注目すべきである。
【００２８】特に、通常、本発明による保護回路１０
は、図３に表されたようにでき、抵抗Ｒは３極インピー
ダンスＺに置き換える。値Ｒが３極Ｚの直列抵抗に置き
換えると仮定すると、前述の説明の計算が適する。
は、図３に表されたようにでき、抵抗Ｒは３極インピー
ダンスＺに置き換える。値Ｒが３極Ｚの直列抵抗に置き
換えると仮定すると、前述の説明の計算が適する。
【００２９】図３の通常のダイアグラムの特定の実施形
態の違いは、図４Ａから図４Ｃに例として表されてい
る。
態の違いは、図４Ａから図４Ｃに例として表されてい
る。
【００３０】図４Ａにおいて、抵抗Ｒ２及び雪崩ダイオ
ードＺ３の組立体は、雪崩ダイオードＺ１及びＺ２と抵
抗Ｒ（図４ＡのＲ１として設計された）とに加えて用い
られる。従って、第１の組立体が電流過負荷によって導
かれた過電圧以上の１００の改善係数を提供するなら
ば、相補的組立体Ｒ２−Ｚ３は、追加の１００の改善係
数を提供し、即ちわずか１／１０，０００のオーダであ
る電圧変化を提供する。この組立体は、２つの抵抗Ｒ１
及びＲ２の直列配列が、回路動作を害せず、特にダイオ
ードＺ２のキャパシタンスの選択によってローパスフィ
ルタ機能を保証する。
ードＺ３の組立体は、雪崩ダイオードＺ１及びＺ２と抵
抗Ｒ（図４ＡのＲ１として設計された）とに加えて用い
られる。従って、第１の組立体が電流過負荷によって導
かれた過電圧以上の１００の改善係数を提供するなら
ば、相補的組立体Ｒ２−Ｚ３は、追加の１００の改善係
数を提供し、即ちわずか１／１０，０００のオーダであ
る電圧変化を提供する。この組立体は、２つの抵抗Ｒ１
及びＲ２の直列配列が、回路動作を害せず、特にダイオ
ードＺ２のキャパシタンスの選択によってローパスフィ
ルタ機能を保証する。
【００３１】図４Ｂは、端子１１及び１３の間で直列の
２つの抵抗Ｒ１及びＲ２と、抵抗Ｒ１及びＲ２並びに端
子１２及び１４の接続ノードの間の１つの抵抗Ｒ３とを
含む。この構造の利点は、過電圧を分割する追加ブリッ
ジを挿入することである。
２つの抵抗Ｒ１及びＲ２と、抵抗Ｒ１及びＲ２並びに端
子１２及び１４の接続ノードの間の１つの抵抗Ｒ３とを
含む。この構造の利点は、過電圧を分割する追加ブリッ
ジを挿入することである。
【００３２】図４Ｃの場合に、インピーダンスＺは、端
子１１及び１３の間に直列の２つの抵抗Ｒ１及びＲ２
と、抵抗Ｒ１及びＲ２並びに端子１２及び１４の接続ノ
ードの間のキャパシタＣ１とを含む。
子１１及び１３の間に直列の２つの抵抗Ｒ１及びＲ２
と、抵抗Ｒ１及びＲ２並びに端子１２及び１４の接続ノ
ードの間のキャパシタＣ１とを含む。
【００３３】当業者によって注目すべき点は、組立体が
ローパスフィルタを形成し、例えば移動体電話の搬送波
を除去することである。このフィルタは、カットオフ周
波数ｆ1 ＝１／ＲＣ1 ω及びｆZ ＝１／ＲＣZ ωを有し
ており、ＣZ は雪崩ダイオードのキャパシタンスを示
す。第１の減衰が第１のカットオフ周波数について現
れ、第２の減衰が第２のカットオフ周波数について現れ
る。
ローパスフィルタを形成し、例えば移動体電話の搬送波
を除去することである。このフィルタは、カットオフ周
波数ｆ1 ＝１／ＲＣ1 ω及びｆZ ＝１／ＲＣZ ωを有し
ており、ＣZ は雪崩ダイオードのキャパシタンスを示
す。第１の減衰が第１のカットオフ周波数について現
れ、第２の減衰が第２のカットオフ周波数について現れ
る。
【００３４】Ｒ１＝Ｒ２＝Ｒ＝２５０Ω、Ｃ1 ＝２５ｐ
Ｆ及びＣZ ＝７０ｐＦに対して、ｆZ ＝４５ＭＨｚ及び
ｆ1 ＝６４ＭＨｚを得る。
Ｆ及びＣZ ＝７０ｐＦに対して、ｆZ ＝４５ＭＨｚ及び
ｆ1 ＝６４ＭＨｚを得る。
【００３５】Ｒ１＝Ｒ２＝Ｒ＝５０Ω、Ｃ1 ＝５０ｐＦ
及びＣZ ＝７０ｐＦに対して、ｆZ＝９ＭＨｚ及びｆ1
＝２５ＭＨｚを得る。
及びＣZ ＝７０ｐＦに対して、ｆZ＝９ＭＨｚ及びｆ1
＝２５ＭＨｚを得る。
【００３６】従って、本発明は、簡単な方法で、保護構
造及びフィルタリング構造を組み合わせる。
造及びフィルタリング構造を組み合わせる。
【００３７】図５は、図４Ｃの構造のモノリシックな実
施形態を表している。表わされた例において、構造は、
基板にツェナー接合を形成する２つのＮ型領域２１及び
２２に形成されたＰ型基板２０内に形成されている。素
子の底部面は、図４Ｃの端子１２及び１４に対応するメ
タライゼーションＭ１で覆われている。領域２１及び２
２上に形成されたメタライゼーションＭ２及びＭ３は、
端子１１及び１３に対応する。キャパシタは、メタライ
ゼーションＭ４及び基板１の間にインプリメントされて
おり、図４ＣのキャパシタＣ１に対応する。抵抗Ｒ１及
びＲ２は、例えば、接点Ｍ２、Ｍ３及びＭ４に形成され
たそのメタライゼーションの一部分を形成する薄い導体
を提供することによって、いずれの公知の方法の中でも
形成される。抵抗は、ポリシリコン層内に提供され、又
は基板２０内に形成されたそれらのウェル内に形成され
た拡散抵抗が更に提供される。
施形態を表している。表わされた例において、構造は、
基板にツェナー接合を形成する２つのＮ型領域２１及び
２２に形成されたＰ型基板２０内に形成されている。素
子の底部面は、図４Ｃの端子１２及び１４に対応するメ
タライゼーションＭ１で覆われている。領域２１及び２
２上に形成されたメタライゼーションＭ２及びＭ３は、
端子１１及び１３に対応する。キャパシタは、メタライ
ゼーションＭ４及び基板１の間にインプリメントされて
おり、図４ＣのキャパシタＣ１に対応する。抵抗Ｒ１及
びＲ２は、例えば、接点Ｍ２、Ｍ３及びＭ４に形成され
たそのメタライゼーションの一部分を形成する薄い導体
を提供することによって、いずれの公知の方法の中でも
形成される。抵抗は、ポリシリコン層内に提供され、又
は基板２０内に形成されたそれらのウェル内に形成され
た拡散抵抗が更に提供される。
【００３８】予め示されたように、接合２１及び２２の
全ての面は非常に小さい。
全ての面は非常に小さい。
【００３９】もちろん、図５の構造と、図４Ａから図４
Ｃの例として説明された回路は、当業者によれば容易に
することができる種々の変更、修正及び改善をすること
ができる。更に、本発明は一方向（単一方向）の保護素
子について記載されているが、両方向保護素子にも適す
る。
Ｃの例として説明された回路は、当業者によれば容易に
することができる種々の変更、修正及び改善をすること
ができる。更に、本発明は一方向（単一方向）の保護素
子について記載されているが、両方向保護素子にも適す
る。
【００４０】このような変更、修正及び改善は、この開
示の部分でしようとするものであり、本発明の技術的思
想及び見地の中でしようとするものである。従って、前
述の説明は、例としてのみであり、限定しようとするも
のではない。本発明は、特許請求の範囲及びその均等物
に規定されているものにのみ限定される。
示の部分でしようとするものであり、本発明の技術的思
想及び見地の中でしようとするものである。従って、前
述の説明は、例としてのみであり、限定しようとするも
のではない。本発明は、特許請求の範囲及びその均等物
に規定されているものにのみ限定される。
【図１Ａ】従来技術による保護構造の回路図である。
【図１Ｂ】図１Ａの保護構造の電流対電圧特性図であ
る。
る。
【図２】本発明による保護回路の一実施形態の回路図で
ある。
ある。
【図３】本発明による保護構造の回路図である。
【図４Ａ】本発明による保護構造の他の実施形態の回路
図である。
図である。
【図４Ｂ】本発明による保護構造の他の実施形態の回路
図である。
図である。
【図４Ｃ】本発明による保護構造の他の実施形態の回路
図である。
図である。
【図５】図４Ｃの保護構造のモノリシック構造の例とな
る実施形態の回路図である。
る実施形態の回路図である。
１、２ 装置３の入力 ３ 保護される装置 ５ 雪崩ダイオード ７、８ 抵抗 １０ 保護構造 １１、１２ 保護構造１０の入力 １３、１４ 保護構造１０の出力 ２０ Ｐ型領域 ２１、２２ Ｎ型領域
Claims (7)
- 【請求項１】 ２つの入力端子（１１、１２）と２つの
出力端子（１３、１４）との間に接続されており、該出
力端子は保護すべき回路（３）の入力に接続されてい
る、電気サージに対する保護の構造において、 前記第１の入力端子（１１）はインピーダンス（Ｚ）を
介して前記第１の出力端子（１３）に接続されており、 前記第２の入力端子（１２）は、前記第２の出力端子
（１４）に接続されており、 前記入力端子（１１、１２）は、第１の雪崩ダイオード
（Ｚ１）によって相互接続されており、 前記出力端子（１３、１４）は、前記第１の雪崩ダイオ
ードと同一極性の第２の雪崩ダイオード（Ｚ２）によっ
て相互接続されていることを特徴とする構造。 - 【請求項２】 前記２つの雪崩ダイオードは同一である
ことを特徴とする請求項１に記載の構造。 - 【請求項３】 前記２つの雪崩ダイオードは双方向であ
ることを特徴とする請求項１に記載の構造。 - 【請求項４】 前記インピーダンス（Ｚ）は、前記第１
の入力及び出力端子（１１、１３）の間に接続された抵
抗（Ｒ）であることを特徴とする請求項１に記載の構
造。 - 【請求項５】 前記インピーダンス（Ｚ）は、３極イン
ピーダンスであり、その第３の端子は前記第２の入力
（１２）及び出力（１４）の端子に接続されており、３
極の要素は雪崩ダイオードと共にフィルタリング構造を
形成することを特徴とする請求項１に記載の構造。 - 【請求項６】 前記３極は、２つの直列の抵抗（Ｒ１、
Ｒ２）と並列キャパシタ（Ｃ１）とを含んでいることを
特徴とする請求項５に記載の構造。 - 【請求項７】 前記第１の導電タイプの基板（２０）に
おいて、前記基板にツェナー接合を形成した前記第２の
導電タイプの２つの領域（２１、２２）と、絶縁層の中
間位置の基板の上部面上に形成された１つのメタライゼ
ーション（Ｍ４）とを含むことを特徴とする請求項６に
記載の構造のモノリシックインプリメンテーション。
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|---|---|
| JPH11168175A true JPH11168175A (ja) | 1999-06-22 |
| JP2988480B2 JP2988480B2 (ja) | 1999-12-13 |
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| FR (1) | FR2769142B1 (ja) |
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1997
- 1997-09-29 FR FR9712297A patent/FR2769142B1/fr not_active Expired - Fee Related
-
1998
- 1998-09-16 JP JP10279298A patent/JP2988480B2/ja not_active Expired - Fee Related
- 1998-09-28 US US09/162,399 patent/US6147853A/en not_active Expired - Lifetime
- 1998-09-29 EP EP98410109A patent/EP0905852A1/fr not_active Withdrawn
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Also Published As
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