WO2016013555A1 - Ｅｓｄ保護機能付複合電子部品 - Google Patents

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WO2016013555A1
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esd protection
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PCT/JP2015/070757
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雅信 野村
竹島　裕
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株式会社村田製作所
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Definitions

  • the present invention relates to a composite electronic component with an ESD protection function having a protection function against an overvoltage caused by electrostatic discharge or the like.
  • the composite electronic component 500 with an ESD protection function shown in FIGS. 12 and 13 includes a first capacitor electrode layer 502 stacked on an insulating substrate 501, and a dielectric layer 503 stacked on the first capacitor electrode layer 502.
  • the thin film capacitor with ESD protection function 500 includes a protection circuit 506 connected in parallel to the thin film capacitor 505.
  • 12 is a plan view showing a conventional composite electronic component with an ESD protection function
  • FIG. 13 is a cross-sectional view taken along line AA in FIG.
  • the protection circuit 506 is formed by connecting a plurality of (six) Schottky diodes 507a to 507f in a thin film structure in series.
  • the Schottky diodes 507a to 507f forming the protection circuit 506 are formed as follows, for example. That is, the electrode 508 a is formed in a frame shape on the peripheral portion of the dielectric layer 503. The electrode 508a is connected to the first capacitor electrode layer 502 formed in a substantially rectangular shape.
  • the second capacitor electrode layer 504 formed in a substantially rectangular shape has a lower right corner cut out in a substantially long rectangular shape.
  • rectangular electrodes 508c and 508e are formed on the dielectric layer 503 in the lower right corner where the second capacitor electrode layer 504 is notched.
  • a semiconductor layer 509 is formed on the dielectric layer 503 so as to cover the electrodes 508a, 508c, and 508e.
  • electrodes 508b and 508d are formed at positions corresponding to the electrodes 508a, 508c, and 508e in a plan view on the semiconductor layer 509, and an electrode 508f is formed at a position corresponding to between the electrode 508e and the second capacitor electrode layer 504. Is formed.
  • the Schottky diode 507a is formed by the electrodes 508a and 508b and the semiconductor layer 509
  • the Schottky diode 507b is formed by the electrodes 508b and 508c and the semiconductor layer 509
  • the Schottky diode 507c is formed by the electrodes 508c and 508d and the semiconductor layer 509. It is formed.
  • the Schottky diode 507d is formed by the electrodes 508d and 508e and the semiconductor layer 509
  • the Schottky diode 507e is formed by the electrodes 508e and 508f and the semiconductor layer 509.
  • the electrode 508f, the second capacitor electrode layer 504, and the semiconductor layer 509 are formed.
  • a Schottky diode 507f is formed.
  • the Schottky diodes 507a to 507f are connected in series to form a protection circuit 506.
  • the electrode 508a of the Schottky diode 507a is connected to the first capacitor electrode layer 502, and one electrode of the Schottky diode 507f is formed by the second capacitor electrode layer 504, whereby the protection circuit 506 is formed into a thin film capacitor. 505 is connected in parallel.
  • each Schottky diode 507a to 507f forming the protection circuit 506 breaks down and is protected A current path is formed in the circuit 506. Therefore, the thin film capacitor 505 is protected by the overcurrent flowing through the protection circuit 506.
  • Each of the Schottky diodes 507a to 507f has a metal / semiconductor / metal structure, and is formed as an anti-parallel Schottky diode in which current flow is limited by tunneling of a Schottky barrier of metal / semiconductor that is Schottky junction. Has been.
  • the dielectric layer 503 is made of stoichiometric silicon nitride (Si 3 N 4 ), silicon oxide (SiO 2 ), or the like.
  • the semiconductor layer 509 is formed using silicon-rich non-stoichiometric silicon nitride, tantalum pentoxide (Ta 2 O 5 ), or the like.
  • the Schottky diodes 507a to 507f having a Schottky junction metal / semiconductor / metal thin film structure are connected in series to form the protection circuit 506. Since the electrical barrier height of the Schottky barrier is theoretically a magnitude of about 2 eV or less, the voltage at which the current sharply increases is a magnitude of about 2 V or less. For this reason, when the operating voltage of the thin film capacitor 505 is 2 V or more, the current flows through the path on the Schottky diode side only by connecting one Schottky diode to the thin film capacitor 505 in parallel. Therefore, the thin film capacitor 505 cannot function.
  • the function of the thin film capacitor 505 is increased by connecting a plurality of Schottky diodes 507a to 507f in series to increase the magnitude of the voltage at which the current increases. It is secured. However, if this is done, the number of Schottky diodes 507a to 507f connected in series increases, and thus there is a problem that the element size of the composite electronic component 500 with an ESD protection function increases.
  • the present invention has been made in view of the above-described problems, and an object thereof is to provide a composite electronic component with an ESD protection function in which the element size is reduced.
  • a composite electronic component with an ESD protection function of the present invention is provided corresponding to each of a plurality of external electrodes and each of the plurality of external electrodes, and one of p-type and n-type A plurality of pn junction type Zener diodes having a first semiconductor layer of a conductivity type and a second semiconductor layer of the other conductivity type, and a series connection between any two of the plurality of external electrodes
  • Each of the plurality of Zener diodes is connected to the corresponding external electrode on the first semiconductor layer side, and the second semiconductor layer of each of the plurality of Zener diodes is It is characterized by being arranged in the same plane and electrically connected.
  • the first semiconductor layer side of the corresponding Zener diode is connected to each of the plurality of external electrodes, and the second semiconductor layer of each of the plurality of Zener diodes is electrically connected.
  • a so-called bidirectional Zener diode formed by connecting two Zener diodes in series in the opposite direction is formed between two arbitrarily selected external electrodes (hereinafter simply referred to as “external”). In some cases, it is called “between electrodes”). Therefore, bidirectional Zener diodes can be inserted in series between any arbitrary external electrodes with a minimum number of Zener diodes.
  • At least one thin film circuit element connected in series between the external electrodes and the bidirectional Zener diode are always connected in parallel.
  • one Zener diode forming the bidirectional Zener diode breaks down between arbitrary external electrodes due to an overvoltage caused by, for example, electrostatic discharge (ESD)
  • ESD electrostatic discharge
  • the overvoltage is applied to the other Zener diode.
  • ESD electrostatic discharge
  • the bidirectional Zener diode is formed of a pn junction type Zener diode made of a p-type semiconductor and an n-type semiconductor. Zener diodes can control the magnitude of the breakdown voltage at which the current sharply increases in the reverse voltage direction by controlling the semiconductor carrier concentration. However, the Zener diode has a higher breakdown voltage than the Schottky diode. Can be very large. Therefore, unlike a Schottky diode, it is not necessary to connect a plurality of Zener diodes in series in order to increase the breakdown voltage. Therefore, the area occupied by the bidirectional Zener diode in a plan view on a composite electronic component with an ESD protection function can be reduced. can do.
  • each Zener diode is arranged on the same plane. Therefore, although a minimum number of Zener diodes are mounted on the composite electronic component with ESD protection function, these Zener diodes can be efficiently arranged in a limited space, and the arrangement structure of each Zener diode can be simplified. Since the structure can be obtained, it is possible to provide a composite electronic component with an ESD protection function in which the element size is reduced.
  • the shared semiconductor layer is formed so as to form the other conductive type shared semiconductor layer shared as the second semiconductor layer of each of the plurality of Zener diodes and the first semiconductor layer of each of the plurality of Zener diodes. It is preferable to include a plurality of first semiconductor thin films formed in an island shape on the top and pn-junctioned to the shared semiconductor layer.
  • each Zener diode is formed by a plurality of first semiconductor thin films formed in an island shape on the shared semiconductor layer and pn-connected to the shared semiconductor layer, each Zener diode is It is possible to easily manufacture and to reduce the thickness of each Zener diode. Therefore, the composite electronic component with an ESD protection function can be manufactured more compactly and inexpensively.
  • the semiconductor device further includes an insulating substrate, and the shared semiconductor layer is formed of a second semiconductor thin film formed on the insulating substrate, and is a region different from a region where the second semiconductor thin film is formed on the insulating substrate. It is preferable that the thin film circuit element is disposed on the surface.
  • each Zener diode can be further reduced in thickness. Further, each Zener diode is formed by the common second semiconductor thin film and the plurality of first semiconductor thin films formed in an island shape on the second semiconductor thin film, so that diffusion for doping impurities is performed. Each of the Zener diodes can be easily formed by a general thin film forming process without requiring any treatment. In addition, it is possible to provide a composite electronic component with an ESD protection function having a practical configuration in which a thin film circuit element is disposed in a region different from the region where the second semiconductor thin film is formed on the insulating substrate.
  • the shared semiconductor layer may be formed of a single crystal or polycrystal Si substrate doped with the other conductivity type, and the thin film circuit element may be disposed on the Si substrate.
  • the shared semiconductor layer is formed by the single crystal or polycrystalline Si substrate doped in the other conductivity type, the carrier mobility is high and the resistance component of the shared semiconductor layer is small. Therefore, since the series resistance of the bidirectional Zener diode formed by each Zener diode can be reduced, the thin film circuit element disposed on the Si substrate can be more reliably protected.
  • the thin film circuit element may be a thin film capacitor, a thin film inductor, a thin film resistor, a thin film thermistor, or a combination thereof.
  • the external electrodes are first to third external electrodes, the thin film capacitor connected in series between the first and second external electrodes, and the serial connection between the second and third external electrodes.
  • a thin film inductor may be provided.
  • an LC filter circuit can be formed by a thin film inductor and a thin film capacitor.
  • the external electrodes are first to fourth external electrodes, the variable capacitance type thin film capacitor connected in series between the first and second external electrodes, and one end connected to the third external electrode.
  • a first thin film resistor; and a second thin film resistor having one end connected to the fourth external electrode, and the thin film capacitor is inserted between the other ends of the first and second thin film resistors.
  • the other ends of the first and second thin film resistors may be connected to both ends of the thin film capacitor.
  • variable-capacitance thin film capacitor having the first and second external electrodes as input / output terminals. That is, the capacitance of the thin film capacitor is adjusted by adjusting the voltage between the third and fourth external electrodes and arbitrarily adjusting the voltage applied across the thin film capacitor via the first and second thin film resistors. be able to.
  • the first semiconductor layer side of the corresponding Zener diode is connected to each of the external electrodes, and the second semiconductor layer of each Zener diode is electrically connected to each other.
  • Bidirectional Zener diodes can be inserted in series between any arbitrary external electrodes by several Zener diodes.
  • the second semiconductor layer of each Zener diode is arranged on the same plane. Therefore, although a minimum number of Zener diodes are mounted on the composite electronic component with ESD protection function, these Zener diodes can be efficiently arranged in a limited space, and the arrangement structure of each Zener diode can be simplified. Since the structure can be obtained, it is possible to provide a composite electronic component with an ESD protection function in which the element size is reduced.
  • FIG. 6 is a sectional view taken along line BB of FIG.
  • FIG. 4 is a diagram illustrating an example of a method for manufacturing a composite electronic component with an ESD protection function following FIG. 3, wherein (a) is a plan view, (b) is a cross-sectional view taken along line AA in (a), and (c). [FIG. 2] is a sectional view taken along line BB in (a). It is a top view which shows the composite electronic component with an ESD protection function concerning other embodiment of this invention. 6 is a diagram showing the composite electronic component with an ESD protection function shown in FIG. 5, where (a) is a cross-sectional view taken along the line CC of FIG. 5, and (b) is a cross-sectional view taken along the line DD of FIG.
  • FIG. 4D is a cross-sectional view taken along line DD
  • FIG. 4D is a cross-sectional view taken along line EE of FIG. It is a figure which shows an example of the manufacturing method of the composite electronic component with an ESD protection function following FIG.
  • FIG. 10 is a plan view illustrating an example of a method for manufacturing a composite electronic component with an ESD protection function following FIG. 9.
  • FIG. 10 is a diagram illustrating an example of a method for manufacturing a composite electronic component with an ESD protection function following FIG. 9, wherein (a) is a cross-sectional view taken along the line CC in FIG. 10, and (b) is a line DD in FIG.
  • FIG. 10C is a cross-sectional view taken along the arrow, and FIG. It is a top view which shows the conventional composite electronic component with an ESD protection function.
  • FIG. 13 is a cross-sectional view taken along line AA in FIG. 12.
  • FIG. 1 is a diagram showing a composite electronic component with an ESD protection function according to an embodiment of the present invention, wherein (a) is a plan view, (b) is a cross-sectional view taken along line AA in (a), c) is a cross-sectional view taken along line BB in FIG. 2A, and FIG. 2 is a diagram showing an equivalent circuit of the composite electronic component with an ESD protection function of FIG.
  • FIGS. 3A and 3B are diagrams showing an example of a method of manufacturing a composite electronic component with an ESD protection function.
  • FIG. 3A is a plan view
  • FIG. 3B is a cross-sectional view taken along the line AA in FIG.
  • FIG. 4A is a sectional view taken along line BB in FIG. 4A
  • FIG. 4 is a view showing an example of a method for manufacturing a composite electronic component with an ESD protection function following FIG. 3
  • (c) is a BB line directional cross-sectional view of (a).
  • the insulating layer 8 is not shown in order to show the positional relationship among the thin film capacitor C, the thin film inductor L, and the respective Zener diodes D1 to D3.
  • the composite electronic component 100 with an ESD protection function includes a thin film capacitor C (thin film circuit element) and a thin film inductor L (thin film circuit element) provided on an insulating substrate 1 such as a glass substrate, a ceramic substrate, a resin substrate, or a Si substrate.
  • the thin film capacitor C includes a capacitor electrode layer 2 formed of a Pt / Ti thin film in a predetermined region on one surface of the insulating substrate 1, and a capacitor electrode layer 2 on the capacitor electrode layer 2. It has the formed SiO 2 dielectric layer 3 and the capacitor electrode layer 4 formed on the dielectric layer 3 by a Pt / Ti thin film.
  • the thin film inductor L has an inductor electrode layer 5 formed in a spiral shape in a plan view by a Cu / Ti thin film in a predetermined region on one surface of the insulating substrate 1.
  • the composite electronic component 100 with an ESD protection function is located in a region different from the region where the thin film capacitor C and the thin film inductor L are formed on one surface of the insulating substrate 1, as shown in FIGS.
  • Three pn junction type Zener diodes D1 to D3 are arranged.
  • Each of the Zener diodes D1 to D3 has a pn junction between the first semiconductor layer 6 of one of the p-type and n-type conductivity and the second semiconductor layer (the shared semiconductor layer 7) of the other conductivity type. Is formed.
  • the Zener diodes D1 to D3 are formed as follows.
  • the second semiconductor thin film formed of p-type CuAlO 2 (p-type semiconductor) on one main surface of the insulating substrate 1 is used as the second semiconductor layer of each of the Zener diodes D1 to D3.
  • a common type semiconductor layer 7 is formed.
  • the first semiconductor layers 6 of the respective Zener diodes D1 to D3 are formed by three first semiconductor thin films formed in an island shape on the shared semiconductor layer 7 by n-type TiO 2 (n-type semiconductor). Has been.
  • each of the Zener diodes D1 to D3 is configured.
  • the shared semiconductor layer 7 is shared as the second semiconductor layer of each of the Zener diodes D1 to D3, so that each of the Zener diodes D1 to D3
  • the second semiconductor layer is disposed in the same plane and is electrically connected.
  • the thin film capacitor C, the thin film inductor L, and the Zener diodes D1 to D3 are covered with an insulating layer 8 formed of a polyimide resin film. Further, a Cu / Ti extraction electrode that connects the first semiconductor layer 6 of the Zener diode D1 and the capacitor electrode layer 2 of the thin film capacitor C through a through-hole formed in the insulating layer 8 is provided on the upper surface of the insulating layer 8. 9 is formed.
  • the first semiconductor layer 6 of the Zener diode D 2 the capacitor electrode layer 4 of the thin film capacitor C, and the inductor electrode layer 5 are formed through a through hole formed in the insulating layer 8.
  • a Cu / Ti extraction electrode 10 is formed to connect one end on the center side. Further, on the upper surface of the insulating layer 8, Cu / Ti that connects the first semiconductor layer 6 of the Zener diode D 3 and the other end on the outer peripheral side of the inductor electrode layer 5 through a through hole formed in the insulating layer 8.
  • An extraction electrode 11 is formed.
  • an Au first external electrode 12 is formed on the extraction electrode 9
  • an Au second external electrode 13 is formed on the extraction electrode 10.
  • An Au third external electrode 14 is formed on the electrode 11.
  • each of the Zener diodes D1 to D3 is provided corresponding to each of the first to third external electrodes 12 to 14, as shown in FIG.
  • the first semiconductor layer 6 side is connected to the first to third external electrodes 12 to 14 corresponding to the respective Zener diodes D1 to D3.
  • the thin film capacitor C is connected in series between the first and second external electrodes 12 and 13, and the thin film inductor L is connected in series between the second and third external electrodes 13 and 14, whereby the capacitor and the inductor are connected in series.
  • a connected LC filter circuit is formed.
  • a bidirectional Zener diode formed by connecting two Zener diodes D1 and D2 in series in the opposite direction between the first and second external electrodes 12 and 13, and a thin film capacitor C And are connected in parallel.
  • a bidirectional Zener diode formed by connecting two Zener diodes D2 and D3 in series in the opposite direction and a thin film inductor L are connected in parallel between the second and third external electrodes 13 and 14. .
  • a Ti film having a thickness of about 50 nm is patterned on a predetermined region on an insulating substrate 1 such as a glass substrate by using a lift-off method. Then, the lower capacitor electrode layer 2 is formed by patterning a Pt film having a thickness of about 200 nm. Next, a SiO 2 film for forming the dielectric layer 3 is formed with a thickness of about 100 nm by sputtering. Subsequently, the dielectric layer 3 is formed by pattern formation by dry etching using photolithography.
  • a Ti film having a thickness of about 50 nm is patterned on the dielectric layer 3 using a lift-off method, and a Pt film having a thickness of about 200 nm is patterned to form the upper capacitor electrode layer 4. Is done.
  • a Ti film having a thickness of about 50 nm is patterned in a predetermined region on the insulating substrate 1, and a Cu film having a thickness of about 2000 nm is patterned on the Ti film, whereby an inductor electrode layer is formed. 5 is formed.
  • a p-type CuAlO 2 semiconductor thin film for forming the shared semiconductor layer 7 is formed with a thickness of about 500 nm by sputtering.
  • the shared semiconductor layer 7 is formed by pattern formation by dry etching using photolithography.
  • an n-type TiO 2 semiconductor thin film for forming each first semiconductor layer 6 is formed with a thickness of about 300 nm by sputtering.
  • each first semiconductor layer 6 is formed by patterning by dry etching using photolithography.
  • a photosensitive polyimide resin is applied with a thickness of about 3000 nm, patterned by etching using photolithography, and thermally cured to form the insulating layer 8.
  • a Ti film for forming the extraction electrodes 9 to 11 is formed with a thickness of about 100 nm, and a Cu film is formed with a thickness of about 1000 nm.
  • a film is formed.
  • a photoresist pattern having openings at positions corresponding to the first to third external electrodes 12 to 14 on the Cu film is formed.
  • a Ni film is formed on the Cu film with a thickness of about 2000 nm by an electrolytic plating method, and an Au film is formed with a thickness of about 100 nm. Electrodes 12-14 are formed.
  • the Cu / Ti film formed by sputtering is patterned to form the respective extraction electrodes 9 to 11, thereby completing the composite electronic component 100 with an ESD protection function. .
  • the composite electronic component 100 with an ESD protection function configured as described above is used as an LC filter by being mounted on another wiring board or the like using solder, wire bonding, or the like. Then, when various types of components are mounted in order on other wiring boards, or when devices with other wiring boards on which various types of components are mounted are used, static electricity, etc. Even if an overvoltage caused by the above occurs, any of the Zener diodes D1 to D3 breaks down, causing the bidirectional Zener diode inserted between any two of the first to third external electrodes 12 to 14 Since an overcurrent flows through the formed current path, it is possible to protect the thin film capacitor C and the thin film inductor L having low electrostatic resistance.
  • the first semiconductor layer 6 side of the corresponding Zener diodes D1 to D3 is connected to each of the first to third external electrodes 12 to 14, and the first diodes D1 to D3 are connected to the first semiconductor layer 6 side.
  • the two semiconductor layers are electrically connected by being formed by the shared semiconductor layer 7. Therefore, a so-called bidirectional Zener diode formed by connecting two Zener diodes in series in the opposite direction has two external electrodes arbitrarily selected from the first to third external electrodes 12 to 14. Be sure to insert them in series. Therefore, bidirectional Zener diodes can be inserted in series between any arbitrary external electrodes with a minimum number of Zener diodes.
  • any one of the first to third external electrodes 12 to 14 at least one thin film circuit element such as a thin film capacitor C and a thin film inductor L connected in series between the external electrodes and a bidirectional Zener
  • the diode is always connected in parallel. Therefore, since a current path is formed on the bidirectional Zener diode side against overvoltage of both positive and negative polarities, it is ensured that at least one thin film circuit element connected in series between any external electrodes is positively or negatively bipolar. Can be protected from overvoltage.
  • the bidirectional Zener diode is formed by pn junction type Zener diodes D1 to D3 made of a p-type semiconductor and an n-type semiconductor. Therefore, since the magnitude of the breakdown voltage can be greatly increased, there is no need to connect a plurality of zener diodes in series in order to increase the breakdown voltage unlike a Schottky diode, and a composite electronic component with an ESD protection function. The exclusive area of each of the Zener diodes D1 to D3 in a plan view on 100 can be reduced.
  • the shared semiconductor layer 7 is shared as the second semiconductor layer of each of the Zener diodes D1 to D3, the second semiconductor layers of the Zener diodes D1 to D3 are arranged on the same plane. Therefore, a minimum number of Zener diodes D1 to D3 are mounted on the composite electronic component 100 with an ESD protection function. However, these Zener diodes D1 to D3 can be efficiently arranged in a limited space. Therefore, since the arrangement structure of each of the Zener diodes D1 to D3 can be made simple, it is possible to provide the composite electronic component 100 with an ESD protection function in which the element size is reduced.
  • each Zener diode is formed by a plurality of first semiconductor thin films formed in an island shape on the shared semiconductor layer 7 and pn-connected to the shared semiconductor layer 7,
  • the Zener diodes D1 to D3 can be easily manufactured, and the Zener diodes D1 to D3 can be thinned. Therefore, the composite electronic component 100 with the ESD protection function can be manufactured further in a small size and at a low cost.
  • the shared semiconductor layer 7 is formed by the second semiconductor thin film formed on the insulating substrate 1, the Zener diodes D1 to D3 can be further reduced in thickness.
  • the composite electronic component 100 with an ESD protection function having a practical configuration in which the LC filter circuit formed by the thin film inductor L and the thin film capacitor C protected from overvoltage is mounted.
  • FIG. 5 is a plan view showing a composite electronic component with an ESD protection function according to another embodiment of the present invention
  • FIG. 6 is a diagram showing the composite electronic component with an ESD protection function shown in FIG. 5
  • FIG. 5 is a sectional view taken along the line CC of FIG. 5
  • (b) is a sectional view taken along the line DD of FIG. 5
  • (c) is a sectional view taken along the line EE of FIG. 5
  • FIG. It is a figure which shows the equivalent circuit of the composite electronic component with a protective function.
  • FIG. 8A and 8B are diagrams illustrating an example of a method for manufacturing a composite electronic component with an ESD protection function, where FIG. 8A is a plan view, FIG. 8B is a cross-sectional view taken along line CC in FIG. ) Is a cross-sectional view taken along the line DD of (a), (d) is a cross-sectional view taken along the line EE of (a), and FIG. 9 is a process for producing a composite electronic component with an ESD protection function following FIG.
  • FIG. 10 is a plan view illustrating an example of a method for manufacturing a composite electronic component with an ESD protection function following FIG. 9, and FIG. 11 is a diagram illustrating an example of a method for manufacturing a composite electronic component with an ESD protection function following FIG. 10A is a sectional view taken along the line CC in FIG. 10, FIG. 10B is a sectional view taken along the line DD in FIG. 10, and FIG. 10C is a sectional view taken along the line EE in FIG.
  • FIG. 8 (a), FIG. 9 (a), and FIG. 10 in order to show the positional relationship among the thin film capacitors C1 to C4, the thin film resistors R1 to R5, and the Zener diodes D11 to D14,
  • the layers 36 and 43 are not shown. Further, in the following description, points different from the above-described embodiment will be mainly described, and other configurations are the same as those in the above-described embodiment. Therefore, the description of the configuration is omitted by citing the same reference numerals.
  • the composite electronic component 100a with an ESD protection function includes a p-type single crystal Si substrate 21 (B-doped, resistivity 0.4 ⁇ ⁇ cm) on which a thermally oxidized SiO 2 insulating layer 22 is formed, and is variable on the Si substrate 21.
  • a p-type single crystal Si substrate 21 B-doped, resistivity 0.4 ⁇ ⁇ cm
  • a thermally oxidized SiO 2 insulating layer 22 is formed, and is variable on the Si substrate 21.
  • Four capacitive thin film capacitors C1 to C4 (thin film circuit elements) and five thin film resistors R1 to R5 (thin film circuit elements) are arranged.
  • the thin film capacitors C1 and C2 include a common capacitor electrode layer 24 formed of a Pt thin film on a (Ba, Sr) TiO 3 (hereinafter referred to as “BST”) adhesion layer 23 formed in a predetermined region on the insulating layer 22.
  • BST Bit thin film on a (Ba, Sr) TiO 3
  • the BST dielectric layer 25 is formed on the common capacitor electrode layer 24, and the capacitor electrode layers 26 and 27 are formed on the BST dielectric layer 25 by a Pt thin film.
  • a BST protective layer 28 is formed on the capacitor electrode layers 26 and 27.
  • the thin film capacitors C3 and C4 include a common capacitor electrode layer 30 formed of a Pt thin film on a BST adhesion layer 29 formed in a predetermined region on the insulating layer 22, and a BST dielectric formed on the common capacitor electrode layer 30.
  • a layer 31 and capacitor electrode layers 32 and 33 formed of a Pt thin film on the BST dielectric layer 31 are formed.
  • a BST protective layer 34 is formed on the capacitor electrode layers 32 and 33.
  • the thin film capacitors C1 to C4 are covered with a protective layer 35 formed of a SiO 2 moisture-resistant protective film, and an insulating layer 36 formed of a polyimide resin film is laminated on the protective layer 35.
  • Each thin film resistor R1 to R5 has a resistance electrode layer 37 to 41 formed in a meander shape in a plan view with a CrNi resistance thin film in a predetermined region on the insulating layer 22, respectively.
  • the composite electronic component with ESD protection function 100a includes a region where the thin film capacitors C1 to C4 and the thin film resistors R1 to R5 are formed on one surface of the Si substrate 21.
  • Four pn junction type Zener diodes D11 to D14 arranged in different regions are provided.
  • Each of the Zener diodes D11 to D14 has a pn junction between the first semiconductor layer 42 of one of the p-type and n-type conductivity and the second semiconductor layer (Si substrate 21) of the other conductivity type. Is formed.
  • the Zener diodes D11 to D14 are formed as follows.
  • the Si substrate 21 is p-type formed by being doped with B, and a p-type shared semiconductor layer shared as the second semiconductor layer of each of the Zener diodes D11 to D14 is formed by the Si substrate 21.
  • the first semiconductor layers 42 of the respective Zener diodes D11 to D14 are formed by four first semiconductor thin films formed in an island shape on the Si substrate 21 by n-type a-Si.
  • the first semiconductor layer 42 is actually formed by sequentially forming a Ti film and a Cu film on the n-type a-Si semiconductor thin film, but this is not shown.
  • each of the Zener diodes D11 to D14 is configured. Therefore, as shown in FIGS. 5, 6C, and 7, the Si substrate 21 is shared as the second semiconductor layer of each of the Zener diodes D11 to D14, so that the second of each of the Zener diodes D11 to D14 is obtained.
  • the semiconductor layers are arranged in the same plane and are electrically connected. Note that the shared semiconductor layer may be formed of a polycrystalline Si substrate.
  • the thin film resistors R1 to R5, the respective Zener diodes D11 to D15, and the insulating layer 36 are covered with an insulating layer 43 formed of an epoxy resin film. Further, on the upper surface of the insulating layer 43, a Cu / Ti extraction electrode that connects the first semiconductor layer 42 of the Zener diode D13 and one end of each of the thin film resistors R1 to R3 through a through hole formed in the insulating layer 43. 44 is formed.
  • a Cu / Ti extraction electrode that connects the first semiconductor layer 42 of the Zener diode D14 and one end of each of the thin film resistors R4 and R5 through a through hole formed in the insulating layer 43. 45 is formed. Further, on the upper surface of the insulating layer 43, the first semiconductor layer 42 of the Zener diode D11, the capacitor electrode layer 26 of the thin film capacitor C1, and the thin film are formed through the protective layer 35 and the through holes formed in the insulating layers 36 and 43. A Cu / Ti extraction electrode 46 connected to the other end of the resistor R1 is formed.
  • the first semiconductor layer 42 of the Zener diode D12, the capacitor electrode layer 33 of the thin film capacitor C4, and the thin film are formed on the upper surface of the insulating layer 43 through the protective layer 35 and through holes formed in the insulating layers 36 and 43.
  • a Cu / Ti extraction electrode 47 that connects the other end of the resistor R3 is formed.
  • the other end of the thin film resistor R5 and the common capacitor electrode layer 24 of the thin film capacitors C1 and C2 are connected to the upper surface of the insulating layer 43 through a through hole formed in the protective layer 35 and the insulating layers 36 and 43.
  • a Cu / Ti extraction electrode 48 is formed.
  • the other end of the thin film resistor R4 and the common capacitor electrode layer 30 of the thin film capacitors C3 and C4 are connected to the upper surface of the insulating layer 43 through a through hole formed in the protective layer 35 and the insulating layers 36 and 43.
  • a Cu / Ti extraction electrode 49 is formed.
  • the other end of the thin film resistor R2, the capacitor electrode layer 27 of the thin film capacitor C2, and the capacitor of the thin film capacitor C3 are passed through the protective layer 35 and the through holes formed in the insulating layers 36 and 43.
  • a Cu / Ti extraction electrode 50 that connects the electrode layer 32 is formed.
  • the Au first external electrode 51 is formed on the extraction electrode 46 and the Au second external electrode 52 is formed on the extraction electrode 47 on the upper surface of the insulating layer 43.
  • an Au third external electrode 53 is formed on the extraction electrode 44, and an Au fourth external electrode 54 is formed on the extraction electrode 45.
  • each of the Zener diodes D11 to D14 is provided corresponding to each of the first to fourth external electrodes 51 to 54, as shown in FIG.
  • the first semiconductor layer 42 side is connected to the first to fourth external electrodes 51 to 54 corresponding to the respective Zener diodes D11 to D14.
  • Four thin film capacitors C1 to C4 are connected in series between the first and second external electrodes 51 and 52. The other end of any one of the thin film resistors R1 to R3 whose one end is connected to the third external electrode 53 and the other end of any one of the thin film resistors R4 and R5 whose one end is connected to the fourth external electrode 54.
  • each of the thin film resistors R1 to R3 and the other end of each of the thin film resistors R4 and R5 are connected to the respective thin film capacitors C1 to C4 so that any one of the thin film capacitors C1 to C4 is inserted therebetween. Connected to both ends of the.
  • a thin film capacitor C1 is inserted between the other ends of the thin film resistors R1 and R5, a thin film capacitor C2 is inserted between the other ends of the thin film resistors R5 and R2, and a thin film is inserted between the other ends of the thin film resistors R2 and R4.
  • the other end of each thin film resistor R1 to R5 and the both ends of each thin film capacitor C1 to C4 are connected so that the capacitor C3 is inserted and the thin film capacitor C4 is inserted between the other ends of the thin film resistors R4 and R3.
  • the thin film resistors R1 to R3 correspond to the “first thin film resistor” of the present invention
  • the thin film resistors R4 and R5 correspond to the “second thin film resistor” of the present invention.
  • the SiO 2 insulating layer 22 is formed on the p-type single crystal Si substrate 21 by a thermal oxidation method.
  • the BST film for forming the adhesion layers 23 and 29 is formed by the MOD method (baking conditions: 660 ° C., heating time: 30 minutes, heating conditions: O 2 atmosphere). Is formed to a thickness of about 90 nm.
  • a Pt film for forming the lower common capacitor electrode layers 24 and 30 is formed to a thickness of 200 nm by sputtering.
  • a BST film for forming the dielectric layers 25 and 31 is formed with a film thickness of about 90 nm by the MOD method (firing condition: 660 ° C., heating time: 30 minutes, heating condition: O 2 atmosphere).
  • a Pt film for forming the upper capacitor electrode layers 26, 27, 32, and 33 is formed to a thickness of 200 nm by sputtering.
  • a BST film for forming the protective layers 28 and 34 is formed with a film thickness of about 90 nm by the MOD method (firing condition: 660 ° C., heating time: 30 minutes, heating condition: O 2 atmosphere).
  • the protective layers 28 and 34 and the capacitor electrode layers 26, 27, 32, and 33 are formed by patterning by dry etching using photolithography. Further, the dielectric layers 25 and 31, the common capacitor electrode layers 24 and 30, and the adhesion layers 23 and 29 are formed by patterning by dry etching using photolithography. Thereafter, the dielectric layers 25 and 31 are baked by performing a heat treatment at about 850 ° C. for about 30 minutes in an O 2 atmosphere.
  • a SiO 2 film for forming the protective layer 35 functioning as a moisture-resistant protective film is formed with a thickness of about 1000 nm using a sputtering method.
  • a photosensitive polyimide resin is applied with a thickness of about 3000 nm, patterned using photolithography, and thermally cured.
  • a protective layer 35 and an insulating layer 36 are formed, and part of the protective layers 28 and 34 and part of the dielectric layers 25 and 31 are also dry.
  • the capacitor electrode layers 26, 27, 32, and 33 and the common capacitor electrode layers 24 and 30 are partially exposed.
  • a NiCr film having a thickness of about 50 nm is patterned on the insulating layer 22 by using a lift-off method, thereby reducing the thin film resistors R1 to R5. Resistance electrode layers 37 to 41 to be formed are formed.
  • Zener diodes D11 to D14 are formed by wet etching using photolithography in the insulating layer 22 (SiO 2 layer) in a region different from the region where the thin film capacitors C1 to C4 and the thin film resistors R1 to R5 are formed. Four openings are formed, and the Si substrate 21 is exposed. Subsequently, by sputtering, an n-type a-Si semiconductor thin film forming each first semiconductor layer 42 is formed with a thickness of about 100 nm, a Ti film is formed with a thickness of about 100 nm, and a Cu film is about 500 nm. The film is formed with a thickness of.
  • each first semiconductor layer 42 is formed by patterning by dry etching using photolithography. If necessary, the surface of the Si substrate 21 may be cleaned by subjecting the surface of the Si substrate 21 to ion bombardment before the n-type a-Si is sputtered.
  • a photosensitive epoxy resin is applied, patterned by etching using photolithography, and thermally cured to form the insulating layer 43.
  • a Ti film for forming the extraction electrodes 44 to 50 is formed with a thickness of about 100 nm and a Cu film is about 1000 nm by sputtering.
  • the film is formed with a thickness of.
  • a photoresist pattern having openings at positions corresponding to the first to fourth external electrodes 51 to 54 on the Cu film is formed.
  • a Ni film is formed on the Cu film with a thickness of about 2000 nm by an electrolytic plating method, and an Au film is formed with a thickness of about 100 nm. Electrodes 51 to 54 are formed.
  • the extraction electrodes 44 to 50 are formed by patterning the Cu / Ti film formed by the sputtering method by wet etching using photolithography, whereby the composite electronic component 100a with an ESD protection function is formed. Complete.
  • the composite electronic component 100a with an ESD protection function configured as described above is mounted on another wiring board or the like using solder, wire bond, or the like, so that the first and second external electrodes 51 and 52 are connected to the input / output terminals.
  • the shared semiconductor layer is formed by the p-type doped single crystal or polycrystalline Si substrate 21, the carrier mobility is high and the resistance component of the shared semiconductor layer is small. Accordingly, since the series resistance of the bidirectional Zener diodes formed by the Zener diodes D11 to D14 can be reduced, the thin film circuits such as the thin film capacitors C1 to C4 and the thin film resistors R1 to R5 disposed on the Si substrate 21 are reduced. The element can be protected more reliably.
  • the present invention is not limited to the above-described embodiments, and various modifications other than those described above can be made without departing from the spirit of the invention.
  • the types and number of thin film circuit elements connected in series between arbitrary external electrodes are not limited to the above-mentioned examples, but what are thin film circuit elements such as thin film capacitors, thin film inductors, thin film resistors, and thin film thermistors? And may be connected in series between any external electrodes.
  • the composite electronic component with an ESD protection function in which various circuits are configured by combining the thin film circuit elements can be provided.
  • the composite electronic component with an ESD protection function can be applied to various composite electronic components including a semiconductor device as well as a variable capacitance element with an ESD protection function.
  • the Zener diode is formed by the p-type first semiconductor layer and the n-type second semiconductor layer.
  • the n-type first semiconductor layer and the p-type second semiconductor layer are formed.
  • two Zener diodes arranged between arbitrary external electrodes are connected in series in the reverse direction with the cathode side connected to form a bidirectional Zener diode. You may do it.
  • the second semiconductor layers of the respective Zener diodes may be arranged on the same plane in a separated state.
  • the other conductive type semiconductor layer formed on the first conductive type semiconductor layer is formed of an amorphous material. Good. In this case, even if the first conductive type semiconductor layer is formed of either an amorphous material or a crystalline material, the first conductive type semiconductor layer is formed on the first conductive type semiconductor layer. In the initial growth layer when the semiconductor layer is formed, it is possible to suppress the formation of a different phase that deteriorates the characteristics of the Zener diode.
  • the configuration of the thin film capacitor, the thin film inductor, the thin film resistor, and the thin film thermistor is not limited to the above-described example, and may have a general configuration of a thin film circuit element.
  • the dielectric material forming the dielectric layer and the semiconductor material forming the semiconductor layer are not limited to the above examples.
  • the dielectric layer may be formed of a dielectric material such as BaTiO 3 , SrTiO 3 , or PbTiO 3 .
  • the n-type semiconductor layer may be formed of a semiconductor material such as In 2 O 3 or InGaZnO 4 .
  • the p-type semiconductor layer may be formed of a semiconductor material such as Cu 2 O or SrCu 2 O 2 .
  • the present invention can be widely applied to composite electronic parts with an ESD protection function having a protection function against overvoltage caused by electrostatic discharge or the like.

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Abstract

　素子サイズの小型化が図られたＥＳＤ保護機能付複合電子部品を提供する。　各ツェナーダイオードＤ１～Ｄ３の第２の半導体層が同一平面に配置されている。したがって、ＥＳＤ保護機能付複合電子部品１００に最小限の数のツェナーダイオードＤ１～Ｄ３が搭載されるが、それらのツェナーダイオードＤ１～Ｄ３を限られたスペースに効率よく配置することができ、各ツェナーダイオードＤ１～Ｄ３の配置構造を簡単な構造にすることができるので、素子サイズの小型化が図られたＥＳＤ保護機能付複合電子部品１００を提供することができる。

Description

ＥＳＤ保護機能付複合電子部品
　本発明は、静電気放電などを原因とする過電圧に対する保護機能を有するＥＳＤ保護機能付複合電子部品に関する。
　図１２および図１３に示すＥＳＤ保護機能付複合電子部品５００は、絶縁基板５０１上に積層された第１のキャパシタ電極層５０２と、第１のキャパシタ電極層５０２に積層された誘電体層５０３と、誘電体層５０３に積層された第２のキャパシタ電極層５０４とを備える薄膜キャパシタ５０５を備えている。また、ＥＳＤ保護機能付薄膜キャパシタ５００は、薄膜キャパシタ５０５に並列接続された保護回路５０６を備えている。なお、図１２は従来のＥＳＤ保護機能付複合電子部品を示す平面図、図１３は図１２のＡ－Ａ線矢視断面図である。
　保護回路５０６は、薄膜構造の複数（６個）のショットキーダイオード５０７ａ～５０７ｆが直列接続されて形成されている。保護回路５０６を形成する各ショットキーダイオード５０７ａ～５０７ｆは、例えば次のようにして形成される。すなわち、誘電体層５０３の周縁部分に枠状に電極５０８ａが形成されている。電極５０８ａは、略矩形状に形成された第１のキャパシタ電極層５０２に接続されている。
　また、図１２に示すように、略矩形状に形成された第２のキャパシタ電極層５０４は、その右下の隅部部分が略長矩形状に切り欠かれている。そして、第２のキャパシタ電極層５０４が切り欠かれた右下の隅部部分の誘電体層５０３上に、矩形状の電極５０８ｃ，５０８ｅが形成されている。また、各電極５０８ａ，５０８ｃ，５０８ｅを被覆するように誘電体層５０３上に半導体層５０９が形成されている。また、半導体層５０９上の平面視において各電極５０８ａ，５０８ｃ，５０８ｅ間に相当する位置に電極５０８ｂ，５０８ｄが形成され、電極５０８ｅおよび第２のキャパシタ電極層５０４間に相当する位置に電極５０８ｆが形成されている。
　したがって、電極５０８ａ，５０８ｂおよび半導体層５０９によりショットキーダイオード５０７ａが形成され、電極５０８ｂ，５０８ｃおよび半導体層５０９によりショットキーダイオード５０７ｂが形成され、電極５０８ｃ，５０８ｄおよび半導体層５０９によりショットキーダイオード５０７ｃが形成される。また、電極５０８ｄ，５０８ｅおよび半導体層５０９によりショットキーダイオード５０７ｄが形成され、電極５０８ｅ，５０８ｆおよび半導体層５０９によりショットキーダイオード５０７ｅが形成され、電極５０８ｆおよび第２のキャパシタ電極層５０４と半導体層５０９とによりショットキーダイオード５０７ｆが形成されている。そして、各ショットキーダイオード５０７ａ～５０７ｆが直列接続されて保護回路５０６が形成される。また、ショットキーダイオード５０７ａの電極５０８ａが第１のキャパシタ電極層５０２に接続され、ショットキーダイオード５０７ｆの一方の電極が第２のキャパシタ電極層５０４により形成されることにより、保護回路５０６が薄膜キャパシタ５０５に並列接続されている。
　このように構成されたＥＳＤ保護機能付複合電子部品５００では、薄膜キャパシタ５０５に静電気等に起因する過電圧が加わった場合に、保護回路５０６を形成する各ショットキーダイオード５０７ａ～５０７ｆが降伏して保護回路５０６に電流パスが形成される。したがって、保護回路５０６を過電流が流れることにより薄膜キャパシタ５０５が保護される。なお、各ショットキーダイオード５０７ａ～５０７ｆは、金属／半導体／金属構造を有し、ショットキー接合された金属／半導体のショットキー障壁のトンネリングにより電流の流れが制限される逆並列ショットキーダイオードに形成されている。また、誘電体層５０３は、化学量論比の窒化珪素（Ｓｉ３Ｎ４）や酸化シリコン（ＳｉＯ２）などにより形成される。また、半導体層５０９は、シリコンリッチな非化学量論比の窒化珪素やタンタル五酸化物（Ｔａ２Ｏ５）などにより形成される。
特表２００２－５４１６８１号公報（段落００３１～００３２、図３～５、要約書など）
　上記したように、ＥＳＤ保護機能付複合電子部品５００では、ショットキー接合された金属/半導体/金属の薄膜構造のショットキーダイオード５０７ａ～５０７ｆが直列接続されて保護回路５０６が形成されている。ショットキー障壁の電気的な障壁高さは原理的に２ｅＶ程度以下の大きさであるので、電流が急峻に増加する電圧は２Ｖ程度以下の大きさとなる。そのため、薄膜キャパシタ５０５の使用電圧が２Ｖ以上の大きさである場合は、薄膜キャパシタ５０５に１個のショットキーダイオードが並列接続されているだけでは、ショットキーダイオード側の経路を電流が流れてしまうので、薄膜キャパシタ５０５は機能することができない。
　したがって、上記したように、ＥＳＤ保護機能付複合電子部品５００では、複数のショットキーダイオード５０７ａ～５０７ｆを直列接続して電流が増大する電圧の大きさを上昇させることにより、薄膜キャパシタ５０５の機能が確保されている。しかしながら、このようにすると、直列接続されるショットキーダイオード５０７ａ～５０７ｆの数が増大するので、ＥＳＤ保護機能付複合電子部品５００の素子サイズが大きくなるという問題がある。
　この発明は、上記した課題に鑑みてなされたものであり、素子サイズの小型化が図られたＥＳＤ保護機能付複合電子部品を提供することを目的とする。
　上記した目的を達成するために、本発明のＥＳＤ保護機能付複合電子部品は、複数の外部電極と、前記複数の外部電極それぞれに対応して設けられ、ｐ型およびｎ型のいずれか一方の導電型の第１の半導体層と他方の導電型の第２の半導体層とを有するｐｎ接合型の複数のツェナーダイオードと、前記複数の外部電極のうち、任意の２つの外部電極間に直列接続される少なくとも１つの薄膜回路素子とを備え、前記複数のツェナーダイオードそれぞれは、対応する前記外部電極に前記第１の半導体層側が接続され、前記複数のツェナーダイオードそれぞれの前記第２の半導体層は同一平面内に配置されて電気的に接続されていることを特徴としている。
　このように構成された発明では、複数の外部電極のそれぞれに、対応するツェナーダイオードの第１の半導体層側が接続され、複数のツェナーダイオードそれぞれの第２の半導体層が電気的に接続されている。そのため、２個のツェナーダイオードが逆方向に直列接続されて形成された、所謂、双方向ツェナーダイオードが、複数の外部電極のうち、任意に選択される２つの外部電極間（以下、単に「外部電極間」と称する場合もある）に必ず直列に挿入される。したがって、最小限の数のツェナーダイオードにより全ての任意の外部電極間に双方向ツェナーダイオードを直列に挿入することができる。
　したがって、任意の外部電極間において、該外部電極間に直列接続された少なくとも１つの薄膜回路素子と双方向ツェナーダイオードとが必ず並列接続される。そして、任意の外部電極間において、例えば静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ－Ｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ）に起因する過電圧により、双方向ツェナーダイオードを形成する一方のツェナーダイオードが降伏した場合には、当該過電圧は他方のツェナーダイオードに対して必ず順方向に印加される。そのため、一方のツェナーダイオードが降伏した場合には、双方向ツェナーダイオード側に電流パスが必ず形成されるので、任意の外部電極間に直列接続された少なくとも１つの薄膜回路素子を過電圧から保護することができる。したがって、プラス・マイナス両極性の過電圧に対して双方向ツェナーダイオード側に電流パスが形成されるので、任意の外部電極間に直列接続された少なくとも１つの薄膜回路素子を確実にプラス・マイナス両極性の過電圧から保護することができる。
　また、双方向ツェナーダイオードは、ｐ型半導体およびｎ型半導体によるｐｎ接合型のツェナーダイオードにより形成されている。ツェナーダイオードは半導体のキャリア濃度を制御することにより、逆電圧方向で電流が急峻に増加する降伏電圧の大きさを制御することができるが、ツェナーダイオードでは、ショットキーダイオードと比較すると降伏電圧の大きさを非常に大きくすることができる。したがって、ショットキーダイオードのように、降伏電圧を大きくするために複数のツェナーダイオードを直列接続する必要がないため、ＥＳＤ保護機能付複合電子部品上の平面視における双方向ツェナーダイオードの専有面積を小さくすることができる。
　また、各ツェナーダイオードの第２の半導体層が同一平面に配置されている。したがって、ＥＳＤ保護機能付複合電子部品に最小限の数のツェナーダイオードが搭載されるが、それらのツェナーダイオードを限られたスペースに効率よく配置することができ、各ツェナーダイオードの配置構造を簡単な構造にすることができるので、素子サイズの小型化が図られたＥＳＤ保護機能付複合電子部品を提供することができる。
　また前記複数のツェナーダイオードそれぞれの前記第２の半導体層として共用される前記他方の導電型の共用半導体層と、前記複数のツェナーダイオードそれぞれの前記第１の半導体層を成すように前記共用半導体層上に島状に形成され、前記共用半導体層にｐｎ接合された複数の第１の半導体薄膜とを備えているとよい。
　このように構成すると、他方の導電型の共用半導体層が、各ツェナーダイオードそれぞれの第２の半導体層として共用されているので、各ツェナーダイオードの配置構造をより簡易な構造とすることができ、ＥＳＤ保護機能付複合電子部品の素子サイズのさらなる小型化を図ることができる。また、共用半導体層上に島状に形成されて該共用半導体層にｐｎ接続された複数の第１の半導体薄膜により各ツェナーダイオードそれぞれの第１の半導体層が形成されるので、各ツェナーダイオードを簡単に製造することができると共に各ツェナーダイオードの薄型化を図ることができる。したがって、ＥＳＤ保護機能付複合電子部品をさらに小型かつ安価に製造することができる。
　また、絶縁基板をさらに備え、前記共用半導体層は、前記絶縁基板上に形成された第２の半導体薄膜により形成され、前記絶縁基板上の前記第２の半導体薄膜が形成された領域と異なる領域に前記薄膜回路素子が配置されているとよい。
　このようにすると、絶縁基板上に形成された第２の半導体薄膜により共用半導体層が形成されるので、各ツェナーダイオードのさらなる薄型化を図ることができる。また、共通の第２の半導体薄膜と、該第２の半導体薄膜上に島状に形成された複数の第１の半導体薄膜とにより各ツェナーダイオードが形成されるので、不純物をドーピングするための拡散処理等が必要なく、一般的な薄膜形成プロセスにより各ツェナーダイオードを簡単に形成することができる。また、絶縁基板上の第２の半導体薄膜が形成された領域と異なる領域に薄膜回路素子が配置された実用的な構成のＥＳＤ保護機能付複合電子部品を提供することができる。
　また、共用半導体層は、前記他方の導電型にドーピングされた単結晶または多結晶のＳｉ基板により形成され、前記Ｓｉ基板上に前記薄膜回路素子が配置されていてもよい。
　このようにすると、他方の導電型にドーピングされた単結晶または多結晶のＳｉ基板により共用半導体層が形成されるので、キャリア移動度が高く共用半導体層の抵抗成分が小さい。したがって、各ツェナーダイオードにより形成される双方向ツェナーダイオードの直列抵抗を低減することができるので、Ｓｉ基板上に配置された薄膜回路素子をより確実に保護することができる。
　また、前記薄膜回路素子は、薄膜キャパシタ、薄膜インダクタ、薄膜抵抗または薄膜サーミスタ並びにこれらの組み合わせであるとよい。
　このようにすると、各薄膜回路素子が組み合わされることにより各種の回路が構成されたＥＳＤ保護機能付複合電子部品を提供することができる。
　また、前記外部電極が第１～第３外部電極であり、前記第１、第２外部電極間に直列接続された前記薄膜キャパシタと、前記第２、第３外部電極間に直列接続された前記薄膜インダクタとを備えているとよい。
　このように構成すると、薄膜インダクタおよび薄膜キャパシタによりＬＣフィルタ回路を形成することができる。
　また、前記外部電極が第１～第４外部電極であり、前記第１、第２外部電極間に直列接続された可変容量型の前記薄膜キャパシタと、一端が前記第３外部電極に接続された第１の前記薄膜抵抗と、一端が前記第４外部電極に接続された第２の前記薄膜抵抗とを備え、前記第１、第２の薄膜抵抗の他端間に前記薄膜キャパシタが挿入されるように、前記第１、第２の薄膜抵抗それぞれの他端が前記薄膜キャパシタ両端のそれぞれに接続されているとよい。
　このように構成すると、第１、第２外部電極を入出力端子とする可変容量型の薄膜キャパシタを形成することができる。すなわち、第３、第４外部電極間の電圧を調整して第１、第２の薄膜抵抗を介して薄膜キャパシタの両端に印加される電圧を任意に調整することにより薄膜キャパシタの容量を調整することができる。
　本発明によれば、各外部電極のそれぞれに、対応するツェナーダイオードの第１の半導体層側が接続され、各ツェナーダイオードの第２の半導体層が互いに電気的に接続されることにより、最小限の数のツェナーダイオードにより全ての任意の外部電極間に双方向ツェナーダイオードを直列に挿入することができる。また、各ツェナーダイオードの第２の半導体層が同一平面に配置されている。したがって、ＥＳＤ保護機能付複合電子部品に最小限の数のツェナーダイオードが搭載されるが、それらのツェナーダイオードを限られたスペースに効率よく配置することができ、各ツェナーダイオードの配置構造を簡単な構造にすることができるので、素子サイズの小型化が図られたＥＳＤ保護機能付複合電子部品を提供することができる。
本発明の一実施形態にかかるＥＳＤ保護機能付複合電子部品を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＡ－Ａ線矢視断面図、（ｃ）は（ａ）のＢ－Ｂ線矢視断面図である。 図１のＥＳＤ保護機能付複合電子部品の等価回路を示す図である。 ＥＳＤ保護機能付複合電子部品の製造方法の一例を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＡ－Ａ線矢視断面図、（ｃ）は（ａ）のＢ－Ｂ線矢視断面図である。 図３に続くＥＳＤ保護機能付複合電子部品の製造方法の一例を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＡ－Ａ線矢視断面図、（ｃ）は（ａ）のＢ－Ｂ線矢視断面図である。 本発明の他の実施形態にかかるＥＳＤ保護機能付複合電子部品を示す平面図である。 図５に示すＥＳＤ保護機能付複合電子部品を示す図であって、（ａ）は図５のＣ－Ｃ線矢視断面図、（ｂ）は図５のＤ－Ｄ線矢視断面図、（ｃ）は図５のＥ－Ｅ線矢視断面図である。 図５のＥＳＤ保護機能付複合電子部品の等価回路を示す図である。 ＥＳＤ保護機能付複合電子部品の製造方法の一例を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＣ－Ｃ線矢視断面図、（ｃ）は（ａ）のＤ－Ｄ線矢視断面図、（ｄ）は（ａ）のＥ－Ｅ線矢視断面図である。 図８に続くＥＳＤ保護機能付複合電子部品の製造方法の一例を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＣ－Ｃ線矢視断面図、（ｃ）は（ａ）のＤ－Ｄ線矢視断面図、（ｄ）は（ａ）のＥ－Ｅ線矢視断面図である。 図９に続くＥＳＤ保護機能付複合電子部品の製造方法の一例を示す平面図である。 図９に続くＥＳＤ保護機能付複合電子部品の製造方法の一例を示す図であって、（ａ）は図１０のＣ－Ｃ線矢視断面図、（ｂ）は図１０のＤ－Ｄ線矢視断面図、（ｃ）は図１０のＥ－Ｅ線矢視断面図である。 従来のＥＳＤ保護機能付複合電子部品を示す平面図である。 図１２のＡ－Ａ線矢視断面図である。
　＜一実施形態＞
　本発明の一実施形態について図１～図４を参照して説明する。図１は本発明の一実施形態にかかるＥＳＤ保護機能付複合電子部品を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＡ－Ａ線矢視断面図、（ｃ）は（ａ）のＢ－Ｂ線矢視断面図、図２は図１のＥＳＤ保護機能付複合電子部品の等価回路を示す図である。
　図３はＥＳＤ保護機能付複合電子部品の製造方法の一例を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＡ－Ａ線矢視断面図、（ｃ）は（ａ）のＢ－Ｂ線矢視断面図、図４は図３に続くＥＳＤ保護機能付複合電子部品の製造方法の一例を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＡ－Ａ線矢視断面図、（ｃ）は（ａ）のＢ－Ｂ線矢視断面図である。なお、図１（ａ）、図４（ａ）では、薄膜キャパシタＣ、薄膜インダクタＬ、各ツェナーダイオードＤ１～Ｄ３の配置関係を示すために絶縁層８が図示省略されている。
　（構成）
　ＥＳＤ保護機能付複合電子部品１００の概略構成について説明する。
　ＥＳＤ保護機能付複合電子部品１００は、ガラス基板やセラミック基板、樹脂基板、Ｓｉ基板などの絶縁基板１上に設けられた薄膜キャパシタＣ（薄膜回路素子）と薄膜インダクタＬ（薄膜回路素子）とを備えている。薄膜キャパシタＣは、図１（ａ），（ｂ）に示すように、絶縁基板１の一方面上の所定領域にＰｔ／Ｔｉ薄膜により形成されたキャパシタ電極層２と、キャパシタ電極層２上に形成されたＳｉＯ２誘電体層３と、誘電体層３上にＰｔ／Ｔｉ薄膜により形成されたキャパシタ電極層４とを有している。薄膜インダクタＬは、同図に示すように、絶縁基板１の一方面上の所定領域にＣｕ／Ｔｉ薄膜により平面視で渦巻き状に形成されたインダクタ電極層５を有している。
　また、ＥＳＤ保護機能付複合電子部品１００は、図１（ａ），（ｃ）に示すように、絶縁基板１の一方面上の薄膜キャパシタＣおよび薄膜インダクタＬが形成された領域と異なる領域に配置されたｐｎ接合型の３個のツェナーダイオードＤ１～Ｄ３を備えている。各ツェナーダイオードＤ１～Ｄ３それぞれは、ｐ型およびｎ型のいずれか一方の導電型の第１の半導体層６と他方の導電型の第２の半導体層（共用半導体層７）とがｐｎ接合されることにより形成される。例えば、この実施形態では、次のようにして各ツェナーダイオードＤ１～Ｄ３が形成されている。
　すなわち、絶縁基板１の一方主面上に、ｐ型ＣｕＡｌＯ２（ｐ型半導体）により形成された第２の半導体薄膜により、各ツェナーダイオードＤ１～Ｄ３それぞれの第２の半導体層として共用されるｐ型の共用半導体層７が形成されている。また、ｎ型ＴｉＯ２（ｎ型半導体）により共用半導体層７上に島状に形成された３個の第１の半導体薄膜により、各ツェナーダイオードＤ１～Ｄ３それぞれの第１の半導体層６が形成されている。
　そして、各第１の半導体層６と、共用半導体層７との接合界面においてｐｎ接合が形成されることにより、各ツェナーダイオードＤ１～Ｄ３が構成されている。したがって、図１（ａ），（ｃ）および図２に示すように、共用半導体層７が各ツェナーダイオードＤ１～Ｄ３の第２の半導体層として共用されることにより、各ツェナーダイオードＤ１～Ｄ３の第２の半導体層が同一平面内に配置されて電気的に接続されている。
　また、薄膜キャパシタＣ、薄膜インダクタＬ、各ツェナーダイオードＤ１～Ｄ３は、ポリイミド樹脂膜により形成された絶縁層８により被覆されている。また、絶縁層８の上面には、絶縁層８に形成された透孔を介してツェナーダイオードＤ１の第１の半導体層６と薄膜キャパシタＣのキャパシタ電極層２とを接続するＣｕ／Ｔｉ引出電極９が形成されている。
　また、絶縁層８の上面には、絶縁層８に形成された透孔を介して、ツェナーダイオードＤ２の第１の半導体層６と、薄膜キャパシタＣのキャパシタ電極層４と、インダクタ電極層５の中心側の一端とを接続するＣｕ／Ｔｉ引出電極１０が形成されている。また、絶縁層８の上面には、絶縁層８に形成された透孔を介してツェナーダイオードＤ３の第１の半導体層６とインダクタ電極層５の外周側の他端とを接続するＣｕ／Ｔｉ引出電極１１が形成されている。
　また、図１（ａ）に示すように、絶縁層８の上面において、引出電極９上にＡｕ第１外部電極１２が形成され、引出電極１０上にＡｕ第２外部電極１３が形成され、引出電極１１上にＡｕ第３外部電極１４が形成されている。
　以上のように構成されたＥＳＤ保護機能付複合電子部品１００では、図２に示すように、各ツェナーダイオードＤ１～Ｄ３それぞれは、第１～第３外部電極１２～１４それぞれに対応して設けられ、各ツェナーダイオードＤ１～Ｄ３それぞれに対応する第１～第３外部電極１２～１４に第１の半導体層６側が接続されている。そして、第１、第２外部電極１２、１３間に薄膜キャパシタＣが直列接続され、第２、第３外部電極１３、１４間に薄膜インダクタＬが直列接続されることにより、キャパシタおよびインダクタが直列接続されたＬＣフィルタ回路が形成されている。
　また、図２に示すように、第１、第２外部電極１２、１３間において、２個のツェナーダイオードＤ１，Ｄ２が逆方向に直列接続されて形成された双方向ツェナーダイオードと、薄膜キャパシタＣとが並列接続されている。また、第２、第３外部電極１３、１４間において、２個のツェナーダイオードＤ２，Ｄ３が逆方向に直列接続されて形成された双方向ツェナーダイオードと、薄膜インダクタＬとが並列接続されている。
　（製造方法）
　ＥＳＤ保護機能付複合電子部品１００の製造方法の一例について説明する。
　まず、図３（ａ），（ｂ）に示すように、リフトオフ法を用いて、ガラス基板等の絶縁基板１上の所定の領域に約５０ｎｍの厚みのＴｉ膜がパターン形成され、Ｔｉ膜上に約２００ｎｍの厚みのＰｔ膜がパターン形成されることにより下側のキャパシタ電極層２が形成される。次に、スパッタ法を用いて、誘電体層３を形成するＳｉＯ２膜が約１００ｎｍの厚みで形成される。続いて、フォトリソグラフィを利用したドライエッチングによりパターン形成されることによって誘電体層３が形成される。
　続いて、リフトオフ法を用いて、誘電体層３上に、約５０ｎｍの厚みのＴｉ膜がパターン形成され、約２００ｎｍの厚みのＰｔ膜がパターン形成されることにより上側のキャパシタ電極層４が形成される。
　また、リフトオフ法を用いて、絶縁基板１上の所定の領域に約５０ｎｍの厚みのＴｉ膜がパターン形成され、Ｔｉ膜上に約２０００ｎｍの厚みのＣｕ膜がパターン形成されることによりインダクタ電極層５が形成される。
　次に、図４（ａ），（ｃ）に示すように、スパッタ法を用いて、共用半導体層７を形成するｐ型ＣｕＡｌＯ２半導体薄膜が約５００ｎｍの厚みで成膜される。続いて、フォトリソグラフィを利用したドライエッチングによりパターン形成されることによって共用半導体層７が形成される。続いて、スパッタ法を用いて、各第１の半導体層６を形成するｎ型ＴｉＯ２半導体薄膜が約３００ｎｍの厚みで成膜される。続いて、フォトリソグラフィを利用したドライエッチングによりパターニングされることによって各第１の半導体層６が形成される。
　また、感光性ポリイミド樹脂が約３０００ｎｍの厚みで塗布されて、フォトリソグラフィを利用したエッチングによりパターニングされて熱硬化されることによって絶縁層８が形成される。
　続いて、図１（ａ）～（ｃ）に示すように、スパッタ法を用いて、引出電極９～１１を形成するＴｉ膜が約１００ｎｍの厚みで形成され、Ｃｕ膜が約１０００ｎｍの厚みで成膜される。また、Ｃｕ膜上の第１～第３外部電極１２～１４に相当する位置に開口を有するフォトレジストパターンが形成される。また、フォトレジストパターンの開口位置において、Ｃｕ膜上に電解めっき法で約２０００ｎｍの厚みでＮｉ膜が成膜され、約１００ｎｍの厚みでＡｕ膜が成膜されて、各第１～第３外部電極１２～１４が形成される。
　そして、フォトリソグラフィを利用したウェットエッチングにより、スパッタ法で成膜されたＣｕ／Ｔｉ膜がパターニングされて各引出電極９～１１が形成されることによって、ＥＳＤ保護機能付複合電子部品１００が完成する。
　このように構成されたＥＳＤ保護機能付複合電子部品１００は、他の配線基板等にはんだやワイヤボンド等を用いて実装されることにより、ＬＣフィルタとして使用される。そして、他の配線基板に各種の複数の部品が順番に実装されている途中や、各種の複数の部品が実装された他の配線基板が搭載された装置が使用されている際に、静電気等に起因する過電圧が生じても、ツェナーダイオードＤ１～Ｄ３のいずれかが降伏することにより第１～第３外部電極１２～１４の任意の２個の電極間に挿入された双方向ツェナーダイオード側に形成される電流パスを過電流が流れるので、静電気耐性の低い薄膜キャパシタＣや薄膜インダクタＬを保護することができる。
　以上のように、この実施形態では、第１～第３外部電極１２～１４のそれぞれに、対応するツェナーダイオードＤ１～Ｄ３の第１の半導体層６側が接続され、各ツェナーダイオードＤ１～Ｄ３の第２の半導体層が共用半導体層７により形成されることによって電気的に接続されている。そのため、２個のツェナーダイオードが逆方向に直列接続されて形成された、所謂、双方向ツェナーダイオードが、第１～第３外部電極１２～１４のうち、任意に選択される２個の外部電極間に必ず直列に挿入される。したがって、最小限の数のツェナーダイオードにより全ての任意の外部電極間に双方向ツェナーダイオードを直列に挿入することができる。
　したがって、第１～第３外部電極１２～１４のうちの任意の外部電極間において、該外部電極間に直列接続された薄膜キャパシタＣや薄膜インダクタＬなどの少なくとも１つの薄膜回路素子と双方向ツェナーダイオードとが必ず並列接続される。したがって、プラス・マイナス両極性の過電圧に対して双方向ツェナーダイオード側に電流パスが形成されるので、任意の外部電極間に直列接続された少なくとも１つの薄膜回路素子を確実にプラス・マイナス両極性の過電圧から保護することができる。
　また、双方向ツェナーダイオードは、ｐ型半導体およびｎ型半導体によるｐｎ接合型の各ツェナーダイオードＤ１～Ｄ３により形成されている。したがって、降伏電圧の大きさを非常に大きくすることができるので、ショットキーダイオードのように、降伏電圧を大きくするために複数のツェナーダイオードを直列接続する必要がなく、ＥＳＤ保護機能付複合電子部品１００上における平面視における各ツェナーダイオードＤ１～Ｄ３の専有面積を小さくすることができる。
　また、共用半導体層７が、各ツェナーダイオードＤ１～Ｄ３それぞれの第２の半導体層として共用されることにより、各ツェナーダイオードＤ１～Ｄ３の第２の半導体層が同一平面に配置されている。そのため、ＥＳＤ保護機能付複合電子部品１００に最小限の数のツェナーダイオードＤ１～Ｄ３が搭載されるが、それらのツェナーダイオードＤ１～Ｄ３を限られたスペースに効率よく配置することができる。したがって、各ツェナーダイオードＤ１～Ｄ３の配置構造を簡単な構造にすることができるので、素子サイズの小型化が図られたＥＳＤ保護機能付複合電子部品１００を提供することができる。
　また、共用半導体層７上に島状に形成されて該共用半導体層７にｐｎ接続された複数の第１の半導体薄膜により各ツェナーダイオードそれぞれの第１の半導体層６が形成されるので、各ツェナーダイオードＤ１～Ｄ３を簡単に製造することができると共に各ツェナーダイオードＤ１～Ｄ３の薄型化を図ることができる。したがって、ＥＳＤ保護機能付複合電子部品１００をさらに小型かつ安価に製造することができる。また、絶縁基板１上に形成された第２の半導体薄膜により共用半導体層７が形成されるので、各ツェナーダイオードＤ１～Ｄ３のさらなる薄型化を図ることができる。
　また、過電圧から保護された薄膜インダクタＬおよび薄膜キャパシタＣにより形成されたＬＣフィルタ回路が搭載された実用的な構成のＥＳＤ保護機能付複合電子部品１００を提供することができる。
　＜他の実施形態＞
　本発明の他の実施形態について図５～図１１を参照して説明する。図５は本発明の他の実施形態にかかるＥＳＤ保護機能付複合電子部品を示す平面図、図６は図５に示すＥＳＤ保護機能付複合電子部品を示す図であって、（ａ）は図５のＣ－Ｃ線矢視断面図、（ｂ）は図５のＤ－Ｄ線矢視断面図、（ｃ）は図５のＥ－Ｅ線矢視断面図、図７は図５のＥＳＤ保護機能付複合電子部品の等価回路を示す図である。
　また、図８はＥＳＤ保護機能付複合電子部品の製造方法の一例を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＣ－Ｃ線矢視断面図、（ｃ）は（ａ）のＤ－Ｄ線矢視断面図、（ｄ）は（ａ）のＥ－Ｅ線矢視断面図、図９は図８に続くＥＳＤ保護機能付複合電子部品の製造方法の一例を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＣ－Ｃ線矢視断面図、（ｃ）は（ａ）のＤ－Ｄ線矢視断面図、（ｄ）は（ａ）のＥ－Ｅ線矢視断面図である。図１０は図９に続くＥＳＤ保護機能付複合電子部品の製造方法の一例を示す平面図、図１１は図９に続くＥＳＤ保護機能付複合電子部品の製造方法の一例を示す図であって、（ａ）は図１０のＣ－Ｃ線矢視断面図、（ｂ）は図１０のＤ－Ｄ線矢視断面図、（ｃ）は図１０のＥ－Ｅ線矢視断面図である。
　なお、図５、図８（ａ）、図９（ａ）、図１０では、薄膜キャパシタＣ１～Ｃ４、薄膜抵抗Ｒ１～Ｒ５、各ツェナーダイオードＤ１１～Ｄ１４の配置関係を示すため保護層３５、絶縁層３６，４３が図示省略されている。また、以下の説明では、上記した実施形態と異なる点を中心に説明し、その他の構成は上記した実施形態と同様であるため、同一符号を引用することによりその構成の説明は省略する。
　（構成）
　ＥＳＤ保護機能付複合電子部品１００ａの概略構成について説明する。
　ＥＳＤ保護機能付複合電子部品１００ａは、熱酸化ＳｉＯ２絶縁層２２が形成されたｐ型単結晶Ｓｉ基板２１（Ｂドープ、抵抗率０．４Ω・ｃｍ）を備え、Ｓｉ基板２１上に、可変容量型の４個の薄膜キャパシタＣ１～Ｃ４（薄膜回路素子）と、５個の薄膜抵抗Ｒ１～Ｒ５（薄膜回路素子）とが配置されている。
　薄膜キャパシタＣ１，Ｃ２は、絶縁層２２上の所定領域に形成された（Ｂａ，Ｓｒ）ＴｉＯ３（以下「ＢＳＴ」と称する）密着層２３上にＰｔ薄膜により形成された共通キャパシタ電極層２４と、共通キャパシタ電極層２４上に形成されたＢＳＴ誘電体層２５と、ＢＳＴ誘電体層２５上にＰｔ薄膜により形成されたキャパシタ電極層２６，２７とにより形成される。また、キャパシタ電極層２６，２７上にはＢＳＴ保護層２８が形成されている。
　薄膜キャパシタＣ３，Ｃ４は、絶縁層２２上の所定領域に形成されたＢＳＴ密着層２９上にＰｔ薄膜により形成された共通キャパシタ電極層３０と、共通キャパシタ電極層３０上に形成されたＢＳＴ誘電体層３１と、ＢＳＴ誘電体層３１上にＰｔ薄膜により形成されたキャパシタ電極層３２，３３とにより形成される。また、キャパシタ電極層３２，３３上にはＢＳＴ保護層３４が形成されている。
　また、薄膜キャパシタＣ１～Ｃ４は、ＳｉＯ２耐湿保護膜により形成された保護層３５により被覆され、保護層３５にはポリイミド樹脂膜により形成された絶縁層３６が積層されている。
　各薄膜抵抗Ｒ１～Ｒ５は、それぞれ、絶縁層２２上の所定領域にＣｒＮｉ抵抗薄膜により平面視でミアンダ状に形成された抵抗電極層３７～４１を有している。
　また、ＥＳＤ保護機能付複合電子部品１００ａは、図５および図６（ｃ）に示すように、Ｓｉ基板２１の一方面上の薄膜キャパシタＣ１～Ｃ４および薄膜抵抗Ｒ１～Ｒ５が形成された領域と異なる領域に配置されたｐｎ接合型の４個のツェナーダイオードＤ１１～Ｄ１４を備えている。各ツェナーダイオードＤ１１～Ｄ１４それぞれは、ｐ型およびｎ型のいずれか一方の導電型の第１の半導体層４２と他方の導電型の第２の半導体層（Ｓｉ基板２１）とがｐｎ接合されることにより形成される。例えば、この実施形態では、次のようにして各ツェナーダイオードＤ１１～Ｄ１４が形成されている。
　すなわち、Ｓｉ基板２１は、Ｂドープされることによりｐ型に形成されており、各ツェナーダイオードＤ１１～Ｄ１４それぞれの第２の半導体層として共用されるｐ型の共用半導体層がＳｉ基板２１により形成されている。また、ｎ型ａ－ＳｉによりＳｉ基板２１上に島状に形成された４個の第１の半導体薄膜により、各ツェナーダイオードＤ１１～Ｄ１４それぞれの第１の半導体層４２が形成されている。なお、この実施形態では、実際にはｎ型ａ－Ｓｉ半導体薄膜上にＴｉ膜およびＣｕ膜が順に形成されて第１の半導体層４２が形成されているが、図示省略されている。
　そして、各第１の半導体層４２と、Ｓｉ基板２１との接合界面においてｐｎ接合が形成されることにより、各ツェナーダイオードＤ１１～Ｄ１４が構成されている。したがって、図５および図６（ｃ）および図７に示すように、Ｓｉ基板２１が各ツェナーダイオードＤ１１～Ｄ１４の第２の半導体層として共用されることにより、各ツェナーダイオードＤ１１～Ｄ１４の第２の半導体層が同一平面内に配置されて電気的に接続されている。なお、多結晶Ｓｉ基板により共用半導体層が形成されていてもよい。
　また、薄膜抵抗Ｒ１～Ｒ５、各ツェナーダイオードＤ１１～Ｄ１５、絶縁層３６は、エポキシ樹脂膜により形成された絶縁層４３により被覆されている。また、絶縁層４３の上面には、絶縁層４３に形成された透孔を介してツェナーダイオードＤ１３の第１の半導体層４２と薄膜抵抗Ｒ１～Ｒ３それぞれの一端とを接続するＣｕ／Ｔｉ引出電極４４が形成されている。
　また、絶縁層４３の上面には、絶縁層４３に形成された透孔を介してツェナーダイオードＤ１４の第１の半導体層４２と薄膜抵抗Ｒ４，Ｒ５それぞれの一端とを接続するＣｕ／Ｔｉ引出電極４５が形成されている。また、絶縁層４３の上面には、保護層３５、絶縁層３６，４３に形成された透孔を介して、ツェナーダイオードＤ１１の第１の半導体層４２と薄膜キャパシタＣ１のキャパシタ電極層２６と薄膜抵抗Ｒ１の他端と接続するＣｕ／Ｔｉ引出電極４６が形成されている。
　また、絶縁層４３の上面には、保護層３５、絶縁層３６，４３に形成された透孔を介して、ツェナーダイオードＤ１２の第１の半導体層４２と薄膜キャパシタＣ４のキャパシタ電極層３３と薄膜抵抗Ｒ３の他端とを接続するＣｕ／Ｔｉ引出電極４７が形成されている。また、絶縁層４３の上面には、保護層３５、絶縁層３６，４３に形成された透孔を介して、薄膜抵抗Ｒ５の他端と薄膜キャパシタＣ１，Ｃ２の共通キャパシタ電極層２４とを接続するＣｕ／Ｔｉ引出電極４８が形成されている。
　また、絶縁層４３の上面には、保護層３５、絶縁層３６，４３に形成された透孔を介して、薄膜抵抗Ｒ４の他端と薄膜キャパシタＣ３，Ｃ４の共通キャパシタ電極層３０とを接続するＣｕ／Ｔｉ引出電極４９が形成されている。また、絶縁層４３の上面には、保護層３５、絶縁層３６，４３に形成された透孔を介して、薄膜抵抗Ｒ２の他端と薄膜キャパシタＣ２のキャパシタ電極層２７と薄膜キャパシタＣ３のキャパシタ電極層３２とを接続するＣｕ／Ｔｉ引出電極５０が形成されている。
　また、図５に示すように、絶縁層４３の上面において、引出電極４６上にＡｕ第１外部電極５１が形成され、引出電極４７上にＡｕ第２外部電極５２が形成されている。また、絶縁層４３の上面において、引出電極４４上にＡｕ第３外部電極５３が形成され、引出電極４５上にＡｕ第４外部電極５４が形成されている。
　以上のように構成されたＥＳＤ保護機能付複合電子部品１００ａでは、図７に示すように、各ツェナーダイオードＤ１１～Ｄ１４それぞれは、第１～第４外部電極５１～５４それぞれに対応して設けられ、各ツェナーダイオードＤ１１～Ｄ１４それぞれに対応する第１～第４外部電極５１～５４に第１の半導体層４２側が接続されている。また、第１、第２外部電極５１，５２間に４個の薄膜キャパシタＣ１～Ｃ４が直列接続されている。また、一端が第３外部電極５３に接続された薄膜抵抗Ｒ１～Ｒ３のいずれかの他端と、一端が第４外部電極５４に接続された薄膜抵抗Ｒ４，Ｒ５のいずれかの他端との間に薄膜キャパシタＣ１～Ｃ４のうちのいずれか１個が挿入されるように、各薄膜抵抗Ｒ１～Ｒ３それぞれの他端および各薄膜抵抗Ｒ４，Ｒ５それぞれの他端が各薄膜キャパシタＣ１～Ｃ４それぞれの両端に接続される。
　具体的には、薄膜抵抗Ｒ１，Ｒ５の他端間に薄膜キャパシタＣ１が挿入され、薄膜抵抗Ｒ５，Ｒ２の他端間に薄膜キャパシタＣ２が挿入され、薄膜抵抗Ｒ２，Ｒ４の他端間に薄膜キャパシタＣ３が挿入され、薄膜抵抗Ｒ４，Ｒ３の他端間に薄膜キャパシタＣ４が挿入されるように、各薄膜抵抗Ｒ１～Ｒ５それぞれの他端と各薄膜キャパシタＣ１～Ｃ４の両端とが接続される。以上のように、薄膜抵抗Ｒ１～Ｒ３が本発明の「第１の薄膜抵抗」に相当し、薄膜抵抗Ｒ４、Ｒ５が本発明の「第２の薄膜抵抗」に相当する。
　（製造方法）
　ＥＳＤ保護機能付複合電子部品１００ａの製造方法の一例について説明する。
　まず、ｐ型単結晶Ｓｉ基板２１上に熱酸化法によりＳｉＯ２絶縁層２２が形成される。次に、図８（ａ），（ｂ）に示すように、密着層２３，２９を形成するＢＳＴ膜がＭＯＤ法（焼成条件：６６０℃、加熱時間：３０分、加熱条件：Ｏ２雰囲気）により約９０ｎｍの膜厚で成膜される。続いて、スパッタ法により、下側の共通キャパシタ電極層２４，３０を形成するＰｔ膜が２００ｎｍの膜厚で成膜される。
　次に、誘電体層２５，３１を形成するＢＳＴ膜がＭＯＤ法（焼成条件：６６０℃、加熱時間：３０分、加熱条件：Ｏ２雰囲気）により約９０ｎｍの膜厚で成膜される。続いて、スパッタ法により、上側のキャパシタ電極層２６，２７，３２，３３を形成するＰｔ膜が２００ｎｍの膜厚で成膜される。次に、保護層２８，３４を形成するＢＳＴ膜がＭＯＤ法（焼成条件：６６０℃、加熱時間：３０分、加熱条件：Ｏ２雰囲気）により約９０ｎｍの膜厚で成膜される。
　続いて、フォトリソグラフィを利用したドライエッチングによりパターニングされて、保護層２８，３４、キャパシタ電極層２６，２７，３２，３３が形成される。さらに、フォトリソグラフィを利用したドライエッチングによりパターニングされて、誘電体層２５，３１、共通キャパシタ電極層２４，３０、密着層２３，２９が形成される。その後、Ｏ２雰囲気中において、約８５０℃で約３０分間の加熱処理が行われることにより、誘電体層２５，３１が焼成される。
　続いて、スパッタ法を用いて、耐湿保護膜として機能する保護層３５を形成するＳｉＯ２膜が約１０００ｎｍの厚みで形成される。また、感光性ポリイミド樹脂が約３０００ｎｍの厚みで塗布されて、フォトリソグラフィを利用してパターニングされて熱硬化される。このポリイミド樹脂層をマスクとしてドライエッチングによるパターニングが行われることにより、保護層３５および絶縁層３６が形成され、また、保護層２８，３４の一部、誘電体層２５，３１の一部もドライエッチングによりパターニングされ、キャパシタ電極層２６，２７，３２，３３、共通キャパシタ電極層２４，３０の一部が露出される。
　続いて、図９（ａ），（ｃ）に示すように、リフトオフ法を用いて、絶縁層２２上に、約５０ｎｍの厚みのＮｉＣｒ膜がパターン形成されることにより、薄膜抵抗Ｒ１～Ｒ５を形成する抵抗電極層３７～４１が形成される。
　次に、薄膜キャパシタＣ１～Ｃ４および薄膜抵抗Ｒ１～Ｒ５が形成された領域と異なる領域の絶縁層２２（ＳｉＯ２層）に、フォトリソグラフィを利用したウェットエッチングにより、ツェナーダイオードＤ１１～Ｄ１４を形成するための４個の開口が形成されて、Ｓｉ基板２１が露出される。続いて、スパッタ法により、各第１の半導体層４２を形成するｎ型ａ－Ｓｉ半導体薄膜が約１００ｎｍｎ厚みで成膜され、Ｔｉ膜が約１００ｎｍの厚みで成膜され、Ｃｕ膜が約５００ｎｍの厚みで成膜される。そして、フォトリソグラフィを利用したドライエッチングによりパターニングされることにより、各第１の半導体層４２が形成される。なお、必要に応じて、ｎ型ａ－Ｓｉがスパッタされる前に、Ｓｉ基板２１の表面に対してイオンボンバード処理が施されることにより、Ｓｉ基板２１の表面が洗浄されてもよい。
　また、図１０および図１１（ａ）～（ｃ）に示すように、感光性エポキシ樹脂が塗布されて、フォトリソグラフィを利用したエッチングによりパターニングされて熱硬化されることによって絶縁層４３が形成される。
　続いて、図５および図６（ａ）～（ｃ）に示すように、スパッタ法を用いて、引出電極４４～５０を形成するＴｉ膜が約１００ｎｍの厚みで形成され、Ｃｕ膜が約１０００ｎｍの厚みで成膜される。また、Ｃｕ膜上の第１～第４外部電極５１～５４に相当する位置に開口を有するフォトレジストパターンが形成される。また、フォトレジストパターンの開口位置において、Ｃｕ膜上に電解めっき法で約２０００ｎｍの厚みでＮｉ膜が成膜され、約１００ｎｍの厚みでＡｕ膜が成膜されて、各第１～第４外部電極５１～５４が形成される。
　そして、フォトリソグラフィを利用したウェットエッチングにより、スパッタ法で成膜されたＣｕ／Ｔｉ膜がパターニングされることにより各引出電極４４～５０が形成されることによって、ＥＳＤ保護機能付複合電子部品１００ａが完成する。
　このように構成されたＥＳＤ保護機能付複合電子部品１００ａは、他の配線基板等にはんだやワイヤボンド等を用いて実装されることにより、第１、第２外部電極５１，５２を入出力端子とする可変容量素子として使用される。すなわち、第３、第４外部電極５３，５４間の電圧を調整して各薄膜抵抗Ｒ１～Ｒ５を介して各薄膜キャパシタＣ１～Ｃ４それぞれの両端に印加される電圧を任意に調整することにより各薄膜キャパシタＣ１～Ｃ４の容量を調整することができる。
　また、図１のＥＳＤ保護機能付複合電子部品１００と同様に、他の配線基板に各種の複数の部品が順番に実装されている途中や、各種の複数の部品が実装された他の配線基板が搭載された装置が使用されている際に、静電気等に起因する過電圧が生じても、ツェナーダイオードＤ１１～Ｄ１４のいずれかが降伏することにより第１～第４外部電極５１～５４の任意の２個の電極間に挿入された双方向ツェナーダイオード側に形成される電流パスを過電流が流れるので、静電気耐性の低い薄膜キャパシタＣ１～Ｃ４や薄膜抵抗Ｒ１～Ｒ５を保護することができる。
　以上のように、この実施形態では、ｐ型にドーピングされた単結晶または多結晶のＳｉ基板２１により共用半導体層が形成されるので、キャリア移動度が高く共用半導体層の抵抗成分が小さい。したがって、各ツェナーダイオードＤ１１～Ｄ１４により形成される双方向ツェナーダイオードの直列抵抗を低減することができるので、Ｓｉ基板２１上に配置された薄膜キャパシタＣ１～Ｃ４および薄膜抵抗Ｒ１～Ｒ５等の薄膜回路素子をより確実に保護することができる。
　なお、本発明は上記した各実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、上記したもの以外に種々の変更を行なうことが可能である。例えば、任意の外部電極間に直列接続される薄膜回路素子の種類や数は上記した例に限定されるものではなく、薄膜キャパシタや薄膜インダクタ、薄膜抵抗、薄膜サーミスタ等の薄膜回路素子がどのように組み合わされて任意の外部電極間に直列接続されてもよい。このようにすることで、各薄膜回路素子が組み合わされることにより各種の回路が構成されたＥＳＤ保護機能付複合電子部品を提供することができる。ＥＳＤ保護機能付複合電子部品としては、ＥＳＤ保護機能付可変容量素子の他、半導体デバイスをはじめ、各種の複合電子部品に適用できる。
　また、上記した実施形態では、ｐ型の第１の半導体層およびｎ型の第２の半導体層によりツェナーダイオードが形成されているが、ｎ型の第１の半導体層およびｐ型の第２の半導体層によりツェナーダイオードが形成されることによって、任意の外部電極間に配置される２個のツェナーダイオードが、カソード側が接続されて逆方向に直列接続されることにより双方向ツェナーダイオードが形成されるようにしてもよい。また、各ツェナーダイオードの第２の半導体層が分離した状態で同一平面に配置されていてもよい。
　また、ｐ型およびｎ型の半導体層が積層される場合に、先に形成された一方の導電型の半導体層上に形成される他方の導電型の半導体層は、アモルファス材料で形成されるとよい。このようにすると、先に形成される一方の導電型の半導体層がアモルファス材料および結晶質材料のいずれで形成された場合であっても、一方の導電型の半導体層上に他方の導電型の半導体層が形成されるときの初期成長層において、ツェナーダイオードの特性を劣化させる異相が形成されるのを抑制することができる。
　また、薄膜キャパシタ、薄膜インダクタ、薄膜抵抗、薄膜サーミスタの構成は上記した例に限定されるものではなく、一般的な薄膜回路素子の構成を有していればよい。
　また、誘電体層を形成する誘電体材料および半導体層を形成する半導体材料は上記した例に限定されるものではない。たとえば、ＢａＴｉＯ３、ＳｒＴｉＯ３、ＰｂＴｉＯ３などの誘電体材料により誘電体層が形成されていてもよい。また、Ｉｎ２Ｏ３、ＩｎＧａＺｎＯ４などの半導体材料によりｎ型半導体層が形成されていてもよい。また、Ｃｕ２Ｏ、ＳｒＣｕ２Ｏ２などの半導体材料によりｐ型半導体層が形成されていてもよい。
　静電気放電などを原因とする過電圧に対する保護機能を有するＥＳＤ保護機能付複合電子部品に本発明を広く適用することができる。
　１　　絶縁基板
　６，４２　　第１の半導体層
　７　　共用半導体層（第２の半導体層）
　１２～１４，５１～５４　　外部電極
　２１　　Ｓｉ基板（共用半導体層、第２の半導体層）
　１００，１００ａ　　ＥＳＤ保護機能付複合電子部品
　Ｃ，Ｃ１～Ｃ４　　薄膜キャパシタ（薄膜回路素子）
　Ｄ１～Ｄ３，Ｄ１１～Ｄ１４　　ツェナーダイオード
　Ｌ　　薄膜インダクタ（薄膜回路素子）
　Ｒ１～Ｒ５　　薄膜抵抗（薄膜回路素子）

Claims (7)

  1. 　複数の外部電極と、
    　前記複数の外部電極それぞれに対応して設けられ、ｐ型およびｎ型のいずれか一方の導電型の第１の半導体層と他方の導電型の第２の半導体層とを有するｐｎ接合型の複数のツェナーダイオードと、
    　前記複数の外部電極のうち、任意の２つの外部電極間に直列接続される少なくとも１つの薄膜回路素子とを備え、
    　前記複数のツェナーダイオードそれぞれは、対応する前記外部電極に前記第１の半導体層側が接続され、
    　前記複数のツェナーダイオードそれぞれの前記第２の半導体層は同一平面内に配置されて電気的に接続されている
    　ことを特徴とするＥＳＤ保護機能付複合電子部品。
  2. 　前記複数のツェナーダイオードそれぞれの前記第２の半導体層として共用される前記他方の導電型の共用半導体層と、
    　前記複数のツェナーダイオードそれぞれの前記第１の半導体層を成すように前記共用半導体層上に島状に形成され、前記共用半導体層にｐｎ接合された複数の第１の半導体薄膜と
    　を備えることを特徴とする請求項１に記載のＥＳＤ保護機能付複合電子部品。
  3. 　絶縁基板をさらに備え、
    　前記共用半導体層は、前記絶縁基板上に形成された第２の半導体薄膜により形成され、
    　前記絶縁基板上の前記第２の半導体薄膜が形成された領域と異なる領域に前記薄膜回路素子が配置されている
    　ことを特徴とする請求項２に記載のＥＳＤ保護機能付複合電子部品。
  4. 　前記共用半導体層は、前記他方の導電型にドーピングされた単結晶または多結晶のＳｉ基板により形成され、
    　前記Ｓｉ基板上に前記薄膜回路素子が配置されている
    　ことを特徴とする請求項２に記載のＥＳＤ保護機能付複合電子部品。
  5. 　前記薄膜回路素子は、薄膜キャパシタ、薄膜インダクタ、薄膜抵抗または薄膜サーミスタ並びにこれらの組み合わせであることを特徴とする請求項１ないし４のいずれかに記載のＥＳＤ保護機能付複合電子部品。
  6. 　前記外部電極が第１～第３外部電極であり、
    　前記第１、第２外部電極間に直列接続された前記薄膜キャパシタと、
    　前記第２、第３外部電極間に直列接続された前記薄膜インダクタと
    　を備えることを特徴とする請求項５に記載のＥＳＤ保護機能付複合電子部品。
  7. 　前記外部電極が第１～第４外部電極であり、
    　前記第１、第２外部電極間に直列接続された可変容量型の前記薄膜キャパシタと、
    　一端が前記第３外部電極に接続された第１の前記薄膜抵抗と、
    　一端が前記第４外部電極に接続された第２の前記薄膜抵抗とを備え、
    　前記第１、第２の薄膜抵抗の他端間に前記薄膜キャパシタが挿入されるように、前記第１、第２の薄膜抵抗それぞれの他端が前記薄膜キャパシタ両端のそれぞれに接続されていることを特徴とする請求項５に記載のＥＳＤ保護機能付複合電子部品。
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