WO2016021529A1 - 複合電子部品 - Google Patents

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智 進藤
竹島　裕
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株式会社村田製作所
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Definitions

  • the present invention relates to a composite electronic component including a thin film capacitor and a thin film circuit element electrically connected to the thin film capacitor.
  • Patent Document 1 discloses an electronic component as shown in FIG.
  • a thin film capacitor 103 is formed on an insulating substrate 101 in which a SiO 2 film 101b is formed on one main surface of a Si layer 101a with an adhesion layer 102 interposed therebetween.
  • the thin film capacitor 103 is formed by laminating a lower conductor 103a, a dielectric thin film 103b, and an upper conductor 103c in this order on the adhesion layer 102, and a barrier layer 104 is provided so as to cover the thin film capacitor 103.
  • the barrier layer 104 has a multilayer structure of a dielectric barrier layer 104a and an inorganic barrier layer 104b, and the thin film capacitor 103 is exposed with the external connection region of the upper conductor 103c and the external connection region of the lower conductor 103a of the thin film capacitor 103 exposed. Is covered. Further, a resin protective layer 105 is formed so as to cover the barrier layer 104, and the electrode pads 106a and 106b extending through the resin protective layer 105 to the upper surface are formed of the upper conductor 103c and the lower conductor 103a of the thin film capacitor 103. It is connected to either one of the external connection areas.
  • the present invention has been made in view of the above problems, and in a composite electronic component including a thin film capacitor and a thin film circuit element electrically connected to the thin film capacitor, formation of a wiring electrode connected to the thin film capacitor The purpose is to reduce the stress on the thin film capacitor caused by the above.
  • a composite electronic component of the present invention includes an insulating substrate, a thin film capacitor having a plurality of conductor layers and a dielectric thin film, formed on one main surface of the insulating substrate, and an insulating substrate.
  • An insulating protective layer formed by coating the thin film capacitor on one main surface of the substrate, and formed so as to penetrate the insulating protective layer in a thickness direction and look into the thin film capacitor at a position overlapping the thin film capacitor in plan view
  • a lead electrode film formed on one main surface of the insulating protective layer and extending to the inner wall surface of the lead through hole and connected to the conductor layer of the thin film capacitor.
  • the first resin layer portion laminated with the main surface covering the extraction electrode film, the second resin layer portion laminated on the first resin layer portion, and the extraction electrode film overlap in a plan view.
  • a rewiring electrode film formed on one main surface of the first resin layer portion and connected to the extraction electrode film, and the second resin layer portion is formed in the rewiring through-hole. Resin is filled, and the rewiring through hole is formed at a position shifted from the thin film capacitor in plan view from the thickness direction.
  • the resin in the second resin layer portion since the resin in the second resin layer portion is filled in the rewiring through hole, the resin in the rewiring through hole may expand under a high humidity or high temperature environment.
  • the portion of the rewiring electrode film that extends to the inner wall surface of the rewiring through-hole is a thin film, so that it easily deforms when the resin in the rewiring through-hole expands.
  • the stress generated by the deformation propagates around the rewiring through hole. Therefore, when a thin film capacitor is disposed near the rewiring through hole, the stress acts on the thin film capacitor.
  • the distance between the rewiring through hole and the thin film capacitor can be increased by forming the rewiring through hole at a position shifted from the thin film capacitor in plan view from the thickness direction of the rewiring layer. Therefore, the stress acting on the thin film capacitor can be reduced.
  • a first external terminal to which one end of the thin film capacitor is connected, a second external terminal to which the other end of the thin film capacitor is connected, and one end of the first thin film resistor that is the thin film circuit element are connected.
  • a third external terminal, and a fourth external terminal to which one end of a second thin film resistor, which is the thin film circuit element, is connected, and the one end of the thin film capacitor and the other end of the first thin film resistor are The other end of the thin film capacitor and the other end of the second thin film resistor may be connected.
  • the composite electronic component can be used as a capacitive element utilizing the effect of the bias voltage while reducing the stress acting on the thin film capacitor.
  • the distance between the rewiring through hole and the thin film capacitor can be increased by forming the rewiring through hole at a position shifted from the thin film capacitor in plan view from the thickness direction of the rewiring layer. Therefore, the stress acting on the thin film capacitor can be reduced.
  • FIGS. 1 is a cross-sectional view of the composite electronic component 1
  • FIG. 2 is a diagram for explaining the arrangement relationship between the thin film capacitor 3 and the rewiring through hole 6c
  • FIG. 3 is a circuit configuration diagram of the composite electronic component 1. .
  • the composite electronic component 1 includes an insulating substrate 2, a thin film capacitor 3 formed on one main surface of the insulating substrate 2, and a thin film on one main surface of the insulating substrate 2.
  • the thin film capacitor 3 and the thin film circuit elements 9a and 9b are electrically connected.
  • the insulating substrate 2 is, for example, a Si substrate, and an upper surface (corresponding to “one main surface” of the present invention) is surface oxidized to form a SiO 2 film.
  • the thin film capacitor 3 is formed by laminating a lower electrode film 3a, a dielectric film 3b, and an upper electrode film 3c in this order on one main surface of the insulating substrate 2.
  • each of the lower electrode film 3a and the upper electrode film 3c is formed of a Pt film
  • the dielectric film 3b is formed of barium strontium titanate ((Ba, Sr) TiO 3 ; hereinafter referred to as “BST”).
  • BST barium strontium titanate
  • each of the lower electrode film 3a and the upper electrode film 3c corresponds to the “conductor layer” of the present invention.
  • the dielectric film 3b corresponds to the “dielectric film” of the present invention.
  • the material for forming the dielectric film 3b is not limited to BST, and various dielectric materials such as BaTiO 3 , SrTiO 3 , PbTiO 3 , and SiO 2 dielectric can be used.
  • the lower electrode film 3a and the upper electrode film 3c may be, for example, a Cu film, an Al film, or a Ti film, depending on the type of dielectric material.
  • the insulating protective layer 4 is formed by laminating an inorganic protective layer 4 a made of SiO 2 and a photosensitive polyimide resin protective layer 4 b in this order on one main surface of the insulating substrate 2. Further, in the insulating protective layer 4, a first through hole 6 a (through the insulating protective layer 4 in the thickness direction and looking into the upper electrode film 3 c at a position overlapping the upper electrode film 3 c of the thin film capacitor 3 in plan view. Corresponding to the “drawing through hole” of the present invention.
  • the second through hole 6b (corresponding to the “drawing through hole” of the present invention) so as to penetrate the insulating protective layer 4 in the thickness direction and look into the lower electrode film 3a. ) Is formed.
  • a first lead wire 7a (corresponding to the “lead electrode film” of the present invention) connected to the upper electrode film 3c of the thin film capacitor 3 is formed on the upper surface of the insulating protective layer 4, and is formed on the lower electrode film 3a.
  • a connected second lead wire 7b (corresponding to the “lead electrode film” of the present invention) is formed.
  • the first lead wire 7a is formed so as to extend from the upper surface of the insulating protective layer 4 to the inner wall surface of the first through hole 6a. Then, the extending portion of the first lead wire 7a covers the region viewed from the first through hole 6a of the upper electrode film 3c and the inner wall surface of the first through hole 6a in the first through hole 6a.
  • the first lead wiring 7a is connected to the upper electrode film 3c.
  • a portion formed on one main surface of the insulating protective layer 4 and a portion formed on the inner wall surface of the first through-hole 6a are collectively formed by a film forming technique such as sputtering.
  • the second lead wiring 7b has the same configuration as the first lead wiring 7a.
  • the rewiring layer 5 includes a first resin layer portion 5a laminated on the upper surface of the insulating protective layer 4 so as to cover the first and second lead wires 7a and 7b, and a first resin layer portion 5a laminated on the first resin layer portion 5a. 2 resin layer part 5b.
  • the 1st resin layer part 5a and the 2nd resin layer part 5b are each formed by the single layer or multilayer structure of the resin layer formed with the phenol resin, the epoxy resin, the polyimide.
  • the first, second, and third rewirings 8a, 8b, and 8c are formed on one main surface of the first resin layer portion 5a by using a film forming technique. Is done.
  • the first rewiring 8a (corresponding to the “rewiring electrode film” of the present invention) will be described as an example.
  • the first resin layer 5a has a first resin layer at a position overlapping the first lead-out wiring 7a in plan view.
  • a third through hole 6c (corresponding to a “rewiring through hole” in the present invention) is formed so as to penetrate the portion 5a in the thickness direction and look into the first lead wiring 7a.
  • the first rewiring 8a is formed on one main surface of the first resin layer portion 5a so as to extend to the inner wall surface of the third through hole 6c. Specifically, the extending portion of the first first wiring 8a covers the region viewed from the third through hole 6c of the first lead-out wiring 7a and the inner wall surface of the third through hole 6c in the third through hole 6c. Thus, the first rewiring 8a is connected to the first lead wiring 7a.
  • the third rewiring 8c is connected to the second lead wiring 7b in the same manner as the first rewiring 8a.
  • FIG. 2 is a diagram for explaining the arrangement relationship between the thin film capacitor 3 and the rewiring through hole 6c, and does not strictly correspond to the length, size, etc. in FIG.
  • the first resin layer portion 5a is further provided with first and second thin film resistors 9a and 9b (each corresponding to a “thin film circuit element” of the present invention).
  • first and second thin film resistors 9a and 9b each corresponding to a “thin film circuit element” of the present invention.
  • the first thin film resistor 9a is inserted between the first rewiring 8a and the second rewiring 8b and connected in series to both.
  • the second resin layer portion 5b is laminated by covering the first resin layer portion 5a with the first, second, and third rewirings 8a, 8b, and 8c.
  • a part of the second rewiring 8b (part of the part formed on the upper surface of the first resin layer part 5a) and a part of the third rewiring 8c (formed on the upper surface of the first resin layer part 5a).
  • Opening portions 10a and 10b are respectively provided for exposing a part of the exposed portion).
  • an external electrode 11a (corresponding to the “third external terminal” of the present invention, hereinafter referred to as the third external terminal 11a) is formed by Ni / Au plating.
  • the external electrode 11b (corresponding to the “second external terminal” of the present invention, hereinafter referred to as the second external terminal 11b) is formed by Ni / Au plating. Is done.
  • the second resin layer portion 5b has first and fourth external terminals, which will be described later, having the same configuration as the second and third external terminals 11a and 11b.
  • the composite electronic component 1 configured as described above is used as a capacitive element that uses the effect of the bias voltage with the first and second external terminals 11b and 11c as input / output terminals. Specifically, as shown in FIG. 3, the voltage between the third and fourth external terminals a and 11d is adjusted to be connected to both ends of the thin film capacitor 3 via the first and second thin film resistors 9a and 9b. It can be used as a variable capacitance element that adjusts the capacitance of the thin film capacitor 3 by arbitrarily adjusting the applied voltage.
  • a Pt film for forming the lower electrode film 3a of the thin film capacitor 3 is formed by sputtering on one main surface of the insulating substrate 2 on which the SiO 2 film is formed by surface oxidation.
  • a solution in which organic metal salts or metal alkoxides of Ba, Sr, and Ti are dissolved in an organic solvent is applied on the Pt film, and then calcined to form a dielectric layer.
  • a Pt film for forming the upper electrode film 3c is formed on the dielectric layer by sputtering.
  • a layer in which a Pt film, a dielectric layer, and a Pt film are laminated in order is formed into a predetermined size.
  • a thin film having a desired capacity is obtained by applying a photoresist on these laminates, forming a resist pattern by exposure and development with a predetermined photomask, and then processing by reactive ion etching.
  • Capacitor 3 is formed. Thereafter, crystal grains are grown by heat treatment so that the characteristics of the dielectric film 3b can be exhibited.
  • the dielectric layer may be formed by a sputtering method or a CVD (Chemical Vapor Deposition) method.
  • an insulating protective layer 4 is formed so as to cover the thin film capacitor 3 on one main surface of the insulating substrate 2.
  • the inorganic protective layer 4a and the resin protective layer 4b are laminated in this order.
  • first and second through holes 6 a and 6 b are formed at predetermined positions of the insulating protective layer 4.
  • the resin protective layer 4b using a photosensitive resin is exposed and developed with a predetermined photomask to form first and second through holes 6a and 6b in the resin protective layer 4b, and then the resin protective layer 4b is used as a resist.
  • the first and second through holes 6a and 6b can be formed also in the inorganic protective layer 4a.
  • a Cu / Ti film is formed by sputtering on the upper surface of the insulating protective layer 4 in which the first and second through holes 6a and 6b are formed, and the Cu / Ti film is formed into a desired pattern by etching.
  • the first lead wiring 7a and the second lead wiring 7b are formed.
  • a portion on one main surface of the insulating protective layer 4 of the first lead-out wiring 7a (in-plane conductor portion) and a portion extending on the inner wall surface of the first through hole 6a (interlayer connection portion) are collectively. It is formed.
  • the first resin layer portion 5a is laminated on one main surface of the insulating protective layer 4 so as to cover the first and second lead wires 7a and 7b.
  • the first resin layer portion 5a is formed by laminating a plurality of resin layers.
  • the first and second thin film resistors 9a and 9b are formed.
  • the first and second thin film resistors 9a and 9b can be formed by, for example, a vapor deposition lift-off method.
  • the first and second lead wires 7a and 7b are formed of a thin film, unlike the general via conductor, the first and second through holes 6a and 6b are not filled with the conductor. Therefore, when the first resin layer portion 5a is formed, the resin of the first resin layer portion 5a enters the first and second through holes 6a and 6b.
  • the third through-hole 6c is formed in the same manner as the first and second through-holes 6a and 6b, and the first, second, and third re-uses in the same manner as the first and second lead-out wirings 7a and 7b.
  • Wirings 8a, 8b and 8c are formed.
  • the 3rd through-hole 6c is formed in the position which does not overlap with the thin film capacitor 3 by planar view from the thickness direction of the 1st resin layer part 5a.
  • the second resin layer portion 5b is laminated on one main surface of the first resin layer portion 5a so as to cover the first, second, and third rewirings 8a, 8b, and 8c.
  • the portions for forming the first, second, third, and fourth external terminals 11a, 11b, 11c, and 11d of the predetermined wiring (for example, the second and third rewirings 8b and 8c) are exposed. Laminate.
  • the resin that forms the second resin layer portion 5b enters the third through hole 6c.
  • the exposed parts are plated with Ni / Au to form the first, second, third, and fourth external terminals 11a, 11b, 11c, and 11d, thereby completing the composite electronic component 1.
  • the inventor has found that the lowering of the insulation resistance of the thin film capacitor 3 can be improved by forming the through hole 6c formed in the first resin layer portion 5a at a position that does not overlap the thin film capacitor 3 in plan view. . This is considered to be due to the following reasons.
  • an in-plane conductor portion portion formed on one main surface of the first resin layer portion 5a
  • an interlayer connection portion third penetration
  • the first rewiring 8a covers the first lead wire 7a viewed through the third through hole 6c (the lead covering portion) is the third portion.
  • the film thickness is formed thicker than the portion (inner wall covering portion) covering the inner wall surface of the through hole 6c.
  • the resin of the second resin layer portion 5b enters and fills the third through hole 6c.
  • the resin that has entered the third through-hole 6c expands.
  • the first rewiring 8a is thicker at the lead-out covering portion than at the inner wall covering portion, when the resin in the third through-hole 6c expands, the first rewiring 8a causes the first rewiring 8a to expand as shown in FIG.
  • the inner wall covering portion of the rewiring 8a is expanded, and accordingly, the lead covering portion of the first rewiring 8a is deformed so as to be pushed upward. Therefore, for example, when the thin film capacitor 3 is positioned directly below the third through hole 6c, a tensile stress acts on the thin film capacitor 3 with the deformation of the first rewiring 8a. Such tensile stress lowers the adhesion between the upper electrode film 3c and the dielectric film 3b of the thin film capacitor 3 or the adhesion between the lower electrode film 3c and the dielectric film 3b.
  • FIG. 4 is a diagram for explaining the stress acting around the third through hole 6c.
  • the third through hole 6c is formed at a position shifted from the thin film capacitor 3 in a plan view from the thickness direction of the first resin layer portion 5a (position not overlapping). Since the distance between the three through holes 6c and the thin film capacitor 3 can be increased, the stress acting on the thin film capacitor 3 can be reduced. Further, the tensile stress in the stacking direction acting on the thin film capacitor 3 is reduced, so that the adhesion between the upper electrode film 3c and the dielectric film 3b of the thin film capacitor 3 or the adhesion between the lower electrode film 3c and the dielectric film 3b is ensured. Thus, a decrease in the insulation resistance of the thin film capacitor 3 can be prevented.
  • the present invention is not limited to the above-described embodiments, and various modifications other than those described above can be made without departing from the spirit of the invention.
  • the case where the first and second thin film resistors 9a and 9b are formed in the first resin layer portion 5a of the redistribution layer 5 has been described, both of which are the first resin layer portion 5a and the first resin layer portion 5a. It suffices if it is formed on either of the two resin layer portions 5b.
  • the thin film circuit element is not limited to the first and second thin film resistors 9a and 9b described above, and may be an inductor formed of a thin film, for example.
  • the present invention can be widely applied to various composite electronic parts including a thin film capacitor and a thin film circuit element electrically connected to the thin film capacitor.

Abstract

　薄膜キャパシタと薄膜回路素子とを備える複合電子部品において、薄膜キャパシタに作用する応力を低減する。　複合電子部品１は、一方主面に薄膜キャパシタ３が形成された絶縁基板２と、薄膜キャパシタ３を被覆して積層された絶縁保護層４と、絶縁保護層４に形成されて薄膜キャパシタ３に接続された第１引出配線７ａと、絶縁保護層４に積層された第１樹脂層部５ａと、第１樹脂層部５ａに設けられた第１、第２の薄膜抵抗９ａ，９ｂと、第１樹脂層部５ａを厚み方向に貫通し第１引出配線７ａを覗くように形成された第３貫通孔６ｃと、第１樹脂層部５ａに形成されて第２貫通孔６ｃを介して第１引出配線７ａに接続された第１再配線８ａと、第１樹脂層部５ａに積層された第２樹脂層部５ｂとを備え、第３貫通孔６ｃ内に第２樹脂層部５ｂの樹脂が充填され、第３貫通孔６ｃは、平面視で薄膜キャパシタ３とずれた位置に形成されている。

Description

複合電子部品
本発明は、薄膜キャパシタと、該薄膜キャパシタに電気的に接続された薄膜回路素子とを備える複合電子部品に関する。
　従来より、絶縁基板の一方主面上に薄膜キャパシタが形成された電子部品が知られている。例えば、特許文献１には図５に示すような電子部品が開示されている。特許文献１に記載の電子部品１００では、Ｓｉ層１０１ａの一方主面にＳｉＯ２膜１０１ｂが形成された絶縁基板１０１に、密着層１０２を介して薄膜キャパシタ１０３が形成される。薄膜キャパシタ１０３は、密着層１０２上に下部導体１０３ａ、誘電体薄膜１０３ｂ、上部導体１０３ｃの順で積層されて成り、この薄膜キャパシタ１０３を被覆するようにバリア層１０４が設けられる。バリア層１０４は、誘電体バリア層１０４ａと無機バリア層１０４ｂの多層構造を有し、薄膜キャパシタ１０３の上部導体１０３ｃの外部接続領域と下部導体１０３ａの外部接続領域を露出させた状態で薄膜キャパシタ１０３を被覆している。さらに、バリア層１０４を覆うように樹脂保護層１０５が形成され、樹脂保護層１０５を貫通して上面に引き出された電極パッド１０６ａ，１０６ｂが薄膜キャパシタ１０３の上部導体１０３ｃおよび下部導体１０３ａのうちのいずれか一方の外部接続領域に接続されている。
国際公開第２００６／１１７９１２号（段落００２９～００３１、図１等参照）
　ところで、近年の電子機器の小型・高機能化に伴って、これに搭載される電子部品の小型・高機能化に向けた開発が進められている。例えば、従来の電子部品１００に、他の薄膜回路素子を内蔵させた上で薄膜キャパシタ１０３と当該他の薄膜回路素子とを電気的に接続することで電子部品１００の高機能化を図ることができる。また、電子部品１００を多層構造にして、前記他の薄膜回路素子を薄膜キャパシタ１０３とは異なる層に形成することで、絶縁基板１０１の主面の面積を小さくすることができる。これらの場合、薄膜キャパシタ１０３と前記他の薄膜回路素子とを、面内導体と層間接続導体とを用いて電気的に接続させることになるが、成膜技術が使用される電子部品１００においては、面内導体と層間接続導体とを成膜技術を用いて一括で形成するのが効率がよい。
　しかしながら、上記したような薄膜キャパシタと他の薄膜回路素子とが形成された複合電子部品においては、薄膜キャパシタと他の薄膜回路素子とを接続する配線電極（面内導体、層間接続導体）などを薄膜で形成した場合に、当該配線パターンの形成に起因する薄膜キャパシタへの応力については何ら検討されていなかった。
　本発明は、上記した課題に鑑みてなされたものであり、薄膜キャパシタと該薄膜キャパシタに電気的に接続される薄膜回路素子とを備える複合電子部品において、薄膜キャパシタに接続される配線電極の形成に起因する薄膜キャパシタへの応力を低減することを目的とする。
　上記した目的を達成するために、本発明の複合電子部品は、絶縁基板と、複数の導体層と誘電体薄膜とを有し前記絶縁基板の一方主面上に形成された薄膜キャパシタと、絶縁基板の一方主面に前記薄膜キャパシタを被覆して積層された絶縁保護層と、前記薄膜キャパシタと平面視で重なる位置において前記絶縁保護層を厚み方向に貫通して前記薄膜キャパシタを覗くように形成された引出用貫通孔と、前記引出用貫通孔の内壁面に延在するように前記絶縁保護層の一方主面に形成されて前記薄膜キャパシタの前記導体層に接続された引出用電極膜と、前記絶縁保護層に積層された再配線層と、前記再配線層内に設けられ、前記薄膜キャパシタに電気的に接続された少なくとも１つの薄膜回路素子とを備え、前記再配線層は、前記絶縁保護層の一方主面に前記引出用電極膜を被覆して積層された第１樹脂層部と、前記第１樹脂層部に積層された第２樹脂層部と、前記引出用電極膜と平面視で重なる位置において前記第１樹脂層部を厚み方向に貫通して前記引出用電極膜を覗くように形成された再配線用貫通孔と、前記再配線用貫通孔の内壁面に延在するように前記第１樹脂層部の一方主面に形成されて前記引出用電極膜に接続された再配線用電極膜とを備え、前記再配線用貫通孔内には、前記第２樹脂層部を形成する樹脂が充填され、前記再配線用貫通孔は、前記厚み方向からの平面視で前記薄膜キャパシタとずれた位置に形成されていることを特徴としている。
　この構成によると、再配線用貫通孔内には第２樹脂層部の樹脂が充填されるため、高湿度や高温の環境下では、再配線用貫通孔内の樹脂が膨張することがある。ここで、再配線用電極膜のうち再配線用貫通孔の内壁面に延在する部分は薄膜なので、再配線用貫通孔内の樹脂が膨張すると変形しやすい。このとき、当該変形に伴い発生する応力は、再配線用貫通孔の周囲に伝搬するため、再配線用貫通孔の近くに薄膜キャパシタを配置すると、薄膜キャパシタに応力が作用する。しかしながら、本発明では、再配線用貫通孔を再配線層の厚み方向からの平面視で薄膜キャパシタとずれた位置に形成することで、再配線用貫通孔と薄膜キャパシタとの距離を離すことができるため、薄膜キャパシタに作用する応力を低減することができる。
　また、前記薄膜キャパシタの一端が接続された第１外部端子と、前記薄膜キャパシタの他端が接続された第２外部端子と、前記薄膜回路素子である第１の薄膜抵抗の一端が接続された第３外部端子と、前記薄膜回路素子である第２の薄膜抵抗の一端が接続された第４外部端子と、を備え、前記薄膜キャパシタの前記一端と前記第１の薄膜抵抗の他端とが接続され、前記薄膜キャパシタの前記他端と前記第２の薄膜抵抗の他端とが接続されていてもよい。この場合、薄膜キャパシタに作用する応力を低減しつつ、複合電子部品をバイアス電圧の効果を利用する容量素子として使用することができる。
　本発明によれば、再配線用貫通孔を再配線層の厚み方向からの平面視で薄膜キャパシタとずれた位置に形成することで、再配線用貫通孔と薄膜キャパシタとの距離を離すことができるため、薄膜キャパシタに作用する応力を低減することができる。
本発明の一実施形態にかかる複合電子部品の断面図である。 図１の薄膜キャパシタと再配線用貫通孔との配置関係を説明するための図である。 図１の複合電子部品の回路構成図である。 再配線用貫通孔の周囲に作用する応力を説明するための図である。 従来の電子部品の断面図である。
　本発明の一実施形態にかかる複合電子部品１について、図１～図３を参照して説明する。なお、図１は複合電子部品１の断面図、図２は薄膜キャパシタ３と再配線用貫通孔６ｃとの配置関係を説明するための図、図３は複合電子部品１の回路構成図である。
　この実施形態にかかる複合電子部品１は、図１に示すように、絶縁基板２と、該絶縁基板２の一方主面上に形成された薄膜キャパシタ３と、絶縁基板２の一方主面に薄膜キャパシタ３を被覆して積層された絶縁保護層４と、該絶縁層に積層された再配線層５と、再配線層５内に設けられた薄膜回路素子９ａ，９ｂ（薄膜回路素子９ｂは図示せず）とを備え、薄膜キャパシタ３と薄膜回路素子９ａ，９ｂとが電気的に接続されている。
　絶縁基板２は、例えば、Ｓｉ基板であり、上面（本発明の「一方主面」に相当）が表面酸化されてＳｉＯ２膜が形成されている。
　薄膜キャパシタ３は、絶縁基板２の一方主面に、下部電極膜３ａ、誘電体膜３ｂ、上部電極膜３ｃの順に積層されて成る。この実施形態では、下部電極膜３ａおよび上部電極膜３ｃそれぞれがＰｔ膜で形成され、誘電体膜３ｂはチタン酸バリウムストロンチウム（（Ｂａ，Ｓｒ）ＴｉＯ３；以下「ＢＳＴ」という）で形成される。ここで、下部電極膜３ａおよび上部電極膜３ｃそれぞれが、本発明の「導体層」に相当する。また、誘電体膜３ｂが、本発明の「誘電体膜」に相当する。なお、誘電体膜３ｂを形成する材料はＢＳＴに限らず、ＢａＴｉＯ３、ＳｒＴｉＯ３、ＰｂＴｉＯ３、ＳｉＯ２誘電体など、種々の誘電体材料を使用することができる。また、下部電極膜３ａおよび上部電極膜３ｃも、誘電体材料の種類に応じて、例えば、Ｃｕ膜、Ａｌ膜、Ｔｉ膜を使用してもよい。
　絶縁保護層４は、絶縁基板２の一方主面に、ＳｉＯ２で形成された無機保護層４ａ、感光性ポリイミド系樹脂保護層４ｂの順に積層されて成る。また、絶縁保護層４には、薄膜キャパシタ３の上部電極膜３ｃと平面視で重なる位置において、絶縁保護層４を厚み方向に貫通して上部電極膜３ｃを覗くように第１貫通孔６ａ（本発明の「引出用貫通孔」に相当）が形成される。また、下部電極膜３ａと平面視で重なる位置において、絶縁保護層４を厚み方向に貫通して下部電極膜３ａを覗くように第２貫通孔６ｂ（本発明の「引出用貫通孔」に相当）が形成される。
　絶縁保護層４の上面には、薄膜キャパシタ３の上部電極膜３ｃに接続された第１引出配線７ａ（本発明の「引出用電極膜」に相当）が形成されるとともに、下部電極膜３ａに接続された第２引出配線７ｂ（本発明の「引出用電極膜」に相当）が形成される。例えば、第１引出配線７ａは、絶縁保護層４の上面から第１貫通孔６ａの内壁面に延在するように形成される。そして、第１引出配線７ａの延在する部分が、第１貫通孔６ａ内で、上部電極膜３ｃの第１貫通孔６ａから覗く領域および第１貫通孔６ａの内壁面を被覆することで、第１引出配線７ａが上部電極膜３ｃに接続される。ここで、第１引出配線７ａは、絶縁保護層４の一方主面に形成される部分並びに第１貫通孔６ａの内壁面に形成される部分がスパッタ等の成膜技術により一括で形成される。なお、第２引出配線７ｂも第１引出配線７ａと同様の構成である。
　再配線層５は、絶縁保護層４の上面に第１、第２引出配線７ａ，７ｂを被覆して積層された第１樹脂層部５ａと、該第１樹脂層部５ａに積層された第２樹脂層部５ｂとを備える。第１樹脂層部５ａおよび第２樹脂層部５ｂは、フェノール樹脂やエポキシ樹脂、ポリイミドなどで形成された樹脂層の単層または多層構造でそれぞれ形成されている。
　第１樹脂層部５ａの一方主面には、第１、第２引出配線７ａ，７ｂと同様に、成膜技術を用いて第１、第２、第３再配線８ａ，８ｂ，８ｃが形成される。第１再配線８ａ（本発明の「再配線用電極膜」に相当）を例として説明すると、第１樹脂層部５ａには、第１引出配線７ａと平面視で重なる位置において第１樹脂層部５ａを厚み方向に貫通して第１引出配線７ａを覗くように第３貫通孔６ｃ（本発明の「再配線用貫通孔」に相当）が形成される。第１再配線８ａは、第３貫通孔６ｃの内壁面に延在するように第１樹脂層部５ａの一方主面に形成される。具体的には、第１第配線８ａの延在する部分は、第３貫通孔６ｃ内で、第１引出配線７ａの第３貫通孔６ｃから覗く領域および第３貫通孔６ｃの内壁面を被覆するように形成され、これにより、第１再配線８ａが第１引出配線７ａに接続される。また、第３再配線８ｃは、第１再配線８ａと同様に第２引出配線７ｂに接続される。
　ここで、第３貫通孔６ｃは、薄膜キャパシタ３への応力を低減するために、図２に示すように、第１樹脂層部５ａの厚み方向からの平面視で薄膜キャパシタ３に重ならない位置に形成されている。なお、図２は薄膜キャパシタ３と再配線用貫通孔６ｃとの配置関係を説明するための図であって、厳密に図１における長さ、大小等と対応するものではない。
　第１樹脂層部５ａには、さらに、第１、第２の薄膜抵抗９ａ，９ｂ（それぞれ本発明の「薄膜回路素子」に相当）が設けられる。例えば、第１の薄膜抵抗９ａは、図１に示すように、第１再配線８ａと第２再配線８ｂとの間に挿入されて両者に直列接続される。
　第２樹脂層部５ｂは、第１樹脂層部５ａに第１、第２、第３再配線８ａ，８ｂ，８ｃを被覆して積層される。ここで、第２再配線８ｂの一部（第１樹脂層部５ａの上面に形成された部分の一部）と、第３再配線８ｃの一部（第１樹脂層部５ａの上面に形成された部分の一部）とをそれぞれ露出させるための開口部１０ａ，１０ｂが設けられる。そして、開口部１０ａから露出した第２再配線８ｂ上にはＮｉ／Ａｕめっきにより外部電極１１ａ（本発明の「第３外部端子」に相当し、以下、第３外部端子１１ａと称する）が形成され、開口部１０ｂから露出した第３再配線８ｃ上にはＮｉ／Ａｕめっきにより外部電極１１ｂ（本発明の「第２外部端子」に相当し、以下、第２外部端子１１ｂと称する）が形成される。なお、第２樹脂層部５ｂには、第２、第３外部端子１１ａ，１１ｂと同様の構成により、後述する第１、第４外部端子が形成されている。
　このように構成された複合電子部品１は、第１、第２外部端子１１ｂ，１１ｃを入出力端子とし、バイアス電圧の効果を利用する容量素子として使用される。具体的には、図３に示すように、第３、第４外部端子ａ，１１ｄ間の電圧を調整して、第１、第２の薄膜抵抗９ａ，９ｂを介して薄膜キャパシタ３の両端に印加される電圧を任意に調整することにより薄膜キャパシタ３の容量を調整する可変容量素子として使用することができる。
　（複合電子部品の製造方法）
　次に、複合電子部品１の製造方法の一例について説明する。まず、表面酸化でＳｉＯ２膜が形成された絶縁基板２の一方主面に、薄膜キャパシタ３の下部電極膜３ａを形成するＰｔ膜をスパッタリングにより成膜する。次に、誘電体膜３ｂを形成するために、Ｂａ、Ｓｒ、Ｔｉの各有機金属塩あるいは金属アルコキシドを有機溶剤に溶かした溶液をＰｔ膜上に塗布した後、仮焼し誘電体層を形成する。次に、誘電体層上にスパッタリングで上部電極膜３ｃを形成するＰｔ膜を成膜する。次に、薄膜キャパシタ３として所望の容量を得るために、Ｐｔ膜、誘電体層、Ｐｔ膜の順に積層されたものを所定のサイズに成形する。具体的には、これらの積層体上にフォトレジストを塗布し、所定のフォトマスクで露光・現像してレジストパターンを形成した後、リアクティブイオンエッチングで加工することにより、所望の容量を有する薄膜キャパシタ３を形成する。その後、熱処理により結晶粒成長させて誘電体膜３ｂの特性を発揮できるようにする。なお、誘電体層は、上記の他、スパッタリング法やＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で形成してもかまわない。
　次に、絶縁基板２の一方主面に薄膜キャパシタ３を被覆するように、絶縁保護層４を形成する。この場合、無機保護層４ａ、樹脂保護層４ｂの順に積層する。
　次に、絶縁保護層４の所定の位置に第１、第２貫通孔６ａ，６ｂを形成する。例えば、感光性樹脂を用いた樹脂保護層４ｂを所定のフォトマスクで露光・現像して樹脂保護層４ｂに第１、第２貫通孔６ａ，６ｂを形成した後、樹脂保護層４ｂをレジストとして無機保護層４ａをリアクティブイオンエッチングすることにより、無機保護層４ａにも第１、第２貫通孔６ａ，６ｂを形成することができる。
　次に、第１、第２貫通孔６ａ，６ｂが形成された絶縁保護層４の上面に、スパッタリングによりＣｕ／Ｔｉ膜を成膜し、該Ｃｕ／Ｔｉ膜をエッチングにより所望のパターンに形成して、第１引出配線７ａ、第２引出配線７ｂを形成する。これにより、例えば第１引出配線７ａの絶縁保護層４の一方主面上の部分（面内導体部分）と第１貫通孔６ａの内壁面に延在する部分（層間接続部分）とが一括で形成される。
　次に、第１、第２引出配線７ａ,７ｂを被覆するように、絶縁保護層４の一方主面に第１樹脂層部５ａを積層する。このとき、第１樹脂層部５ａは、複数の樹脂層を積層して形成されるが、その積層過程で、第１、第２の薄膜抵抗９ａ，９ｂを形成する。なお、第１、第２の薄膜抵抗９ａ，９ｂは、例えば、蒸着リフトオフ法により形成することができる。ここで、第１、第２引出配線７ａ，７ｂは薄膜で形成されているため、一般的なビア導体と異なり、第１、第２貫通孔６ａ,６ｂに導体が充填されていない。そのため、第１樹脂層部５ａを形成する際、該第１樹脂層部５ａの樹脂が、第１、第２貫通孔６ａ,６ｂ内に入り込む。
　次に、第１、第２貫通孔６ａ，６ｂと同じ要領で第３貫通孔６ｃを形成するとともに、第１、第２引出配線７ａ,７ｂと同じ要領で第１、第２、第３再配線８ａ，８ｂ，８ｃを形成する。このとき、第３貫通孔６ｃを、第１樹脂層部５ａの厚み方向からの平面視で薄膜キャパシタ３に重ならない位置に形成する。
　次に、第１、第２、第３再配線８ａ，８ｂ，８ｃを被覆するように第１樹脂層部５ａの一方主面に第２樹脂層部５ｂを積層する。このとき、所定の配線（例えば、第２、第３再配線８ｂ，８ｃ）の第１、第２、第３、第４外部端子１１ａ,１１ｂ，１１ｃ,１１ｄを形成する部分が露出するように積層する。なお、この場合も第１、第２貫通孔６ａ,６ｂと同様に、第３貫通孔６ｃ内に第２樹脂層部５ｂを形成する樹脂が入り込む。
　最後に、これらの露出した部分にＮｉ／Ａｕめっきを施すことにより第１、第２、第３、第４外部端子１１ａ,１１ｂ，１１ｃ,１１ｄを形成して複合電子部品１が完成する。
　ところで、第１、第２、第３再配線８ａ，８ｂ，８ｃを上記したように薄膜で形成した場合、従来では、薄膜キャパシタの絶縁抵抗が下がるという問題が発生していた。そこで、発明者は、第１樹脂層部５ａに形成する貫通孔６ｃを、平面視で薄膜キャパシタ３に重ならない位置に形成することにより、薄膜キャパシタ３の絶縁抵抗の低下を改善できることを見出した。これは、以下の理由によるものと考えられる。
　すなわち、図４に示すように、例えば、第１再配線８ａのように、面内導体部分（第１樹脂層部５ａの一方主面上に形成される部分）と層間接続部分（第３貫通孔６ｃに形成される部分）とをスパッタリングにより一括で形成する場合、第１再配線８ａは、第３貫通孔６ｃに覗く第１引出配線７ａを被覆する部分（引出被覆部分）は、第３貫通孔６ｃの内壁面を被覆する部分（内壁被覆部分）よりもその膜厚が厚く形成される。
　そして、複合電子部品１が完成した状態では、第３貫通孔６ｃ内に第２樹脂層部５ｂの樹脂が入り込んで充填される。このような構成によると、例えば、複合電子部品１が高温や高湿の環境下に晒された場合、第３貫通孔６ｃに入り込んだ樹脂が膨張する。ここで、第１再配線８ａは、引出被覆部分が内壁被覆部分よりも膜厚が厚いため、第３貫通孔６ｃ内の樹脂が膨張すると、図４に示すように、その膨張力により第１再配線８ａの内壁被覆部分が押し広げられ、これに伴って、第１再配線８ａの引出被覆部分が上方に押し上げられるように変形する。そのため、例えば、第３貫通孔６ｃの真下に薄膜キャパシタ３が位置すると、第１再配線８ａの上記変形に伴い薄膜キャパシタ３に対して上方に引張り応力が作用する。このような引張り応力は、薄膜キャパシタ３の上部電極膜３ｃと誘電体膜３ｂとの密着または下部電極膜３ｃと誘電体膜３ｂとの密着を低下させることになる。そうすると、下部または上部電極膜３ａ,３ｃが、誘電体膜３ｂに十分に接していない状態が生じて薄膜キャパシタ３の絶縁抵抗の低下として現れる。なお、発明者の実験によれば、第３貫通孔６ｃを平面視で薄膜キャパシタ３に重ならない位置に配置すること、薄膜キャパシタ３の絶縁抵抗の低下が改善することが確認された。なお、図４は第３貫通孔６ｃの周囲に作用する応力を説明するための図である。
　したがって、上記した実施形態によれば、第３用貫通孔６ｃを第１樹脂層部５ａの厚み方向からの平面視で薄膜キャパシタ３とずれた位置（重ならない位置）に形成することで、第３貫通孔６ｃと薄膜キャパシタ３との距離を離すことができるため、薄膜キャパシタ３に作用する応力を低減することができる。また、薄膜キャパシタ３に作用する積層方向の引張り応力が低減することで、薄膜キャパシタ３の上部電極膜３ｃと誘電体膜３ｂとの密着または下部電極膜３ｃと誘電体膜３ｂとの密着が確保されて薄膜キャパシタ３の絶縁抵抗の低下を防止できる。
　なお、本発明は上記した各実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、上記したもの以外に種々の変更を行なうことが可能である。例えば、上記した実施形態では、第１、第２の薄膜抵抗９ａ，９ｂを再配線層５の第１樹脂層部５ａに形成する場合について説明したが、どちらも第１樹脂層部５ａおよび第２樹脂層部５ｂのいずれかに形成されていればよい。
　薄膜回路素子については、上記した第１、第２の薄膜抵抗９ａ，９ｂに限らず、例えば、薄膜で形成されたインダクタであってもかまわない。
　また、本発明は、薄膜キャパシタと、該薄膜キャパシタに電気的に接続された薄膜回路素子とを備える種々の複合電子部品に広く適用することができる。
　１　　　　複合電子部品
　２　　　　絶縁基板
　３　　　　薄膜キャパシタ
　４　　　　絶縁保護層
　５　　　　再配線層
　５ａ　　　第１樹脂層部
　５ｂ　　　第２樹脂層部
　６ａ　　　第１貫通孔（引出用貫通孔）
　６ｃ　　　第３貫通孔（再配線用貫通孔）
　９ａ　　　第１の薄膜抵抗
　９ｂ　　　第２の薄膜抵抗
　１１ａ　　外部電極（第３外部端子）
　１１ｂ　　外部電極（第２外部端子）
　１１ｃ　　第１外部端子
　１１ｄ　　第４外部端子

Claims (2)

  1. 　絶縁基板と、
    　複数の導体層と誘電体薄膜とを有し前記絶縁基板の一方主面上に形成された薄膜キャパシタと、
    　絶縁基板の一方主面に前記薄膜キャパシタを被覆して積層された絶縁保護層と、
    　前記薄膜キャパシタと平面視で重なる位置において前記絶縁保護層を厚み方向に貫通して前記薄膜キャパシタを覗くように形成された引出用貫通孔と、
    　前記引出用貫通孔の内壁面に延在するように前記絶縁保護層の一方主面に形成されて前記薄膜キャパシタの前記導体層に接続された引出用電極膜と、
    　前記絶縁保護層に積層された再配線層と、
    　前記再配線層内に設けられ、前記薄膜キャパシタに電気的に接続された少なくとも１つの薄膜回路素子とを備え、
    　前記再配線層は、
    　前記絶縁保護層の一方主面に前記引出用電極膜を被覆して積層された第１樹脂層部と、
    　前記第１樹脂層部に積層された第２樹脂層部と、
    　前記引出用電極膜と平面視で重なる位置において前記第１樹脂層部を厚み方向に貫通して前記引出用電極膜を覗くように形成された再配線用貫通孔と、
    　前記再配線用貫通孔の内壁面に延在するように前記第１樹脂層部の一方主面に形成されて前記引出用電極膜に接続された再配線用電極膜とを備え、
    　前記再配線用貫通孔内には、前記第２樹脂層部を形成する樹脂が充填され、
    　前記再配線用貫通孔は、前記厚み方向からの平面視で前記薄膜キャパシタとずれた位置に形成されている
    　ことを特徴とする複合電子部品。
  2. 　前記薄膜キャパシタの一端が接続された第１外部端子と、
    　前記薄膜キャパシタの他端が接続された第２外部端子と、
    　前記薄膜回路素子である第１の薄膜抵抗の一端が接続された第３外部端子と、
    　前記薄膜回路素子である第２の薄膜抵抗の一端が接続された第４外部端子と、を備え、
    　前記薄膜キャパシタの前記一端と前記第１の薄膜抵抗の他端とが接続され、
    　前記薄膜キャパシタの前記他端と前記第２の薄膜抵抗の他端とが接続されていることを特徴とする請求項１に記載の複合電子部品。
     
     
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Publication number Priority date Publication date Assignee Title
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JP2020170782A (ja) * 2019-04-03 2020-10-15 株式会社村田製作所 キャパシタ
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3266063B1 (en) * 2015-05-14 2020-03-18 D-Wave Systems Inc. Frequency multiplexed resonator input and/or output for a superconducting device
JP2018137310A (ja) * 2017-02-21 2018-08-30 Tdk株式会社 薄膜キャパシタ
CN110767626A (zh) * 2018-07-26 2020-02-07 欣兴电子股份有限公司 封装结构及其制造方法
CN114521277A (zh) * 2019-09-30 2022-05-20 京瓷株式会社 薄膜电容器元件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001177004A (ja) * 1999-12-17 2001-06-29 Shinko Electric Ind Co Ltd 多層配線基板、多層配線基板の製造方法、及び半導体装置
JP2004056097A (ja) * 2002-05-27 2004-02-19 Nec Corp 薄膜キャパシタ、薄膜キャパシタを含む複合受動部品、それらの製造方法およびそれらを内蔵した配線基板
JP2004071589A (ja) * 2002-08-01 2004-03-04 Nec Corp 薄膜キャパシタ、それを内蔵した配線基板、それを搭載した半導体集積回路および電子機器システム
WO2010016171A1 (ja) * 2008-08-04 2010-02-11 株式会社 村田製作所 誘電体薄膜キャパシタの製造方法、及び誘電体薄膜キャパシタ

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6341963B1 (en) * 2000-07-06 2002-01-29 Advanced Micro Devices, Inc. System level test socket
US6818469B2 (en) 2002-05-27 2004-11-16 Nec Corporation Thin film capacitor, method for manufacturing the same and printed circuit board incorporating the same
JP4936643B2 (ja) * 2004-03-02 2012-05-23 株式会社リコー 半導体装置及びその製造方法
WO2006117912A1 (ja) 2005-04-27 2006-11-09 Murata Manufacturing Co., Ltd 薄膜キャパシタおよびその製造方法
WO2007040064A1 (ja) * 2005-09-30 2007-04-12 Matsushita Electric Industrial Co., Ltd. シート状複合電子部品とその製造方法
WO2007046173A1 (ja) * 2005-10-18 2007-04-26 Murata Manufacturing Co., Ltd. 薄膜キャパシタ
TWI326908B (en) * 2006-09-11 2010-07-01 Ind Tech Res Inst Packaging structure and fabricating method thereof
US7981759B2 (en) * 2007-07-11 2011-07-19 Paratek Microwave, Inc. Local oxidation of silicon planarization for polysilicon layers under thin film structures
CN103891047B (zh) * 2011-10-26 2017-04-05 株式会社村田制作所 可变电容元件以及高频器件
JP5812234B1 (ja) * 2014-04-03 2015-11-11 株式会社村田製作所 可変容量デバイス
JP6222365B2 (ja) * 2014-07-23 2017-11-01 株式会社村田製作所 Ｅｓｄ保護機能付複合電子部品
WO2016027692A1 (ja) * 2014-08-18 2016-02-25 株式会社村田製作所 電子部品および電子部品の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001177004A (ja) * 1999-12-17 2001-06-29 Shinko Electric Ind Co Ltd 多層配線基板、多層配線基板の製造方法、及び半導体装置
JP2004056097A (ja) * 2002-05-27 2004-02-19 Nec Corp 薄膜キャパシタ、薄膜キャパシタを含む複合受動部品、それらの製造方法およびそれらを内蔵した配線基板
JP2004071589A (ja) * 2002-08-01 2004-03-04 Nec Corp 薄膜キャパシタ、それを内蔵した配線基板、それを搭載した半導体集積回路および電子機器システム
WO2010016171A1 (ja) * 2008-08-04 2010-02-11 株式会社 村田製作所 誘電体薄膜キャパシタの製造方法、及び誘電体薄膜キャパシタ

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2018221228A1 (ja) * 2017-05-31 2020-04-09 Tdk株式会社 薄膜コンデンサ及び薄膜コンデンサの製造方法
JP7238771B2 (ja) 2017-05-31 2023-03-14 Tdk株式会社 薄膜コンデンサ及び薄膜コンデンサの製造方法
JP2020170782A (ja) * 2019-04-03 2020-10-15 株式会社村田製作所 キャパシタ
JP7318279B2 (ja) 2019-04-03 2023-08-01 株式会社村田製作所 キャパシタ
WO2021166880A1 (ja) * 2020-02-17 2021-08-26 株式会社村田製作所 半導体装置及びモジュール
JP7388536B2 (ja) 2020-02-17 2023-11-29 株式会社村田製作所 半導体装置及びモジュール

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