JP2007005616A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 ヘテロ接合半導体素子とダイオード素子とが同一基板上に集積され、ヘテロ接合半導体素子単独の場合と同程度の簡易なエピタキシャル層の積層構造からなり、かつ、ダイオード素子の特性が、ヘテロ接合半導体素子の構成材料層の特性によって制約されることが少ない半導体装置及びその製造方法を提供すること。
【解決手段】 半絶縁性基板１の上にエピタキシャル成長法によって、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、エミッタキャップ層６の構成材料層を形成し、これらの一部をメサ構造に加工してＨＢＴ１０を形成する。また、別の領域をメサ形状に加工して、それぞれ、ＰＩＮダイオードのｎ型層１６ａと１６ｂ、ｉ型層１５ａと１５ｂおよびｐ型層１４とする。このうち、ｉ型層１５ａと１５ｂは、エミッタ構成材料層１５に不活性化イオンを注入して高抵抗化して形成する。
【選択図】 図１

Description

本発明は、同一基板にヘテロ接合半導体素子と別の半導体素子とが集積された半導体装置及びその製造方法に関するものである。

近年、半導体装置の高速化および高集積化に対する要求はますます強くなり、例えば、III−Ｖ族化合物半導体によるヘテロ接合バイポーラトランジスタ（ＨＢＴ）に対する期待も高くなっている。

ＨＢＴ素子の作製では、通常、有機金属気相成長法（ＭＯＣＶＤ）法や分子線エピタキシー法（ＭＢＥ法）などを用いて、ガリウム・ヒ素ＧaＡs基板あるいはインジウム・リンＩnＰ基板上に、例えば、サブコレクタ層、コレクタ層、ベース層、エミッタ層およびエミッタキャップ層の構成材料層を順次エピタキシャル成長させ、この積層体をさらに加工してＨＢＴ素子を形成する。

このように、ＨＢＴ素子では各半導体層を基板上に積層して形成した縦型構造をとっているため、半導体層に接して電極を形成すると、少なくとも下部層の電極形成位置の上部には、上部層を設けることはできなくなる。そこで、いったん各構成材料層を形成した後、フォトリソグラフィとエッチングとによって電極形成位置の上部層を除去し、上記積層体を階段状の断面を有するメサ構造に加工することが多い。

さて、このようなＨＢＴ素子が形成された基板に、モノリシックマイクロ波集積回路（ＭＭＩＣ）のように、ＨＢＴ素子の保護ダイオードなどを集積して形成すれば、半導体装置のサイズやコストを低減し、信頼性を向上させることができる。この場合、どのようにして、また、厚さ方向（基板に直交する方向）におけるどの位置にこれらの素子を形成するのかということが重要になる。

まず考えられるのは、ダイオード素子を形成するための専用のエピタキシャル層を追加形成する方法である。しかし、この場合には、同一基板上に異なる特性を有する２種類の半導体素子を形成する構成材料層を積層することになり、半導体装置の構造やその製造工程が複雑になり、２種類の半導体素子を集積する効果が得られにくいという問題がある。

そこで、ＨＢＴ素子を形成するために積層した構成材料層を利用して、ダイオード素子を形成することが考えられる。このような提案はすでになされており、例えば、後述の特許文献１には、ベース層、コレクタ層およびサブコレクタ層の各構成材料層をメサ形状にパターニングして、ｐ型層、ｉ型層およびｎ型層からなるＰＩＮダイオードを形成した半導体装置が提案されている。

図１１は、特許文献１で提案されている半導体装置の構造を示す断面図である。この半導体装置では、半絶縁性のＧaＡsで形成された基板１０１の上に、ＨＢＴ１４１とＰＩＮダイオード１４２とが形成され、両者が素子分離領域１１１によって電気的に分離されている。

ＨＢＴ１４１は、ｎｐｎ型のＨＢＴであり、サブコレクタ層１０２、コレクタ層１０３、ベース層１０４、エミッタ層１０５、エミッタキャップＡ層１０６、エミッタキャップＢ層１０７、エミッタ電極１０８、ベース電極１０９およびコレクタ電極１１０を具備する。

ＰＩＮダイオード１４２は、ＰＩＮ構造をもつダイオードードであり、ｎ層１１２、ｉ層１１３、ｐ層１１４、ｐ層電極１１９およびｎ層電極１２０を具備する。ｎ層１１２は、ＰＩＮ構造を構成するｎ型層であり、サブコレクタ層１０２と同じ構成材料層を用いて、サブコレクタ層１０２と同時に形成される。ｉ層１１３は、ＰＩＮ構造を構成するｉ型層であり、コレクタ層１０３と同じ構成材料層を用いて、コレクタ層１０３と同時に形成される。ｐ層１１４は、ＰＩＮ構造を構成するｐ型層であり、ベース層１０４と同じ構成材料層を用いて、ベース層１０４と同時に形成される。

また、特許文献１には、同様の層構成によってＰＩＮダイオードを形成した例（特開平８−２５５８３８号公報、特開平５−９０２８７号公報）や、ベース層およびコレクタ層の構成材料層からｐｎ接合ダイオードを形成した例（特開２０００−３５７６９５号公報、特開平３−６４９２９号公報）なども引用されている。

しかしながら、ＨＢＴ素子を形成するために積層したエピタキシャル構成材料層を利用してダイオード素子を形成する場合には、各構成材料層がＨＢＴ素子を形成するために最適化されているため、ダイオード素子の特性が制約を受けるという問題がある。

例えば、ＨＢＴ素子の保護素子として好適なｎｐｎ型ダイオード素子は、２つのｐｎ接合が背中合わせ（back to back）に接続されたものに相当する構造を有する。この素子は、ＨＢＴ素子の端子間に挿入され、端子間に過大な電圧が印加されると、これをｐｎ接合の降伏現象によってバイパスし、ＨＢＴ素子を過大な電圧から保護する。この際、２つのｐｎ接合が逆向きに配置されているので、正負いずれの過大な電圧に対しても保護作用を行うことができるので好都合である。

このようなｐｎ接合あるいはＰＩＮ構造の降伏現象を利用してＨＢＴ素子の保護ダイオードを形成するには、降伏電圧が例えば４〜７Ｖ程度であることが望ましい。しかし、ＨＢＴ素子の構成材料層間に形成されたｐｎ接合を利用して保護ダイオードを形成する場合、エミッタ構成材料層とベース構成材料層との接合を利用すると、降伏電圧が３Ｖ程度となり低くなりすぎる。このため、このｐｎ接合を何段か直列に接続することが必要になり、素子サイズが大きくなってしまうという問題がある。また、ベース構成材料層とコレクタ構成材料層との接合を利用しようとしても、コレクタ層の不純物濃度が１×１０¹⁶ｃｍ^-3程度と小さすぎるため、降伏電圧が高くなりすぎ、保護素子として適当でない。

実際、特許文献１に示されているダイオード素子の保護作用は、ＨＢＴ素子の端子間に本来とは逆極性のサージ電圧が印加された場合、このサージ電圧をダイオード素子の順方向電流によってバイパスしてＨＢＴ素子を保護する単純なものであって、ダイオードの降伏現象を利用したものではない。この方式は、逆極性の電圧はすべてバイパスされてしまうことや、正極性の過大電圧に対する保護作用がないことから、用途が限定される。また、ダイオード素子が付加された図１１の半導体装置は、構造や製造方法が複雑で、コストが高くなるおそれもある。

特開２００３−７８４０号公報（第３および５−９頁、図１および１０）

本発明は、このような状況に鑑みてなされたものであって、その目的は、ヘテロ接合半導体素子とダイオード素子とが同一基板上に集積され、ヘテロ接合半導体素子単独の場合と同程度の簡易なエピタキシャル層の積層構造からなり、かつ、ダイオード素子の特性が、ヘテロ接合半導体素子の構成材料層の特性によって制約されることが少ない半導体装置及びその製造方法を提供することにある。

即ち、本発明は、少なくとも、サブコレクタ層、コレクタ層、ベース層及びエミッタ層が、この順で基体に積層されてなるヘテロ接合半導体素子と；ダイオード素子と；を具備する半導体装置において、
前記ダイオード素子が、前記エミッタ層と同一の構成材料層の導電性の変更と、その パターニングとによって得られた導電領域を有している
ことを特徴とする、半導体装置に係わり、また、この半導体装置の製造方法であって、
少なくとも、前記サブコレクタ層、前記コレクタ層、前記ベース層及び前記エミッタ 層の構成材料層を、この順で基体に積層する工程と、
前記エミッタ層の前記構成材料層の一部の領域の導電性を変更して導電性変更領域を 形成する工程と、
前記構成材料層をパターニングして、少なくとも、前記サブコレクタ層、前記コレク タ層、前記ベース層及び前記エミッタ層からなるヘテロ接合半導体素子を形成する工程 と、
前記導電性変更領域によって前記ダイオード素子の前記導電領域を形成する工程と、
を有する、半導体装置の製造方法に係わるものである。

本発明の半導体装置は、少なくとも、サブコレクタ層、コレクタ層、ベース層及びエミッタ層が、この順で基体に積層されてなるヘテロ接合半導体素子と；ダイオード素子と；を具備する半導体装置であって、前記ダイオード素子が、前記エミッタ層と同一の構成材料層の導電性の変更と、そのパターニングとによって得られた導電領域を有している。このため、前記ダイオード素子として、降伏現象を利用して前記ヘテロ接合半導体素子を保護するのに好適なダイオード素子、例えば降伏電圧が４〜７Ｖ程度のダイオード素子を得ることができる。また、前記導電性の変更の程度を調節することで、降伏電圧を調節することができる。

この際、前記エミッタ層と同一の構成材料層は厚さが薄く、前記導電性の変更としては、高すぎるキャリア濃度を減少させるだけでよいので、前記ヘテロ接合半導体素子の特性にほとんど影響を与えることなく、前記導電性の変更を行うことができる。これに対し、コレクタ層の構成材料層の導電性の変更によってダイオード素子を形成しようとしても、層厚が厚く、小さすぎるキャリア濃度を増加させる必要があるので、極めて困難である。

また、本発明の半導体装置は、前記ダイオード素子を形成するためのエピタキシャル層を追加することはないので、ヘテロ接合半導体素子単独の場合と同程度の簡易なエピタキシャル層の積層構造からなり、少ない工程数で前記ヘテロ接合半導体素子に前記ダイオード素子を追加して形成することができる。

本発明の半導体装置の製造方法は、前記ヘテロ接合半導体装置を歩留まりよく製造することを可能にする半導体装置の製造方法である。

本発明において、前記ダイオード素子が、前記ヘテロ接合半導体素子の保護ダイオードとして設けられているのがよい。但し、前記ダイオード素子は、保護機能に限らず、公知のダイオード素子の種々の機能を利用するものであってよい。

また、前記ダイオード素子が、高抵抗化された前記導電領域をｉ型層とし、エミッタキャップ層および前記ベース層と同一の各構成材料層をパターニングしてそれぞれ得られた層を第１導電型層および第２導電型層とするＰＩＮダイオードとして構成されているのがよい。

或いはまた、前記ダイオード素子が、キャリア濃度が低減された前記導電領域を第１導電型層とし、前記ベース層と同一の構成材料層をパターニングして得られた層を第２導電型層とするｐｎ接合ダイオードとして構成されているのがよい。

いずれの場合でも、前記ベース層と同一の構成材料層のパターニングで得られた前記第２導電型層を共通にしたｎｐｎ型又はｐｎｐ型の back to back 型ダイオードが容易に得られ、前記ダイオード素子の面積を小さくすることができる。但し、前記ダイオード素子は、back to back 型ダイオードに限られず、通常のダイオード素子であってよい。

また、前記導電領域は、不活性化イオンの注入によって、高抵抗化されるか若しくはキャリア濃度が低減されているのがよい。この不活性化イオンの注入濃度などの条件を調節することによって、前記ダイオード素子の降伏電圧を調節することができる。また、イオン注入後の熱処理が不要であるので、前記ヘテロ接合半導体素子を構成するエピタキシャル層の変質を未然に防止することができる。

或いはまた、前記導電領域は、前記エミッタ層の前記構成材料層とは逆導電型の不純物の導入によって、キャリア濃度が低減されているのがよい。この逆導電型不純物の導入濃度などの条件を調節することによって、前記ダイオード素子の降伏電圧を調整することができる。

この場合には、前記逆導電型の不純物を導入した後、前記導電性変更領域を形成するために、高速アニール処理（ＲＴＡ；Rapid Thermal Anneal）によって活性化を行うのがよい。このようにすると、前記ヘテロ接合半導体素子を構成するエピタキシャル層への影響を最小限に抑えることができる。

また、前記基体が化合物半導体からなるのがよく、例えば、前記基体がインジウム・リンＩnＰ又はガリウム・ヒ素ＧaＡsからなるのがよい。ガリウム・ヒ素はIII−Ｖ族化合物半導体に好適に用いられる代表的な基板材料の一つである。インジウム・リンは、ガリウム・ヒ素に比べて格子定数が大きいため、インジウムの割合が大きいインジウム・ガリウム・ヒ素混晶層と格子整合をとることができ、動作速度の高速化に適している。

また、前記ヘテロ接合半導体素子が、エピタキシャル成長によって前記基体に形成された半導体層からなり、例えば、インジウム・リン又はガリウム・ヒ素に格子整合する半導体層によって形成されているのがよい。この際、これに限定されるものではないが、前記ヘテロ接合半導体素子が、へテロ接合バイポーラトランジスタ、例えばｎｐｎ型トランジスタとして構成されているのがよい。ｎｐｎ型は動作の高速性に優れた構造である。

次に、本発明の好ましい実施の形態を図面参照下に具体的かつ詳細に説明する。

実施の形態１
実施の形態１では、主として請求項１〜３および５に記載した半導体装置、および請求項１２および１３に記載した半導体装置の製造方法に関わる例として、前記ヘテロ接合半導体素子であるヘテロ接合バイポーラトランジスタ（ＨＢＴ）と、前記ダイオード素子とが集積された半導体装置およびその製造方法について説明する。このダイオード素子は、例えば、ＨＢＴの保護ダイオードとして好適なものである。なお、本明細書中では、発明の主旨に照らして、同じ目的をもって設けられ、同等の機能を有する部材は、形状や大きさが多少異なっていても同じ指示番号で指示するものとする。

図１（ａ）は、実施の形態１に基づくＨＢＴ素子１０とダイオード素子２０とが集積された半導体装置の構造を示す断面図である。

図１（ａ）に示すように、ＨＢＴ素子１０では、有機金属気相成長法（ＭＯＣＶＤ法）や分子線エピタキシー法（ＭＢＥ法）を用いたエピタキシャル成長法によって、半絶縁性基板１の上に、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、およびエミッタキャップ層６が順次積層されている。

一例を挙げれば、ＨＢＴ素子１０はｎｐｎ型のＨＢＴであって、半絶縁性基板１はインジウム・リンＩnＰ基板、またはガリウム・ヒ素基板の上にインジウム・リン系半導体材料と格子整合する、インジウム・リンまたはインジウム・アルミニウム・ヒ素ＩnＡlＡsからなるメタモルフィックバッファ層が設けられた基板である。

この半絶縁性基板１の上に、ｎ⁺型インジウム・ガリウム・ヒ素ＩnＧaＡs層またはｎ⁺型ＩnＰからなるサブコレクタ層２、ｎ^-型ＩnＰ層またはｎ^-型ＩnＧaＡs層からなるコレクタ層３、ｐ⁺型ＩnＧaＡs層からなるベース層４、ｎ^-型ＩnＰ層またはｎ^-型ＩnＡlＡs層からなるエミッタ層５、そしてｎ⁺型ＩnＧaＡs層からなるエミッタキャップ層６が順次積層されている。各半導体層の厚さは、例えば、サブコレクタ層２が３００ｎｍ程度、コレクタ層３が５００ｎｍ程度、ベース層４が７５ｎｍ程度、エミッタ層５が１００ｎｍ程度、およびエミッタキャップ層６が１５０ｎｍ程度である。

但し、各層の材料や不純物濃度や膜厚は、上記の例に限定されるものではない。また、エネルギーバンドの不連続を解消するために、組成傾斜してグレーデッド層とした薄い層などが挿入されている構造についても、本実施の形態に含まれるものとする。

エミッタキャップ層６とエミッタ層５は、フォトリソグラフィとエッチングとによってメサ形状に加工され、エミッタメサを形成し、ベース層４とコレクタ層３も同様にメサ形状に加工され、ベース・コレクタメサを形成している。

電極は、サブコレクタ層２に接してコレクタ電極７が設けられ、ベース層４に接してベース電極８が設けられ、エミッタキャップ層６に接してエミッタ電極９が設けられている。電極７〜９の材料としては、それぞれが接する半導体層とオーミック接触を形成できる材料であるのがよい。例えば、チタン、白金および金がこの順に積層されたＴi／Ｐt／Ａuの３層構造などからなるのがよく、各層の厚さを、それぞれ、５０ｎｍ／５０ｎｍ／２００ｎｍとするのがよい。このような積層構造にすることで、下地の半導体層に対する密着性とオーミック接触性を実現できる。

なお、半絶縁性基板１としてＩnＰ基板またはＩnＰ系半導体材料と格子整合するメタモルフィックバッファ層が設けられたＧaＡs基板を用いるのは、ＨＢＴ素子１０の動作速度の高速化を重視したためである。すなわち、ＩnＧaＡs系の半導体層では、Ｇaに比べてＩnの割合が大きい方が、電子移動度が大きくなる。この場合、Ｉnのイオン半径が大きいため、格子定数が０．５６ｎｍであるガリウム・ヒ素ＧaＡs基板は適合せず、格子定数が０．５８ｎｍとより大きいＩnＰ基板が適合する。このため、ＩnＰ基板を用いることで、動作速度の大きいＩnＧaＡs系の半導体層を、欠陥少なくエピタキシャル成長させることができる。インジウムの割合が小さい場合には、ＧaＡs基板を好適に用いることができる。

一方、半絶縁性基板１の、ＨＢＴ素子１０が形成されていない領域に、ダイオード素子２０が形成されている。ダイオード素子２０では、半絶縁性基板１の上に、それぞれメサ形状にパターニングされたサブコレクタ構成材料層１２、コレクタ構成材料層１３、ベース構成材料層１４、エミッタ構成材料層１５ａと１５ｂ、およびエミッタキャップ構成材料層１６ａと１６ｂが順次積層されている。

このうち、サブコレクタ構成材料層１２およびコレクタ構成材料層１３は、ダイオード素子２０のダイオード機能には関与しない層である。ベース構成材料層およびエミッタキャップ構成材料層は、もとの導電性のまま、それぞれ、前記第２導電型層としてのｐ型層１４、および前記第１導電型層としてのｎ型層１６ａと１６ｂをなす。また、エミッタ構成材料層は、後述するように、Ｈ⁺、Ｂ⁺またはＯ⁺などの不活性化イオンの注入によって高抵抗化（半絶縁化）されており、前記導電領域としてＰＩＮダイオードのｉ型層１５ａと１５ｂをなす。

このｉ型層１５ａと１５ｂを形成する際、エミッタ構成材料層を高抵抗化する程度や、導電性を変更する領域の幅や分布などを調節することによって、ＰＩＮ構造の降伏電圧を調節することができる。

ダイオード素子２０は、２つのＰＩＮダイオードが、ベース構成材料層由来のｐ型層１４を共通にして back to back 型に接続されたｎｐｎ型ダイオードである。図１（ａ）中に点線で囲んで示したように、一方のＰＩＮ構造は、ｎ型層１６ａ、ｉ型層１５ａ、ｐ型層１４によって形成され、もう一方のＰＩＮ構造は、ｎ型層１６ｂ、ｉ型層１５ｂ、ｐ型層１４によって形成され、２つのｎ電極１７ａおよび１７ｂがそれぞれｎ型層１６ａおよび１６ｂの上に設けられている。このように、本実施の形態では、ベース構成材料層由来のｐ型層１４を共通にしたｎｐｎ型の back to back 型ダイオードが容易に得られるので、ダイオード素子２０を設ける面積を小さくすることができる。

なお、ｎ電極１７ａおよび１７ｂの材料としては、それぞれが接する半導体層とオーミック接触を形成できる材料であるのがよく、電極７〜９と同様、例えば、チタン、白金および金がこの順に積層されたＴi／Ｐt／Ａuの３層構造などからなるのがよく、各層の厚さを、それぞれ、５０ｎｍ／５０ｎｍ／２００ｎｍとするのがよい。このような積層構造にすることで、下地の半導体層に対する密着性とオーミック接触性を実現できる。

また、ダイオード素子は、図１（ｂ）に示すように、通常のＰＩＮダイオードであってもよい。この場合、図中に点線で囲んで示したように、ＰＩＮダイオードは、ｎ型層１６、ｉ型層１５、ｐ型層１４によって形成され、ｎ電極１７およびｐ電極１８がそれぞれｎ型層１６およびｐ型層１４の上に設けられる。

なお、図１には、前記第１導電型層および前記第２導電型層がそれぞれｎ型層およびｐ型層である例を示したが、逆に、前記第１導電型層および前記第２導電型層がそれぞれｐ型層およびｎ型層であってもよい。

図２（ａ）は、図１（ａ）に示した半導体装置の等価回路図の一例である。この例では、ＨＢＴ素子１０はエミッタ接地の増幅器として構成され、ダイオード素子２０は、そのベース端子２８とエミッタ端子２９との間に接続され、入力端子に印加される正負いずれの過大な電圧に対してもＨＢＴ素子１０を保護する。図２（ｂ）は、図２（ａ）に示したＨＢＴ素子１０のエミッタ・ベース間における電流−電圧（Ｉ−Ｖ）特性を示し、ダイオード素子２０の保護作用を説明するグラフである。

ダイオード素子２０がない場合、ＨＢＴ素子１０のベース電流Ｉは、ベース・エミッタ間電圧Ｖに対し曲線Ａで示すように変化する。この場合、破壊電圧Ｖdよりも大きな電圧がベース・エミッタ間に印加されると、ＨＢＴ素子１０に過大な電流が流れ、ＨＢＴ素子１０は破壊される。

一方、ダイオード素子２０は破壊電圧Ｖdよりやや小さい降伏電圧Ｖthを有する。従って、ダイオード素子２０がベース・エミッタ間に接続されている場合、ダイオード素子２０を流れる電流は曲線Ｂで示すように変化し、ベース・エミッタ間電圧Ｖが降伏電圧Ｖthより小さい領域では極めてわずかであるが、Ｖが降伏電圧Ｖthをこえると急激に増大する。このため、ダイオード素子２０は、ベース・エミッタ間電圧Ｖが降伏電圧Ｖthより小さい領域では、ＨＢＴ素子１０の動作に影響を与えることがほとんどなく、しかもＶが降伏電圧Ｖthをこえる領域では、過大な入力電圧を効果的にバイパスしてベース・エミッタ間電圧Ｖの上昇を抑える。この結果、ＨＢＴ素子１０の動作領域は、曲線Ａのうち、実線で示した領域に限定され、点線で示した領域に及ぶことがないので、ＨＢＴ素子１０が過大な入力電圧によって破壊されることはない。

ダイオード素子２０では、エミッタ構成材料層からｉ型層１５ａおよび１５ｂを形成する際の高抵抗化の程度や、導電性を変更する領域の幅や分布などを調節することによって、ＰＩＮ構造の降伏電圧ＶthがＨＢＴ１０の保護に好都合な４〜７Ｖ程度になるように調節されている。以上に述べた正極性の過大な電圧に対する保護作用は、ＨＢＴの構成材料層をそのまま用いる従来のダイオード素子では、実現不可能な保護作用である。また、ダイオード素子２０は、同様な機構で負の過大な電圧に対してもＨＢＴ素子１０を保護する作用を有する。

他の例として、コレクタ端子２７とエミッタ端子２９との間、あるいはコレクタ端子２７とベース端子２８との間にダイオード素子２０を接続して、ＨＢＴ素子１０をサージ電圧から保護するようにしてもよい。また、複数のＨＢＴ素子１０が並列に接続されている場合、特性の悪いＨＢＴ素子に電流が集中するのを防止するように用いることもできる。

図３および図４は、実施の形態１に基づく半導体装置の作製工程のフローを示す断面図である。

まず、図３（ａ）に示すように、半絶縁性基板１として例えばインジウム・リンＩnＰ基板を用意し、その上にＭＯＣＶＤ法やＭＢＥ法を用いたエピタキシャル成長法によって、半絶縁性基板１の全面にサブコレクタ構成材料層４２、コレクタ構成材料層４３、ベース構成材料層４４、エミッタ構成材料層４５、そしてエミッタキャップ構成材料層４６を順次積層して形成する。

一例を挙げれば、サブコレクタ構成材料層４２は厚さ３００ｎｍ程度のｎ⁺型ＩnＧaＡs層、コレクタ構成材料層４３は厚さ５００ｎｍ程度のｎ^-型ＩnＰ層、ベース構成材料層４４は厚さ７５ｎｍ程度のｐ⁺型ＩnＧaＡs層、エミッタ構成材料層４５は厚さ１００ｎｍ程度のｎ型ＩnＰ層、そしてエミッタキャップ構成材料層４６は厚さ１５０ｎｍ程度のｎ⁺型ＩnＧaＡs層である。

次に、図３（ｂ）に示すように、フォトリソグラフィによってマスク７１を形成する。マスク７１には、エミッタ構成材料層４５に形成する前記導電型変更領域５５に対応する開口部７２を形成する。マスク７１は、基板１の全面にＣＶＤ法（化学気相成長法）などによって酸化シリコン層や酸化シリコン層などを形成した後、フォトリソグラフィとエッチングによってこれに開口部７２を形成して設けてもよい。

次に、図３（ｃ）に示すように、マスク７１をマスクとしてエミッタキャップ構成材料層４６の上から、Ｈ⁺、Ｂ⁺またはＯ⁺などの不活性化イオンを注入して、前記導電型変更領域として高抵抗化（半絶縁化）されたエミッタ構成材料層５５を形成する。この際、注入イオンの深さ方向における分布のピーク位置が、エミッタ構成材料層４５のほぼ中央にくるように注入エネルギー（加速電圧）を設定し、高抵抗化されたエミッタ構成材料層５５が半絶縁化するイオン密度で注入する。この高抵抗化エミッタ構成材料層５５の幅や分布によってダイオード素子２０の降伏電圧を調節することができる。

この際、注入イオンの深さ方向における分布の裾位置が、エミッタキャップ構成材料層４６やベース構成材料層４４にかかっても、これらの層はバンドギャップの小さいＩnＧaＡsからなるため、これらの層が高抵抗化することはない。これは、注入イオンが透過するエミッタキャップ構成材料層４６でとくに言えることである。

なお、ここでのイオン注入の目的は、導電性の不活性化であるから、活性化アニール処理などのイオン注入後の熱処理が不要であり、ＨＢＴ１０を構成するエピタキシャル層２〜６の変質を未然に防止することができる。

次に、図３（ｄ）に示すように、フォトレジスト７３をフォトリソグラフィによってパターニングして形成し、このフォトレジスト７３をマスクとしてエミッタキャップ構成材料層４６と、エミッタ構成材料層４５および高抵抗化エミッタ構成材料層５５とを選択的にエッチングして、ＨＢＴ素子１０の形成領域にエミッタキャップ層６とエミッタ層５とからなるエミッタメサを形成し、同時にダイオード素子２０の形成領域にｎ型層１６ａおよび１６ｂと、ｉ型層１５ａおよび１５ｂとを形成する。

次に、図３（ｅ）に示すように、フォトレジスト７４をフォトリソグラフィによってパターニングして形成し、フォトレジスト７４をマスクとしてベース構成材料層４４とコレクタ構成材料層４３を選択的にエッチングして、ＨＢＴ素子１０の形成領域にベース層４およびコレクタ層３からなるベース・コレクタメサを形成し、同時にダイオード素子２０の形成領域にｐ型層１４と、パターニングされたコレクタ構成材料層１３とを形成する。

次に、図４（ｆ）および（ｇ）に示すように、リフトオフ法によって、ＨＢＴ素子１０のコレクタ電極７、ベース電極８、エミッタ電極９、およびダイオード素子２０のｎ電極１７ａ、１７ｂを形成する。

すなわち、まず、図４（ｆ）に示すように、全面に塗布法などによってフォトレジスト層を形成した後、フォトリソグラフィによってパターニングして、各電極を形成しようとする領域以外を被覆するマスク７５を形成する。次に、蒸着法などによって全面に、例えばチタン、白金および金がこの順に積層されたＴi／Ｐt／Ａuの３層構造からなる電極材料層４７を、各層の厚さが例えば５０ｎｍ／５０ｎｍ／２００ｎｍになるように形成する。電極をこのような積層構造にすることで、下地の半導体層に対する密着性とオーミック接触性とを実現することができる。

続いて、図４（ｇ）に示すように、マスク層７５を溶解除去することにより、その上に堆積した電極材料層４７を除去して、コレクタ電極７、ベース電極８、エミッタ電極９、およびｎ電極１７ａ、１７ｂとなる電極材料層４７のみを残す。このようにして、ダイオード素子２０のｎ電極１７ａおよび１７ｂは、ＨＢＴ素子１０の各電極７〜９と同一工程で形成される。

次に、図４（ｈ）に示すように、フォトレジスト７６をフォトリソグラフィによってパターニングして形成し、このフォトレジスト７６をマスクとして、基板１が露出するまでサブコレクタ構成材料層４２を選択的にエッチングして、ＨＢＴ素子１０の形成領域にメサ形状のサブコレクタ層２を形成し、同時にダイオード素子２０の形成領域にパターニングされたサブコレクタ構成材料層１２を形成し、ＨＢＴ素子１０とダイオード素子２０とを電気的に分離する。

なお、ＩnＧaＡsからなるサブコレクタ構成材料層４２のエッチング液は、ＩnＰからなる基板１をエッチングすることはない。このように、エッチング液を適切に選択することでほぼ完全なエッチング選択性が得られ、半絶縁性基板１をエッチングすることなく、サブコレクタ構成材料層４２のみをエッチング除去することができる。

次に、図４（ｉ）に示すように、フォトレジスト７６を除去したのち、図示省略した、パッシベーション膜や平坦化膜などの形成や、配線の形成などの後工程を行う。

以上に説明したように、本実施の形態の半導体装置によれば、ダイオード素子２０が、ＨＢＴ素子１０のエミッタ構成材料層４５の導電性を変更して得られた高抵抗化エミッタ構成材料層５５を、パターニングして形成されたｉ型層１５ａおよび１５ｂを有している。このため、ダイオード素子２０として、降伏現象を利用してＨＢＴ１０を保護するのに好適なダイオード素子、例えば降伏電圧が４〜７Ｖ程度のダイオード素子を得ることができる。また、この高抵抗化層５５の導電性の変更の程度や幅や分布などを調節することによって、ダイオード素子２０の降伏電圧を調節することができる。

この際、エミッタ構成材料層４５は厚さが薄く、導電性の変更としては、不活性化イオンの注入によって高抵抗化するだけでよく、イオン注入後の熱処理も不要であり、ＨＢＴ１０の特性にほとんど影響を与えることなく、導電性の変更を行うことができる。

また、ＨＢＴ１０の保護ダイオードとして好適なｎｐｎ型（またはｐｎｐ型）の back to back 型ダイオードが、ベース構成材料層由来のｐ型層（またはｎ型層）１４を共通にして容易に得られるので、ダイオード素子２０を設ける面積を小さくすることができる。

しかも、本実施の形態の半導体装置の製造方法によれば、確立された半導体技術のみを用いているので、ＨＢＴ素子１０とダイオード素子２０が集積された半導体装置を効率よく確実に製造することができる。この際、ダイオード素子２０の製造工程の大部分をＨＢＴ素子１０の製造工程と同時に行うことができるので、工程数をさほど増加させることなく、ＨＢＴ素子１０に抵抗素子２０を付加することができ、半導体装置のサイズとコストを低減し、信頼性を向上させることができる。

実施の形態２
実施の形態１では、主として請求項１、２、４、および５または６に記載した半導体装置、および請求項１２〜１４に記載した半導体装置の製造方法に関わる例として、前記ヘテロ接合半導体素子であるヘテロ接合バイポーラトランジスタ（ＨＢＴ）と、前記ダイオード素子とが集積された半導体装置およびその製造方法について説明する。このダイオード素子は、例えば、ＨＢＴの保護ダイオードとして好適なものである。実施の形態２では、前記ダイオード素子をＰＩＮダイオードではなくｐｎ接合ダイオードとして形成する点だけが実施の形態１と異なっている。それ以外については実施の形態１と同じであるので、主として相違点について説明する。

図５（ａ）は、実施の形態２に基づくＨＢＴ素子１０とダイオード素子３０とが集積された半導体装置の構造を示す断面図である。ＨＢＴ素子１０は、実施の形態１と同じものであるので、ここでの説明は省略する。

一方、半絶縁性基板１の、ＨＢＴ素子１０が形成されていない領域に、ダイオード素子３０が形成されている。ダイオード素子３０では、半絶縁性基板１の上に、それぞれメサ形状にパターニングされたサブコレクタ構成材料層１２、コレクタ構成材料層１３、ベース構成材料層１４、エミッタ構成材料層３５ａと３５ｂ、およびエミッタキャップ構成材料層３６ａと３６ｂが順次積層されている。

このうち、サブコレクタ構成材料層１２およびコレクタ構成材料層１３は、ダイオード素子３０のダイオード機能には関与しない層である。ベース構成材料層はもとの導電性のまま、前記第２導電型層としてのｐ型層１４をなす。エミッタキャップ構成材料層は、もとの導電性のまま、ｎ型層３５ａとｎ電極１７ａ、およびｎ型層３５ｂとｎ電極１７ｂとの電気的接続を助けるｎ型コンタクト層３６ａおよび３６ｂとして機能する。

また、エミッタ構成材料層は、Ｈ⁺、Ｂ⁺またはＯ⁺などの不活性化イオンの注入、またはＭg⁺などの逆導電型不純物イオンの注入によってキャリア濃度が低減されており、前記導電領域としてｐｎ接合ダイオードの前記第１導電型層としてのｎ型層３５ａと３５ｂをなす。不活性化イオンを注入する場合には、ｎ型層３５ａと３５ｂの残存キャリア濃度が所定の値、例えば１〜２×１０¹⁸ｃｍ^-3程度になるように、不活性化イオンのドーズ量を調節する。また、逆導電型不純物イオンを注入する場合には、逆導電型不純物イオンによって補償された後の残存キャリア濃度が、所定の値、例えば１〜２×１０¹⁸ｃｍ^-3程度になるように、逆導電型不純物イオンのドーズ量を調節する。

この場合、不活性化イオンや逆導電型不純物イオンの濃度や分布によりダイオードの降伏電圧を調節できる。

ダイオード素子３０は、２つのｐｎ接合ダイオードが、ベース構成材料層由来のｐ型層１４を共通にして back to back 型に接続されたｎｐｎ型ダイオードである。図５（ａ）中に点線で囲んで示したように、一方のｐｎ接合は、ｎ型層３５ａとｐ型層１４とによって形成され、もう一方のｐｎ接合は、ｎ型層３５ｂとｐ型層１４とによって形成され、２つのｎ電極１７ａおよび１７ｂがそれぞれｎ型コンタクト層３６ａおよび３６ｂの上に設けられている。このように、本実施の形態では、ベース構成材料層由来のｐ型層１４を共通にしたｎｐｎ型の back to back 型ダイオードが容易に得られるので、ダイオード素子３０を設ける面積を小さくすることができる。

また、ダイオード素子は、図５（ｂ）に示すように、通常のｐｎ接合ダイオードであってもよい。この場合、図中に点線で囲んで示したように、ｐｎ接合は、ｎ型層３５とｐ型層１４とによって形成され、ｎ電極１７およびｐ電極１８がそれぞれｎ型コンタクト層３６およびｐ型層１４の上に設けられる。

なお、図５には、前記第１導電型層および前記第２導電型層がそれぞれｎ型層およびｐ型層である例を示したが、逆に、前記第１導電型層および前記第２導電型層がそれぞれｐ型層およびｎ型層であってもよい。

図６および図７は、実施の形態２に基づく半導体装置の作製工程のフローを示す断面図である。

まず、図６（ａ）に示すように、実施の形態１と同様、半絶縁性基板１として例えばインジウム・リンＩnＰ基板を用意し、その上にＭＯＣＶＤ法やＭＢＥ法を用いたエピタキシャル成長法によって、半絶縁性基板１の全面にサブコレクタ構成材料層４２、コレクタ構成材料層４３、ベース構成材料層４４、エミッタ構成材料層４５、そしてエミッタキャップ構成材料層４６を順次積層して形成する。次に、図６（ｂ）に示すように、フォトリソグラフィなどによってマスク７１を形成する。

次に、図６（ｃ）に示すように、マスク７１をマスクとしてエミッタキャップ構成材料層４６の上から、Ｈ⁺、Ｂ⁺またはＯ⁺などの不活性化イオンを注入して、前記導電型変更領域であるキャリア濃度が低減されたエミッタ構成材料層６５を形成する。この際、注入イオンの深さ方向における分布のピーク位置が、エミッタ構成材料層４５のほぼ中央にくるように注入エネルギー（加速電圧）を設定し、キャリア濃度が低減されたエミッタ構成材料層６５に残存するキャリア濃度が所定の値、例えば１〜２×１０¹⁸ｃｍ^-3程度になるように、不活性化イオンのドーズ量を調節する。

この際、注入イオンの深さ方向における分布の裾位置が、エミッタキャップ構成材料層４６やベース構成材料層４４にかかっても、これらの層はバンドギャップの小さいＩnＧaＡsからなるため、これらの層が高抵抗化することはない。これは、注入イオンが透過するエミッタキャップ構成材料層４６でとくに言えることである。

なお、ここでのイオン注入の目的は、導電性の不活性化であるから、活性化アニール処理などのイオン注入後の熱処理が不要であり、ＨＢＴ１０を構成するエピタキシャル層２〜６の変質を未然に防止することができる。

また、不活性化イオンを注入する代わりに、Ｍg⁺などの逆導電型（この例ではｐ型）不純物イオンを注入して、キャリア濃度を低減してもよい。逆導電型不純物イオンを注入する場合には、逆導電型不純物イオンによって補償された後の残存キャリア濃度が所定の値、例えば１〜２×１０¹⁸ｃｍ^-3程度になるように、逆導電型不純物イオンのドーズ量を調節する。

この際、注入イオンの深さ方向における分布の裾位置が、エミッタキャップ構成材料層４６にかかっても、エミッタキャップ構成材料層４６は不純物濃度が大きいので、不純物濃度が大きく減少することはない。ｐ型であるベース構成材料層４６には何ら問題はない。

この場合には、前記逆導電型の不純物を導入した後、マスク７１を除去してから、前記導電性変更領域を形成するために、高速アニール処理（ＲＴＡ）によって活性化を行うのがよい。このようにすると、ＨＢＴ１０を構成するエピタキシャル層２〜６への影響を最小限にすることができる。

このキャリア濃度が低減されたエミッタ構成材料層６５の幅や分布、若しくは補償用ｐ型イオンの濃度や分布によりによってダイオード素子３０の降伏電圧を調節することができる。

この後の工程は、実施の形態１と同様である。

すなわち、まず、図６（ｄ）および図６（ｅ）に示す工程で、フォトリソグラフィとエッチングによって、ＨＢＴ素子１０の形成領域にエミッタキャップ層６とエミッタ層５からなるエミッタメサ、およびベース層４およびコレクタ層３からなるベース・コレクタメサを形成する。同時にダイオード素子３０の形成領域に、ｎ型コンタクト層３６ａおよび３６ｂ、ｎ型層１５ａおよび１６ｂ、ｐ型層１４、およびパターニングされたコレクタ構成材料層１３とを形成する。

次に、図７（ｆ）および（ｇ）に示すように、リフトオフ法によって、ＨＢＴ素子１０のコレクタ電極７、ベース電極８、およびエミッタ電極９、並びにダイオード素子３０のｎ電極１７ａ、１７ｂを形成する。すなわち、まず、図７（ｆ）に示すようにフォトレジスト層をパターニングして、各電極を形成しようとする領域以外を被覆するマスク層７５を形成する。次に、蒸着法などによって、例えばＴi／Ｐt／Ａuの３層構造からなる電極材料層４７を形成する。電極をこのような積層構造にすることで、下地の半導体層に対する密着性とオーミック接触性とを実現することができる。

続いて、図７（ｇ）に示すように、マスク層７５を溶解除去することにより、その上に堆積した電極材料層４７を除去して、コレクタ電極７、ベース電極８、エミッタ電極９、およびｎ電極１７ａ、１７ｂとなる電極材料層４７のみを残す。このようにして、ダイオード素子３０のｎ電極１７ａおよび１７ｂを、ＨＢＴ素子１０の各電極７〜９と同一工程で形成することができる。

次に、図７（ｈ）に示すように、フォトレジスト７６をマスクとして選択的に、基板１が露出するまでサブコレクタ構成材料層４２をエッチングして、ＨＢＴ素子１０の形成領域にメサ形状のサブコレクタ層２を形成し、同時にダイオード素子３０の形成領域にパターニングされたサブコレクタ構成材料層１２を形成し、ＨＢＴ素子１０とダイオード素子３０とを電気的に分離する。

次に、図７（ｉ）に示すように、フォトレジスト７６を除去したのち、図示省略した、パッシベーション膜や平坦化膜などの形成や、配線の形成などの後工程を行う。

図８は、実施の形態２の変形例に基づくＨＢＴ素子１０とダイオード素子４０とが集積された半導体装置の構造を示す断面図である。ＨＢＴ素子１０は、実施の形態１と同じものであるので、ここでの説明は省略する。ダイオード素子４０は、図５（ａ）に示したダイオード素子３０に比べ、ｎ型コンタクト層３６ａおよび３６ｂが除かれている点だけが異なっている。このようにすると、作製工程数は少し増加するが、エミッタ構成材料層４５に直接イオン注入を行うことができるので、キャリア濃度が低減されたエミッタ構成材料層６５を形成するのが容易になり、その精度が向上する利点がある。

図９および図１０は、実施の形態２の変形例に基づく半導体装置の作製工程のフローを示す断面図である。

まず、図９（ａ）に示すように、実施の形態１と同様、半絶縁性基板１の全面にエピタキシャル成長法によって、サブコレクタ構成材料層４２、コレクタ構成材料層４３、ベース構成材料層４４、エミッタ構成材料層４５、エミッタキャップ構成材料層４６を順次積層する。次に、図９（ｂ）に示すように、フォトリソグラフィなどによってマスク７１を形成する。

次に、図９（ｃ）に示すように、キャリア濃度が低減されたエミッタ構成材料層６５を形成する領域の上部にあるエミッタキャップ構成材料層４６を、マスク７１をマスクとするエッチングによって除去する。

この後の工程は、実施の形態１と同様であるので、説明は省略する。

以上に説明したように、本実施の形態の半導体装置によれば、ダイオード素子３０または４０が、ＨＢＴ素子１０のエミッタ構成材料層４５の導電性を変更して得られ、キャリア濃度低減化エミッタ構成材料層６５のパターニングによって得られたｎ型層３５ａおよび３５ｂを有している。このため、ダイオード素子３０または４０として、降伏現象を利用してＨＢＴ１０を保護するのに好適なダイオード素子、例えば降伏電圧が４〜７Ｖ程度のダイオード素子を得ることができる。また、このキャリア濃度低減化エミッタ構成材料層６５の導電性の変更の程度や幅や分布などを調節することによってダイオード素子３０または４０の降伏電圧を調節することができる。

この際、エミッタ構成材料層４５は厚さが薄く、導電性の変更としては、不活性化イオンの注入によってキャリア濃度を減少させるだけでよく、イオン注入後の熱処理も不要であり、ＨＢＴ素子１０の特性にほとんど影響を与えることなく、導電性の変更を行うことができる。また、不活性化イオンを注入する代わりに、逆導電型不純物イオンを注入して、キャリア濃度を減少させてもよく、この場合には、逆導電型不純物イオンを導入した後、高速アニール処理（ＲＴＡ）によって活性化を行うと、ＨＢＴ素子１０を構成するエピタキシャル層２〜６への影響を最小限にすることができる。

また、ＨＢＴ素子１０の保護ダイオードとして好適なｎｐｎ型（またはｐｎｐ型）の back to back 型ダイオードが、ベース構成材料層由来のｐ型層（またはｎ型層）１４を共通にして容易に得られるので、ダイオード素子３０または４０を設ける面積を小さくすることができる。

しかも、本実施の形態の半導体装置の製造方法によれば、確立された半導体技術のみを用いているので、ＨＢＴ素子１０とダイオード素子３０または４０が集積された半導体装置を効率よく確実に製造することができる。この際、ダイオード素子３０または４０の製造工程の大部分をＨＢＴ素子１０の製造工程と同時に行うことができるので、工程数をさほど増加させることなく、ＨＢＴ素子１０に抵抗素子３０または４０を付加することができ、半導体装置のサイズとコストを低減し、信頼性を向上させることができる。

以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。

本発明のヘテロ接合半導体装置及びその製造方法は、種々の電子回路に用いられ、その高速化および高集積化を実現するIII−Ｖ族化合物半導体によるヘテロ接合バイポーラトランジスタ（ＨＢＴ）などの半導体装置及びその製造方法として用いられ、半導体装置のサイズやコストの低減および信頼性の向上に寄与することができる。

本発明の実施の形態１に基づくＨＢＴ素子１０とダイオード素子２０とが集積された半導体装置の構造を示す断面図である。 同、図１（ａ）に示した半導体装置の等価回路図（ａ）と、エミッタ・ベース間における電流−電圧特性を示すグラフ（ｂ）である。 同、ＨＢＴの作製工程のフローを示す断面図である。 同、ＨＢＴの作製工程のフローを示す断面図である。 本発明の実施の形態２に基づくＨＢＴ素子１０とダイオード素子３０とが集積された半導体装置の構造を示す断面図である。 同、ＨＢＴの作製工程のフローを示す断面図である。 同、ＨＢＴの作製工程のフローを示す断面図である。 同、変形例に基づくＨＢＴ素子１０とダイオード素子４０とが集積された半導体装置の構造を示す断面図である。 同、変形例に基づくＨＢＴの作製工程のフローを示す断面図である。 同、変形例に基づくＨＢＴの作製工程のフローを示す断面図である。 特許文献１に示されている半導体装置の構造を示す断面図である。

符号の説明

１…半絶縁性基板（例えば、ＩnＰ基板）、
２…サブコレクタ層（例えば、ｎ⁺型ＩnＧaＡs層）、
３…コレクタ層（例えば、ｎ^-型ＩnＰ層）、
４…ベース層（例えば、ｐ⁺型ＩnＧaＡs層）、
５…エミッタ層（例えば、ｎ型ＩnＰ層）、
６…エミッタキャップ層（例えば、ｎ⁺型ＩnＧaＡs層）、７…コレクタ電極、
８…ベース電極、９…エミッタ電極、１０…ＨＢＴ素子、
１２…パターニングされたサブコレクタ構成材料層、
１３…パターニングされたコレクタ構成材料層、１４…ｐ型層、
１５、１５ａ、１５ｂ…ｉ型層、１６、１６ａ、１６ｂ…ｎ型層、
１７、１７ａ、１７ｂ…ｎ電極、１８…ｐ電極、２０…ダイオード素子、
２７…コレクタ端子、２８…ベース端子、２９…エミッタ端子、
３０、４０…ダイオード素子、３５、３５ａ、３５ｂ…ｎ型層、
３６、３６ａ、３６ｂ…ｎ型コンタクト層、４２…サブコレクタ構成材料層、
４３…コレクタ構成材料層、４４…ベース構成材料層、４５…エミッタ構成材料層、
４６…エミッタキャップ構成材料層、５５…高抵抗化されたエミッタ構成材料層、
６５…キャリア濃度が低減されたエミッタ構成材料層、７１、７５…マスク、
７２…開口部、７３〜７４、７６…フォトレジスト、１０１…基板、
１０２…サブコレクタ層、１０３…コレクタ層、１０４…ベース層、
１０５…エミッタ層、１０６…エミッタキャップＡ層、１０７…エミッタキャップＢ層、
１０８…エミッタ電極、１０９…ベース電極、１１０…コレクタ電極、
１１１…素子分離領域、１１２…ｎ層、１１３…ｉ層、１１４…ｐ層、
１１９…ｐ層電極、１２０…ｎ層電極、１４１…ＨＢＴ、１４２…ＰＩＮダイオード

Claims (14)

1. 少なくとも、サブコレクタ層、コレクタ層、ベース層及びエミッタ層が、この順で基体に積層されてなるヘテロ接合半導体素子と；ダイオード素子と；を具備する半導体装置において、
   前記ダイオード素子が、前記エミッタ層と同一の構成材料層の導電性の変更と、その パターニングとによって得られた導電領域を有している
   ことを特徴とする、半導体装置。
2. 前記ダイオード素子が、前記ヘテロ接合半導体素子の保護ダイオードとして設けられている、請求項１に記載した半導体装置。
3. 前記ダイオード素子が、高抵抗化された前記導電領域をｉ型層とし、エミッタキャップ層および前記ベース層と同一の各構成材料層をパターニングしてそれぞれ得られた層を第１導電型層および第２導電型層とするｐｉｎダイオードとして構成されている、請求項１又は２に記載した半導体装置。
4. 前記ダイオード素子が、キャリア濃度が低減された前記導電領域を第１導電型層とし、前記ベース層と同一の構成材料層をパターニングして得られた層を第２導電型層とするｐｎ接合ダイオードとして構成されている、請求項１又は２に記載した半導体装置。
5. 前記導電領域は、不活性化イオンの注入によって、高抵抗化されるか若しくはキャリア濃度が低減されている、請求項３又は４に記載した半導体装置。
6. 前記導電領域は、前記エミッタ層の前記構成材料層とは逆導電型の不純物の導入によって、キャリア濃度が低減されている、請求項４に記載した半導体装置。
7. 前記基体が化合物半導体からなる、請求項１に記載した半導体装置。
8. 前記基体がインジウム・リンＩnＰ又はガリウム・ヒ素ＧaＡsからなる、請求項７に記載した半導体装置。
9. 前記ヘテロ接合半導体素子が、エピタキシャル成長によって前記基体に形成された半導体層からなる、請求項１に記載した半導体装置。
10. 前記ヘテロ接合半導体素子が、インジウム・リン又はガリウム・ヒ素に格子整合する半導体層によって形成されている、請求項８又は９に記載した半導体装置。
11. 前記ヘテロ接合半導体素子が、へテロ接合バイポーラトランジスタとして構成されている、請求項１０に記載した半導体装置。
12. 請求項１に記載した半導体装置の製造方法であって、
    少なくとも、前記サブコレクタ層、前記コレクタ層、前記ベース層及び前記エミッタ 層の構成材料層を、この順で基体に積層する工程と、
    前記エミッタ層の前記構成材料層の一部の領域の導電性を変更して導電性変更領域を 形成する工程と、
    前記構成材料層をパターニングして、少なくとも、前記サブコレクタ層、前記コレク タ層、前記ベース層及び前記エミッタ層からなるヘテロ接合半導体素子を形成する工程 と、
    前記導電性変更領域によって前記ダイオード素子の前記導電領域を形成する工程と、
    を有する、半導体装置の製造方法。
13. 請求項２〜１１のいずれか１項に記載した半導体装置を製造する、請求項１２に記載した半導体装置の製造方法。
14. 前記エミッタ層の前記構成材料層とは逆導電型の不純物の導入によって、キャリア濃度が低減されている前記反対導電型の不純物を導入した後、前記導電性変更領域を形成するために、高速アニール処理（ＲＴＡ；Rapid Thermal Anneal）によって活性化を行う、請求項１３に記載した半導体装置の製造方法。

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