JP2003007840A - 半導体装置及び半導体装置製造方法 - Google Patents

半導体装置及び半導体装置製造方法

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JP2003007840A JP2001190652A JP2001190652A JP2003007840A JP 2003007840 A JP2003007840 A JP 2003007840A JP 2001190652 A JP2001190652 A JP 2001190652A JP 2001190652 A JP2001190652 A JP 2001190652A JP 2003007840 A JP2003007840 A JP 2003007840A
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electrode
emitter
film
collector
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Masahiro Tanomura
昌宏 田能村
Hidenori Shimawaki
秀徳 嶋脇
Shigeki Niwa
隆樹 丹羽
Koji Azuma
晃司 東
Naoto Kurosawa
直人 黒澤
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NEC Corp
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Abstract

(57)【要約】 【課題】ＨＢＴの信頼性を損なうことなく、ＨＢＴとＰ
ＩＮダイオードとを、同一の半導体基板上に同時に形成
し、低コスト化を図る。 【解決手段】表面に第１層から第５層まで積層されたエ
ピタキシャル膜を有する基板１０１の第５層にエミッタ
電極１０８を形成するステップと、第５層をエッチング
してエミッタキャップ層１０６＋１０７を形成するステ
ップと、第４層と第３層の上部への金属拡散でベース電
極１０９とＰ層電極１１９とを形成するステップと、第
４層から第２層をエッチングしてエミッタ層１０５・ベ
ース層１０４・コレクタ層１０３とＮ型半導体層１１５
・Ｐ層１１４・Ｉ層１１３とを形成するステップと、第
１層に素子分離膜領域１１１を形成し、サブコレクタ層
１０２とＮ層１１２とを形成するステップと、サブコレ
クタ１０２上にコレクタ電極１１０とＮ層電極１２０を
形成するステップとを具備する半導体装置製造方法を実
施する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、化合物半導体を用
いた半導体装置に関する。
【０００２】
【従来の技術】ＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ
Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ）は、高周
波デバイスとして用いられている。このＨＢＴと他の能
動素子や受動素子とを同一基板上に作製することで、チ
ップサイズの低減を図ることが可能である。それに伴
い、製造コストを低減することができる。しかし、他の
素子を、ＨＢＴ素子を作製する工程で作らずに、新たな
工程を付加して作製した場合、逆に、工程数が増大して
しまう。そして、それに伴い、製造コストが増加してし
まう。従って、製造コストを増加させずにチップサイズ
を低減するには、ＨＢＴを作製する工程で、他の素子を
同時に作製することが望ましい。
【０００３】一方、ＧａＡｓ系ＨＢＴは、静電耐圧（サ
ージ耐圧）が小さい。そのため、コレクタ層−エミッタ
層間に高い逆バイアスがかかるとＨＢＴが破壊される可
能性がある。従って、そのコレクタ層−エミッタ層（Ｃ
Ｅ）間に、電流を逃がすための保護ダイオードを挿入す
る必要がある。それにより、ＨＢＴの信頼性を向上させ
ることが可能となる。
【０００４】この両者の解決策として特開２０００−３
５７６９５号公報では、次のような半導体装置、半導体
集積回路及び半導体装置の製造方法が開示されている。
ＨＢＴとＨＢＴのＣＥ間に接合されたＰＮダイオードと
が同一基板上に作製される。その時、このＨＢＴのベー
ス層−コレクタ層（ＢＣ）接合の膜は、ＰＮダイオード
のＰＮ接合にそのまま用いられる。それにより、サージ
が発生してＨＢＴのエミッタからコレクタに大電流が流
れそうになっても、ＰＮダイオードに逃がすことが出来
る。すなわち、ＨＢＴの静電耐圧が向上する。また、Ｈ
ＢＴとダイオードは同一の基板上に同一の膜を用いて作
製されるので、チップ面積及び作業工程の低減が図れ
る。
【０００５】また、特開平８―２５５８３８号公報で
は、次のようなモノリシック多機能集積回路デバイスを
製造する方法が開示されている。基板と、その基板上に
形成されたＨＢＴと、その同一基板上に形成された半導
体ダイオードを備える半導体装置である。図１３にその
構造の一つを示す。基板上３０１において、ＨＢＴ３４
１は、サブコレクタ層３０２、コレクタ層３０３、ベー
ス層３０４、エミッタ層３０６、エミッタ電極３０８、
ベース電極３０９及びコレクタ電極３１０を有する。ま
た、素子分離領域３１１を挟んで反対側には、ＰＩＮダ
イオードがある。ＰＩＮダイオードは、Ｎ層３１２、Ｉ
層３１３、Ｐ層３１４、ｐ層電極３１９及びｎ層電極を
有する。そして、素子全体は、保護膜により覆われてい
る。
【０００６】ここで、ＨＢＴ３４１とＰＩＮダイオード
３４２とは、同一基板３０１上に作製される。そして、
ＨＢＴ３４１のベース層３０４−エミッタ層３０６（Ｂ
Ｅ）間にＰＩＮダイオード３４２が接合される。そうす
ることにより、ＨＢＴ３４１への入力過負荷信号をＰＩ
Ｎダイオード３４２へ分路し、入力過負荷信号からＨＢ
Ｔ３４１を保護することが出来る。すなわち、ＨＢＴの
信頼性が向上する。
【０００７】また、特開平５―９０２８７号公報では、
次のようなヘテロ接合バイポーラ・トランジスタをピン
・ダイオードと統合する方法が開示されている。基板に
ＨＢＴ領域及びＰＩＮダイオード領域を設け、ＨＢＴ領
域に第一導電形のサブコレクタ領域、ダイオード領域に
第一導電形層領域を形成する。次に、それら両領域上に
Ｉ層を成長させる。Ｉ層の内、ＨＢＴの領域はコレクタ
層とし、ＰＩＮダイオード領域はＩ層とする。続いて、
Ｉ層上面に第二導電形層を成長させる。第二導電形層の
内、ＨＢＴ領域はベース層とし、ＰＩＮダイオード領域
は第二導電形層とする。次に、その上面に上部第一導電
形層を成長させる。上部第一導電形層の内、ＨＢＴ領域
はエミッタ層とする。そして、エミッタ層の一部を選択
エッチングにより除去する。それと同時に、ＰＩＮダイ
オード領域の上部第一導電形層をエッチング除去する。
最後に、サブコレクタ領域とＰＩＮダイオード領域との
境界に分離領域を形成する。これにより、サイズ、ボリ
ューム、コストの低減が図られる。
【０００８】また、特開平３―６４９２９号公報では、
次のような半導体装置が開示されている。半導体基板に
形成されたヘテロ接合バイポーラトランジスタと、同じ
基板上に形成されたＰＮダイオードとを具備する半導体
装置である。ヘテロ接合バイポーラトランジスタは、半
導体基板をコレクタ層とし、その上面に形成された異種
の半導体結晶層をベース層とし、更にその上面に形成さ
れた半導体結晶層をエミッタ層とする。ＰＮダイオード
は、前記ベース層として用いられた前記半導体結晶層を
アノード層とし、前記コレクタ層として用いられた前記
半導体基板をカソード層とする。ＰＮダイオードは、Ｂ
Ｃ間、あるいは、ＣＥ間に接続され、逆サージを吸収す
るために用いる。
【０００９】しかし、上記の従来の技術は、全て、ベー
ス層が全てエミッタ層で覆われていない。従って、エミ
ッタ電極−ベース電極（ＥＢ）間に、保護膜を介してリ
ーク電流が生じる可能性がある。図１３でいうと、ベー
ス３０４が全てエミッタ３０６で覆われていないため、
素子全体を覆っている保護膜を介して、エミッタ電極３
０８−ベース電極３０９間にリーク電流が生じる可能性
がある。
【００１０】これは、ＨＢＴ３４１とＰＩＮダイオード
３４２（又はＰＮダイオード）を同一基板上に同一の膜
で作製する場合、ＰＩＮダイオード３４２に不必要なＮ
型半導体を除去する際、同時にＨＢＴ３４１のエミッタ
層３０５の剥き出しの部分（３０６に覆われていない部
分）を除去してしまう為である。
【００１１】
【発明が解決しようとする課題】従って、本発明の目的
は、ＨＢＴとＰＩＮダイオードを同時に形成し、かつ、
ＨＢＴのエミッタ−ベース間のリーク電流を抑制し、Ｈ
ＢＴの信頼性を向上させることが出来る半導体装置及び
半導体装置製造方法を提供することである。
【００１２】本発明の別の目的は、ＨＢＴとＰＩＮダイ
オードを、プロセス工数を増やすことなく、同時に形成
することが可能な半導体装置及び半導体装置製造方法を
提供することである。
【００１３】本発明の更に別の目的は、ＨＢＴとＰＩＮ
ダイオードを、同一の半導体基板上に形成することが可
能な半導体装置及び半導体装置製造方法を提供すること
である。
【００１４】本発明の他の目的は、機能を低下させず
に、チップ面積を小さくできる半導体装置及び半導体装
置製造方法を提供することである。
【００１５】本発明の更に他の目的は、機能を低下させ
ずに、低コストで製造できる半導体装置及び半導体装置
製造方法を提供することである。
【００１６】
【課題を解決するための手段】以下に、［発明の実施の
形態]で使用される番号・符号を用いて、課題を解決す
るための手段を説明する。これらの番号・符号は、［特
許請求の範囲］の記載と［発明の実施の形態］との対応
関係を明らかにするために付加されたものである。ただ
し、それらの番号・符号を、［特許請求の範囲］に記載
されている発明の技術的範囲の解釈に用いてはならな
い。
【００１７】従って、上記課題を解決するために、本発
明の半導体装置製造方法は、一方の表面に第１層（２）
から第５層（６＋７）まで積層されたエピタキシャル膜
を具備する基板（１０１）の前記第５層（６＋７）の表
面に、ヘテロ接合バイポーラトランジスタ（１４１）の
エミッタ電極（１０８）を形成するステップと、前記第
５層（６＋７）をエッチングして、前記ヘテロ接合バイ
ポーラトランジスタ（１４１）のエミッタキャップ層
（１０６＋１０７）を形成するステップと、前記第４層
（５）の表面に、前記ヘテロ接合バイポーラトランジス
タ（１４１）のベース電極（１０９）とＰＩＮダイオー
ド（１４２）のＰ層電極（１１９）とを形成するステッ
プと、第４層（５）をエッチングして、前記ヘテロ接合
バイポーラトランジスタ（１４１）のエミッタ層（１０
５）を形成するステップと、第３層（４）をエッチング
して、前記ヘテロ接合バイポーラトランジスタ（１４
１）のベース層（１０４）と前記ＰＩＮダイオード（１
４２）のＰ層（１１４）とを形成するステップと、第２
層（３）をエッチングして、前記ヘテロ接合バイポーラ
トランジスタ（１４１）のコレクタ層（１０３）と前記
ＰＩＮダイオード（１４２）のＩ層（１１３）とを形成
するステップと、前記第１層（２）に前記基板（１０
１）上部に達するように素子分離膜領域（１１１）を形
成し、前記ヘテロ接合バイポーラトランジスタ（１４
１）のサブコレクタ層（１０２）と前記ＰＩＮダイオー
ド（１４２）のＮ層（１１２）とを形成するステップ
と、前記サブコレクタ（１０２）上に前記ヘテロ接合バ
イポーラトランジスタ（１４１）のコレクタ電極（１１
０）を形成し、前記Ｎ層（１１２）上に前記ＰＩＮダイ
オード（１４２）のＮ層電極（１２０）を形成するステ
ップとを具備する。
【００１８】また、上記課題を解決するために、本発明
の半導体装置製造方法は、前記第４層（５）の表面に前
記ヘテロ接合バイポーラトランジスタ（１４１）の前記
ベース電極（１０９）と前記ＰＩＮダイオード（１４
２）の前記Ｐ層電極（１１９）とを形成するステップ
は、前記ベース電極（１０９）を前記第４層（５）及び
前記第３層（４）の上部へ拡散させるステップとを更に
具備する。
【００１９】更に、上記課題を解決するために、本発明
の半導体装置製造方法は、前記第４層（５）の表面に前
記ヘテロ接合バイポーラトランジスタ（１４１）の前記
ベース電極（１０９）と前記ＰＩＮダイオード（１４
２）の前記Ｐ層電極（１１９）とを形成するステップ
は、前記Ｐ層電極（１１９）を前記第４層（５）及び前
記第３層（４）の上部へ拡散させるステップとを更に具
備する。
【００２０】上記課題を解決するための、本発明の半導
体装置は、基板（１０１）の一方の基板表面に形成され
たサブコレクタ層（１０２）と、前記サブコレクタ層
（１０２）の表面に形成されたコレクタ層（１０３）
と、前記コレクタ層（１０３）の表面に形成されたベー
ス層（１０４）と、前記ベース層（１０４）の表面全体
に形成されたエミッタ層（１０５）と、前記エミッタ層
（１０５）の表面に形成され、前記エミッタ層（１０
５）及び前記ベース層（１０４）の上部へ拡散している
ベース電極（１０９）とを具備するヘテロ接合バイポー
ラトランジスタ（１４１）と、前記基板表面に形成され
たＮ層（１１２）と、前記Ｎ層（１１２）の表面に形成
されたＩ層（１１３）と、前記Ｉ層（１１３）の表面に
形成されたＰ層（１１４）と、前記Ｐ層（１１４）の表
面に形成されたＮ型半導体層（１１５）と、前記Ｎ型半
導体層（１１５）の表面に形成され、前記Ｎ型半導体層
（１１５）及び前記Ｐ層（１１４）の上部へ拡散してい
るＰ層電極（１１９）とを具備するＰＩＮダイオード
（１４２）とを具備し、前記サブコレクタ層（１０２）
と前記Ｎ層（１１２）とが第１膜から形成され、前記コ
レクタ層（１０３）と前記Ｉ層（１１３）とが第２膜か
ら形成され、前記ベース層（１０４）と前記Ｐ層（１１
４）とが第３膜から形成され、前記エミッタ層（１０
５）と前記Ｎ型半導体層（１１５）とが第４膜から形成
され、前記ベース電極（１０９）と前記Ｐ層電極（１１
９）とが第５膜から形成される。
【００２１】また、本発明の半導体装置は、前記第４膜
が、ＩｎＧａＰ又はＡｌＧａＡｓ又はＩｎＧａＡｓＰの
いずれか一つの化合物である。
【００２２】更に、本発明の半導体装置は、前記第２膜
が、ＩｎＧａＰ又はＡｌＧａＡｓ又はＩｎＧａＡｓＰで
ある。
【００２３】更に、本発明の半導体装置は、前記第２膜
の不純物濃度は、１×１０１６／ｃｍ３以下である。
【００２４】更に、本発明の半導体装置は、前記第４膜
の膜厚ｄが、１０ｎｍ≦ｄ≦１００ｎｍであり、前記第
４膜の不純物濃度Ｃが、１×１０１７≦Ｃ≦〜６×１０
１７／ｃｍ３である。
【００２５】更に、本発明の半導体装置は、前記第４膜
が、前記Ｐ層と格子整合されている。
【００２６】
【発明の実施の形態】以下、本発明である半導体装置の
実施の形態に関して、添付図面を参照して説明する。本
実施例において、ＧａＡｓ系の化合物半導体の回路素子
に使用される半導体装置を例に示して説明する。しか
し、他の化合物半導体おいても、本発明は適用可能であ
る。
【００２７】本発明は、化合物半導体のヘテロ接合バイ
ポーラトランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ
Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ；ＨＢＴ）の
エピタキシャル層構造において、ＰＩＮダイオードのＰ
層をＨＢＴのベース層で構成し、Ｉ層をＨＢＴのコレク
タ層で構成し、Ｎ層をＨＢＴのサブコレクタ層で構成す
ることにより、ＨＢＴを作製する工程で同時にＰＩＮダ
イオードを形成した半導体装置とその製造方法を提供す
る。そして、その際、ＰＩＮダイオードのＰに対するコ
ンタクトをエミッタ層上からシンタリングにより形成す
ることにより、ＨＢＴの信頼性を損なうことなく、か
つ、プロセス工程を増やすことなく、ＨＢＴとＰＩＮダ
イオードを同時に形成することが可能となる。
【００２８】（実施例１）本発明である半導体装置の第
１の実施の形態について、添付図面を参照して説明す
る。図１は、本発明である半導体装置の第１の実施の形
態を示す構成図である。基板１０１と、その上に形成さ
れたＨＢＴ１４１と、ＰＩＮダイオード１４２と、両者
を隔てる素子分離領域１１１とを具備する。
【００２９】基板１０１は、半絶縁性のＧａＡｓで形成
された基板である。その抵抗率は、約１０７Ωｃｍ以上
である。その表面に各種の素子が形成される。本実施例
では、１個のＰＩＮダイオード１４２が、１個のＨＢＴ
１４１を形成するプロセスで、ＨＢＴ１４１に用いる膜
を使用して、同時に同一基板１０１上に形成される。た
だし、本発明は１個づつのＨＢＴ及びＰＩＮダイオード
に限られるものではなく、ＨＢＴ及びＰＩＮが、それぞ
れ適当な数だけ存在する場合も適用可能である。
【００３０】素子分離領域１１１は、イオン注入により
形成された高抵抗層である。本実施例では、イオン種と
して酸素イオンを用いている。素子分離領域１１１は、
サブコレクタ層の形成される膜から基板１０１上部に達
する厚みである。基板１０１上におけるＨＢＴ１４１の
形成される領域（サブコレクタ層１０２の形成される領
域）と、ＰＩＮダイオード１４２の形成される領域（Ｎ
層１１２の形成される領域）との電気的接続を遮断する
ための半絶縁又は絶縁層である。両領域の中間に形成さ
れる。
【００３１】ＨＢＴ１４１は、ｎｐｎ型のＨＢＴであ
る。サブコレクタ層１０２、コレクタ層１０３、ベース
層１０４、エミッタ層１０５、エミッタキャップＡ層１
０６、エミッタキャップＢ層１０７、エミッタ電極１０
８、コレクタ電極１１０及びベース電極１０９を具備す
る。
【００３２】サブコレクタ層１０２は、ＨＢＴにおける
のコレクタ層の一部である。基板１０１表面に形成され
る。膜厚は、約１μｍである。膜中のｎ型不純物濃度
は、２×１０１８／ｃｍ３ である。成分（材料）は、
ＧａＡｓである。コレクタ層１０３（後述）より、不純
物濃度が高く、コレクタ層１０３とコレクタ電極１１０
とを電気的に良好に接続させる。
【００３３】コレクタ層１０３は、ＨＢＴにおけるコレ
クタ層の一部である。サブコレクタ層１０２の基板１０
１と反対の表面に、所定の領域（ＨＢＴの大きさ程度の
領域であり、サブコレクタ層１０２上の残りの領域にコ
レクタ電極１１０（後述）を形成できる程度の領域であ
り、本実施例では長方形状）に形成される。膜厚は、
０．５μｍである。膜中のｎ型不純物濃度は、１×１０
１６／ｃｍ３以下である。成分（材料）は、ＧａＡｓで
ある。
【００３４】ベース層１０４は、ＨＢＴにおけるベース
層である。コレクタ層１０３のサブコレクタ層１０２と
反対の表面に、コレクタ層１０３の表面全体を覆うよう
に形成される。膜厚は、０．１μｍである。膜中のｐ型
不純物濃度は、１×１０１９／ｃｍ３ である。成分
（材料）は、ＧａＡｓである。
【００３５】ＨＢＴ１４１では、ベース領域（ベース層
１０４）、コレクタ領域（コレクタ層１０３）の順に濃
度が低くなっている。これは、ベース層−コレクタ層間
の接合容量を小さくする為である。コレクタ層の不純物
濃度が低いことは、ベース−コレクタ間耐圧の増大にも
つながる。従って、ベース層１０４不純物濃度＞コレク
タ層１０３不純物濃度 が好ましい。より好ましくは、
１×１０１６／ｃｍ３≧コレクタ層１０３不純物濃度
である。
【００３６】但し、コレクタ領域を全て低不純物濃度に
すると、コレクタの直列抵抗が大きくなって性能が劣化
するので、低濃度領域（コレクタ層１０３）の後に高濃
度領域（サブコレクタ層１０２）を設けている。
【００３７】エミッタ層１０５は、ＨＢＴにおけるエミ
ッタ層の一部である。ベース層１０４のコレクタ層１０
３とは反対の表面に、ベース層１０４の表面全体を覆う
ように形成される。ただし、膜の一部において、ベース
電極１０９（後述）が拡散し、形成されている。膜厚
は、１０ｎｍ〜１００ｎｍである。膜中のｎ型不純物濃
度は、１×１０１７〜６×１０１７／ｃｍ３ である。
成分（材料）は、ＧａＡｓと格子整合したＩｎＧａＰ、
又は、ＡｌＧａＡｓ、又は、ＩｎＧａＡｓＰである。こ
の層により、エミッタ電極１０８とベース電極１０９
（後述）との間に生じるリーク電流を抑制できる。
【００３８】エミッタ層１０５の膜厚を１００ｎｍより
厚くした場合、空乏層ができなくなる。その結果、ＥＢ
間にリーク電流が発生し、ＨＢＴの制御が困難になる。
従って、１００ｎｍ以下が好ましい。また、膜厚を１０
ｎｍより薄くした場合、キャリアがＥＢ間をトンネルす
る。その結果、ＣＥ間にリーク電流が発生し、ＨＢＴの
制御が困難になる。従って、１０ｎｍ以上が好ましい。
そして、この膜厚範囲に対して、エミッタ層を適切に空
乏化できる不純物濃度を計算すると、１×１０ １７〜６
×１０１７／ｃｍ３となる。
【００３９】ＨＢＴ１４１では、エミッタ領域（エミッ
タキャップＢ層１０７−エミッタキャップＡ層１０６−
エミッタ層１０５）の不純物濃度は、エミッタキャップ
Ｂ層１０７が最も高く、エミッタキャップＡ層１０６、
エミッタ層１０５の順に濃度が低くなっている。エミッ
タ領域の直列抵抗を低く抑える為に、エミッタ電極１０
８と接するエミッタキャップＢ層１０７の不純物濃度は
高く設定されている。
【００４０】コレクタ層１０３とベース層１０４とエミ
ッタ層１０５とに着目すれば、それら３層が積層した直
方体形状である。或いは、上面（エミッタ層１０５側の
表面）と下面（コレクタ層１０３側の表面）が長方形で
ある角錐台形状（ただし、上面の面積＜下面の面積）で
ある。
【００４１】エミッタキャップＡ層１０６は、ＨＢＴに
おけるエミッタ層の一部である。エミッタ層１０５のベ
ース層１０４と反対の表面に、所定の領域（エミッタ層
１０５上の残りの領域に、ベース電極１０９（後述）を
形成できる程度の領域であり、本実施例では長方形状）
に形成される。膜厚は、０．１μｍである。膜中のｎ型
不純物濃度は、１×１０１８／ｃｍ３ である。成分
（材料）は、ＧａＡｓである。
【００４２】エミッタキャップＢ層１０７は、ＨＢＴに
おけるエミッタ層の一部である。エミッタキャップＡ層
１０６のエミッタ層１０５とは反対の表面に、エミッタ
キャップＡ層１０６の表面全体を覆うように形成され
る。膜厚は、０．１μｍである。膜中のｎ型不純物濃度
は、１×１０１９／ｃｍ３ である。成分（材料）は、
ＩｎＧａＡｓである。
【００４３】エミッタキャップＡ層１０６とエミッタキ
ャップＢ層１０７とに着目すれば、２層が積層した直方
体形状である。或いは、上面（エミッタキャップＢ層１
０７側の表面）と下面（エミッタキャップＡ層１０６側
の表面）が長方形である角錐台形状（ただし、上面の面
積＜下面の面積）である。
【００４４】サブコレクタ層１０２−コレクタ層１０３
−ベース層１０４−エミッタ層１０５−エミッタキャッ
プＡ層１０６−エミッタキャップＢ層１０７は、基板１
０１上に、格子整合され、エピタキシャル成長された膜
である。
【００４５】コレクタ電極１１０は、ＨＢＴにおけるコ
レクタ層の電極である。サブコレクタ層１０２の基板１
０１とは反対の表面に、コレクタ層１０３の形成されて
いる領域以外の領域に形成される。膜厚は、０．１μｍ
である。成分（材料）は、サブコレクタ層１０２側から
順にＮｉ／ＡｕＧｅ／Ａｕである。コレクタ電極１１０
は、蒸着によりそれらを成膜された後、シンタリングに
より形成される。
【００４６】ベース電極１０９は、ＨＢＴにおけるベー
ス電極である。エミッタ層１０５の、エミッタキャップ
Ａ層１０６の形成されている領域以外の領域に形成され
る。そして、エミッタ層１０５から、成分（材料）の一
部が拡散し、エミッタ層１０５内部、及びベース層１０
４のエミッタ層１０５側上部の内部に達している膜（拡
散層）である。膜厚は、０．３μｍである。成分（材
料）は、エミッタ層１０５側から順にＰｔ／Ｔｉ／Ｐｔ
／Ａｕである。そして、ベース電極１０９は、蒸着によ
りそれらを成膜された後、シンタリングにより形成され
る。
【００４７】エミッタ電極１０８は、ＨＢＴにおけるエ
ミッタ電極である。エミッタキャップＢ層１０７のエミ
ッタキャップＡ層１０６とは反対の表面にエミッタキャ
ップＢ層１０７の表面全体を覆うように形成される。膜
厚は、０．１μｍである。成分は、ＷＳｉである。一
部、エッチバックの影響で、エミッタキャップＢ層１０
７に対して、オーバーハングの状態である。その他、Ｗ
ＡｌやＷＮなども使用可能である。
【００４８】なお、ｎ型不純物としてＳ，Ｓｅ，Ｓｉ，
Ｓｎなどが使用可能である。本実施例では、Ｓｉを用い
ている。また、ｐ型不純物としてＺｎなどが使用可能で
ある。本実施例では、Ｚｎを用いている。
【００４９】ベース層１０４は、エミッタ層１０５に表
面を覆われ、エミッタ層１０５と直接接触している。従
って、ベースとエミッタとの電流のやり取りは、専らベ
ース電極１０９とエミッタ層１０５との接触部分で行な
われる。すなわち、ベース電極１０９からエミッタ電極
１０８へ電流がリークすることはない。
【００５０】ＰＩＮダイオード１４２は、ＰＩＮ型ダイ
オードである。Ｎ層１１２、Ｉ層１１３、Ｐ層１１４、
Ｎ型半導体層１１５、Ｐ層電極１１９及びＮ層電極１２
０を具備する。
【００５１】Ｎ層１１２は、ＰＩＮ型ダイオードにおけ
るＮ層である。サブコレクタ層１０２と同じ層（第１
膜）を用いて、同時に形成されている。すなわち、基板
１０１表面に形成される。膜厚は、約１μｍである。膜
中のｎ型不純物濃度は、２×１０１８／ｃｍ３ であ
る。成分（材料）は、ＧａＡｓである。
【００５２】Ｉ層１１３は、ＰＩＮ型のダイオードにお
けるＩ層である。コレクタ層１０３と同じ層（第２膜）
を用いて、同時に形成されている。すなわち、サブコレ
クタ層１０２の基板１０１と反対の表面に、所定の領域
（ＰＩＮ型ダイオードの大きさ程度の領域であり、Ｎ層
１１２上の残りの領域にＮ層電極１２０（後述）を形成
できる程度の領域であり、本実施例では長方形状）に形
成される。膜厚は、０．５μｍである。膜中のｎ型不純
物濃度は、１×１０１６／ｃｍ３以下である。成分（材
料）は、ＧａＡｓである。
【００５３】Ｐ層１１４は、ＰＩＮ型のダイオードにお
けるＰ層である。ベース層１０４と同じ層（第３膜）を
用いて、同時に形成されている。すなわち、Ｉ層１１３
のＮ層１１２と反対の表面に、Ｉ層１１３の表面全体を
覆うように形成される。膜厚は、０．１μｍである。膜
中のｐ型不純物濃度は、１×１０１９／ｃｍ３ であ
る。成分（材料）は、ＧａＡｓである。
【００５４】Ｎ型半導体層１１５は、エミッタ層１０５
と同じ層（第４膜）を用いて、同時に形成された、ｎ型
半導体である。すなわち、Ｐ層１１４のＩ層１１３とは
反対の表面に、Ｐ層１１４の表面全体を覆うように形成
される。ただし、膜の中央部において、Ｐ層電極１０９
（後述）が拡散し、形成されている。膜厚は、１０ｎｍ
〜１００ｎｍである。膜中のｎ型不純物濃度は、１×１
０１７〜６×１０１７／ｃｍ３ である。成分（材料）
は、ＧａＡｓと格子整合したＩｎＧａＰ、又は、ＡｌＧ
ａＡｓ、又は、ＩｎＧａＡｓＰである。
【００５５】Ｎ層１１２−Ｉ層１１３−Ｐ層１１４−Ｎ
型半導体層１１５は、基板１０１上に、格子整合され、
エピタキシャル成長された膜である。
【００５６】Ｎ層電極１２０は、ＰＩＮ型ダイオードの
Ｎ層のオーミック電極である。コレクタ電極１１０と同
じ層（膜）を用いて、同時に形成されている。すなわ
ち、Ｎ層１１２の基板１０１とは反対の表面に、Ｉ層１
１３の形成されている領域以外の領域に形成される。膜
厚は、０．１μｍである。成分（材料）は、Ｎｉ／Ａｕ
Ｇｅ／Ａｕである。
【００５７】Ｐ層電極１１９は、ＰＩＮ型ダイオードの
Ｐ層のオーミック電極である。ベース電極１０９と同じ
層（第５膜）を用いて、同時に形成されている。Ｎ型半
導体層１１５の中央部の領域に形成される。そして、Ｎ
型半導体層１１５から、成分（材料）の一部が拡散し、
Ｎ型半導体層１１５内部、及びＰ層１１４のＮ型半導体
層１１５側上部内部に達している膜（拡散層）である。
膜厚は、０．３μｍである。成分（材料）は、Ｐｔ／Ｔ
ｉ／Ｐｔ／Ａｕである。そして、膜は、それらのシンタ
リングにより形成される。Ｐ層電極１１９は、Ｎ型半導
体層１１５を貫通しＰ層１１４の上部にまで達してお
り、Ｐ層と良好なオーミック接合を形成している。
【００５８】本発明におけるＰＩＮダイオード１４２
は、両端のＮ層１１２及びＰ層１１４が高不純物濃度領
域（ｎ＋とｐ＋）であり、中間のＩ層１１３が低不純物
濃度領域（ｎ−）である。Ｉ層１１３の不純物濃度が１
×１０１６／ｃｍ３以下であり、かつ、Ｉ層の膜厚は１
μｍと厚い。従って、低い逆方向電圧で、Ｉ層が全て空
乏層となる。すなわち、接合容量は非常に小さくなり、
時定数が小さく、応答性が非常に高くなる。また、上記
Ｉ層の存在により逆方向電圧に対する降伏電圧が高くな
る。加えて、両端の高不純物濃度領域からのキャリア注
入により、非常に低い直列抵抗が得られる。従って、高
い降伏電圧、小さい接合容量、低い直列抵抗が同時に実
現されている。すなわち、高速動作を行なうＧａＡｓ系
化合物半導体の電流バイパス用の保護ダイオードとし
て、非常に良好な特性を示す。
【００５９】次に、本発明である半導体装置の第１の実
施の形態における半導体装置の製造方法について、添付
図面を用いて説明する。
【００６０】最初に、図２を参照して、半絶縁性ＧａＡ
ｓで形成された基板１０１上に、分子線エピタキシー
（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）あ
るいは各種ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）により、格子整合された第１層か
つ第１膜としてのサブコレクタ用膜２、第２層かつ第２
膜としてのコレクタ用膜３、第３層かつ第３膜としての
ベース用膜４、第４層かつ第４膜としてのエミッタ用膜
５、及び第５層としてのエミッタキャップＡ用膜６とエ
ミッタキャップＢ用膜７の各膜が形成される。
【００６１】図３において、図２で得られたエピタキシ
ャルウェハ上に、全面にエミッタ電極１０８となるＷＳ
ｉをスパッタリング法で成膜する。その後、フォトリソ
グラフィー及びエッチングの技術を用いて、所定の大き
さのＨＢＴ１４１のエミッタ電極１０８を形成する。
【００６２】次に、図４を参照して、硫酸系のエッチン
グ液を用い、エミッタ電極１０８をマスクとして、第５
層としてのエミッタキャップＡ用膜６及びエミッタキャ
ップＢ用膜７をエッチングする。そして、エミッタ電極
１０８と同程度の広さを有する、エミッタキャップ層と
してのＨＢＴ１４１のエミッタキャップＡ層１０６及び
エミッタキャップＢ層１０７を形成する。
【００６３】続いて、図５を参照して、図４の状態のウ
エハ上に、第５膜としてのＰｔ／Ｔｉ／Ｐｔ／Ａｕを蒸
着する。その後、フォトリソグラフィー及びエッチング
の技術を用いて、ＨＢＴ１４１の領域において、ＨＢＴ
１４１のベース電極１０９を形成する。ベース電極１０
９は、エミッタ層であるエミッタ電極１０８、エミッタ
キャップＡ層１０６及びエミッタキャップＢ層１０７に
重ならないで、かつそれらを囲むようにリング状に形成
する。
【００６４】同時に（第５膜としてのＰｔ／Ｔｉ／Ｐｔ
／Ａｕを蒸着後、フォトリソグラフィー及びエッチング
の技術を用いて、）ＰＩＮダイオード１４２の領域にお
いて、ＰＩＮダイオード１４２のＰ層電極１１９を形成
する。Ｐ層電極１１９は、ＰＩＮダイオードと同程度の
広さで形成する。
【００６５】次に、図６を参照して、ＨＢＴ１４１の領
域において、ベース電極１０９を、３００℃−数分の熱
処理により、エミッタ用膜５上からシンタリングする。
ベース電極１０９の金属は、エミッタ用膜５中を拡散
し、その一部はベース用膜４の上部に達する。すなわ
ち、シンタリング時の熱拡散により、ベース用膜４と接
触させて、ＨＢＴ１４１のベース電極１０９の形成を終
了する。
【００６６】同時に（３００℃−数分の熱処理によ
り、）ＰＩＮダイオード１４２の領域において、Ｐ層電
極１１９を、エミッタ用膜５上からシンタリングする。
Ｐ層電極１１９の金属は、エミッタ用膜５中を拡散し、
その一部はベース用膜４の上部に達する。すなわち、そ
して、シンタリング時の熱拡散により、ベース用膜４と
接触されて、ＰＩＮダイオード１４２のＰ層電極１１９
の形成を終了する。
【００６７】続いて、図７を参照して、フォトリソグラ
フィー及びフォトレジストを用いてパターニングを行
い、ＨＢＴ１４１の領域において、第４層としてのエミ
ッタ用膜５、第３層としてのベース用膜４、及び第２層
としてのコレクタ用膜３をエッチングする。そして、エ
ミッタ用膜５上のベース電極１０９よりやや広い大きさ
のＨＢＴ１４１のエミッタ層１０５、ベース層１０４及
びコレクタ層１０３を形成する。
【００６８】同時に（フォトリソグラフィー及びフォト
レジストを用いてパターニングを行い、）ＰＩＮダイオ
ード１４２の領域において、第４層としてのエミッタ用
膜５、第３層としてのベース用膜４、及び第２層として
のコレクタ用膜３をエッチングする。そして、エミッタ
用膜５上のＰ層電極１１９よりやや広い大きさのＰＩＮ
ダイオード１４２のＮ型半導体層１１５、Ｐ層１１４及
びＩ層１１３を形成する。
【００６９】この段階では、ＨＢＴ１４１の領域及びＰ
ＩＮダイオード１４２の領域以外では、第１層としての
サブコレクタ用膜２表面が露出されている。
【００７０】次に、図８を参照して、フォトレジストを
用いてパターニングを行い、それをマスクとしてサブコ
レクタ用膜２へイオン注入（酸素イオン）を行う。それ
により、ＨＢＴ１４１の領域とＰＩＮダイオード１４２
の領域との間に、基板１０１上部に達するように半絶縁
体あるいは絶縁体である素子分離領域１１１が形成され
る。そして、サブコレクタ用膜２が、素子分離領域１１
１により分離される。それに伴い、ＨＢＴ１４１の領域
において、サブコレクタ層１０２が形成される。同様
に、ＰＩＮダイオード１４２の領域において、Ｎ層１１
２が形成される。
【００７１】最後に、図９を参照して、フォトリソグラ
フィー及びフォトレジストを用いてパターニングを行
い、ＨＢＴ１４１の領域のサブコレクタ層１０２上に、
ＨＢＴ１４１のコレクタ電極１１０が形成される。同時
に、ＰＩＮダイオード１４２の領域のＮ層１１２上に、
ＰＩＮダイオード１４２のＮ層電極１２０が形成され
る。
【００７２】本実施例により、ＨＢＴ１４１の形成過程
において、ＨＢＴ１４１に用いる膜をそのまま用いて、
かつＨＢＴ１４１と同時にＰＩＮダイオード１４２が形
成可能となる。その際、フォトリソグラフィーに用いる
マスクの一部を変更する以外は、マスク数や成膜及びエ
ッチングなどのプロセス数は、ＨＢＴ１４１を単独で形
成する場合と変わりが無い。すなわち、ＰＩＮダイオー
ド１４２のための特別なプロセスは不必要である。従っ
て、工程数を増やさずに、ＰＩＮダイオード１４２を形
成可能であり、製造コストを削減することが可能であ
る。
【００７３】また、ＨＢＴ１４１と同時にＰＩＮダイオ
ード１４２を形成しているが、エミッタ層１０５がベー
ス層１０４を覆っているために、エミッタ電極１０８−
ベース電極１０９間にリーク電流が発生することが無
い。
【００７４】次に、本発明である半導体装置の第１の実
施の形態の動作について、添付図面を参照して説明す
る。図１０及び図１１に、上記説明の製造方法により、
同一基板１０１上に製作されたＨＢＴ１４１及びＰＩＮ
ダイオード１４２を用いた回路を示す。図１０が回路図
であり、図１１がデバイス断面図の結線図である。
【００７５】図１１を参照して、基板１０１と、その上
に形成されたＨＢＴ１４１と、ＰＩＮダイオード１４２
と、両者を隔てる素子分離領域１１１とを具備する。
【００７６】ＨＢＴ１４１は、ｎｐｎ型のＨＢＴであ
り、サブコレクタ層１０２、コレクタ層１０３、ベース
層１０４、エミッタ層１０５、エミッタキャップＡ層１
０６、エミッタキャップＢ層１０７、エミッタ電極１０
８、ベース電極１０９及びコレクタ電極１１０を具備す
る。
【００７７】ＰＩＮダイオード１４２は、ＰＩＮ型ダイ
オードであり、Ｎ層１１２、Ｉ層１１３、Ｐ層１１４、
Ｎ型半導体層１１５、Ｐ層電極１１９及びＮ層電極１２
０を具備する。
【００７８】図１０のようにＰＩＮダイオード１４２と
結線されたＨＢＴ１４１は、例えば、ベース端子１３１
への入力に対して、エミッタ端子１３２とコレクタ端子
１３３の両端を出力とするエミッタ接地の増幅作用を有
する回路素子である。
【００７９】ＨＢＴ（ｎｐｎ型）では、保護ダイオード
が接続していない場合、通常の使用の場合とは逆に、エ
ミッタ端子に正、コレクタ端子に負の電圧が印加される
と、ＨＢＴのＣＥ間に電流が流れる。そして、その大き
さによっては、ＨＢＴが破壊されてしまう。
【００８０】しかし、図１０又は図１１に示す本発明に
おけるＨＢＴ１４１では、エミッタ端子１３２に正の電
圧、コレクタ端子１３３に負の電圧が印加された場合、
電流は、ほとんどＰＩＮダイオード１４２を流れる。す
なわち、ＰＩＮダイオード１４２は、ＣＥ間にサージ電
圧が発生した場合（エミッタ端子１３２に正の電圧、コ
レクタ端子１３３に負の電圧が印加された場合）に、電
流をバイパスし、ＨＢＴ１４１を静電破壊から保護す
る。この結果、サージ電圧に基づく過電流よるＨＢＴ１
４１の故障が起こらない。従って、ＨＢＴ１４１は、Ｐ
ＩＮダイオード１４２の接続により、静電耐圧（サージ
耐圧）が上がり、信頼性が向上している。
【００８１】本発明におけるＰＩＮダイオード１４２
は、両端のＮ層１１２及びＰ層１１４が高不純物濃度度
領域（ｎ＋とｐ＋）であり、中間のＩ層１１３が低不純
物濃度領域（ｎ−）である。従って、高い降伏電圧、小
さい接合容量、低い直列抵抗が同時に実現されている。
すなわち、時定数が小さく、応答性が非常に高い。従っ
て、高速動作を行なうＧａＡｓ系化合物半導体の電流バ
イパス用の保護ダイオードとして、他のダイオードに比
べて良好な特性を示す。
【００８２】そして、本発明の半導体装置により、ＨＢ
Ｔ１４１とＰＩＮダイオード１４２とを同時に作製して
いるにも関わらず、ベース層１０４が、エミッタ層１０
５に覆われている。従って、ＥＢ間のリーク電流の発生
が起こらず、ＨＢＴの信頼性が維持できる。
【００８３】加えて、信頼性を損なうことなく、工程数
を増やさずに、同一基板上にＨＢＴ１４１とＰＩＮダイ
オード１４２とを同時に形成でき、タクトタイムの削減
及び製造コストの低減を図ることが可能となる。
【００８４】（実施例２）次に、本発明である半導体装
置の第２の実施の形態について、添付図面を参照して説
明する。本実施例では、本構成により、コレクタ層２０
３（後述）をよりバンドギャップの広いＩｎＧａＰもし
くはＡｌＧａＡｓを用いることで、ＰＩＮダイオードの
耐圧を高くすることが、実施例１と異なる。
【００８５】本発明である半導体装置の第２の実施の形
態について、添付図面を参照して説明する。図１２は、
本発明である半導体装置の第２の実施の形態を示す構成
図である。基板１０１と、その上に形成されたＨＢＴ２
４１と、ＰＩＮダイオード２４２と、両者を隔てる素子
分離領域２１１とを具備する。
【００８６】基板２０１及び素子分離領域２１１は、そ
れぞれ実施例１の基板１０１及び素子分離領域１１１と
同様であるので、その説明を省略する。
【００８７】ＨＢＴ１４１は、ｎｐｎ型のＨＢＴであ
る。サブコレクタ層２０２、コレクタ層２０３、ベース
層２０４、エミッタ層２０５、ｎ型エミッタキャップ層
２０６、エミッタキャップ層２０７、エミッタ電極２０
８、ベース電極２０９及びコレクタ電極２１０を具備す
る。
【００８８】コレクタ層２０３は、ＨＢＴにおけるコレ
クタ層の一部である。サブコレクタ層２０２の基板２０
１と反対の表面に、所定の領域（ＨＢＴの大きさ程度の
領域であり、サブコレクタ層２０２上の残りの領域にコ
レクタ電極２１０（後述）を形成できる程度の領域であ
り、本実施例では長方形状）に形成される。膜厚は、１
μｍである。膜中のｎ型不純物濃度は、１×１０１６／
ｃｍ３以下である。成分（材料）は、ＧａＡｓと格子整
合したＩｎＧａＰ、又は、ＡｌＧａＡｓ、あるいは、Ｉ
ｎＧａＡｓＰである。
【００８９】サブコレクタ層２０２、ベース層２０４、
エミッタ層２０５、ｎ型エミッタキャップ層２０６、エ
ミッタキャップ層２０７、コレクタ電極２１０、ベース
電極２０９及びエミッタ電極２０８は、それぞれ実施例
１のサブコレクタ層１０２、ベース層１０４、エミッタ
層１０５、エミッタキャップＡ層１０６、エミッタキャ
ップＢ層１０７、コレクタ電極１１０、ベース電極１９
及びエミッタ電極１０８と同様である。従って、その説
明を省略する。
【００９０】ＰＩＮダイオード１４２は、ＰＩＮ型ダイ
オードである。Ｎ層２１２、Ｉ層２１３、Ｐ層２１４、
Ｎ型半導体層２１５、Ｐ層電極２１９及びＮ層電極２２
０を具備する。
【００９１】Ｉ層２１３は、ＰＩＮ型のダイオードにお
けるＩ層である。コレクタ層２０３と同じ層（膜）で形
成されている。すなわち、Ｎ層１１２の基板１０１と反
対の表面に、所定の領域（ＰＩＮ型ダイオードの大きさ
程度の領域であり、Ｎ層１１２上の残りの領域にＮ層電
極１２０を形成できる程度の領域であり、本実施例では
長方形状）に形成される。膜厚は、１μｍである。膜中
のｎ型不純物濃度は、１×１０１６／ｃｍ３以下であ
る。成分（材料）は、ＧａＡｓと格子整合したＩｎＧａ
Ｐ、又は、ＡｌＧａＡｓ、あるいは、ＩｎＧａＡｓＰで
ある。
【００９２】Ｎ層２１２、Ｐ層２１４、Ｎ型半導体層２
１５、Ｎ層電極２２０及びＰ層電極２１９は、それぞれ
実施例１のＮ層１１２、Ｐ層１１４、Ｎ型半導体層１１
５、Ｎ層電極１２０及びＰ層電極１１９と同様である。
従って、その説明を省略する。
【００９３】本発明である半導体装置の第２の実施の形
態における半導体装置の製造方法については、コレクタ
層２０３及びＩ層２１３が、成分（材料）の異なる物質
から出来ている他は実施例１と同様である。従って、そ
の説明を省略する。
【００９４】本実施例においても、実施例１と同様に、
ＨＢＴ２４１の形成過程において、同時にＰＩＮダイオ
ード２４２が形成可能となる。その際、フォトリソグラ
フィーに用いるマスクの一部を変更する以外は、マスク
数やプロセス数は、ＨＢＴ２４１を単独で形成する場合
と変わりが無い。すなわち、ＰＩＮダイオード２４２の
ための特別なプロセスは不必要である。従って、工程数
を増やさずに、ＰＩＮダイオード２４２を形成可能であ
り、製造コストを削減することが可能である。
【００９５】本発明である半導体装置の第２の実施の形
態の動作については、コレクタ層２０３及びＩ層２１３
が、成分（材料）の異なる物質から出来ている他は実施
例１と同様である。従って、その説明を省略する。
【００９６】本実施例の半導体装置では、ＰＩＮダイオ
ード２４２のＩ層２１３（コレクタ層２０３）の物質と
してＩｎＧａＰ、又は、ＡｌＧａＡｓ、または、ＩｎＧ
ａＡｓＰという、バンドギャップがＧａＡｓのバンドギ
ャップよりも広い材料を使用している。従って、実施例
１に比較して、ＰＩＮダイオードとしての耐圧を高くす
ることが可能となる。
【００９７】ＨＢＴ２４１のＣＥ間に、ＰＩＮダイオー
ド２４２を接続することにより、その静電耐圧（サージ
耐圧）を向上することが可能である。すなわち、ＨＢＴ
２４１は、ＨＢＴ２４１のコレクタ電極２１０とＰＩＮ
ダイオード２４２のＮ層電極２２０とが結線されたコレ
クタ端子２３３と、ＨＢＴ２４１のエミッタ電極２０８
とは、ＰＩＮダイオード２４２のＰ層電極２１９とが結
線されたエミッタ端子２３２と、ＨＢＴ１４１のベース
電極２０９であるベース端子２３１とを有するＨＢＴと
して取り扱うことが出来る。そして、その場合、エミッ
タ端子２３２に正の電圧、コレクタ端子２３３に負の電
圧が印加された場合、電流はほとんどＰＩＮダイオード
２４２を流れる。この結果、サージ電圧に基づく過電流
よるＨＢＴ２４１の故障が起こらない。従って、静電耐
圧（サージ耐圧）が上がり、信頼性が向上する。
【００９８】上記のＨＢＴ２４１の静電耐圧（サージ耐
圧）の向上は、ＰＩＮダイオードとしての耐圧の向上に
より、実施例１比較して、より大きくなる。よって、よ
り信頼性の向上を図ることが可能となる。
【００９９】本発明の半導体装置により、ＨＢＴ１４１
とＰＩＮダイオード１４２とを同時に作製しているにも
関わらず、ベース層１０４が、エミッタ層１０５に覆わ
れている。従って、ＥＢ間のリーク電流の発生が起こら
ず、ＨＢＴの信頼性が維持できる。
【０１００】加えて、信頼性を損なうことなく、工程数
を増やさずに、同一基板上にＨＢＴ１４１とＰＩＮダイ
オード１４２とを同時に形成でき、タクトタイムの削減
及び製造コストの低減を図ることが可能となる。
【０１０１】実施例１及び実施例２では、ｎｐｎ型のＨ
ＢＴについて説明しているが、ｐｎｐ型のＨＢＴについ
ても、同様に実施することが可能である。すなわち、Ｈ
ＢＴ領域でｐ型のサブコレクタ層、ｐ型のコレクタ層、
ｎ型のベース層、ｐ型のエミッタ層がそれぞれ形成さ
れ、それらに対応してＰＩＮダイオード領域でｐ層、Ｉ
層、Ｎ層、ｐ型半導体層が形成される。これは、ちょう
ど実施例１の場合と各層の極性を逆にしたものである。
【０１０２】
【発明の効果】本発明により、ＨＢＴとＰＩＮダイオー
ドとを、プロセス工数を増やすことなく同一の半導体基
板上に同時に形成することが可能となり、ＨＢＴの信頼
性を損なわず、低コスト化が図れる。
【図面の簡単な説明】
【図１】本発明である半導体装置の第１の実施の形態の
構成を示す断面図である。
【図２】本発明である半導体装置の第１の実施の形態に
おける製造方法の一段階を示す断面図である。
【図３】本発明である半導体装置の第１の実施の形態に
おける製造方法の一段階を示す断面図である。
【図４】本発明である半導体装置の第１の実施の形態に
おける製造方法の一段階を示す断面図である。
【図５】本発明である半導体装置の第１の実施の形態に
おける製造方法の一段階を示す断面図である。
【図６】本発明である半導体装置の第１の実施の形態に
おける製造方法の一段階を示す断面図である。
【図７】本発明である半導体装置の第１の実施の形態に
おける製造方法の一段階を示す断面図である。
【図８】本発明である半導体装置の第１の実施の形態に
おける製造方法の一段階を示す断面図である。
【図９】本発明である半導体装置の第１の実施の形態に
おける製造方法の一段階を示す断面図である。
【図１０】本発明である半導体装置の第１の実施の形態
の動作を説明する回路図である。
【図１１】本発明である半導体装置の第１の実施の形態
の動作における回路構成を示す図である。
【図１２】本発明である半導体装置の第２の実施の形態
の構成を示す断面図である。
【図１３】従来の技術の構成を示す断面図である。
【符号の説明】
２ サブコレクタ用膜 ３ コレクタ用膜 ４ ベース用膜 ５ エミッタ用膜 ６ エミッタキャップＡ用膜 ７ エミッタキャップＢ用膜 １０１ 基板 １０２ サブコレクタ層 １０３ コレクタ層 １０４ ベース層 １０５ エミッタ層 １０６ エミッタキャップＡ層 １０７ エミッタキャップＢ層 １０８ エミッタ電極 １０９ ベース電極 １１０ コレクタ電極 １１１ 素子分離領域 １１２ Ｎ層 １１３ Ｉ層 １１４ Ｐ層 １１５ Ｎ型半導体層 １１９ Ｐ層電極 １２０ Ｎ層電極 １４１ ＨＢＴ １４２ ＰＩＮダイオード ２０１ 基板 ２０２ サブコレクタ層 ２０３ コレクタ層 ２０４ ベース層 ２０５ エミッタ層 ２０６ エミッタキャップＡ層 ２０７ エミッタキャップＢ層 ２０８ エミッタ電極 ２０９ ベース電極 ２１０ コレクタ電極 ２１１ 素子分離領域 ２１２ Ｎ層 ２１３ Ｉ層 ２１４ Ｐ層 ２１５ Ｎ型半導体層 ２１９ Ｐ層電極 ２２０ Ｎ層電極 ２４１ ＨＢＴ ２４２ ＰＩＮダイオード ３０１ 基板 ３０２ サブコレクタ層 ３０３ コレクタ層 ３０４ ベース層 ３０５ エミッタ層 ３０６ エミッタ層 ３０８ エミッタ電極 ３０９ ベース電極 ３１０ コレクタ電極 ３１１ 素子分離領域 ３１２ Ｎ層 ３１３ Ｉ層 ３１４ Ｐ層 ３１５ Ｎ型半導体層 ３１９ Ｐ層電極 ３２０ Ｎ層電極 ３４１ ＨＢＴ ３４２ ＰＩＮダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 丹羽 隆樹 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 東 晃司 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 黒澤 直人 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5F003 BA23 BF06 BJ10 BJ12 BM03 BP21 BP32 5F082 AA08 AA33 AA40 BA03 BA23 BA32 BA41 BA47 CA02 DA03 DA09 EA23 EA27 EA28 EA45

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】一方の表面に第１層から第５層まで積層さ
    れたエピタキシャル膜を具備する基板の前記第５層の表
    面に、ヘテロ接合バイポーラトランジスタのエミッタ電
    極を形成するステップと、 前記第５層をエッチングして、前記ヘテロ接合バイポー
    ラトランジスタのエミッタキャップ層を形成するステッ
    プと、 前記第４層の表面に、前記ヘテロ接合バイポーラトラン
    ジスタのベース電極とＰＩＮダイオードのＰ層電極とを
    形成するステップと、 第４層をエッチングして、前記ヘテロ接合バイポーラト
    ランジスタのエミッタ層を形成するステップと、 第３層をエッチングして、前記ヘテロ接合バイポーラト
    ランジスタのベース層と前記ＰＩＮダイオードのＰ層と
    を形成するステップと、 第２層をエッチングして、前記ヘテロ接合バイポーラト
    ランジスタのコレクタ層と前記ＰＩＮダイオードのＩ層
    とを形成するステップと、 前記第１層に前記基板上部に達するように素子分離膜領
    域を形成し、前記ヘテロ接合バイポーラトランジスタの
    サブコレクタ層と前記ＰＩＮダイオードのＮ層とを形成
    するステップと、 前記サブコレクタ上に前記ヘテロ接合バイポーラトラン
    ジスタのコレクタ電極を形成し、前記Ｎ層上に前記ＰＩ
    ＮダイオードのＮ層電極を形成するステップと、 を具備する、 半導体装置製造方法。
  2. 【請求項２】前記第４層の表面に前記ヘテロ接合バイポ
    ーラトランジスタの前記ベース電極と前記ＰＩＮダイオ
    ードの前記Ｐ層電極とを形成するステップは、 前記ベース電極を前記第４層及び前記第３層の上部へ拡
    散させるステップと、 を更に具備する、 請求項１に記載の半導体装置製造方法。
  3. 【請求項３】前記第４層の表面に前記ヘテロ接合バイポ
    ーラトランジスタの前記ベース電極と前記ＰＩＮダイオ
    ードの前記Ｐ層電極とを形成するステップは、 前記Ｐ層電極を前記第４層及び前記第３層の上部へ拡散
    させるステップと、 を更に具備する、 請求項１又は２に記載の半導体装置製造方法。
  4. 【請求項４】基板の一方の基板表面に形成されたサブコ
    レクタ層と、前記サブコレクタ層の表面に形成されたコ
    レクタ層と、前記コレクタ層の表面に形成されたベース
    層と、前記ベース層の表面全体に形成されたエミッタ層
    と、前記エミッタ層の表面に形成され、前記エミッタ層
    及び前記ベース層の上部へ拡散しているベース電極とを
    具備するヘテロ接合バイポーラトランジスタと、 前記基板表面に形成されたＮ層と、前記Ｎ層の表面に形
    成されたＩ層と、前記Ｉ層の表面に形成されたＰ層と、
    前記Ｐ層の表面に形成されたＮ型半導体層と、前記Ｎ型
    半導体層の表面に形成され、前記Ｎ型半導体層及び前記
    Ｐ層の上部へ拡散しているＰ層電極とを具備するＰＩＮ
    ダイオードと、 を具備し、 前記サブコレクタ層と前記Ｎ層とが第１膜から形成さ
    れ、 前記コレクタ層と前記Ｉ層とが第２膜から形成され、 前記ベース層と前記Ｐ層とが第３膜から形成され、 前記エミッタ層と前記Ｎ型半導体層とが第４膜から形成
    され、 前記ベース電極と前記Ｐ層電極とが第５膜から形成され
    る、 半導体装置。
  5. 【請求項５】前記第４膜は、ＩｎＧａＰ又はＡｌＧａＡ
    ｓ又はＩｎＧａＡｓＰのいずれか一つの化合物である、 請求項４に記載の半導体装置。
  6. 【請求項６】前記第２膜は、ＩｎＧａＰ又はＡｌＧａＡ
    ｓ又はＩｎＧａＡｓＰである、 請求項４又は５に記載の半導体装置。
  7. 【請求項７】前記第２膜の不純物濃度は、１×１０１６
    ／ｃｍ３以下である、 請求項４乃至６のいずれか一項に記載の半導体装置。
  8. 【請求項８】前記第４膜の膜厚ｄは、１０ｎｍ≦ｄ≦１
    ００ｎｍであり、 前記第４膜の不純物濃度Ｃは、１×１０１７≦Ｃ≦〜６
    ×１０１７／ｃｍ３である、 請求項４乃至７のいずれか一項に記載の半導体装置。
  9. 【請求項９】前記第４膜は、前記Ｐ層と格子整合されて
    いる、 請求項４乃至８のいずれか一項に記載の半導体装置。
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