JP2003007840A - 半導体装置及び半導体装置製造方法 - Google Patents

半導体装置及び半導体装置製造方法

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JP2003007840A
JP2003007840A JP2001190652A JP2001190652A JP2003007840A JP 2003007840 A JP2003007840 A JP 2003007840A JP 2001190652 A JP2001190652 A JP 2001190652A JP 2001190652 A JP2001190652 A JP 2001190652A JP 2003007840 A JP2003007840 A JP 2003007840A
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electrode
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film
collector
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Masahiro Tanomura
昌宏 田能村
Hidenori Shimawaki
秀徳 嶋脇
Shigeki Niwa
隆樹 丹羽
Koji Azuma
晃司 東
Naoto Kurosawa
直人 黒澤
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Abstract

(57)【要約】 【課題】HBTの信頼性を損なうことなく、HBTとP
INダイオードとを、同一の半導体基板上に同時に形成
し、低コスト化を図る。 【解決手段】表面に第1層から第5層まで積層されたエ
ピタキシャル膜を有する基板101の第5層にエミッタ
電極108を形成するステップと、第5層をエッチング
してエミッタキャップ層106+107を形成するステ
ップと、第4層と第3層の上部への金属拡散でベース電
極109とP層電極119とを形成するステップと、第
4層から第2層をエッチングしてエミッタ層105・ベ
ース層104・コレクタ層103とN型半導体層115
・P層114・I層113とを形成するステップと、第
1層に素子分離膜領域111を形成し、サブコレクタ層
102とN層112とを形成するステップと、サブコレ
クタ102上にコレクタ電極110とN層電極120を
形成するステップとを具備する半導体装置製造方法を実
施する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、化合物半導体を用
いた半導体装置に関する。
【0002】
【従来の技術】HBT(Heterojunction
Bipolar Transistors)は、高周
波デバイスとして用いられている。このHBTと他の能
動素子や受動素子とを同一基板上に作製することで、チ
ップサイズの低減を図ることが可能である。それに伴
い、製造コストを低減することができる。しかし、他の
素子を、HBT素子を作製する工程で作らずに、新たな
工程を付加して作製した場合、逆に、工程数が増大して
しまう。そして、それに伴い、製造コストが増加してし
まう。従って、製造コストを増加させずにチップサイズ
を低減するには、HBTを作製する工程で、他の素子を
同時に作製することが望ましい。
【0003】一方、GaAs系HBTは、静電耐圧(サ
ージ耐圧)が小さい。そのため、コレクタ層−エミッタ
層間に高い逆バイアスがかかるとHBTが破壊される可
能性がある。従って、そのコレクタ層−エミッタ層(C
E)間に、電流を逃がすための保護ダイオードを挿入す
る必要がある。それにより、HBTの信頼性を向上させ
ることが可能となる。
【0004】この両者の解決策として特開2000−3
57695号公報では、次のような半導体装置、半導体
集積回路及び半導体装置の製造方法が開示されている。
HBTとHBTのCE間に接合されたPNダイオードと
が同一基板上に作製される。その時、このHBTのベー
ス層−コレクタ層(BC)接合の膜は、PNダイオード
のPN接合にそのまま用いられる。それにより、サージ
が発生してHBTのエミッタからコレクタに大電流が流
れそうになっても、PNダイオードに逃がすことが出来
る。すなわち、HBTの静電耐圧が向上する。また、H
BTとダイオードは同一の基板上に同一の膜を用いて作
製されるので、チップ面積及び作業工程の低減が図れ
る。
【0005】また、特開平8―255838号公報で
は、次のようなモノリシック多機能集積回路デバイスを
製造する方法が開示されている。基板と、その基板上に
形成されたHBTと、その同一基板上に形成された半導
体ダイオードを備える半導体装置である。図13にその
構造の一つを示す。基板上301において、HBT34
1は、サブコレクタ層302、コレクタ層303、ベー
ス層304、エミッタ層306、エミッタ電極308、
ベース電極309及びコレクタ電極310を有する。ま
た、素子分離領域311を挟んで反対側には、PINダ
イオードがある。PINダイオードは、N層312、I
層313、P層314、p層電極319及びn層電極を
有する。そして、素子全体は、保護膜により覆われてい
る。
【0006】ここで、HBT341とPINダイオード
342とは、同一基板301上に作製される。そして、
HBT341のベース層304−エミッタ層306(B
E)間にPINダイオード342が接合される。そうす
ることにより、HBT341への入力過負荷信号をPI
Nダイオード342へ分路し、入力過負荷信号からHB
T341を保護することが出来る。すなわち、HBTの
信頼性が向上する。
【0007】また、特開平5―90287号公報では、
次のようなヘテロ接合バイポーラ・トランジスタをピン
・ダイオードと統合する方法が開示されている。基板に
HBT領域及びPINダイオード領域を設け、HBT領
域に第一導電形のサブコレクタ領域、ダイオード領域に
第一導電形層領域を形成する。次に、それら両領域上に
I層を成長させる。I層の内、HBTの領域はコレクタ
層とし、PINダイオード領域はI層とする。続いて、
I層上面に第二導電形層を成長させる。第二導電形層の
内、HBT領域はベース層とし、PINダイオード領域
は第二導電形層とする。次に、その上面に上部第一導電
形層を成長させる。上部第一導電形層の内、HBT領域
はエミッタ層とする。そして、エミッタ層の一部を選択
エッチングにより除去する。それと同時に、PINダイ
オード領域の上部第一導電形層をエッチング除去する。
最後に、サブコレクタ領域とPINダイオード領域との
境界に分離領域を形成する。これにより、サイズ、ボリ
ューム、コストの低減が図られる。
【0008】また、特開平3―64929号公報では、
次のような半導体装置が開示されている。半導体基板に
形成されたヘテロ接合バイポーラトランジスタと、同じ
基板上に形成されたPNダイオードとを具備する半導体
装置である。ヘテロ接合バイポーラトランジスタは、半
導体基板をコレクタ層とし、その上面に形成された異種
の半導体結晶層をベース層とし、更にその上面に形成さ
れた半導体結晶層をエミッタ層とする。PNダイオード
は、前記ベース層として用いられた前記半導体結晶層を
アノード層とし、前記コレクタ層として用いられた前記
半導体基板をカソード層とする。PNダイオードは、B
C間、あるいは、CE間に接続され、逆サージを吸収す
るために用いる。
【0009】しかし、上記の従来の技術は、全て、ベー
ス層が全てエミッタ層で覆われていない。従って、エミ
ッタ電極−ベース電極(EB)間に、保護膜を介してリ
ーク電流が生じる可能性がある。図13でいうと、ベー
ス304が全てエミッタ306で覆われていないため、
素子全体を覆っている保護膜を介して、エミッタ電極3
08−ベース電極309間にリーク電流が生じる可能性
がある。
【0010】これは、HBT341とPINダイオード
342(又はPNダイオード)を同一基板上に同一の膜
で作製する場合、PINダイオード342に不必要なN
型半導体を除去する際、同時にHBT341のエミッタ
層305の剥き出しの部分(306に覆われていない部
分)を除去してしまう為である。
【0011】
【発明が解決しようとする課題】従って、本発明の目的
は、HBTとPINダイオードを同時に形成し、かつ、
HBTのエミッタ−ベース間のリーク電流を抑制し、H
BTの信頼性を向上させることが出来る半導体装置及び
半導体装置製造方法を提供することである。
【0012】本発明の別の目的は、HBTとPINダイ
オードを、プロセス工数を増やすことなく、同時に形成
することが可能な半導体装置及び半導体装置製造方法を
提供することである。
【0013】本発明の更に別の目的は、HBTとPIN
ダイオードを、同一の半導体基板上に形成することが可
能な半導体装置及び半導体装置製造方法を提供すること
である。
【0014】本発明の他の目的は、機能を低下させず
に、チップ面積を小さくできる半導体装置及び半導体装
置製造方法を提供することである。
【0015】本発明の更に他の目的は、機能を低下させ
ずに、低コストで製造できる半導体装置及び半導体装置
製造方法を提供することである。
【0016】
【課題を解決するための手段】以下に、[発明の実施の
形態]で使用される番号・符号を用いて、課題を解決す
るための手段を説明する。これらの番号・符号は、[特
許請求の範囲]の記載と[発明の実施の形態]との対応
関係を明らかにするために付加されたものである。ただ
し、それらの番号・符号を、[特許請求の範囲]に記載
されている発明の技術的範囲の解釈に用いてはならな
い。
【0017】従って、上記課題を解決するために、本発
明の半導体装置製造方法は、一方の表面に第1層(2)
から第5層(6+7)まで積層されたエピタキシャル膜
を具備する基板(101)の前記第5層(6+7)の表
面に、ヘテロ接合バイポーラトランジスタ(141)の
エミッタ電極(108)を形成するステップと、前記第
5層(6+7)をエッチングして、前記ヘテロ接合バイ
ポーラトランジスタ(141)のエミッタキャップ層
(106+107)を形成するステップと、前記第4層
(5)の表面に、前記ヘテロ接合バイポーラトランジス
タ(141)のベース電極(109)とPINダイオー
ド(142)のP層電極(119)とを形成するステッ
プと、第4層(5)をエッチングして、前記ヘテロ接合
バイポーラトランジスタ(141)のエミッタ層(10
5)を形成するステップと、第3層(4)をエッチング
して、前記ヘテロ接合バイポーラトランジスタ(14
1)のベース層(104)と前記PINダイオード(1
42)のP層(114)とを形成するステップと、第2
層(3)をエッチングして、前記ヘテロ接合バイポーラ
トランジスタ(141)のコレクタ層(103)と前記
PINダイオード(142)のI層(113)とを形成
するステップと、前記第1層(2)に前記基板(10
1)上部に達するように素子分離膜領域(111)を形
成し、前記ヘテロ接合バイポーラトランジスタ(14
1)のサブコレクタ層(102)と前記PINダイオー
ド(142)のN層(112)とを形成するステップ
と、前記サブコレクタ(102)上に前記ヘテロ接合バ
イポーラトランジスタ(141)のコレクタ電極(11
0)を形成し、前記N層(112)上に前記PINダイ
オード(142)のN層電極(120)を形成するステ
ップとを具備する。
【0018】また、上記課題を解決するために、本発明
の半導体装置製造方法は、前記第4層(5)の表面に前
記ヘテロ接合バイポーラトランジスタ(141)の前記
ベース電極(109)と前記PINダイオード(14
2)の前記P層電極(119)とを形成するステップ
は、前記ベース電極(109)を前記第4層(5)及び
前記第3層(4)の上部へ拡散させるステップとを更に
具備する。
【0019】更に、上記課題を解決するために、本発明
の半導体装置製造方法は、前記第4層(5)の表面に前
記ヘテロ接合バイポーラトランジスタ(141)の前記
ベース電極(109)と前記PINダイオード(14
2)の前記P層電極(119)とを形成するステップ
は、前記P層電極(119)を前記第4層(5)及び前
記第3層(4)の上部へ拡散させるステップとを更に具
備する。
【0020】上記課題を解決するための、本発明の半導
体装置は、基板(101)の一方の基板表面に形成され
たサブコレクタ層(102)と、前記サブコレクタ層
(102)の表面に形成されたコレクタ層(103)
と、前記コレクタ層(103)の表面に形成されたベー
ス層(104)と、前記ベース層(104)の表面全体
に形成されたエミッタ層(105)と、前記エミッタ層
(105)の表面に形成され、前記エミッタ層(10
5)及び前記ベース層(104)の上部へ拡散している
ベース電極(109)とを具備するヘテロ接合バイポー
ラトランジスタ(141)と、前記基板表面に形成され
たN層(112)と、前記N層(112)の表面に形成
されたI層(113)と、前記I層(113)の表面に
形成されたP層(114)と、前記P層(114)の表
面に形成されたN型半導体層(115)と、前記N型半
導体層(115)の表面に形成され、前記N型半導体層
(115)及び前記P層(114)の上部へ拡散してい
るP層電極(119)とを具備するPINダイオード
(142)とを具備し、前記サブコレクタ層(102)
と前記N層(112)とが第1膜から形成され、前記コ
レクタ層(103)と前記I層(113)とが第2膜か
ら形成され、前記ベース層(104)と前記P層(11
4)とが第3膜から形成され、前記エミッタ層(10
5)と前記N型半導体層(115)とが第4膜から形成
され、前記ベース電極(109)と前記P層電極(11
9)とが第5膜から形成される。
【0021】また、本発明の半導体装置は、前記第4膜
が、InGaP又はAlGaAs又はInGaAsPの
いずれか一つの化合物である。
【0022】更に、本発明の半導体装置は、前記第2膜
が、InGaP又はAlGaAs又はInGaAsPで
ある。
【0023】更に、本発明の半導体装置は、前記第2膜
の不純物濃度は、1×1016/cm以下である。
【0024】更に、本発明の半導体装置は、前記第4膜
の膜厚dが、10nm≦d≦100nmであり、前記第
4膜の不純物濃度Cが、1×1017≦C≦〜6×10
17/cmである。
【0025】更に、本発明の半導体装置は、前記第4膜
が、前記P層と格子整合されている。
【0026】
【発明の実施の形態】以下、本発明である半導体装置の
実施の形態に関して、添付図面を参照して説明する。本
実施例において、GaAs系の化合物半導体の回路素子
に使用される半導体装置を例に示して説明する。しか
し、他の化合物半導体おいても、本発明は適用可能であ
る。
【0027】本発明は、化合物半導体のヘテロ接合バイ
ポーラトランジスタ(Heterojunction
Bipolar Transistors;HBT)の
エピタキシャル層構造において、PINダイオードのP
層をHBTのベース層で構成し、I層をHBTのコレク
タ層で構成し、N層をHBTのサブコレクタ層で構成す
ることにより、HBTを作製する工程で同時にPINダ
イオードを形成した半導体装置とその製造方法を提供す
る。そして、その際、PINダイオードのPに対するコ
ンタクトをエミッタ層上からシンタリングにより形成す
ることにより、HBTの信頼性を損なうことなく、か
つ、プロセス工程を増やすことなく、HBTとPINダ
イオードを同時に形成することが可能となる。
【0028】(実施例1)本発明である半導体装置の第
1の実施の形態について、添付図面を参照して説明す
る。図1は、本発明である半導体装置の第1の実施の形
態を示す構成図である。基板101と、その上に形成さ
れたHBT141と、PINダイオード142と、両者
を隔てる素子分離領域111とを具備する。
【0029】基板101は、半絶縁性のGaAsで形成
された基板である。その抵抗率は、約10Ωcm以上
である。その表面に各種の素子が形成される。本実施例
では、1個のPINダイオード142が、1個のHBT
141を形成するプロセスで、HBT141に用いる膜
を使用して、同時に同一基板101上に形成される。た
だし、本発明は1個づつのHBT及びPINダイオード
に限られるものではなく、HBT及びPINが、それぞ
れ適当な数だけ存在する場合も適用可能である。
【0030】素子分離領域111は、イオン注入により
形成された高抵抗層である。本実施例では、イオン種と
して酸素イオンを用いている。素子分離領域111は、
サブコレクタ層の形成される膜から基板101上部に達
する厚みである。基板101上におけるHBT141の
形成される領域(サブコレクタ層102の形成される領
域)と、PINダイオード142の形成される領域(N
層112の形成される領域)との電気的接続を遮断する
ための半絶縁又は絶縁層である。両領域の中間に形成さ
れる。
【0031】HBT141は、npn型のHBTであ
る。サブコレクタ層102、コレクタ層103、ベース
層104、エミッタ層105、エミッタキャップA層1
06、エミッタキャップB層107、エミッタ電極10
8、コレクタ電極110及びベース電極109を具備す
る。
【0032】サブコレクタ層102は、HBTにおける
のコレクタ層の一部である。基板101表面に形成され
る。膜厚は、約1μmである。膜中のn型不純物濃度
は、2×1018/cm である。成分(材料)は、
GaAsである。コレクタ層103(後述)より、不純
物濃度が高く、コレクタ層103とコレクタ電極110
とを電気的に良好に接続させる。
【0033】コレクタ層103は、HBTにおけるコレ
クタ層の一部である。サブコレクタ層102の基板10
1と反対の表面に、所定の領域(HBTの大きさ程度の
領域であり、サブコレクタ層102上の残りの領域にコ
レクタ電極110(後述)を形成できる程度の領域であ
り、本実施例では長方形状)に形成される。膜厚は、
0.5μmである。膜中のn型不純物濃度は、1×10
16/cm以下である。成分(材料)は、GaAsで
ある。
【0034】ベース層104は、HBTにおけるベース
層である。コレクタ層103のサブコレクタ層102と
反対の表面に、コレクタ層103の表面全体を覆うよう
に形成される。膜厚は、0.1μmである。膜中のp型
不純物濃度は、1×1019/cm である。成分
(材料)は、GaAsである。
【0035】HBT141では、ベース領域(ベース層
104)、コレクタ領域(コレクタ層103)の順に濃
度が低くなっている。これは、ベース層−コレクタ層間
の接合容量を小さくする為である。コレクタ層の不純物
濃度が低いことは、ベース−コレクタ間耐圧の増大にも
つながる。従って、ベース層104不純物濃度>コレク
タ層103不純物濃度 が好ましい。より好ましくは、
1×1016/cm≧コレクタ層103不純物濃度
である。
【0036】但し、コレクタ領域を全て低不純物濃度に
すると、コレクタの直列抵抗が大きくなって性能が劣化
するので、低濃度領域(コレクタ層103)の後に高濃
度領域(サブコレクタ層102)を設けている。
【0037】エミッタ層105は、HBTにおけるエミ
ッタ層の一部である。ベース層104のコレクタ層10
3とは反対の表面に、ベース層104の表面全体を覆う
ように形成される。ただし、膜の一部において、ベース
電極109(後述)が拡散し、形成されている。膜厚
は、10nm〜100nmである。膜中のn型不純物濃
度は、1×1017〜6×1017/cm である。
成分(材料)は、GaAsと格子整合したInGaP、
又は、AlGaAs、又は、InGaAsPである。こ
の層により、エミッタ電極108とベース電極109
(後述)との間に生じるリーク電流を抑制できる。
【0038】エミッタ層105の膜厚を100nmより
厚くした場合、空乏層ができなくなる。その結果、EB
間にリーク電流が発生し、HBTの制御が困難になる。
従って、100nm以下が好ましい。また、膜厚を10
nmより薄くした場合、キャリアがEB間をトンネルす
る。その結果、CE間にリーク電流が発生し、HBTの
制御が困難になる。従って、10nm以上が好ましい。
そして、この膜厚範囲に対して、エミッタ層を適切に空
乏化できる不純物濃度を計算すると、1×10 17〜6
×1017/cmとなる。
【0039】HBT141では、エミッタ領域(エミッ
タキャップB層107−エミッタキャップA層106−
エミッタ層105)の不純物濃度は、エミッタキャップ
B層107が最も高く、エミッタキャップA層106、
エミッタ層105の順に濃度が低くなっている。エミッ
タ領域の直列抵抗を低く抑える為に、エミッタ電極10
8と接するエミッタキャップB層107の不純物濃度は
高く設定されている。
【0040】コレクタ層103とベース層104とエミ
ッタ層105とに着目すれば、それら3層が積層した直
方体形状である。或いは、上面(エミッタ層105側の
表面)と下面(コレクタ層103側の表面)が長方形で
ある角錐台形状(ただし、上面の面積<下面の面積)で
ある。
【0041】エミッタキャップA層106は、HBTに
おけるエミッタ層の一部である。エミッタ層105のベ
ース層104と反対の表面に、所定の領域(エミッタ層
105上の残りの領域に、ベース電極109(後述)を
形成できる程度の領域であり、本実施例では長方形状)
に形成される。膜厚は、0.1μmである。膜中のn型
不純物濃度は、1×1018/cm である。成分
(材料)は、GaAsである。
【0042】エミッタキャップB層107は、HBTに
おけるエミッタ層の一部である。エミッタキャップA層
106のエミッタ層105とは反対の表面に、エミッタ
キャップA層106の表面全体を覆うように形成され
る。膜厚は、0.1μmである。膜中のn型不純物濃度
は、1×1019/cm である。成分(材料)は、
InGaAsである。
【0043】エミッタキャップA層106とエミッタキ
ャップB層107とに着目すれば、2層が積層した直方
体形状である。或いは、上面(エミッタキャップB層1
07側の表面)と下面(エミッタキャップA層106側
の表面)が長方形である角錐台形状(ただし、上面の面
積<下面の面積)である。
【0044】サブコレクタ層102−コレクタ層103
−ベース層104−エミッタ層105−エミッタキャッ
プA層106−エミッタキャップB層107は、基板1
01上に、格子整合され、エピタキシャル成長された膜
である。
【0045】コレクタ電極110は、HBTにおけるコ
レクタ層の電極である。サブコレクタ層102の基板1
01とは反対の表面に、コレクタ層103の形成されて
いる領域以外の領域に形成される。膜厚は、0.1μm
である。成分(材料)は、サブコレクタ層102側から
順にNi/AuGe/Auである。コレクタ電極110
は、蒸着によりそれらを成膜された後、シンタリングに
より形成される。
【0046】ベース電極109は、HBTにおけるベー
ス電極である。エミッタ層105の、エミッタキャップ
A層106の形成されている領域以外の領域に形成され
る。そして、エミッタ層105から、成分(材料)の一
部が拡散し、エミッタ層105内部、及びベース層10
4のエミッタ層105側上部の内部に達している膜(拡
散層)である。膜厚は、0.3μmである。成分(材
料)は、エミッタ層105側から順にPt/Ti/Pt
/Auである。そして、ベース電極109は、蒸着によ
りそれらを成膜された後、シンタリングにより形成され
る。
【0047】エミッタ電極108は、HBTにおけるエ
ミッタ電極である。エミッタキャップB層107のエミ
ッタキャップA層106とは反対の表面にエミッタキャ
ップB層107の表面全体を覆うように形成される。膜
厚は、0.1μmである。成分は、WSiである。一
部、エッチバックの影響で、エミッタキャップB層10
7に対して、オーバーハングの状態である。その他、W
AlやWNなども使用可能である。
【0048】なお、n型不純物としてS,Se,Si,
Snなどが使用可能である。本実施例では、Siを用い
ている。また、p型不純物としてZnなどが使用可能で
ある。本実施例では、Znを用いている。
【0049】ベース層104は、エミッタ層105に表
面を覆われ、エミッタ層105と直接接触している。従
って、ベースとエミッタとの電流のやり取りは、専らベ
ース電極109とエミッタ層105との接触部分で行な
われる。すなわち、ベース電極109からエミッタ電極
108へ電流がリークすることはない。
【0050】PINダイオード142は、PIN型ダイ
オードである。N層112、I層113、P層114、
N型半導体層115、P層電極119及びN層電極12
0を具備する。
【0051】N層112は、PIN型ダイオードにおけ
るN層である。サブコレクタ層102と同じ層(第1
膜)を用いて、同時に形成されている。すなわち、基板
101表面に形成される。膜厚は、約1μmである。膜
中のn型不純物濃度は、2×1018/cm であ
る。成分(材料)は、GaAsである。
【0052】I層113は、PIN型のダイオードにお
けるI層である。コレクタ層103と同じ層(第2膜)
を用いて、同時に形成されている。すなわち、サブコレ
クタ層102の基板101と反対の表面に、所定の領域
(PIN型ダイオードの大きさ程度の領域であり、N層
112上の残りの領域にN層電極120(後述)を形成
できる程度の領域であり、本実施例では長方形状)に形
成される。膜厚は、0.5μmである。膜中のn型不純
物濃度は、1×1016/cm以下である。成分(材
料)は、GaAsである。
【0053】P層114は、PIN型のダイオードにお
けるP層である。ベース層104と同じ層(第3膜)を
用いて、同時に形成されている。すなわち、I層113
のN層112と反対の表面に、I層113の表面全体を
覆うように形成される。膜厚は、0.1μmである。膜
中のp型不純物濃度は、1×1019/cm であ
る。成分(材料)は、GaAsである。
【0054】N型半導体層115は、エミッタ層105
と同じ層(第4膜)を用いて、同時に形成された、n型
半導体である。すなわち、P層114のI層113とは
反対の表面に、P層114の表面全体を覆うように形成
される。ただし、膜の中央部において、P層電極109
(後述)が拡散し、形成されている。膜厚は、10nm
〜100nmである。膜中のn型不純物濃度は、1×1
17〜6×1017/cm である。成分(材料)
は、GaAsと格子整合したInGaP、又は、AlG
aAs、又は、InGaAsPである。
【0055】N層112−I層113−P層114−N
型半導体層115は、基板101上に、格子整合され、
エピタキシャル成長された膜である。
【0056】N層電極120は、PIN型ダイオードの
N層のオーミック電極である。コレクタ電極110と同
じ層(膜)を用いて、同時に形成されている。すなわ
ち、N層112の基板101とは反対の表面に、I層1
13の形成されている領域以外の領域に形成される。膜
厚は、0.1μmである。成分(材料)は、Ni/Au
Ge/Auである。
【0057】P層電極119は、PIN型ダイオードの
P層のオーミック電極である。ベース電極109と同じ
層(第5膜)を用いて、同時に形成されている。N型半
導体層115の中央部の領域に形成される。そして、N
型半導体層115から、成分(材料)の一部が拡散し、
N型半導体層115内部、及びP層114のN型半導体
層115側上部内部に達している膜(拡散層)である。
膜厚は、0.3μmである。成分(材料)は、Pt/T
i/Pt/Auである。そして、膜は、それらのシンタ
リングにより形成される。P層電極119は、N型半導
体層115を貫通しP層114の上部にまで達してお
り、P層と良好なオーミック接合を形成している。
【0058】本発明におけるPINダイオード142
は、両端のN層112及びP層114が高不純物濃度領
域(nとp)であり、中間のI層113が低不純物
濃度領域(n)である。I層113の不純物濃度が1
×1016/cm以下であり、かつ、I層の膜厚は1
μmと厚い。従って、低い逆方向電圧で、I層が全て空
乏層となる。すなわち、接合容量は非常に小さくなり、
時定数が小さく、応答性が非常に高くなる。また、上記
I層の存在により逆方向電圧に対する降伏電圧が高くな
る。加えて、両端の高不純物濃度領域からのキャリア注
入により、非常に低い直列抵抗が得られる。従って、高
い降伏電圧、小さい接合容量、低い直列抵抗が同時に実
現されている。すなわち、高速動作を行なうGaAs系
化合物半導体の電流バイパス用の保護ダイオードとし
て、非常に良好な特性を示す。
【0059】次に、本発明である半導体装置の第1の実
施の形態における半導体装置の製造方法について、添付
図面を用いて説明する。
【0060】最初に、図2を参照して、半絶縁性GaA
sで形成された基板101上に、分子線エピタキシー
(Molecular Beam Epitaxy)あ
るいは各種CVD(Chemical Vapor D
eposition)により、格子整合された第1層か
つ第1膜としてのサブコレクタ用膜2、第2層かつ第2
膜としてのコレクタ用膜3、第3層かつ第3膜としての
ベース用膜4、第4層かつ第4膜としてのエミッタ用膜
5、及び第5層としてのエミッタキャップA用膜6とエ
ミッタキャップB用膜7の各膜が形成される。
【0061】図3において、図2で得られたエピタキシ
ャルウェハ上に、全面にエミッタ電極108となるWS
iをスパッタリング法で成膜する。その後、フォトリソ
グラフィー及びエッチングの技術を用いて、所定の大き
さのHBT141のエミッタ電極108を形成する。
【0062】次に、図4を参照して、硫酸系のエッチン
グ液を用い、エミッタ電極108をマスクとして、第5
層としてのエミッタキャップA用膜6及びエミッタキャ
ップB用膜7をエッチングする。そして、エミッタ電極
108と同程度の広さを有する、エミッタキャップ層と
してのHBT141のエミッタキャップA層106及び
エミッタキャップB層107を形成する。
【0063】続いて、図5を参照して、図4の状態のウ
エハ上に、第5膜としてのPt/Ti/Pt/Auを蒸
着する。その後、フォトリソグラフィー及びエッチング
の技術を用いて、HBT141の領域において、HBT
141のベース電極109を形成する。ベース電極10
9は、エミッタ層であるエミッタ電極108、エミッタ
キャップA層106及びエミッタキャップB層107に
重ならないで、かつそれらを囲むようにリング状に形成
する。
【0064】同時に(第5膜としてのPt/Ti/Pt
/Auを蒸着後、フォトリソグラフィー及びエッチング
の技術を用いて、)PINダイオード142の領域にお
いて、PINダイオード142のP層電極119を形成
する。P層電極119は、PINダイオードと同程度の
広さで形成する。
【0065】次に、図6を参照して、HBT141の領
域において、ベース電極109を、300℃−数分の熱
処理により、エミッタ用膜5上からシンタリングする。
ベース電極109の金属は、エミッタ用膜5中を拡散
し、その一部はベース用膜4の上部に達する。すなわ
ち、シンタリング時の熱拡散により、ベース用膜4と接
触させて、HBT141のベース電極109の形成を終
了する。
【0066】同時に(300℃−数分の熱処理によ
り、)PINダイオード142の領域において、P層電
極119を、エミッタ用膜5上からシンタリングする。
P層電極119の金属は、エミッタ用膜5中を拡散し、
その一部はベース用膜4の上部に達する。すなわち、そ
して、シンタリング時の熱拡散により、ベース用膜4と
接触されて、PINダイオード142のP層電極119
の形成を終了する。
【0067】続いて、図7を参照して、フォトリソグラ
フィー及びフォトレジストを用いてパターニングを行
い、HBT141の領域において、第4層としてのエミ
ッタ用膜5、第3層としてのベース用膜4、及び第2層
としてのコレクタ用膜3をエッチングする。そして、エ
ミッタ用膜5上のベース電極109よりやや広い大きさ
のHBT141のエミッタ層105、ベース層104及
びコレクタ層103を形成する。
【0068】同時に(フォトリソグラフィー及びフォト
レジストを用いてパターニングを行い、)PINダイオ
ード142の領域において、第4層としてのエミッタ用
膜5、第3層としてのベース用膜4、及び第2層として
のコレクタ用膜3をエッチングする。そして、エミッタ
用膜5上のP層電極119よりやや広い大きさのPIN
ダイオード142のN型半導体層115、P層114及
びI層113を形成する。
【0069】この段階では、HBT141の領域及びP
INダイオード142の領域以外では、第1層としての
サブコレクタ用膜2表面が露出されている。
【0070】次に、図8を参照して、フォトレジストを
用いてパターニングを行い、それをマスクとしてサブコ
レクタ用膜2へイオン注入(酸素イオン)を行う。それ
により、HBT141の領域とPINダイオード142
の領域との間に、基板101上部に達するように半絶縁
体あるいは絶縁体である素子分離領域111が形成され
る。そして、サブコレクタ用膜2が、素子分離領域11
1により分離される。それに伴い、HBT141の領域
において、サブコレクタ層102が形成される。同様
に、PINダイオード142の領域において、N層11
2が形成される。
【0071】最後に、図9を参照して、フォトリソグラ
フィー及びフォトレジストを用いてパターニングを行
い、HBT141の領域のサブコレクタ層102上に、
HBT141のコレクタ電極110が形成される。同時
に、PINダイオード142の領域のN層112上に、
PINダイオード142のN層電極120が形成され
る。
【0072】本実施例により、HBT141の形成過程
において、HBT141に用いる膜をそのまま用いて、
かつHBT141と同時にPINダイオード142が形
成可能となる。その際、フォトリソグラフィーに用いる
マスクの一部を変更する以外は、マスク数や成膜及びエ
ッチングなどのプロセス数は、HBT141を単独で形
成する場合と変わりが無い。すなわち、PINダイオー
ド142のための特別なプロセスは不必要である。従っ
て、工程数を増やさずに、PINダイオード142を形
成可能であり、製造コストを削減することが可能であ
る。
【0073】また、HBT141と同時にPINダイオ
ード142を形成しているが、エミッタ層105がベー
ス層104を覆っているために、エミッタ電極108−
ベース電極109間にリーク電流が発生することが無
い。
【0074】次に、本発明である半導体装置の第1の実
施の形態の動作について、添付図面を参照して説明す
る。図10及び図11に、上記説明の製造方法により、
同一基板101上に製作されたHBT141及びPIN
ダイオード142を用いた回路を示す。図10が回路図
であり、図11がデバイス断面図の結線図である。
【0075】図11を参照して、基板101と、その上
に形成されたHBT141と、PINダイオード142
と、両者を隔てる素子分離領域111とを具備する。
【0076】HBT141は、npn型のHBTであ
り、サブコレクタ層102、コレクタ層103、ベース
層104、エミッタ層105、エミッタキャップA層1
06、エミッタキャップB層107、エミッタ電極10
8、ベース電極109及びコレクタ電極110を具備す
る。
【0077】PINダイオード142は、PIN型ダイ
オードであり、N層112、I層113、P層114、
N型半導体層115、P層電極119及びN層電極12
0を具備する。
【0078】図10のようにPINダイオード142と
結線されたHBT141は、例えば、ベース端子131
への入力に対して、エミッタ端子132とコレクタ端子
133の両端を出力とするエミッタ接地の増幅作用を有
する回路素子である。
【0079】HBT(npn型)では、保護ダイオード
が接続していない場合、通常の使用の場合とは逆に、エ
ミッタ端子に正、コレクタ端子に負の電圧が印加される
と、HBTのCE間に電流が流れる。そして、その大き
さによっては、HBTが破壊されてしまう。
【0080】しかし、図10又は図11に示す本発明に
おけるHBT141では、エミッタ端子132に正の電
圧、コレクタ端子133に負の電圧が印加された場合、
電流は、ほとんどPINダイオード142を流れる。す
なわち、PINダイオード142は、CE間にサージ電
圧が発生した場合(エミッタ端子132に正の電圧、コ
レクタ端子133に負の電圧が印加された場合)に、電
流をバイパスし、HBT141を静電破壊から保護す
る。この結果、サージ電圧に基づく過電流よるHBT1
41の故障が起こらない。従って、HBT141は、P
INダイオード142の接続により、静電耐圧(サージ
耐圧)が上がり、信頼性が向上している。
【0081】本発明におけるPINダイオード142
は、両端のN層112及びP層114が高不純物濃度度
領域(n+とp+)であり、中間のI層113が低不純
物濃度領域(n−)である。従って、高い降伏電圧、小
さい接合容量、低い直列抵抗が同時に実現されている。
すなわち、時定数が小さく、応答性が非常に高い。従っ
て、高速動作を行なうGaAs系化合物半導体の電流バ
イパス用の保護ダイオードとして、他のダイオードに比
べて良好な特性を示す。
【0082】そして、本発明の半導体装置により、HB
T141とPINダイオード142とを同時に作製して
いるにも関わらず、ベース層104が、エミッタ層10
5に覆われている。従って、EB間のリーク電流の発生
が起こらず、HBTの信頼性が維持できる。
【0083】加えて、信頼性を損なうことなく、工程数
を増やさずに、同一基板上にHBT141とPINダイ
オード142とを同時に形成でき、タクトタイムの削減
及び製造コストの低減を図ることが可能となる。
【0084】(実施例2)次に、本発明である半導体装
置の第2の実施の形態について、添付図面を参照して説
明する。本実施例では、本構成により、コレクタ層20
3(後述)をよりバンドギャップの広いInGaPもし
くはAlGaAsを用いることで、PINダイオードの
耐圧を高くすることが、実施例1と異なる。
【0085】本発明である半導体装置の第2の実施の形
態について、添付図面を参照して説明する。図12は、
本発明である半導体装置の第2の実施の形態を示す構成
図である。基板101と、その上に形成されたHBT2
41と、PINダイオード242と、両者を隔てる素子
分離領域211とを具備する。
【0086】基板201及び素子分離領域211は、そ
れぞれ実施例1の基板101及び素子分離領域111と
同様であるので、その説明を省略する。
【0087】HBT141は、npn型のHBTであ
る。サブコレクタ層202、コレクタ層203、ベース
層204、エミッタ層205、n型エミッタキャップ層
206、エミッタキャップ層207、エミッタ電極20
8、ベース電極209及びコレクタ電極210を具備す
る。
【0088】コレクタ層203は、HBTにおけるコレ
クタ層の一部である。サブコレクタ層202の基板20
1と反対の表面に、所定の領域(HBTの大きさ程度の
領域であり、サブコレクタ層202上の残りの領域にコ
レクタ電極210(後述)を形成できる程度の領域であ
り、本実施例では長方形状)に形成される。膜厚は、1
μmである。膜中のn型不純物濃度は、1×1016
cm以下である。成分(材料)は、GaAsと格子整
合したInGaP、又は、AlGaAs、あるいは、I
nGaAsPである。
【0089】サブコレクタ層202、ベース層204、
エミッタ層205、n型エミッタキャップ層206、エ
ミッタキャップ層207、コレクタ電極210、ベース
電極209及びエミッタ電極208は、それぞれ実施例
1のサブコレクタ層102、ベース層104、エミッタ
層105、エミッタキャップA層106、エミッタキャ
ップB層107、コレクタ電極110、ベース電極19
及びエミッタ電極108と同様である。従って、その説
明を省略する。
【0090】PINダイオード142は、PIN型ダイ
オードである。N層212、I層213、P層214、
N型半導体層215、P層電極219及びN層電極22
0を具備する。
【0091】I層213は、PIN型のダイオードにお
けるI層である。コレクタ層203と同じ層(膜)で形
成されている。すなわち、N層112の基板101と反
対の表面に、所定の領域(PIN型ダイオードの大きさ
程度の領域であり、N層112上の残りの領域にN層電
極120を形成できる程度の領域であり、本実施例では
長方形状)に形成される。膜厚は、1μmである。膜中
のn型不純物濃度は、1×1016/cm以下であ
る。成分(材料)は、GaAsと格子整合したInGa
P、又は、AlGaAs、あるいは、InGaAsPで
ある。
【0092】N層212、P層214、N型半導体層2
15、N層電極220及びP層電極219は、それぞれ
実施例1のN層112、P層114、N型半導体層11
5、N層電極120及びP層電極119と同様である。
従って、その説明を省略する。
【0093】本発明である半導体装置の第2の実施の形
態における半導体装置の製造方法については、コレクタ
層203及びI層213が、成分(材料)の異なる物質
から出来ている他は実施例1と同様である。従って、そ
の説明を省略する。
【0094】本実施例においても、実施例1と同様に、
HBT241の形成過程において、同時にPINダイオ
ード242が形成可能となる。その際、フォトリソグラ
フィーに用いるマスクの一部を変更する以外は、マスク
数やプロセス数は、HBT241を単独で形成する場合
と変わりが無い。すなわち、PINダイオード242の
ための特別なプロセスは不必要である。従って、工程数
を増やさずに、PINダイオード242を形成可能であ
り、製造コストを削減することが可能である。
【0095】本発明である半導体装置の第2の実施の形
態の動作については、コレクタ層203及びI層213
が、成分(材料)の異なる物質から出来ている他は実施
例1と同様である。従って、その説明を省略する。
【0096】本実施例の半導体装置では、PINダイオ
ード242のI層213(コレクタ層203)の物質と
してInGaP、又は、AlGaAs、または、InG
aAsPという、バンドギャップがGaAsのバンドギ
ャップよりも広い材料を使用している。従って、実施例
1に比較して、PINダイオードとしての耐圧を高くす
ることが可能となる。
【0097】HBT241のCE間に、PINダイオー
ド242を接続することにより、その静電耐圧(サージ
耐圧)を向上することが可能である。すなわち、HBT
241は、HBT241のコレクタ電極210とPIN
ダイオード242のN層電極220とが結線されたコレ
クタ端子233と、HBT241のエミッタ電極208
とは、PINダイオード242のP層電極219とが結
線されたエミッタ端子232と、HBT141のベース
電極209であるベース端子231とを有するHBTと
して取り扱うことが出来る。そして、その場合、エミッ
タ端子232に正の電圧、コレクタ端子233に負の電
圧が印加された場合、電流はほとんどPINダイオード
242を流れる。この結果、サージ電圧に基づく過電流
よるHBT241の故障が起こらない。従って、静電耐
圧(サージ耐圧)が上がり、信頼性が向上する。
【0098】上記のHBT241の静電耐圧(サージ耐
圧)の向上は、PINダイオードとしての耐圧の向上に
より、実施例1比較して、より大きくなる。よって、よ
り信頼性の向上を図ることが可能となる。
【0099】本発明の半導体装置により、HBT141
とPINダイオード142とを同時に作製しているにも
関わらず、ベース層104が、エミッタ層105に覆わ
れている。従って、EB間のリーク電流の発生が起こら
ず、HBTの信頼性が維持できる。
【0100】加えて、信頼性を損なうことなく、工程数
を増やさずに、同一基板上にHBT141とPINダイ
オード142とを同時に形成でき、タクトタイムの削減
及び製造コストの低減を図ることが可能となる。
【0101】実施例1及び実施例2では、npn型のH
BTについて説明しているが、pnp型のHBTについ
ても、同様に実施することが可能である。すなわち、H
BT領域でp型のサブコレクタ層、p型のコレクタ層、
n型のベース層、p型のエミッタ層がそれぞれ形成さ
れ、それらに対応してPINダイオード領域でp層、I
層、N層、p型半導体層が形成される。これは、ちょう
ど実施例1の場合と各層の極性を逆にしたものである。
【0102】
【発明の効果】本発明により、HBTとPINダイオー
ドとを、プロセス工数を増やすことなく同一の半導体基
板上に同時に形成することが可能となり、HBTの信頼
性を損なわず、低コスト化が図れる。
【図面の簡単な説明】
【図1】本発明である半導体装置の第1の実施の形態の
構成を示す断面図である。
【図2】本発明である半導体装置の第1の実施の形態に
おける製造方法の一段階を示す断面図である。
【図3】本発明である半導体装置の第1の実施の形態に
おける製造方法の一段階を示す断面図である。
【図4】本発明である半導体装置の第1の実施の形態に
おける製造方法の一段階を示す断面図である。
【図5】本発明である半導体装置の第1の実施の形態に
おける製造方法の一段階を示す断面図である。
【図6】本発明である半導体装置の第1の実施の形態に
おける製造方法の一段階を示す断面図である。
【図7】本発明である半導体装置の第1の実施の形態に
おける製造方法の一段階を示す断面図である。
【図8】本発明である半導体装置の第1の実施の形態に
おける製造方法の一段階を示す断面図である。
【図9】本発明である半導体装置の第1の実施の形態に
おける製造方法の一段階を示す断面図である。
【図10】本発明である半導体装置の第1の実施の形態
の動作を説明する回路図である。
【図11】本発明である半導体装置の第1の実施の形態
の動作における回路構成を示す図である。
【図12】本発明である半導体装置の第2の実施の形態
の構成を示す断面図である。
【図13】従来の技術の構成を示す断面図である。
【符号の説明】
2 サブコレクタ用膜 3 コレクタ用膜 4 ベース用膜 5 エミッタ用膜 6 エミッタキャップA用膜 7 エミッタキャップB用膜 101 基板 102 サブコレクタ層 103 コレクタ層 104 ベース層 105 エミッタ層 106 エミッタキャップA層 107 エミッタキャップB層 108 エミッタ電極 109 ベース電極 110 コレクタ電極 111 素子分離領域 112 N層 113 I層 114 P層 115 N型半導体層 119 P層電極 120 N層電極 141 HBT 142 PINダイオード 201 基板 202 サブコレクタ層 203 コレクタ層 204 ベース層 205 エミッタ層 206 エミッタキャップA層 207 エミッタキャップB層 208 エミッタ電極 209 ベース電極 210 コレクタ電極 211 素子分離領域 212 N層 213 I層 214 P層 215 N型半導体層 219 P層電極 220 N層電極 241 HBT 242 PINダイオード 301 基板 302 サブコレクタ層 303 コレクタ層 304 ベース層 305 エミッタ層 306 エミッタ層 308 エミッタ電極 309 ベース電極 310 コレクタ電極 311 素子分離領域 312 N層 313 I層 314 P層 315 N型半導体層 319 P層電極 320 N層電極 341 HBT 342 PINダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 丹羽 隆樹 東京都港区芝五丁目7番1号 日本電気株 式会社内 (72)発明者 東 晃司 東京都港区芝五丁目7番1号 日本電気株 式会社内 (72)発明者 黒澤 直人 東京都港区芝五丁目7番1号 日本電気株 式会社内 Fターム(参考) 5F003 BA23 BF06 BJ10 BJ12 BM03 BP21 BP32 5F082 AA08 AA33 AA40 BA03 BA23 BA32 BA41 BA47 CA02 DA03 DA09 EA23 EA27 EA28 EA45

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】一方の表面に第1層から第5層まで積層さ
    れたエピタキシャル膜を具備する基板の前記第5層の表
    面に、ヘテロ接合バイポーラトランジスタのエミッタ電
    極を形成するステップと、 前記第5層をエッチングして、前記ヘテロ接合バイポー
    ラトランジスタのエミッタキャップ層を形成するステッ
    プと、 前記第4層の表面に、前記ヘテロ接合バイポーラトラン
    ジスタのベース電極とPINダイオードのP層電極とを
    形成するステップと、 第4層をエッチングして、前記ヘテロ接合バイポーラト
    ランジスタのエミッタ層を形成するステップと、 第3層をエッチングして、前記ヘテロ接合バイポーラト
    ランジスタのベース層と前記PINダイオードのP層と
    を形成するステップと、 第2層をエッチングして、前記ヘテロ接合バイポーラト
    ランジスタのコレクタ層と前記PINダイオードのI層
    とを形成するステップと、 前記第1層に前記基板上部に達するように素子分離膜領
    域を形成し、前記ヘテロ接合バイポーラトランジスタの
    サブコレクタ層と前記PINダイオードのN層とを形成
    するステップと、 前記サブコレクタ上に前記ヘテロ接合バイポーラトラン
    ジスタのコレクタ電極を形成し、前記N層上に前記PI
    NダイオードのN層電極を形成するステップと、 を具備する、 半導体装置製造方法。
  2. 【請求項2】前記第4層の表面に前記ヘテロ接合バイポ
    ーラトランジスタの前記ベース電極と前記PINダイオ
    ードの前記P層電極とを形成するステップは、 前記ベース電極を前記第4層及び前記第3層の上部へ拡
    散させるステップと、 を更に具備する、 請求項1に記載の半導体装置製造方法。
  3. 【請求項3】前記第4層の表面に前記ヘテロ接合バイポ
    ーラトランジスタの前記ベース電極と前記PINダイオ
    ードの前記P層電極とを形成するステップは、 前記P層電極を前記第4層及び前記第3層の上部へ拡散
    させるステップと、 を更に具備する、 請求項1又は2に記載の半導体装置製造方法。
  4. 【請求項4】基板の一方の基板表面に形成されたサブコ
    レクタ層と、前記サブコレクタ層の表面に形成されたコ
    レクタ層と、前記コレクタ層の表面に形成されたベース
    層と、前記ベース層の表面全体に形成されたエミッタ層
    と、前記エミッタ層の表面に形成され、前記エミッタ層
    及び前記ベース層の上部へ拡散しているベース電極とを
    具備するヘテロ接合バイポーラトランジスタと、 前記基板表面に形成されたN層と、前記N層の表面に形
    成されたI層と、前記I層の表面に形成されたP層と、
    前記P層の表面に形成されたN型半導体層と、前記N型
    半導体層の表面に形成され、前記N型半導体層及び前記
    P層の上部へ拡散しているP層電極とを具備するPIN
    ダイオードと、 を具備し、 前記サブコレクタ層と前記N層とが第1膜から形成さ
    れ、 前記コレクタ層と前記I層とが第2膜から形成され、 前記ベース層と前記P層とが第3膜から形成され、 前記エミッタ層と前記N型半導体層とが第4膜から形成
    され、 前記ベース電極と前記P層電極とが第5膜から形成され
    る、 半導体装置。
  5. 【請求項5】前記第4膜は、InGaP又はAlGaA
    s又はInGaAsPのいずれか一つの化合物である、 請求項4に記載の半導体装置。
  6. 【請求項6】前記第2膜は、InGaP又はAlGaA
    s又はInGaAsPである、 請求項4又は5に記載の半導体装置。
  7. 【請求項7】前記第2膜の不純物濃度は、1×1016
    /cm以下である、 請求項4乃至6のいずれか一項に記載の半導体装置。
  8. 【請求項8】前記第4膜の膜厚dは、10nm≦d≦1
    00nmであり、 前記第4膜の不純物濃度Cは、1×1017≦C≦〜6
    ×1017/cmである、 請求項4乃至7のいずれか一項に記載の半導体装置。
  9. 【請求項9】前記第4膜は、前記P層と格子整合されて
    いる、 請求項4乃至8のいずれか一項に記載の半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005184707A (ja) * 2003-12-24 2005-07-07 Nec Corp トランジスタ増幅器
JP2007005616A (ja) * 2005-06-24 2007-01-11 Sony Corp 半導体装置及びその製造方法
US8124489B2 (en) 2009-12-11 2012-02-28 Electronics And Telecommunications Research Institute Monolithic microwave integrated circuit device and method of forming the same
JP2015233089A (ja) * 2014-06-10 2015-12-24 株式会社サイオクス 化合物半導体素子用エピタキシャルウェハ及び化合物半導体素子
WO2017013924A1 (ja) * 2015-07-22 2017-01-26 ソニーセミコンダクタソリューションズ株式会社 撮像装置及びその製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005096365A1 (ja) * 2004-03-30 2005-10-13 Nec Corporation 半導体装置
JP4518886B2 (ja) * 2004-09-09 2010-08-04 シャープ株式会社 半導体素子の製造方法
US20170162559A1 (en) * 2015-12-07 2017-06-08 Dumitru Nicolae LESENCO Integrated vertical sharp transistor and fabrication method thereof
CN108899361B (zh) * 2018-07-11 2021-06-15 北京优捷敏半导体技术有限公司 一种碳化硅双极型晶体管及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5213987A (en) * 1991-03-28 1993-05-25 Texas Instruments Incorporated Method of integrating heterojunction bipolar transistors with PIN diodes
JP2001023994A (ja) * 1999-07-06 2001-01-26 Teratec:Kk 化合物半導体素子およびその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5665614A (en) * 1995-06-06 1997-09-09 Hughes Electronics Method for making fully self-aligned submicron heterojunction bipolar transistor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5213987A (en) * 1991-03-28 1993-05-25 Texas Instruments Incorporated Method of integrating heterojunction bipolar transistors with PIN diodes
JP2001023994A (ja) * 1999-07-06 2001-01-26 Teratec:Kk 化合物半導体素子およびその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005184707A (ja) * 2003-12-24 2005-07-07 Nec Corp トランジスタ増幅器
JP2007005616A (ja) * 2005-06-24 2007-01-11 Sony Corp 半導体装置及びその製造方法
US8124489B2 (en) 2009-12-11 2012-02-28 Electronics And Telecommunications Research Institute Monolithic microwave integrated circuit device and method of forming the same
JP2015233089A (ja) * 2014-06-10 2015-12-24 株式会社サイオクス 化合物半導体素子用エピタキシャルウェハ及び化合物半導体素子
WO2017013924A1 (ja) * 2015-07-22 2017-01-26 ソニーセミコンダクタソリューションズ株式会社 撮像装置及びその製造方法
US10304884B2 (en) 2015-07-22 2019-05-28 Sony Semiconductor Solutions Corporation Imaging device and method for manufacturing the same

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