JP2007005428A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 ヘテロ接合半導体素子と別の半導体素子とが同一基板上に集積され、かつ、この別の半導体素子の電極取り出し構造が改良された半導体装置及びその製造方法を提供すること。
【解決手段】 前記別の半導体素子の一例である抵抗素子２０を構成する抵抗層１１を、イオン注入法または不純物拡散法によって半絶縁性基板１内に形成する。次に、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、そしてエミッタキャップ層６の構成材料層を、基板１の全面にエピタキシャル成長法によって形成する。次に、これらの一部をメサ構造に加工して、ＨＢＴ１０を形成する。一方、抵抗素子２０の素子電極１４、１５を高い位置で取り出すための導電層１２、１３を、サブコレクタ層２の構成材料層４２のパターニングによって形成し、素子電極１４、１５をこの上に形成する。次に、ＢＣＢなどの平坦化膜３０を形成し、これを介して配線３１、３２を形成する。
【選択図】 図１

Description

本発明は、ヘテロ接合半導体素子と別の半導体素子とが集積された半導体装置及びその製造方法に関するものであり、より詳しくは、別の半導体素子の電極取り出し構造の改良に関するものである。

近年、半導体装置の高速化および高集積化に対する要求はますます強くなり、例えば、III−Ｖ族化合物半導体によるヘテロ接合バイポーラトランジスタ（ＨＢＴ）に対する期待も高くなっている。

ＨＢＴ素子の作製では、通常、分子線エピタキシー法（ＭＢＥ法）や有機金属気相成長法（ＭＯＣＶＤ）法などを用いて、ガリウム・ヒ素ＧaＡs基板あるいはインジウム・リンＩnＰ基板上に、例えば、サブコレクタ層、コレクタ層、ベース層、エミッタ層およびエミッタキャップ層の構成材料層を順次エピタキシャル成長させ、この積層体をさらに加工してＨＢＴ素子を形成する。特に、インジウム・リンＩnＰと格子整合する材料は、高い電子移動度と大きな飽和速度とを有する材料として期待されている。

このように、ＨＢＴ素子では各半導体層を基板上に積層して形成した縦型構造をとっているため、半導体層に接して電極を形成すると、少なくとも下部層の電極形成位置の上部には、上部層を設けることはできなくなる。そこで、いったん各構成材料層を形成した後、フォトリソグラフィとエッチングとによって電極形成位置の上部層を除去し、上記積層体を階段状の断面を有するメサ構造に加工することが多い。

さて、このようなＨＢＴ素子が形成された基板に、モノリシックマイクロ波集積回路（ＭＭＩＣ）のように、別の受動素子や能動素子、例えば抵抗素子や保護ダイオードなどを集積して形成すれば、半導体装置のサイズやコストを減少させ、信頼性を向上させることができる。この場合、厚さ方向（基板に直交する方向）におけるどの位置にこれらの素子を形成するのかということが重要になる。

まず、ＨＢＴ素子の各半導体層を形成するために積層したエピタキシャル構成材料層を利用して、抵抗素子や保護ダイオードを形成することが考えられる。しかし、この場合には、各構成材料層はＨＢＴ素子を形成するために最適化されているため、抵抗素子の抵抗値や、ダイオードの降伏（ブレークダウン）電圧などが制約を受けるという問題がある。

例えば、ダイオードの降伏現象を利用してＨＢＴ素子の保護ダイオードを形成するには、降伏電圧が４〜７Ｖ程度であることが望ましい。しかし、ＨＢＴ素子の構成材料層間に形成されたｐｎ接合を利用して保護ダイオードを形成する場合、エミッタ・ベース接合を利用すると、降伏電圧が３Ｖ程度となり低くなりすぎる。このため、このｐｎ接合を何段か直列に接続することが必要になり、素子サイズが大きくなってしまうという問題がある。また、ベース・コレクタ接合を利用しようとしても、コレクタ層の不純物濃度が１×１０¹⁶ｃｍ^-3程度と小さすぎるため、降伏電圧が高くなりすぎ、保護素子として適当でない。

また、上記各構成材料層をメサ形状にエッチングして抵抗素子や保護ダイオードを形成する場合には、パターニングのばらつきにより抵抗値などがばらつくという問題も生じる。

次に、ＨＢＴ素子を被覆しているパッシベーション膜を下地膜として、その上に抵抗素子や保護ダイオードを形成することが考えられる。この場合、熱を発生する抵抗素子などの下地膜としては、熱電導性のよい酸化シリコン膜や窒化シリコン膜などの無機膜が好ましい。しかしながら、インジウム・リン系ＨＢＴでは、プラズマＣＶＤ法などで酸化シリコン膜や窒化シリコン膜を形成すると、半導体表面がプラズマ損傷を受け、半導体特性が劣化する。これを避けるために、インジウム・リン系ＨＢＴでは、パッシベーション膜としてベンゾシクロブテン（ＢＣＢ）やポリイミドなどの有機膜をスピンコーティング法などの塗布法によって形成する。

しかし、これらの有機膜は、酸化シリコン膜などに比べて一桁程度熱伝導率が低く、しかも、１μｍ程度のメサ段差を有するＨＢＴ素子の表面を平坦化できるように厚く形成される。このため、有機膜からなるパッシベーション膜の上に抵抗素子などを配置すると、抵抗素子などで発生する熱を基板側へ放熱することが難しくなり、ＨＢＴ素子の接合温度が上昇してＨＢＴ素子の特性が変化するといった問題が発生する。

そこで、後述の特許文献１には、基板に接して設けられた酸化シリコン膜の上に、負荷抵抗体やＭＩＭ（金属-絶縁体-金属）キャパシタが形成された半導体集積回路とその製造方法が提案されている。しかし、この場合には、まず、ＢＣＢ膜などでＨＢＴ素子が形成されている領域を選択的に被覆し、次に、酸化シリコン膜などを形成した後、この上に負荷抵抗体などの別の素子を形成し、さらに、ＨＢＴ素子形成領域と別の素子の形成領域との段差を解消するために、別の素子の形成領域に平坦化膜を形成する必要がある。この結果、半導体集積回路の構造が複雑になり、製造工程が煩雑になるという問題がある。

一方、後述の特許文献２には、予め半導体基板の一部の領域にイオン注入法によって抵抗層を形成した後、半導体基板の他の領域に高電子移動度トランジスタ（ＨＥＭＴ）素子を形成して、ＨＥＭＴ素子と抵抗素子とを集積する半導体装置の製造方法が提案されている。

この例のように、抵抗素子やダイオードを構成する導電領域を半導体基板に埋め込んで形成する場合には、半導体基板上に積層されるＨＥＭＴ素子やＨＢＴ素子などの構成材料層の特性に関係なく、任意の特性の抵抗素子やダイオードを形成することができる。また、メサエッチングによるパターニングを行わないので、パターニングのばらつきによって抵抗素子やダイオードの特性がばらつくこともない。また、抵抗素子などで発生する熱を基板へ直接放熱することができるので、この熱がＨＥＭＴ素子やＨＢＴ素子に与える影響を最小限に抑えることができる。

特開２００１−７７２０４号公報（第４−６頁、図１−５） 特開昭６３−１５８８６５号公報（第２頁、図１）

図１０は、特許文献２と同様に予め半導体基板の一部の領域にイオン注入法によって不純物を導入した抵抗層１１を形成し、半導体基板の他の領域にＨＥＭＴ素子に代えてＨＢＴ素子を形成した後、従来と同様にＢＣＢ膜などからなるパッシベーション膜と電極取り出し構造とを形成した半導体装置の構造をモデル的に示す断面図である。

図１０に示すように、ＨＢＴ素子１０では、例えば、ＩnＰからなる半絶縁性基板１の上に、ｎ⁺型ＩnＧaＡsからなるサブコレクタ層２、ｎ^-型ＩnＰからなるコレクタ層３、ｐ⁺型ＩnＧaＡsからなるベース層４、ＩnＰからなるエミッタ層５、およびｎ⁺型ＩnＧaＡsからなるエミッタキャップ層６が、階段状の断面を有するメサ構造の積層体に形成されている。そして、サブコレクタ層２に接してコレクタ電極７が設けられ、ベース層４に接してベース電極８が設けられ、エミッタキャップ層６に接してエミッタ電極９が設けられている。

一方、半絶縁性基板１の、ＨＢＴ素子１０が形成されていない領域に、イオン注入法または不純物拡散法によって不純物が導入され、例えばｎ型不純物層からなる抵抗層１１が作り込まれている。そして、半絶縁性基板１に接して素子電極１０１および１０２が形成され、抵抗素子１００が形成されている。

ＨＢＴ素子１０および抵抗素子１００の上部には、表面全面が平坦になるように、ＢＣＢやポリイミドからなる平坦化膜３０が形成されており、平坦化膜３０の上には所定の電気的接続関係を得るための配線１０５（図１０には断面だけが示されている。）が形成されている。そして、平坦化膜３０にはコレクタ電極７、ベース電極８、エミッタ電極９、および素子電極１０１、１０２の各電極に達するコンタクトホール１０３が形成され、これらのコンタクトホールを配線形成用金属で埋め込んで、各電極への配線１０４が形成されている。

図１０に示した半導体装置で問題が生じるのは、ＨＢＴ素子１０の耐圧性能を確保し、また、小さな抵抗で電流を電極へ導くために、コレクタ層３やサブコレクタ層２の膜厚が厚くなっていることによる。一例を挙げると、各層の膜厚は、エミッタキャップ層６が１５０ｎｍ、エミッタ層５が７０ｎｍ、ベース層４が５０ｎｍであるのに対し、コレクタ層３は５００ｎｍ、サブコレクタ層２は３００ｎｍである。このため、上記のように各電極を設けると、積層方向における電極位置の高低差は、エミッタ電極９とベース電極８とでは２２０ｎｍと小さいが、エミッタ電極９とコレクタ電極７とでは７７０ｎｍになり、エミッタ電極９と素子電極１０１、１０２とでは１０７０ｎｍにもなる。

微細化が要求されている半導体装置において、電極位置にこのように大きな高低差があると、配線工程などの加工プロセスに重大な困難を生じることになる。すなわち、電極への配線１０４を形成する際、平坦化膜３０に各電極に達するコンタクトホール１０３を設ける必要があるが、このコンタクトホール１０３の深さには、エミッタ電極９に設けるコンタクトホール１０３ｅと、コレクタ電極７に設けるコンタクトホール１０３ｃおよび素子電極１０１、１０２に設けるコンタクトホール１０３ｄとで、それぞれ、７７０ｎｍおよび１０７０ｎｍの差がある。

このようにコンタクトホール１０３の深さに大きな差があると、すべての電極に適正なコンタクトホール１０３を形成することが非常に難しくなる。例えば、エッチング条件を、素子電極１０１、１０２に設けるコンタクトホール１０３ｄに適合させると、ベース電極８に設けるコンタクトホール１０３ｂや、エミッタ電極９に設けるコンタクトホール１０３ｅを過剰にエッチングすることになる。この結果、ホール径がばらつくだけでなく、異常エッチングやエッチング副生物の堆積物が発生するなどの問題が生じる。

積層方向における電極位置の高低差に起因する問題は、ＨＢＴ素子１０単独でも存在する問題であるが、図１０に示した半導体装置では、半絶縁性基板１に接して設けられた素子電極１０１および１０２は、コレクタ電極７よりもサブコレクタ層２の厚さ分だけさらに深い位置にあり、配線取り出しの困難度がさらに増加する。

上記の問題点は、深さが大きく異なるコンタクトホールは別工程で形成するようにすれば部分的に回避することができるが、このようにすると、工程数が増加し、生産性が低下する。また、小さな口径のコンタクトホールを正確に深く形成すること自体が困難な工程であり、この困難度は上記のようにしても変わらない。

本発明は、このような状況に鑑みてなされたものであって、その目的は、ヘテロ接合半導体素子と別の半導体素子とが同一基板上に集積され、かつ、この別の半導体素子の電極取り出し構造が改良された半導体装置及びその製造方法を提供することにある。

即ち、本発明は、少なくとも、サブコレクタ層、コレクタ層、ベース層及びエミッタ層が、この順で基体に積層されてなるヘテロ接合半導体素子と；前記基体内に形成された導電領域を有する別の半導体素子と；を具備する半導体装置において、
前記別の半導体素子のオーミック電極が、前記サブコレクタ層と同一の構成材料層を パターニングして得られた導電層を介して、取り出されている
ことを特徴とする、半導体装置に係わり、また、この半導体装置の製造方法であって、
前記基体内に前記導電領域を形成する工程と、
少なくとも、前記サブコレクタ層、前記コレクタ層、前記ベース層及び前記エミッタ 層の構成材料層を、この順で前記基体に積層する工程と、
前記構成材料層をパターニングして、少なくとも、前記サブコレクタ層、前記コレク タ層、前記ベース層及び前記エミッタ層からなるヘテロ接合半導体素子を形成する工程 と、
前記サブコレクタ層の前記構成材料層をパターニングして前記別の半導体素子の前記 導電層を形成する工程と、
前記導電層に前記オーミック電極を形成する工程と
を有する、半導体装置の製造方法に係わるものである。

本発明の半導体装置は、少なくとも、サブコレクタ層、コレクタ層、ベース層及びエミッタ層が、この順で基体に積層されてなるヘテロ接合半導体素子と；前記基体内に形成された導電領域を有する別の半導体素子と；を具備する半導体装置であって、前記別の半導体素子のオーミック電極が、前記サブコレクタ層と同一の構成材料層をパターニングして得られた導電層を介して、取り出されている。このため、前記基体内に形成された前記導電領域に直接に電極を形成する場合に比べて、前記サブコレクタ層の前記構成材料層の厚さ分だけ、積層方向における前記オーミック電極の形成位置を高い位置にすることができ、前記ヘテロ接合半導体素子に設けられる電極位置との積層方向における高低差を縮小することができる。この結果、平坦化膜などを形成した後、これらの膜に配線形成用のコンタクトホールを形成する際の難易度が、前記ヘテロ接合半導体素子単独の場合と同程度に容易になる。また、前記サブコレクタ層と同一の前記構成材料層は、高濃度の不純物がドープされているので、前記オーミック電極とのコンタクト抵抗が小さくなる。

また、前記別の半導体素子を構成する前記導電領域が前記基体内に形成されているので、前記基体に積層される前記ヘテロ接合半導体素子とは独立に、任意の特性の前記別の半導体素子を形成することができる。また、メサエッチングによるパターニングを行わないので、パターニングのばらつきによって前記別の半導体素子の特性がばらつくこともない。また、前記別の半導体素子で発生する熱を前記基体へ直接放熱することができるので、この熱が前記ヘテロ接合半導体素子に与える影響を最小限に抑えることができる。

本発明の半導体装置の製造方法は、前記半導体装置を歩留まりよく製造することを可能にする半導体装置の製造方法である。

本発明において、前記導電領域が、前記基体に埋め込まれた単一の導電型領域からなり、この導電型領域と前記オーミック電極とによって、前記別の半導体素子が抵抗素子として構成されているのがよい。この際、前記単一の導電型領域の導電型は、前記導電層の導電型と一致し、ｎ型又はｐ型であるのがよい。

また、前記導電領域が、前記基体に埋め込まれた、少なくとも、第１導電型領域及び第２導電型領域からなり、これらの導電型領域が、導電方向において互いに連接された構造をなし、前記別の半導体素子がｎｐｎ型又はｐｎｐ型のダイオードとして構成されているのがよい。

或いはまた、前記導電領域が、前記基体に埋め込まれた単一の第１導電型領域からなり、この導電型領域の両端部に接して第２導電型の前記導電層が設けられ、前記別の半導体素子がｎｐｎ型又はｐｎｐ型のダイオードとして構成されているのがよい。

上記の２例において、前記ダイオードが前記ヘテロ接合半導体素子の保護ダイオードであるのがよい。但し、前記別の半導体素子は、前記抵抗素子や前記ダイオードに限られるものではなく、例えばｐｎ接合を容量として利用するものであってもよい。

また、前記基体が化合物半導体からなるのがよく、例えば、前記基体がインジウム・リンＩnＰからなるのがよい。インジウム・リンはIII−Ｖ族化合物半導体に好適に用いられる代表的な基板材料の一つである。インジウム・リンは、ガリウム・ヒ素ＧaＡsに比べて格子定数が大きいため、インジウムの割合が大きいインジウム・ガリウム・ヒ素混晶層と格子整合をとることができ、動作速度の高速化に適している。

また、前記導電領域が、ケイ素Ｓi又は亜鉛Ｚnの拡散又はイオン注入によって形成されているのがよい。

また、前記ヘテロ接合半導体素子が、エピタキシャル成長によって前記基体に形成された半導体層からなるのがよく、例えば、インジウム・リンに格子整合する半導体層によって形成され、へテロ接合バイポーラトランジスタとして構成されているのがよい。

この際、前記ヘテロ接合半導体素子が、ｎｐｎ型トランジスタとして構成されているのがよい。ｎｐｎ型は動作の高速性に優れた構造である。しかし、ｎｐｎ型に限定されるものではなく、増幅率の大きさを重視するのであればｐｎｐ型がよい。

また、本発明の半導体装置の製造方法において、前記オーミック電極を、前記ヘテロ接合半導体素子のコレクタ電極の構成材料層のパターニングによって形成するのがよい。なお、電極の材料としては、電極が接する半導体層とオーミック接触を形成できる材料、例えば、チタン、白金および金がこの順に積層されたＴi／Ｐt／Ａuの３層構造を用いるのがよい。このような積層構造にすることで、下地の半導体層に対する密着性とオーミック接触性を実現することができる。

次に、本発明の好ましい実施の形態を図面参照下に具体的かつ詳細に説明する。

実施の形態１
実施の形態１では、主として請求項１〜３に記載した半導体装置、および請求項１４〜１６に記載した半導体装置の製造方法に関わる例として、前記ヘテロ接合半導体素子であるヘテロ接合バイポーラトランジスタ（ＨＢＴ）素子と、前記別の半導体素子である抵抗素子とが集積された半導体装置およびその製造方法について説明する。なお、本明細書中では、発明の主旨に照らして、同じ目的をもって設けられ、同等の機能を有する部材は、形状や大きさが多少異なっていても同じ指示番号で指示するものとする。

図１は、実施の形態１に基づくＨＢＴ素子１０と抵抗素子２０とが集積された半導体装置の構造を示す断面図である。

図１に示すように、ＨＢＴ素子１０では、有機金属気相成長法（ＭＯＣＶＤ法）や分子線エピタキシー法（ＭＢＥ法）を用いたエピタキシャル成長法によって、半絶縁性基板１の上に、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、およびエミッタキャップ層６が順次積層されている。

一例を挙げれば、ＨＢＴ素子１０はｎｐｎ型のＨＢＴであって、インジウム・リンＩnＰからなる半絶縁性基板１の上に、ｎ⁺型インジウム・ガリウム・ヒ素ＩnＧaＡs層からなるサブコレクタ層２、ｎ^-型ＩnＰ層からなるコレクタ層３、ｐ⁺型ＩnＧaＡs層からなるベース層４、ｎ型ＩnＰ層からなるエミッタ層５、そしてｎ⁺型ＩnＧaＡs層からなるエミッタキャップ層６が順次積層されている。各半導体層の厚さは、例えば、サブコレクタ層２が３００ｎｍ程度、コレクタ層３が５００ｎｍ程度、ベース層４が５０ｎｍ程度、エミッタ層５が７０ｎｍ程度、およびエミッタキャップ層６が１５０ｎｍ程度である。

但し、各層の材料や不純物濃度や膜厚は、上記の例に限定されるものではない。また、エネルギーバンドの不連続を解消するために、組成傾斜してグレーデッド層とした薄い層などが挿入されている構造についても、本実施の形態に含まれるものとする。

エミッタキャップ層６とエミッタ層５は、フォトリソグラフィとエッチングとによってメサ形状に加工され、エミッタメサを形成し、ベース層４とコレクタ層３も同様にメサ形状に加工され、ベース・コレクタメサを形成している。

電極は、サブコレクタ層２に接してコレクタ電極７が設けられ、ベース層４に接してベース電極８が設けられ、エミッタキャップ層６に接してエミッタ電極９が設けられている。電極７〜９の材料としては、それぞれが接する半導体層とオーミック接触を形成できる材料であるのがよい。例えば、チタン、白金および金がこの順に積層されたＴi／Ｐt／Ａuの３層構造などからなるのがよく、各層の厚さを、それぞれ、５０ｎｍ／５０ｎｍ／２００ｎｍとするのがよい。このような積層構造にすることで、下地の半導体層に対する密着性とオーミック接触性を実現できる。

なお、半絶縁性基板１としてＩnＰ基板を用いるのは、ＨＢＴ素子１０の動作速度の高速化を重視したためである。すなわち、ＩnＧaＡs系の半導体層では、Ｇaに比べてＩnの割合が大きい方が、電子移動度が大きくなる。この場合、Ｉnのイオン半径が大きいため、格子定数が０．５６ｎｍであるガリウム・ヒ素ＧaＡs基板は適合せず、格子定数が０．５８ｎｍとより大きいＩnＰ基板が適合する。このため、ＩnＰ基板を用いることで、動作速度の大きいＩnＧaＡs系の半導体層を、欠陥少なくエピタキシャル成長させることができる。インジウムの割合が小さい場合には、ＧaＡs基板を好適に用いることができる。

一方、半絶縁性基板１の、ＨＢＴ素子１０が形成されていない領域に、イオン注入法または不純物拡散法によって不純物が導入され、前記導電領域（および前記単一の導電型領域）である抵抗層１１が埋め込まれている。抵抗層１１は、サブコレクタ層２と同じ導電型とし、前述の例のようにサブコレクタ層２がｎ型である場合には、ｎ型不純物層とする。そして、サブコレクタ層２と同一の構成材料層４２をパターニングして得られた前記導電層である導電層１２および１３を介して、前記オーミック電極である素子電極１４および１５が取り出され、抵抗素子２０が形成されている。後述するように、素子電極１４および１５は、コレクタ電極７の構成材料層のパターニングによって形成される。

ＨＢＴ素子１０および抵抗素子２０の上部には、有機膜を塗布するなどの方法で、表面全面が平坦になるように、平坦化膜３０が形成されている。平坦化膜３０の材料としては、寄生容量を減らすために、ＢＣＢやポリイミドに代表される、誘電率の小さい、いわゆるｌｏｗ ｋ材料がよい。平坦化膜３０の上には配線３２（図１には断面だけが示されている。）が形成され、平坦化膜３０を貫いてコレクタ電極７、ベース電極８、エミッタ電極９、および素子電極１４、１５の各電極に達するコンタクトホールが形成され、これらのコンタクトホールを配線形成用金属で埋め込んで、各電極への配線３１が形成されている。

図２および図３は、実施の形態１に基づく半導体装置の作製工程のフローを示す断面図である。

まず、図２（ａ）に示すように、半絶縁性基板１としてインジウム・リンＩnＰ基板を用意し、その上にＣＶＤ法（化学気相成長法）などによって酸化シリコン材料層を形成する。次に、フォトリソグラフィとエッチングによって酸化シリコン材料層をパターニングして、抵抗層１１に対応する開口部５２を有する酸化シリコン膜５１を形成する。

次に、図２（ｂ）に示すように、酸化シリコン膜５１をマスクとして、不純物イオンをイオン注入する。続いて、酸化シリコン膜５１を除去した後、活性化アニール処理を行い、抵抗層１１を形成する。この際、例えば、Ｓi⁺イオンを１２０ｋｅＶの加速電圧によって３×１０¹²ｃｍ^-2のイオン密度で注入すると、約１ｋΩ／ｃｍ²の抵抗層を得ることができる。

次に、図２（ｃ）に示すように、ＭＯＣＶＤ法やＭＢＥ法を用いたエピタキシャル成長法によって、半絶縁性基板１の全面にサブコレクタ構成材料層４２、コレクタ構成材料層４３、ベース構成材料層４４、エミッタ構成材料層４５、そしてエミッタキャップ構成材料層４６を順次積層して形成する。

一例を挙げれば、サブコレクタ構成材料層４２は厚さ３００ｎｍ程度のｎ⁺型ＩnＧaＡs層、コレクタ構成材料層４３は厚さ５００ｎｍ程度のｎ^-型ＩnＰ層、ベース構成材料層４４は厚さ５０ｎｍ程度のｐ⁺型ＩnＧaＡs層、エミッタ構成材料層４５は厚さ７０ｎｍ程度のｎ型ＩnＰ層、そしてエミッタキャップ構成材料層４６は厚さ１５０ｎｍ程度のｎ⁺型ＩnＧaＡs層である。なお、このときの成長温度は、５００〜７００℃程度の温度とする。

次に、図２（ｄ）に示すように、フォトレジスト５４をフォトリソグラフィによってパターニングして形成し、このフォトレジスト５４をマスクとしてエミッタキャップ構成材料層４６とエミッタ構成材料層４５とを選択的にエッチングして、エミッタキャップ層６とエミッタ層５からなるエミッタメサを形成する。

次に、図２（ｅ）に示すように、フォトレジスト５５をフォトリソグラフィによってパターニングして形成し、このフォトレジスト５５をマスクとしてベース構成材料層４４とコレクタ構成材料層４３とを選択的にエッチングして、ベース層４およびコレクタ層３からなるからなるベース・コレクタメサを形成する。

次に、図３（ｆ）および（ｇ）に示すように、リフトオフ法によって、ＨＢＴ素子１０のコレクタ電極７、ベース電極８、およびエミッタ電極９と、抵抗素子２０の素子電極１４および１５との各電極を形成する。

すなわち、まず、図３（ｆ）に示すように、全面に塗布法などによってフォトレジスト層を形成した後、フォトリソグラフィによってパターニングして、各電極を形成しようとする領域以外を被覆するマスク層５６を形成する。次に、蒸着法などによって全面に、例えばチタン、白金および金がこの順に積層されたＴi／Ｐt／Ａuの３層構造からなる電極材料層４７を、各層の厚さが例えば５０ｎｍ／５０ｎｍ／２００ｎｍになるように形成する。電極をこのような積層構造にすることで、下地の半導体層に対する密着性とオーミック接触性とを実現することができる。

続いて、図３（ｇ）に示すように、マスク層５６を溶解除去することにより、その上に堆積した電極材料層４７を除去して、コレクタ電極７、ベース電極８、エミッタ電極９、および素子電極１４、１５の各電極となる電極材料層４７のみを残す。このようにして、素子電極１４および１５は、コレクタ電極７と同じ前記構成材料層である電極材料層１７のパターニングによって同じ工程で形成される。

次に、図３（ｈ）に示すように、フォトレジスト５７をフォトリソグラフィによってパターニングして形成し、このフォトレジスト５６をマスクとして選択的に、基板１が露出するまでサブコレクタ構成材料層４２をエッチングして、メサ形状のサブコレクタ層２を形成し、ＨＢＴ素子１０間を電気的に分離する。この際、抵抗素子２０の形成領域において、素子電極１４および１５の下部のサブコレクタ構成材料層４２を残し、抵抗層１１の両端部を素子電極１４および１５に接続する導電層１２および１３を形成する。

なお、ＩnＧaＡsからなるサブコレクタ構成材料層４２のエッチング液は、ＩnＰからなる基板１をエッチングすることはない。このように、エッチング液を適切に選択することでほぼ完全なエッチング選択性が得られ、半絶縁性基板１をエッチングすることなく、サブコレクタ構成材料層４２のみをエッチング除去することができる。

次に、図３（ｉ）に示すように、基板１の全面にスピンコーティング法などによってＢＣＢなどを塗布した後、硬化処理を行って、平坦化膜３０を形成する。続いて、平坦化膜３０にリソグラフィと反応性イオンエッチング（ＲＩＥ）などの公知の技術によってコンタクトホールを開口し、コンタクトホールを含んだ配線形成位置に配線形成用金属を配置して、電極への配線３１および配線３２を形成する。この後、公知の作製方法によって、さらなる配線の形成や保護膜の形成などの後工程を行う。

以上に説明したように、本実施の形態の半導体装置によれば、抵抗素子２０の素子電極１４および１５が、サブコレクタ構成材料層４２をパターニングして得られた導電層１２および１３を介して取り出されている。このため、半絶縁性基板１内に形成された抵抗層１１に直接に電極を形成する場合に比べて、サブコレクタ構成材料層４２の厚さ分だけ、積層方向における素子電極１４および１５の形成位置を高い位置にすることができ、ヘテロ接合半導体素子１０に設けられる電極７〜９との積層方向における高低差を縮小することができる。この結果、積層方向における素子電極１４および１５の位置がコレクタ電極７の位置と同じになり、平坦化膜３０などを形成した後、これらの膜に素子電極１４および１５への配線形成用のコンタクトホールを形成する際の難易度がＨＢＴ素子１０単独の場合と同程度に容易になる。また、サブコレクタ構成材料層４２、従って導電層１２および１３は、高濃度の不純物が添加されているので、素子電極１４および１５とのコンタクト抵抗が小さくなる。

また、抵抗素子２０を構成する抵抗層１１とが、半絶縁性基板１に埋め込まれて形成されるので、ＨＢＴ素子１０を形成する構成材料層４２〜４６とは独立に、任意の特性の抵抗層１１並びに抵抗素子２０を形成することができる。また、メサエッチングによるパターニングを行わないので、パターニングのばらつきによって抵抗素子２０の特性がばらつくこともない。また、抵抗素子２０で発生する熱を半絶縁性基板１へ直接放熱することができるので、この熱がＨＢＴ素子１０に与える影響を最小限に抑えることができる。

しかも、本実施の形態の半導体装置の製造方法によれば、確立された半導体技術のみを用いているので、ＨＢＴ素子１０と抵抗素子２０が集積された半導体装置を効率よく確実に製造することができる。この際、抵抗素子２０の製造工程の大部分をＨＢＴ素子１０の製造工程と同時に行うことができるので、工程数をさほど増加させることなく、ＨＢＴ素子１０に抵抗素子２０を集積することができ、半導体装置のサイズとコストを減少させ、信頼性を向上させることができる。

実施の形態２
実施の形態２では、主として請求項１および４に記載した半導体装置、および請求項１４〜１６に記載した半導体装置の製造方法に関わる例として、前記ヘテロ接合半導体素子であるヘテロ接合バイポーラトランジスタ（ＨＢＴ）素子と、前記別の半導体素子であるダイオード素子とが集積された半導体装置およびその製造方法について説明する。このダイオード素子は、例えば、ＨＢＴの保護ダイオードとして好適なものである。実施の形態２では、前記別の半導体素子として抵抗素子ではなく、ダイオード素子を形成する点だけが実施の形態１と異なっている。それ以外については実施の形態１と同じであるので、主として相違点について説明する。

図４は、実施の形態２に基づくＨＢＴ素子１０とダイオード素子４０とが集積された半導体装置の構造を示す断面図である。ＨＢＴ素子１０は、実施の形態１と同じものであるので、ここでの説明は省略する。

半絶縁性基板１の、ＨＢＴ素子１０が形成されていない領域に、イオン注入法または不純物拡散法によって不純物が導入され、前記導電領域、すなわち、前記第１導電型領域および前記第２導電型領域として、ｐ⁺型不純物層２２およびｎ⁺型不純物層２１、２３が、それぞれ埋め込まれている。これらの不純物層２１〜２３は、導電方向において互いに連接された構造をなし、ｎｐｎ型の接合が形成されている。そして、サブコレクタ構成材料層４２をパターニングして得られた導電層１２および１３を介して、前記オーミック電極である素子電極１４および１５が取り出され、ｎｐｎ型ダイオード素子４０が形成されている。実施の形態１で既述したように、この素子電極１４および１５は、コレクタ電極７の構成材料層のパターニングによって形成される。

ｎｐｎ型ダイオード素子４０は、２つのｐｎ接合が背中合わせ（back to back）に接続されたのに相当する構造を有する。ＨＢＴ素子１０の保護素子として用いられた場合には、ＨＢＴ素子１０の端子間に印加された過大な電圧をｐｎ接合の降伏現象によってバイパスし、ＨＢＴ素子１０を過大な電圧から保護する。この際、２つのｐｎ接合が逆向きに配置されているので、正負いずれの過大な電圧に対しても保護作用を行うことができる。

ダイオード素子４０を保護ダイオードとして用いる場合には、ｎ⁺型不純物層２１および２３の不純物濃度を、ｐ⁺型不純物層２２の不純物濃度よりも小さく設定すると、ダイオードの降伏（ブレークダウン）電圧はｎ型層の不純物濃度で決まるようになり、降伏電圧の制御が容易になるので、好ましい。

なお、本実施の形態では、ＨＢＴ素子１０が速度に優れるｎｐｎ型であるのに合わせて、ダイオード素子４０がｎｐｎ型である例を示すが、ＨＢＴ素子１０がｐｎｐ型である場合には、ダイオード素子４０もｐｎｐ型であるのがよい。

実施の形態１と同様、ＨＢＴ素子１０およびダイオード素子４０の上部には、ＢＣＢやポリイミドなどからなる平坦化膜３０が形成されている。平坦化膜３０の上には配線３２（図４には断面だけが示されている。）が形成され、平坦化膜３０を貫いてコレクタ電極７、ベース電極８、エミッタ電極９、および素子電極１４、１５の各電極に達するコンタクトホールが形成され、これらのコンタクトホールを配線形成用金属で埋め込んで、各電極への配線３１が形成されている。

図５および図６は、実施の形態２に基づく半導体装置の作製工程のフローを示す断面図である。

まず、図５（ａ）に示すように、半絶縁性基板１としてインジウム・リンＩnＰ基板を用意し、その上にＣＶＤ法などによって酸化シリコン材料層を形成する。次に、フォトリソグラフィとエッチングによって酸化シリコン材料層をパターニングして、ｎ⁺型不純物層２１および２３に対応する開口部５９を有する酸化シリコン層５８を形成する。次に、酸化シリコン層５８をマスクとして、不純物イオンをイオン注入する。この際、例えばＳi⁺イオンを２００ｋｅＶの加速電圧によって、２×１０¹³ｃｍ^-2のイオン密度で注入する。続いて、酸化シリコン膜５８を除去した後、８５０℃程度の温度で活性化アニール処理を行い、ｎ⁺型不純物層２１および２３を形成する。

次に、図５（ｂ）に示すように、半絶縁性基板１の上に、ＣＶＤ法などによって窒化シリコン材料層を形成し、フォトリソグラフィとエッチングによって窒化シリコン材料層をパターニングして、ｐ⁺型不純物層２２に対応する開口部６１を有する窒化シリコン層６０を形成する。次に、窒化シリコン層６０をマスクとして、熱拡散によって半絶縁性基板１にｐ型不純物を導入して、ｐ⁺型不純物層２２を形成する。例えば、気体状のトリメチル亜鉛を流しながら７００℃程度に加熱して、ｐ型不純物として亜鉛Ｚnを導入する。この方法によれば、活性化アニール処理を行わずに、１×１０¹⁹ｃｍ^-3程度の高濃度ｐ⁺層を形成できるメリットがある。終了後、窒化シリコン層６０を除去する。

１×１０¹⁹ｃｍ^-3程度の高濃度ｐ⁺層は、ベリリウムイオンＢe⁺やマグネシウムイオンＭg⁺のイオン注入によっても形成することができる。この場合、イオン注入後のｐ⁺型不純物層２２の活性化アニール処理が必要だが、この活性化アニール処理は、Ｓi⁺イオンを注入したｎ⁺型不純物層２１および２３の活性化アニール処理と同時に行うことができる。

この後の工程は、実施の形態１と同様である。

すなわち、まず、図５（ｃ）に示すように、ＭＯＣＶＤ法やＭＢＥ法を用いたエピタキシャル成長法によって、半絶縁性基板１の全面にサブコレクタ構成材料層４２、コレクタ構成材料層４３、ベース構成材料層４４、エミッタ構成材料層４５、そしてエミッタキャップ構成材料層４６を順次積層して形成する。この際、成長温度は、ｐ⁺不純物層２２の不純物、例えば亜鉛Ｚnが再分布しないような温度、例えば６００℃以下の温度を選ぶようにする。

次に、図５（ｄ）および図５（ｅ）に示す工程で、フォトリソグラフィとエッチングによって、エミッタキャップ層６とエミッタ層５からなるエミッタメサ、およびベース層４およびコレクタ層３からなるからなるベース・コレクタメサを形成する。

次に、図６（ｆ）および（ｇ）に示すように、リフトオフ法によって、ＨＢＴ素子１０のコレクタ電極７、ベース電極８、およびエミッタ電極９、並びにダイオード素子４０の素子電極１４および１５の各電極を形成する。すなわち、まず、図６（ｆ）に示すようにフォトレジスト層をパターニングして、各電極を形成しようとする領域以外を被覆するマスク層５６を形成する。次に、蒸着法などによって、例えばＴi／Ｐt／Ａuの３層構造からなる電極材料層４７を形成する。電極をこのような積層構造にすることで、下地の半導体層に対する密着性とオーミック接触性とを実現することができる。

続いて、図６（ｇ）に示すように、マスク層５６を溶解除去することにより、その上に堆積した電極材料層４７を除去して、コレクタ電極７、ベース電極８、エミッタ電極９、および素子電極１４、１５の各電極となる電極材料層４７のみを残す。このようにして、素子電極１４および１５は、コレクタ電極７と同じ電極材料層４７のパターニングによって形成される。

次に、図６（ｈ）に示すように、フォトレジスト５７をパターニングして形成し、このフォトレジスト５６をマスクとして、基板１が露出するまでサブコレクタ構成材料層４２を選択的にエッチングして、メサ形状のサブコレクタ層２を形成し、ＨＢＴ素子１０間を電気的に分離する。この際、抵抗素子２０の形成領域において、素子電極１４および１５の下部のサブコレクタ構成材料層４２を残し、抵抗層１１の両端部を素子電極１４および１５に接続する導電層１２および１３を形成する。

なお、ＩnＧaＡsからなるサブコレクタ構成材料層４２のエッチング液は、ＩnＰからなる基板１をエッチングすることはない。このように、エッチング液を適切に選択することでほぼ完全なエッチング選択性が得られ、半絶縁性基板１をエッチングすることなく、サブコレクタ構成材料層４２のみをエッチング除去することができる。

次に、図３（ｉ）に示すように、基板１の全面にスピンコーティング法などによってＢＣＢなどをからなる平坦化膜３０を形成する。続いて、平坦化膜３０にコンタクトホールを開口し、コンタクトホールを含んだ配線形成領域に配線形成用金属を配置して、電極への配線３１および配線３２を形成する。この後、公知の作製方法によって、さらなる配線の形成や保護膜の形成などの後工程を行う。

以上に説明したように、本実施の形態の半導体装置によれば、ダイオード素子４０の素子電極１４および１５が、サブコレクタ構成材料層４２をパターニングして得られた導電層１２および１３を介して、取り出されている。このため、半絶縁性基板１内に形成されたｎ⁺型不純物層２１および２３に直接に電極を形成する場合に比べて、サブコレクタ構成材料層４２の厚さ分だけ、積層方向における素子電極１４および１５の形成位置を高い位置にすることができ、ヘテロ接合半導体素子１０に設けられる電極７〜９との積層方向における高低差を縮小することができる。この結果、積層方向における素子電極１４および１５の位置がコレクタ電極７の位置と同じになり、平坦化膜３０などを形成した後、これらの膜に素子電極１４および１５への配線形成用のコンタクトホールを形成する際の難易度がＨＢＴ素子１０単独の場合と同程度に容易になる。また、サブコレクタ構成材料層４２、従って導電層１２および１３は、高濃度の不純物が添加されているので、素子電極１４および１５とのコンタクト抵抗が小さくなる。

また、ダイオード素子４０を構成するｎ⁺型不純物層２１、２３およびｐ⁺型不純物層２２が、半絶縁性基板１に埋め込まれて形成されるので、ＨＢＴ素子１０を形成する構成材料層４２〜４６とは独立に、任意の特性の不純物層２１〜２３並びにダイオード素子４０を形成することができる。また、メサエッチングによるパターニングを行わないので、パターニングのばらつきによってダイオード素子４０の特性がばらつくこともない。また、ダイオード素子４０で発生する熱を半絶縁性基板１へ直接放熱することができるので、この熱がＨＢＴ素子１０に与える影響を最小限に抑えることができる。

しかも、本実施の形態の半導体装置の製造方法によれば、確立された半導体技術のみを用いているので、ＨＢＴ素子１０とダイオード素子４０が集積された半導体装置を効率よく確実に製造することができる。この際、ダイオード素子４０の製造工程の大部分をＨＢＴ素子１０の製造工程と同時に行うことができるので、工程数をさほど増加させることなく、ＨＢＴ素子１０にダイオード素子４０を集積することができ、半導体装置のサイズとコストを減少させ、信頼性を向上させることができる。

実施の形態３
実施の形態３では、主として請求項１および５に記載した半導体装置、および請求項１４〜１６に記載した半導体装置の製造方法に関わる例として、前記ヘテロ接合半導体素子であるヘテロ接合バイポーラトランジスタ（ＨＢＴ）素子と、前記別の半導体素子であるダイオード素子とが集積された半導体装置およびその製造方法について説明する。このダイオード素子は、例えば、ＨＢＴの保護ダイオードとして好適なものである。

実施の形態２では、導電層１２および１３は、電極１４および１５をより高い位置に形成するためのコンタクト層としてのみ用いられている。これに対し、実施の形態３では、導電層１２および１３に相当するｎ⁺型導電層２４および２６は、上記と同様の役割をはたしながら、前記第２導電型の導電層として、ｐｎ接合を構成する一方の導電型層として機能し、ダイオード素子５０を形成する。それ以外の点では実施の形態２と同様であるので、主として相違点について説明する。なお、ｎ⁺型導電層２４および２６は、材質的には実施の形態２の導電層１２および１３と全く同じものである。

図７は、実施の形態３に基づくＨＢＴ素子１０とダイオード素子５０とが集積された半導体装置の構造を示す断面図である。ＨＢＴ素子１０は、実施の形態１と同じものであるので、ここでの説明は省略する。

半絶縁性基板１の、ＨＢＴ素子１０が形成されていない領域に、イオン注入法または不純物拡散法によって不純物が導入され、前記導電領域（および前記単一の第１導電型領域）であるｐ⁺型不純物層２５が埋め込まれている。これに接して、サブコレクタ構成材料層４２をパターニングして得られたｎ⁺型導電層２４および２６が形成されている。ｎ⁺型導電層２４、ｐ⁺型不純物層２５、およびｎ⁺型導電層２６は、導電方向において互いに連接された構造をなし、ｎｐｎ型の接合が形成されている。そして、ｎ⁺型導電層２４および２６に接して、前記オーミック電極である素子電極１４および１５が設けられ、ｎｐｎ型ダイオード素子５０が形成されている。素子電極１４および１５が、コレクタ電極７の構成材料層のパターニングによって形成されるのは、実施の形態１および２と同じである。

ｎｐｎ型ダイオード素子５０は、実施の形態２で述べたｎｐｎ型ダイオード素子４０と同様、２つのｐｎ接合が背中合わせ（back to back）に接続されたのに相当する構造を有し、ＨＢＴ素子１０の保護素子として用いられた場合には、ＨＢＴ素子１０に印加される過大な電圧をｐｎ接合の降伏現象によってバイパスすることによって、正負いずれの過大な電圧に対してもＨＢＴ素子１０を保護することができる。

本実施の形態では、ｎ⁺型導電層２４および２６がｐｎ接合を構成するｎ型層として機能するので、実施の形態２で設けられていたｎ⁺型不純物層２１および２３が不要になり、作製工程が簡略になる利点がある。ただし、ＨＢＴ１０のサブコレクタ構成材料層４２をパターニングしてｐｎ接合のｎ型層を形成するので、ダイオード素子５０の特性がサブコレクタ構成材料層４２の材質によって制限される場合が考えられ、また、パターニングのばらつきによって特性にばらつきが生じる可能性もある。

しかしながら、ＨＢＴの保護素子として用いる用途には、上記の問題点はさほど重要ではない。例えば、パターニングのばらつきは、接合容量のばらつきを生じるが、降伏（ブレークダウン）電圧には無関係である。ｐｎ接合の降伏電圧は、ｐ⁺型不純物層２５の不純物濃度をｎ⁺型導電層２４および２６の不純物濃度よりも小さく設定すると、ｐ型層の不純物濃度で決まるようになり、サブコレクタ構成材料層４２の材質に依存することなく、ｐ⁺型不純物層２５の不純物濃度によって降伏電圧の制御を行うことができる。

ダイオード素子５０では、ｐｎ接合の接合容量を低減するため、ｐ⁺型不純物層２５と、ｎ⁺型導電層２４および２６との接触面積は、できるだけ小さくするのがよい。例えば、接合部の幅が０．５μｍ程度になるようにする。このように、接合容量を容易に制御できるのもダイオード素子５０の利点である。

なお、本実施の形態では、ＨＢＴ素子１０が速度に優れるｎｐｎ型であるのに合わせて、ダイオード素子４０がｎｐｎ型である例を示すが、ＨＢＴ素子１０がｐｎｐ型である場合には、ダイオード素子４０もｐｎｐ型であるのがよい。

実施の形態２と同様、ＨＢＴ素子１０およびダイオード素子５０の上部には、ＢＣＢやポリイミドなどからなる平坦化膜３０が形成されている。平坦化膜３０の上には（図７には断面だけが示されている。）が形成され、平坦化膜３０を貫いてコレクタ電極７、ベース電極８、エミッタ電極９、および素子電極１４、１５の各電極に達するコンタクトホールが形成され、これらのコンタクトホールを配線形成用金属で埋め込んで、各電極への配線３１が形成されている。

図８および図９は、実施の形態３に基づく半導体装置の作製工程のフローを示す断面図である。

まず、図８（ａ）に示すように、半絶縁性基板１としてインジウム・リンＩnＰ基板を用意し、その上にＣＶＤ法などによって酸化シリコン材料層を形成する。次に、フォトリソグラフィとエッチングによって酸化シリコン材料層をパターニングして、ｐ⁺型不純物層２５に対応する開口部６３を有する酸化シリコン膜６２を形成する。

次に、図８（ｂ）に示すように、酸化シリコン膜６２をマスクとして、不純物イオンをイオン注入する。この際、例えばＺn⁺イオンを２００ｋｅＶの加速電圧によって、２×１０¹⁵ｃｍ^-2のイオン濃度で注入する。続いて、酸化シリコン膜６２を除去した後、活性化アニール処理を行い、ｐ⁺型不純物層２５を形成する。

この後の工程は、実施の形態２と同様である。

すなわち、まず、図８（ｃ）に示すように、ＭＯＣＶＤ法やＭＢＥ法を用いたエピタキシャル成長法によって、半絶縁性基板１の全面にサブコレクタ構成材料層４２、コレクタ構成材料層４３、ベース構成材料層４４、エミッタ構成材料層４５、そしてエミッタキャップ構成材料層４６を順次積層して形成する。この際、成長温度は、ｐ⁺型不純物層２５の不純物、例えば亜鉛Ｚnが再分布しないような温度を選ぶようにする。

次に、図８（ｄ）および図８（ｅ）に示す工程で、フォトリソグラフィとエッチングによって、エミッタキャップ層６とエミッタ層５からなるエミッタメサ、およびベース層４およびコレクタ層３からなるからなるベース・コレクタメサを形成する。

次に、図９（ｆ）および（ｇ）に示すように、リフトオフ法によって、ＨＢＴ素子１０のコレクタ電極７、ベース電極８、およびエミッタ電極９、並びにダイオード素子４０の素子電極１４および１５の各電極を形成する。すなわち、まず、図９（ｆ）に示すようにフォトレジスト層をパターニングして、各電極を形成しようとする領域以外を被覆するマスク層５６を形成する。次に、蒸着法などによって、例えばＴi／Ｐt／Ａuの３層構造からなる電極材料層４７を形成する。電極をこのような積層構造にすることで、下地の半導体層に対する密着性とオーミック接触性とを実現することができる。

続いて、図９（ｇ）に示すように、マスク層５６を溶解除去することにより、その上に堆積した電極材料層４７を除去して、コレクタ電極７、ベース電極８、エミッタ電極９、および素子電極１４、１５の各電極となる電極材料層４７のみを残す。このようにして、素子電極１４および１５は、コレクタ電極７と同じ電極材料層４７のパターニングによって形成される。

次に、図９（ｈ）に示すように、フォトレジスト５７をパターニングして形成し、このフォトレジスト５６をマスクとして、基板１が露出するまでサブコレクタ構成材料層４２を選択的にエッチングして、メサ形状のサブコレクタ層２を形成し、ＨＢＴ素子１０間を電気的に分離する。この際、抵抗素子２０の形成領域において、素子電極１４および１５の下部のサブコレクタ構成材料層４２を残し、抵抗層１１の両端部を素子電極１４および１５に接続する導電層１２および１３を形成する。

なお、ＩnＧaＡsからなるサブコレクタ構成材料層４２のエッチング液は、ＩnＰからなる基板１をエッチングすることはない。このように、エッチング液を適切に選択することでほぼ完全なエッチング選択性が得られ、半絶縁性基板１をエッチングすることなく、サブコレクタ構成材料層４２のみをエッチング除去することができる。

次に、図９（ｉ）に示すように、基板１の全面にスピンコーティング法などによってＢＣＢなどをからなる平坦化膜３０を形成する。続いて、平坦化膜３０にコンタクトホールを開口し、コンタクトホールを含んだ配線形成領域に配線形成用金属を配置して、電極への配線３１および配線３２を形成する。この後、公知の作製方法によって、さらなる配線の形成や保護膜の形成などの後工程を行う。

以上に説明したように、本実施の形態の半導体装置によれば、実施の形態２に比べて、ダイオード素子５０の製造工程数が少なくなる利点がある。ＨＢＴ１０のサブコレクタ構成材料層４２をパターニングしてｐｎ接合のｎ型層を形成するので、ダイオード素子５０の特性が制限されたり、ばらつく場合も考えられるが、ＨＢＴの保護素子として用いる用途には問題にならない。

それ以外の点では実施の形態２と同じであるので、共通点に関しては実施の形態２と同様の作用効果が得られるのは言うまでもない。すなわち、本実施の形態の半導体装置によれば、素子電極１４および１５が、半絶縁性基板１に接して電極を形成する場合に比べて、ダイオード素子５０の素子電極１４および１５の、積層方向における形成位置を、サブコレクタ構成材料層４２の厚さ分だけ高い位置にすることができ、ヘテロ接合半導体素子１０に設けられる電極７〜９との積層方向における高低差を縮小することができる。この結果、積層方向における素子電極１４および１５の位置がコレクタ電極７の位置と同じになり、平坦化膜３０などを形成した後、これらの膜に素子電極１４および１５への配線形成用のコンタクトホールを形成する際の難易度がＨＢＴ素子１０単独の場合と同程度に容易になる。また、サブコレクタ構成材料層４２、従ってｎ⁺型導電層２４および２６は、高濃度の不純物が添加されているので、素子電極１４および１５とのコンタクト抵抗が小さくなる。

また、ダイオード素子５０を構成するｐ⁺型不純物層２５が、半絶縁性基板１に埋め込まれて形成されるので、ＨＢＴ素子１０を形成する構成材料層４２〜４６とは独立に、任意の特性のｐ⁺型不純物層２５を形成することができ、ダイオード素子５０の特性、例えば降伏電圧が制限されることが少ない。また、ｐ⁺型不純物層２５のメサエッチングによるパターニングを行わないので、パターニングのばらつきによってダイオード素子５０の特性がばらつくことが少ない。また、ダイオード素子５０で発生する熱を半絶縁性基板１へ直接放熱することができるので、この熱がＨＢＴ素子１０に与える影響を最小限に抑えることができる。

しかも、本実施の形態の半導体装置の製造方法によれば、確立された半導体技術のみを用いているので、ＨＢＴ素子１０とダイオード素子５０が集積された半導体装置を効率よく確実に製造することができる。この際、ダイオード素子５０の製造工程の大部分をＨＢＴ素子１０の製造工程と同時に行うことができるので、工程数をさほど増加させることなく、ＨＢＴ素子１０にダイオード素子５０を集積することができ、半導体装置のサイズとコストを減少させ、信頼性を向上させることができる。

以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。

本発明のヘテロ接合半導体装置及びその製造方法は、種々の電子回路に用いられ、その高速化および高集積化を実現するIII−Ｖ族化合物半導体によるヘテロ接合バイポーラトランジスタ（ＨＢＴ）などの半導体装置及びその製造方法として用いられ、半導体装置のサイズやコストの低減および信頼性の向上に寄与することができる。

本発明の実施の形態１に基づくＨＢＴ素子１０と抵抗素子２０とが集積された半導体装置の構造を示す断面図である。 同、ＨＢＴの作製工程のフローを示す断面図である。 同、ＨＢＴの作製工程のフローを示す断面図である。 本発明の実施の形態２に基づくＨＢＴ素子１０とダイオード素子４０とが集積された半導体装置の構造を示す断面図である。 同、ＨＢＴの作製工程のフローを示す断面図である。 同、ＨＢＴの作製工程のフローを示す断面図である。 本発明の実施の形態３に基づくＨＢＴ素子１０とダイオード素子５０とが集積された半導体装置の構造を示す断面図である。 同、ＨＢＴの作製工程のフローを示す断面図である。 同、ＨＢＴの作製工程のフローを示す断面図である。 同一基板にＨＢＴ素子と抵抗素子とを形成し、従来法と同様に平坦化膜と電極取り出し構造とを形成した半導体装置の構造を示す断面図である。

符号の説明

１…半絶縁性基板（例えば、ＩnＰ基板）、
２…サブコレクタ層（例えば、ｎ⁺型ＩnＧaＡs層）、
３…コレクタ層（例えば、ｎ^-型ＩnＰ層）、
４…ベース層（例えば、ｐ⁺型ＩnＧaＡs層）、５…エミッタ層（例えば、ｎ型ＩnＰ層）、
６…エミッタキャップ層（例えば、ｎ⁺型ＩnＧaＡs層）、７…コレクタ電極、
８…ベース電極、９…エミッタ電極、１０…ＨＢＴ素子、１１…抵抗層、
１２、１３…導電層、１４、１５…素子電極、２０…抵抗素子、
２１、２３…ｎ⁺型不純物層、２２…ｐ⁺型不純物層、２４、２６…ｎ⁺型導電層、
２５…ｐ⁺型不純物層、３０…平坦化膜、３１…電極への配線、３２…配線、
４０…ダイオード素子、４２…サブコレクタ構成材料層、４３…コレクタ構成材料層、
４４…ベース構成材料層、４５…エミッタ構成材料層、
４６…エミッタキャップ構成材料層、５０…ダイオード素子、５１…酸化シリコン層、
５２…開口部、５３〜５５、５７…フォトレジスト、５６…マスク層、
５８…酸化シリコン層、５９…開口部、６０…窒化シリコン層、６１…開口部、
６２…酸化シリコン層、６３…開口部、６４…フォトレジスト、１００…抵抗素子、
１０１、１０２…素子電極、１０３…コンタクトホール、１０４…電極への配線、
１０５…配線

Claims (16)

1. 少なくとも、サブコレクタ層、コレクタ層、ベース層及びエミッタ層が、この順で基体に積層されてなるヘテロ接合半導体素子と；前記基体内に形成された導電領域を有する別の半導体素子と；を具備する半導体装置において、
   前記別の半導体素子のオーミック電極が、前記サブコレクタ層と同一の構成材料層を パターニングして得られた導電層を介して、取り出されている
   ことを特徴とする、半導体装置。
2. 前記導電領域が、前記基体に埋め込まれた単一の導電型領域からなり、この導電型領域と前記オーミック電極とによって、前記別の半導体素子が抵抗素子として構成されている、請求項１に記載した半導体装置。
3. 前記導電型領域がｎ型又はｐ型である、請求項２に記載した半導体装置。
4. 前記導電領域が、前記基体に埋め込まれた、少なくとも、第１導電型領域及び第２導電型領域からなり、これらの導電型領域が、導電方向において互いに連接された構造をなし、前記別の半導体素子がｎｐｎ型又はｐｎｐ型のダイオードとして構成されている、請求項１に記載した半導体装置。
5. 前記導電領域が、前記基体に埋め込まれた単一の第１導電型領域からなり、この導電型領域の両端部に接して第２導電型の前記導電層が設けられ、前記別の半導体素子がｎｐｎ型又はｐｎｐ型のダイオードとして構成されている、請求項１に記載した半導体装置。
6. 前記ダイオードが前記ヘテロ接合半導体素子の保護ダイオードである、請求項４又は５に記載した半導体装置。
7. 前記基体が化合物半導体からなる、請求項１に記載した半導体装置。
8. 前記基体がインジウム・リンＩnＰからなる、請求項７に記載した半導体装置。
9. 前記導電領域が、ケイ素Ｓi又は亜鉛Ｚnの拡散又はイオン注入によって形成されている、請求項１に記載した半導体装置。
10. 前記ヘテロ接合半導体素子が、エピタキシャル成長によって前記基体に形成された半導体層からなる、請求項１に記載した半導体装置。
11. 前記ヘテロ接合半導体素子が、インジウム・リンに格子整合する半導体層によって形成されている、請求項１０に記載したヘテロ接合半導体装置。
12. 前記ヘテロ接合半導体素子が、へテロ接合バイポーラトランジスタとして構成されている、請求項１０に記載したヘテロ接合半導体装置。
13. 前記ヘテロ接合半導体素子が、ｎｐｎ型トランジスタとして構成されている、請求項１２に記載したヘテロ接合半導体装置。
14. 請求項１に記載した半導体装置の製造方法であって、
    前記基体内に前記導電領域を形成する工程と、
    少なくとも、前記サブコレクタ層、前記コレクタ層、前記ベース層及び前記エミッタ 層の構成材料層を、この順で前記基体に積層する工程と、
    前記構成材料層をパターニングして、少なくとも、前記サブコレクタ層、前記コレク タ層、前記ベース層及び前記エミッタ層からなるヘテロ接合半導体素子を形成する工程 と、
    前記サブコレクタ層の前記構成材料層をパターニングして前記別の半導体素子の前記 導電層を形成する工程と、
    前記導電層に前記オーミック電極を形成する工程と
    を有する、半導体装置の製造方法。
15. 前記オーミック電極を、前記ヘテロ接合半導体素子のコレクタ電極の構成材料層のパターニングによって形成する、請求項１４に記載した半導体装置の製造方法。
16. 請求項２〜１３のいずれか１項に記載した半導体装置を製造する、請求項１４に記載した半導体装置の製造方法。

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