TWI647838B - 異質接合雙極性電晶體 - Google Patents

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Abstract

本發明提供維持控制穩定性同時降低基極-集極間電容的集極電壓依存性的HBT。HBT具備:具有對向設置的第一主面和第二主面的半導體基板、依次層疊於半導體基板的第一主面側的集極層、基極層、以及射極層,集極層包括分散有多個金屬原子耦合而形成的金屬微粒的第一半導體層。

Description

異質接合雙極性電晶體
本發明涉及異質接合雙極性電晶體。
在可攜式電話等行動體通信機中,為了放大向基地台發送的無線頻率(RF:Radio Frequency)信號的功率,廣泛使用異質接合雙極晶體管(HBT:Heterojunction Bipolar Transistor)。HBT中,在高頻的RF信號的放大時,基極-集極間電容對應於集極電壓的變動而變動,從而有時失真特性惡化。因此,為了改善失真特性,要求相對於集極電壓的變動而基極-集極間電容的變動較小(即,基極-集極間電容的集極電壓依存性較低)。例如,專利文獻1中公開了一種通過研究集極層的摻雜分佈來降低基極-集極間電容的集極電壓依存性的HBT。
專利文獻1:國際公開第2015/005037號
專利文獻1所公開的HBT中,由於根據複雜的摻雜分佈來形成集極層,所以集極層製造時的摻雜工序變得複雜,從而有缺乏控制穩定性、量產時成品率降低的問題。
本發明是鑒於這樣的事情而完成的,其目的在於提供維持控制穩定性、同時降低基極-集極間電容的集極電壓依存性的HBT。
為了實現這樣的目的,本發明的一個方案的HBT具備:具有對向配置的第一主面和第二主面的半導體基板、依次層疊於半導體基板的第一主面側的集極層、基極層、以及射極層,集極層包括第一半導體層,在該第一半導體層分散有多個金屬原子耦合而形成的金屬微粒。
根據本發明,能夠提供維持控制穩定性、同時降低基極-集極間電容的集極電壓依存性的HBT。
1、1′、101‧‧‧半導體基板
2、2′、102‧‧‧子集極層
3、3′‧‧‧集極層
3a、3a′、103a‧‧‧第一集極層
3b、3b′、103b‧‧‧第二集極層
3c、3c′、3d、3e、103c‧‧‧阻擋層
4、104‧‧‧基極層
5、105‧‧‧射極層
6、7、106、107‧‧‧接觸層
8、8′、108‧‧‧集極電極
9、109‧‧‧基極電極
10、110‧‧‧射極電極
11、11′、111‧‧‧集極佈線
12、112‧‧‧基極佈線
13、113‧‧‧射極佈線
14、114‧‧‧導通孔
100A~100G‧‧‧HBT
120‧‧‧隔離溝
200‧‧‧功率放大電路
201‧‧‧高頻信號源
202、203‧‧‧電容器
204、205‧‧‧電感器
207‧‧‧負載電阻
208‧‧‧基極偏壓電源
209‧‧‧集極偏壓電源
230‧‧‧負荷線
242、252、504‧‧‧空乏層
402、501‧‧‧GaAs基體
404、502‧‧‧As微粒
503‧‧‧蕭特基接面
圖1是本發明的第一實施方式的HBT100A的剖視圖。
圖2A是使用了普通的HBT的功率放大電路的一例示性的電路圖。
圖2B是示出普通的HBT的集極電壓Vc與集極電流Ic的關係的曲線圖。
圖2C是示出普通的HBT的集極層中的耗盡層擴展的形態的示意圖。
圖3是示出普通的HBT的基極-集極間電壓Vbc與基極-集極間電容Cbc的關係的模擬結果的曲線圖。
圖4A是分散有As微粒的GaAs的穿透式電子顯微鏡照片。
圖4B是分散有As微粒的GaAs的穿透式電子顯微鏡照片的放大圖。
圖5A是一個As微粒以及其周邊區域的示意圖。
圖5B是多個As微粒以及其周邊區域的示意圖。
圖6是本發明的第一實施方式的變形例的HBT100B的剖視圖。
圖7是本發明的第一實施方式的其它變形例的HBT100C的剖視圖。
圖8是本發明的第一實施方式的其它變形例的HBT100D的局部剖視圖。
圖9A是示出本發明的第一實施方式的其它變形例的HBT100C的製造方法的流程圖。
圖9B是示出本發明的第一實施方式的其它變形例的HBT100C的製造方法的流程圖。
圖9C是示出本發明的第一實施方式的其它變形例的HBT100C的製造方法的流程圖。
圖9D是示出本發明的第一實施方式的其它變形例的HBT100C的製造方法的流程圖。
圖9E是示出本發明的第一實施方式的其它變形例的HBT100C的製造方法的流程圖。
圖9F是示出本發明的第一實施方式的其它變形例的HBT100C的製造方法的流程圖。
圖9G是示出本發明的第一實施方式的其它變形例的HBT100C的製造方法的流程圖。
圖9H是示出本發明的第一實施方式的其它變形例的HBT100C的製造方法的流程圖。
圖9I是示出本發明的第一實施方式的其它變形例的HBT100C的製造方法的流程圖。
圖10是示出本發明的第一實施方式的其它變形例的HBT100C的製造時的基板溫度的曲線圖。
圖11是本發明的第二實施方式的HBT100E的剖視圖。
圖12是本發明的第二實施方式的變形例的HBT100F的剖視圖。
圖13是本發明的第二實施方式的其它變形例的HBT100G的剖視圖。
圖14A是示出本發明的第二實施方式的其它變形例的HBT100G的製造方法的流程圖。
圖14B是示出本發明的第二實施方式的其它變形例的HBT100G的製造方法的流程圖。
圖14C是示出本發明的第二實施方式的其它變形例的HBT100G的製造方法的流程圖。
圖14D是示出本發明的第二實施方式的其它變形例的HBT100G的製造方法的流程圖。
圖14E是示出本發明的第二實施方式的其它變形例的HBT100G的製造方法的流程圖。
圖14F是示出本發明的第二實施方式的其它變形例的HBT100G的製造方法的流程圖。
圖14G是示出本發明的第二實施方式的其它變形例的HBT100G的製造方法的流程圖。
圖14H是示出本發明的第二實施方式的其它變形例的HBT100G的製造方法的流程圖。
圖14I是示出本發明的第二實施方式的其它變形例的HBT100G的製造方法的流程圖。
圖14J是示出本發明的第二實施方式的其它變形例的HBT100G的製造方法的流程圖。
圖14K是示出本發明的第二實施方式的其它變形例的HBT100G的製造 方法的流程圖。
圖14L是示出本發明的第二實施方式的其它變形例的HBT100G的製造方法的流程圖。
以下,參照附圖對本發明的實施方式進行詳細說明。此外,對相同的要件標註相同的附圖標記,並省略重複的說明。
首先,參照圖1~圖5B,對本發明的第一實施方式的HBT進行說明。圖1是本發明的第一實施方式的HBT100A的剖視圖。HBT100A形成於半導體基板1上,包括子集極層2、集極層3、基極層4、射極層5、接觸層6、7、電極、以及佈線等。
半導體基板1例如由GaAs構成,具有平行於Y軸的寬度方向、平行於X軸的縱深方向、以及平行於Z軸的厚度方向。並且,半導體基板1具有平行於XY平面且對置的第一主面(Z軸正方向側)以及第二主面(Z軸負方向側)。半導體基板1的材料並不限定於GaAs,也可以是Si、InP、SiC、GaN等。
在半導體基板1的第一主面側,依次在Z軸正方向上層疊有子集極層2、集極層3、基極層4、射極層5、接觸層6、以及接觸層7的各層。此外,以下所示的材料、摻雜濃度、以及膜厚等示例,並不限定於此。
子集電層2形成於半導體基板1上。子集極層2的材料沒有特別限定,例如可以舉出具有結晶構造的材料。子集極層2和集極層3一起作為集極發揮功能。
集電層3(第一半導體層)形成於子集極層2上。集極層3的材料沒有特別限定,例如可以舉出具有結晶構造的材料。在本實施方式中,子集極層2以及集極層3例如包含GaAs作為主成分。
此外,子集極層以及集極層可以是n型半導體也可以是p型半導體。在子集極層以及集極層是n型半導體的情況下,HBT為npn電晶體。並且,在子集極層以及集極層是p型半導體的情況下,HBT為pnp電晶體。其中,由於對於GaAs而言,霍爾遷移率比電子遷移率低(電子遷移率為0.85m2/Vs左右,霍爾遷移率為0.04m2/Vs左右。),所以從與pnp電晶體相比頻率特性更好的觀點看,較佳為npn電晶體。此外,為了使半導體層為n型,摻雜Si、S、Se、Te、Sn等摻雜劑,並且為了使之為p型,摻雜C、Mg、Be、Zn等摻雜劑。在本實施方式中,子集極層2是n型半導體,集極層3是非摻雜層。具體而言,例如,子集極層2的Si摻雜濃度為5×1018cm-3,膜厚為600nm,集極層3的膜厚為1.0μm。此外,集極層3也可以是將n型摻雜原子(例如,Si等)摻雜成摻雜濃度1×1017cm-3以下的n型半導體。在下文中詳細說明集極層3的結構。
基極層4形成於集極層3上。基極層4的材料沒有特別限定,例如可以是GaAs、AlGaAs、InGaAs、GaAsSb、GaAsPBi、GaInNAs、GaAsBi、GaAsN、GaAsBiN等材料,並且也可以是將它們組合後的多層基極構造、或者組成梯度基極構造、又或者摻雜濃度梯度基極構造等。在本實施方式中,基極層4例如與子集極層2以及集極層3相同地包含GaAs作為主成分。
並且,作為基極層4的主成分的GaAs可以是n型半導體,也可以是p型半導體。在本實施方式中,由於子集極層2是n型半導體, 所以基極層4的GaAs是p型半導體。基極層4的C摻雜濃度為5×1019cm-3,膜厚為96nm。
射極層5形成於基極層4上。若射極層5的材料是半導體則沒有特別限定,例如也可以是InGaP、AlGaAs等材料。在本實施方式中,由於射極層5與基極層4形成為異質接面,所以較佳由以與基極層4的主成分晶格匹配的材料作為主成分的半導體來構成。在本實施方式中,射極層5例如是包含InGaP作為主成分的n型半導體,InP摩爾比為0.48,Si摻雜濃度為4×1017cm-3,膜厚為35nm。
在射極層5上的一部分形成有接觸層6、7。接觸層6例如是包含GaAs作為主成分的n型半導體,Si摻雜濃度為5×1018cm-3,膜厚為50nm。接觸層7例如是包含InGaAs作為主成分的n型半導體,InAs摩爾比為0.5,Si摻雜濃度為1×1019cm-3,膜厚為50nm。此外,HBT100A也可以不具備接觸層6、7中任一個,並且也可以具備與這些接觸層不同的半導體層。
集極電極8在子集極層2上隔著集極層3而分別(一對)地形成於子集極層2的寬度方向(Y軸方向)的兩側。此外,集極電極8也可以在子集極層2上形成於集極層3的任意一側。集極電極8的材料沒有特別限定,例如是AuGe/Ni/Au等。本實施方式中,集極電極8是AuGe(膜厚為60nm)/Ni(膜厚為10nm)/Au(膜厚為200nm)。此外,“/”此一符號表示層疊構造。例如,“AuGe/Ni”示出在AuGe上層疊有Ni的構造。以下的說明中也相同。
基極電極9形成於基極層4上。基極電極9的材料沒有特別限定,例如是Ti/Pt/Au等。本實施方式中,基極電極9是Ti(膜厚為50nm) /Pt(膜厚為50nm)/Au(膜厚為200nm)。
射極電極10形成於接觸層7上。射極電極10的材料沒有特別限定,例如是Mo/Ti/Pt/Au、WSi、AuGe/Ni/Au等。本實施方式中,射極電極10是Mo(膜厚為10nm)/Ti(膜厚為5nm)/Pt(膜厚為30nm)/Au(膜厚為200nm)。
集極佈線11、基極佈線12、以及射極佈線13分別形成於集極電極8、基極電極9、以及射極電極10上。
此處,在說明集極層3之前,參照圖2A~2C以及圖3,對HBT的基極-集極間電容Cbc的集極電壓依存性進行說明。圖2A是使用了普通的HBT的功率放大電路的電路圖的一個例子,圖2B是示出普通的HBT的集極電壓Vc與集極電流Ic的關係的曲線圖,圖2C是示出普通的HBT的集極層中的空乏層擴展的形態的示意圖。此外,在圖2B所示的曲線圖中,縱軸示出集極電流Ic(mA),橫軸示出集極電壓Vc(V),該曲線圖示出使基極電流變化的情況下的Vc-Ic特性。
圖2A所示的功率放大電路200具備高頻信號源201、電容器202、203、電感器204、205、HBT206、負載電阻207、基極偏壓電源208、以及集極偏壓電源209。在功率放大電路200中,從高頻信號源201輸出的RF信號通過電容器202而被供給至射極接地的HBT206的基極。HBT206從集極輸出將RF信號放大後的放大信號。此處,如圖2B所示,HBT206的集極電壓Vc以及集極電流Ic採取由負載電阻207決定的負荷線230上的動作點。對該動作點處的集極層的構造進行說明。
圖2C示出作為HBT206的動作點的一個例子的動作點232、 234(參照圖2B)處的集極層的空乏層擴展的形態。具體而言,示意圖240示出圖2B所示的動作點232處的集極層中的空乏層242的擴展,示意圖250示出圖2B所示的動作點234處的集極層中的空乏層252的擴展。動作點232處,由於集極電壓Vc較低(參照圖2B),所以施加於基極-集極接面(即,pn接面)的反向偏壓較小,從而集極層中的空乏層寬度244較窄。另一方面,動作點234處,由於集極電壓Vc較高(參照圖2B),所以施加於基極-集極接面(即,pn接面)的反向偏壓較大,從而集極層中的空乏層寬度254較寬。這樣,在普通的HBT中,集極層中的空乏層寬度對應於集極電壓Vc的變動而變動。
接下來,對該空乏層寬度與基極-集極間電容的關係進行說明。將ε作為集極層的材料的相對介電常數,將ε0作為真空的介電常數,將S作為基極-集極接面面積,將W作為集極層中的空乏層寬度。在基極層的摻雜濃度充分比集極層的摻雜濃度高的情況下,基極-集極間電容Cbc近似地由下述的式(1)來表示。
Cbc=ε×ε0×(S/W) (1)
根據式(1),可知:若集極層中的空乏層寬度W變窄,則基極-集極間電容Cbc變大,若集極層中的空乏層寬度W變寬,則基極-集極間電容Cbc變小。
綜上所述,集極層中的空乏層寬度W對應於集極電壓的變動而變動,基極-集極間電容Cbc的電容值也對應於該空乏層寬度W的變動而變動。具體而言,若集極電壓變高,則基極-集極間電容Cbc減少,若集極電壓變低,則基極-集極間電容Cbc增加。根據上述的原理,產生基極- 集極間電容Cbc的集極電壓依存性。
圖3是示出普通的HBT的基極-集極間電壓Vbc與基極-集極間電容Cbc的關係的模擬結果的曲線圖。本模擬中,在普通的HBT中由層疊的子集極層、集極層、以及基極層構成的構造(即,與pn接面的二極體相同的構造。)中,設為對子集極層與基極層之間施加電壓。圖3所示的曲線圖中,縱軸示出基極-集極間電容Cbc(F/cm2),橫軸示出基極-集極間電壓Vbc(V)。此外,將子集極層設為由GaAs構成的n型半導體(Si摻雜濃度為5×1018cm-3,膜厚為600nm),將集極層設為由GaAs構成的n型半導體(膜厚為1.0μm),將基極層設為由GaAs構成的p型半導體(C摻雜濃度為5×1019cm-3,膜厚為96nm),並將集極層的Si摻雜濃度設為1×1016cm-3、5×1015cm-3、1×1015cm-3、5×1014cm-3。並且,將摻雜原子的活性化率(即,自由電子濃度與摻雜濃度之比)設為1。
根據圖3可知:集極層的摻雜濃度越低,基極-集極間電容Cbc的電壓依存性越小。並且,可知:尤其在集極層的摻雜濃度為1×1016cm-3或者5×1015cm-3的情況下,基極-集極間電壓Vbc變高,並且基極-集極間電容Cbc極端地增大,從而基極-集極間電容Cbc的集極電壓依存性較高。因此,可以說若將集極層的摻雜濃度設為1×1015cm-3以下,則能夠使基極-集極間電容Cbc的集極電壓依存性減少。但是,在集極層的製造工程(例如,以磊晶生長的結晶形成工程)中,由於產生來自形成環境氣的雜質的進入,所以難以藉由使集極層的摻雜濃度為1×1015cm-3以下的方式進行雜質控制。關於這一點,下文中對本發明中的集極層3的結構進行詳細說明。
本實施方式中,將分散有金屬微粒的GaAs用作集極層。此 處,本說明書中的“金屬”並不僅僅是金屬元素,還包括非金屬元素中具有類似金屬的性質的元素(所謂的半金屬元素)。半金屬元素是示出金屬性的電傳導的元素,例如有硼(B)、矽(Si)、鍺(Ge)、砷(As)、銻(Sb)、碲(Te)等。並且,本說明書中的“微粒”是指多個原子耦合而形成的微粒,不包括原子單體。在以下的說明中,作為金屬微粒的一個例子,使用多個As原子耦合而形成的As微粒來進行說明。
圖4A以及圖4B是分散有As微粒的GaAs的穿透式電子顯微鏡照片,圖4B是圖4A所示的區域400的放大圖。如圖4A以及圖4B所示,在GaAs基體402內分散地存在As微粒404。As微粒404的大小例如直徑為18~22nm左右。
圖5A是一個As微粒以及其周邊區域的示意圖,圖5B是多個As微粒以及其周邊區域的示意圖。如圖5A所示,在GaAs基體501存在有As微粒502。此處,As微粒502具有類似金屬的性質,從而GaAs基體501與As微粒502的介面成為蕭特基接面503,在該介面的周圍產生空乏層504。並且,如圖5B所示,當在GaAs內分散地存在多個As微粒502的情況下,在各個As微粒502的周圍產生的空乏層504重合,從而GaAs整體空乏化。因此,通過將分散有As微粒的GaAs用作集極層,能夠與施加於基極-集極接面的反向偏壓的大小無關地擴展空乏層寬度。
集極層中的空乏層例如形成為到達直至子集極層。此處,在子集極層的摻雜濃度較高的(本實施方式中為5×1018cm-3左右)情況下,即使施加於基極-集極接面的反向偏壓增加,到達子集極層的空乏層也幾乎不會擴展超過子集極層。即,集電層能夠與集極電壓的大小無關地維持完全 空乏化。綜上所述,通過將分散有As微粒的GaAs用作集極層,即使集極層的摻雜濃度是較高濃度(例如,1×1016cm-3左右以上),也能夠使集極層中的空乏層寬度的集極電壓依存性減少。因此,能夠使基極-集極間電容Cbc的集極電壓依存性減少。
根據上述的結構,HBT100A不用如專利文獻1所示地根據複雜的摻雜分佈來形成集極層,就能夠使基極-集極間電容Cbc的集極電壓依存性減少。即,能夠提供維持HBT的量產時的控制穩定性、提高成品率、同時降低基極-集極間電容的集極電壓依存性的HBT。
圖6是本發明的第一實施方式的變形例的HBT100B的剖視圖。HBT100B與圖1所示的HBT100A比較,集極層3包括第一集極層3a以及第二集極層3b。此外,第一集極層3a與圖1所示的集極層3相同,從而省略詳細說明。
第二集極層3b(第二半導體層)形成於第一集極層3a(第一半導體層)與基極層4之間。第二集極層3b的材料沒有特別限定,例如是包含GaAs作為主成分的n型半導體,Si摻雜濃度為7×1017cm-3,膜厚為10nm。第二集極層3b即使在未被施加偏壓電壓的狀態下,也因在基極-集極接面的區域產生的內建電勢(內建電位)而空乏化。此外,第二集極層3b的摻雜濃度也可以比第一集極層3a的摻雜濃度高。並且,第二集極層3b的膜厚也可以比基極層4的膜厚薄。
本實施方式中,通過在第一集極層3a與基極層4之間插入第二集極層3b,來抑制伴隨電流密度的增大而向集極層3側擠出集極層3與基極層4的街面部分的空間電荷區域的、所謂柯克(Kirk)效應。因此, 抑制功率放大率的降低、或者截止頻率的降低等HBT的高頻特性的劣化。
這樣的結構中,HBT100B也能夠得到與HBT100A相同的效果。並且,HBT100B通過具備第二集極層3b,來抑制柯克效應,從而抑制高頻特性的劣化。
圖7是本發明的第一實施方式的其它變形例的HBT100C的剖視圖。HBT100C與圖6所示的HBT100B比較,集極層3在第一集極層3a與第二集極層3b之間包括阻擋層3c。
阻擋層3c(第三半導體層)形成於第一集極層3a(第一半導體層)與第二集極層3b(第二半導體層)之間。阻擋層3c的材料沒有特別限定,例如是包含AlGaAs作為主成分的非摻雜層,AlAs摩爾比為0.3,膜厚為30nm。並且,阻擋層3c的膜厚也可以比基極層4的膜厚薄。
第一集極層3a可能會包括較多點缺陷。若該點缺陷通過HBT的通電動作而擴散直至基極層4,則基極層4中的電子與電洞的再耦合增加,從而有時導致電流增益的降低、HBT的可靠性的降低。關於這一點,在本實施方式中,通過在第一集極層3a與基極層4之間插入阻擋層3c,防止點缺陷擴散直至基極層4。因此,抑制電流增益的降低、HBT的可靠性的降低。此外,為了提高防止該點缺陷的擴散的效果,阻擋層3c的AlAs摩爾比較佳為0.3以上。
這樣的結構中,HBT100C也能夠得到與HBT100B相同的效果。並且,與HBT100A、100B相比,在HBT100C中,抑制電流增益的降低,從而提高HBT的可靠性。此外,HBT100C的阻擋層3c也可以形成於第二集極層3b之上(Z軸正方向側),並且也可以不具備第二集極層3b。
圖8是本發明的第一實施方式的其它變形例的HBT100D的局部剖視圖。HBT100D與圖7所示的HBT100C比較,阻擋層3c形成為分級構造。
阻擋層3c包括多個阻擋層3d、3e。具體而言,阻擋層3d、3e分別交替地層疊從而形成超晶格。阻擋層3d、3e的材料沒有特別限定,例如阻擋層3d是包含AlGaAs作為主成分的非摻雜層(AlAs摩爾比為0.3,膜厚為5nm),阻擋層3e是包含GaAs作為主成分的非摻雜層(膜厚為5nm)。此外,阻擋層3d的AlAs摩爾比較佳為0.3以上。并且,各阻擋層3d、3e的個數沒有特別限定。
這樣的結構中,HBT100D也能夠得到與HBT100B相同的效果。並且,HBT100D與HBT100C相同,通過在第一集極層3a與基極層4之間插入阻擋層3c,來防止點缺陷向基極層4擴散。因此,抑制電流增益的降低,從而提高HBT的可靠性。此外,HBT100D的阻擋層3c也可以形成於第二集極層3b上(Z軸正方向側),並且也可以不具備第二集極層3b。
接下來,參照圖9A~9I,對本發明的第一實施方式的其它變形例的HBT100C的製造方法進行說明。此處,圖9A~9I是示出本發明的第一實施方式的其它變形例的HBT100C的製造方法的流程圖。圖9A~9I所示的圖示出與圖7中的HBT100C的剖視圖相同的方向,作為一個例子,示出製造鄰接的兩個HBT100C(HBT100C-1、HBT100C-2)的情況。此外,以下的說明中,各要素的材料的詳細內容與上述的說明相同,從而省略。
首先,如圖9A所示,在半導體基板101上,依序成膜子集 極層102、第一集極層103a、阻擋層103c、第二集極層103b、基極層104、射極層105、以及接觸層106、107,從而得到層疊部件。該層疊例如使用氣相分子束磊晶法(氣相MBE法)等。
接下來,如圖9B所示,在接觸層107上的規定區域形成射極電極110。射極電極的形成例如能夠使用光刻、蒸鍍、剝離法等。
接下來,如圖9C所示,將規定區域中的接觸層107、106除去,使射極層105的表面(射極層105的Z軸正方向的主面。以下的說明中也相同。)露出。該除去例如能夠使用光刻(未示出光致抗蝕劑)以及濕式蝕刻法。此外,濕式蝕刻液的組分可以設為磷酸:過氧化氫水:水=1:2:40,由此能夠使蝕刻在射極層105的表面停止。這樣,射極層105也可以具有使蝕刻停止的功能。
接下來,如圖9D所示,在接觸層106的兩側,形成有貫通射極層105而到達基極層104的基極電極109。基極電極的形成例如能夠使用光刻、蒸鍍、剝離法等。
接下來,如圖9E所示,將不需要的射極層105除去,使基極層104的表面露出。該除去例如能夠使用濕式蝕刻法。此外,濕式蝕刻液也可以是鹽酸,由此能夠使蝕刻在基極層104的表面停止。
接下來,如圖9F所示,將圖9E中光致抗蝕劑作為掩膜,而將基極層104、第二集極層103b、阻擋層103c、以及第一集極層103a除去,使子集極層102的表面露出。該除去例如能夠使用濕式蝕刻法。在使用濕式蝕刻法的情況下,例如可以將濕式蝕刻液的組分設為磷酸:過氧化氫水:水=1:2:40,通過時間控制來進行蝕刻。
接下來,如圖9G所示,在子集極層102上的規定區域形成集極電極108。集極電極例如通過與基極電極相同的方法來形成。
接下來,如圖9H所示,形成用於將兩個HBT電氣分離的隔離溝120。隔離溝120例如貫通子集極層102而到達半導體基板101。隔離溝例如使用光刻以及濕式蝕刻法來形成。在使用濕式蝕刻法的情況下,例如可以將濕式蝕刻液的組分設為磷酸:過氧化氫水:水=1:2:40,通過時間控制來進行蝕刻。並且,作為兩個HBT的電氣分離,也可以通過離子注入等其它方法形成分離區域,來代替隔離溝。
最後,如圖9I所示,形成將集極電極彼此連接的集極佈線111、將基極電極彼此連接的基極佈線112、以及將射極電極彼此連接的射極佈線113。該佈線例如通過與基極電極相同的方法來形成。
接下來,參照圖10,對當通過磊晶生長在半導體基板101上形成多層膜時(參照圖9A)的溫度序列進行說明。圖10是示出本發明的第一實施方式的其它變形例的HBT100C的製造時的基板溫度的曲線圖。圖10所示的曲線圖中,縱軸示出半導體基板101的設定溫度(℃),橫軸示出時間。本實施方式中,將半導體基板101導入氣相MBE裝置,並對半導體基板101進行溫度調整。
首先,將半導體基板101加熱至600℃,使半導體基板101的表面的氧化物升溫脫離,從而得到潔淨表面(圖10的S1)。接下來,將半導體基板101降溫至550℃,形成子集極層102(圖10的S2)。接下來,將半導體基板101降溫至300℃,形成第一集極層103a(圖10的S3)。在該時刻,第一集極層103a是低溫形成的非摻雜層。接下來,將半導體基板101 升溫至700℃,對在S3中形成的第一集極層103a進行退火處理(圖10的S4)。由此,在第一集極層103a內析出As微粒,從而成為在GaAs內分散有As微粒的層。接下來,將半導體基板101降溫至550℃,依次形成阻擋層103c、第二集極層103b、基極層104、射極層105、接觸層106(圖10的S5)。接下來,將半導體基板101降溫至450℃,形成接觸層107(圖10的S6)。最後,冷卻半導體基板101,並將其從氣相MBE裝置取出。
通過上述的製造方法,能夠製造HBT100C。此外,HBT100C的製造方法並不限定於此。
接下來,參照圖11,對本發明的第二實施方式的HBT100E進行說明。圖11是本發明的第二實施方式的HBT100E的剖視圖。HBT100E與圖1所示的HBT100A相較之下,有如以下所述方面不同:在半導體基板的第二主面側(Z軸負方向側)具備集極電極以及集極佈線。此外,以下的說明中,僅對與HBT100A的不同點進行說明,省略與HBT100A相同的結構。
子集極層2′形成於半導體基板1′與集極層3′之間。當在同一半導體基板上排列形成有多個HBT的情況下,子集極層2′也可以分離地形成於每個與各HBT對應的區域(參照圖11)。即,子集極層2′形成為與鄰接於HBT100E的其它HBT所具備的子集極層分離。
集極層3′形成為在半導體基板1′上對分離地形成的子集極層2′進行覆蓋。集極層3′也可以在鄰接的HBT間共用。該情況下,鄰接於HBT100E的其它HBT能夠是與HBT100E相同的結構。集極層3′的其它結構與圖1所示的集極層3相同,從而省略詳細說明。
本實施方式中,在半導體基板1′的第二主面側(Z軸負方向側)形成有集極電極8′以及集極佈線11′。半導體基板1′具備從第一主面貫通至第二主面的導通孔14(貫通部)(參照圖11)。在形成有該導通孔14的區域內,被半導體基板1′和集極層3′夾持的子集極層2′的一部分露出。集極電極8′以及集極佈線11′以進入形成於半導體基板1′的導通孔14的內部的方式沿半導體基板1′的形狀形成。由此,集極電極8′在導通孔14內與上述的子集極層2′的露出部接觸。因此,集極層3′能夠通過子集極層2′、集極電極8′、以及集極佈線11′而與HBT100E的外部電性連接。
這樣的結構中,HBT100E也能夠得到與HBT100A相同的效果。並且,在HBT100E中,集電電極8′形成於半導體基板1′的第二主面側。由此,在排列形成有多個HBT的情況下,各子集極層的兩側不需要用於形成集極電極的區域。因此,與HBT100A~100D相比,晶片尺寸縮小,從而晶片成本降低。另外,HBT100E的子集極層2′分離地形成於每個HBT。並且,集極層3′完全空乏化,從而電阻值較高。由此,鄰接的HBT之間不需要用於形成隔離溝(參照圖9I)的區域。因此,根據這樣的理由,與HBT100A~100D相比,晶片尺寸也縮小,從而晶片成本降低。
圖12是本發明的第二實施方式的變形例的HBT100F的剖視圖。HBT100F與圖11所示的HBT100E比較,集極層3′包括第一集極層3a′以及第二集極層3b′。此外,第一集極層3a′以及第二集極層3b′分別與圖11所示的集極層3′以及圖6所示的第二集極層3b相同,從而省略詳細說明。
這樣的結構中,HBT100F也能夠得到與HBT100E相同的效果。並且,HBT100F通過具備第二集極層3b′,來抑制柯克效應,從而抑制 高頻特性的劣化。
圖13是本發明的第二實施方式的其它變形例的HBT100G的剖視圖。HBT100G與圖12所示的HBT100F比較,集極層3′在第一集極層3a′與第二集極層3b′之間包括阻擋層3c′。此外,阻擋層3c′與圖7所示的阻擋層3c相同,從而省略詳細說明。
這樣的結構中,HBT100G也能夠得到與HBT100F相同的效果。並且,與HBT100E、100F相比,在HBT100G中,抑制電流增益的降低,提高HBT的可靠性。此外,HBT100G的阻擋層3c′也可以形成於第二集極層3b′上(Z軸正方向側),並且也可以不具備第二集極層3b′。
接下來,參照圖14A~14L,對本發明的第二實施方式的其它變形例的HBT100G的製造方法進行說明。此處,圖14A~14L是示出本發明的第二實施方式的其它變形例的HBT100G的製造方法的流程圖。圖14A~14L所示的圖示出與圖13中的HBT100G的剖視圖相同的方向,作為一個例子,示出製造鄰接的兩個HBT100G(HBT100G-1、HBT100G-2)的情況。此外,以下的說明中,各要素的材料的詳細內容與上述的說明相同,從而省略。並且,為便於說明,在構成HBT100G之中,相當於構成HBT100C的要素,使用與在圖9A~9I所示的HBT100C的製造方法的說明中使用的圖式符號相同的圖式符號。
首先,如圖14A所示,在半導體基板101上成膜子集極層102。該層疊例如使用氣相分子束磊晶法(氣相MBE法)等。
接下來,如圖14B所示,將規定區域的子集極層102除去,使半導體基板101的表面露出。該除去例如能夠使用光刻(未示出光致抗 蝕劑)以及濕式蝕刻法。此外,濕式蝕刻液的組分也可以設為磷酸:過氧化氫水:水=1:2:40。
接下來,如圖14C所示,在半導體基板101上,依次成膜第一集極層103a、阻擋層103c、第二集極層103b、基極層104、射極層105、以及接觸層106、107,從而得到層疊部件。該層疊例如使用氣相分子束磊晶法(氣相MBE法)等。
接下來,如圖14D~14G所示,進行射極電極110和基極電極109的形成、以及不需要的射極層105的除去。它們的製造方法與圖9B~9E所示的HBT100C的製造方法相同,從而省略詳細說明。
接下來,如圖14H所示,將圖14G中的光致抗蝕劑作為掩膜,而將基極層104、第二集極層103b、以及阻擋層103c除去,使第一集極層103a的表面露出。該除去例如能夠使用濕式蝕刻法。在使用濕式蝕刻法的情況下,例如也可以將濕式蝕刻液的組分設為磷酸:過氧化氫水:水=1:2:40,通過時間控制來進行蝕刻。
接下來,如圖14I所示,形成將基極電極彼此連接的基極佈線112、以及將射極電極彼此連接的射極佈線113。該佈線例如通過與基極電極相同的方法來形成。
接下來,如圖14J所示,從第二主面(Z軸負方向側的主面)起研磨半導體基板101,使之薄層化。半導體基板101的厚度例如設為50μm左右。
接下來,如圖14K所示,形成從半導體基板101的第二主面到達子集極層102的導通孔114。該導通孔的形成例如能夠使用光刻(未示 出光致抗蝕劑)以及乾式蝕刻法。
最後,如圖14L所示,在導通孔114內形成集極電極108,之後在其上(Z軸負方向側)形成將集極電極彼此連接的集極佈線111。集極電極以及集極佈線例如通過與基極電極相同的方法來形成。
能夠通過上述的製造方法來製造HBT100G。此外,HBT100G的製造方法並不限定於此。
以上,對本發明的示例的實施方式進行了說明。HBT100A~100G具備依次層疊在半導體基板1、1′上的集極層3、3′、基極層4、以及射極層5,在集極層3、3′分散有多個金屬原子耦合而形成的金屬微粒。由此,不用遵循複雜的摻雜分佈,就能夠與集極電壓無關地擴大集極層3、3′中的空乏層寬度。因此,能夠提供維持HBT的量產時的控制穩定性、同時降低基極-集極間電容的集極電壓依存性的HBT。
並且,HBT100B~100D、100F、100G在第一集極層3a、3a′與基極層4之間還包括包含GaAs作為主成分的第二集極層3b、3b′。由此,抑制柯克效應,從而抑制高頻特性的劣化。
並且,HBT100C、HBT100D、HBT100G在第一集極層3a、3a′與基極層4之間還包括包含AlGaAs作為主成分的阻擋層3c、3c′。由此,防止第一集極層3a、3a′所包括的點缺陷擴散直至基極層4。因此,抑制電流增益的降低、HBT的可靠性的降低。
並且,HBT100E~HBT100G的集極電極8′形成於半導體基板1′的第二主面側。由此,在排列形成有多個HBT的情況下,各子集極層的兩側不需要用於形成集極電極的區域。因此,與HBT100A~100D相比, 晶片尺寸縮小,從而晶片成本降低。
並且,HBT100E~HBT100G形成為與子集極層2′所鄰接的HBT的子集極層分離。並且,集極層3′在鄰接的HBT之間共用。由此,鄰接的HBT之間不需要用於形成隔離溝的區域。因此,與HBT100A~100D相比,晶片尺寸縮小,從而晶片成本降低。
並且,HBT100E~HBT100G通過在半導體基板1′形成導通孔14、並在該導通孔14的內部形成集極電極8′來與子集極層2′接觸。此外,半導體基板1′以及集極電極8′的結構並不限定於此。
並且,第一集極層3a、3a′所包含的金屬微粒的材料沒有特別限定,例如也可以包含As作為主成分。
並且,各半導體層的材料沒有特別限定,第一集極層3a、3a′例如可以包含GaAs作為主成分,射極層5例如可以包含InGaP或者AlGaAs中任一方作為主成分,基極層4例如可以包含GaAs、InGaAs、或者GaAsSb中任一方作為主成分,並且半導體基板1、1′例如可以包含GaAs作為主成分。
以上說明的各實施方式用於使本發明的理解變得容易,並非用於限定地解釋本發明。本發明在不脫離其主旨的範圍內,能夠進行變更或者改進,並且本發明也包括其等效物。即,對於本領域技術人員對各實施方式適當地施加設計變更後的方式而言,只要具備本發明的特徵,就被包括在本發明的範圍內。例如,各實施方式所具備的各要素以及其配置、材料、條件、形狀、尺寸等並非限定於示例,能夠適當地變更。並且,各實施方式所具備的各要素能夠在技術方面盡可能組合,它們的組合只要包 含本發明的特徵,就被包括在本發明的範圍內。

Claims (11)

  1. 一種異質接合雙極性電晶體,其具備:具有對向設置的第一主面和第二主面的半導體基板、依次層疊於上述半導體基板的上述第一主面側的集極層、基極層、以及射極層,上述集極層包括第一半導體層,在該第一半導體層分散有多個金屬原子耦合而形成的金屬微粒。
  2. 如請求項1的異質接合雙極性電晶體,其中,上述集極層在上述第一半導體層與上述基極層之間還包括第二半導體層,上述第二半導體層包含GaAs作為主成分。
  3. 如請求項1或2的異質接合雙極性電晶體,其中,上述集極層在上述第一半導體層與上述基極層之間還包括第三半導體層,上述第三半導體層包含AlGaAs作為主成分。
  4. 如請求項1或2的異質接合雙極性電晶體,其中,上述異質接合雙極性電晶體在上述半導體基板的上述第二主面側還具備集極電極。
  5. 如請求項4的異質接合雙極性電晶體,其中,上述異質接合雙極性電晶體在上述半導體基板與上述集極層之間還具備子集極層,上述子集極層形成為與鄰接於上述異質接合雙極性電晶體形成的其它異質接合雙極性電晶體所具備的子集極層分離,上述其它異質接合雙極性電晶體在上述集極層上具備依次層疊於上述半導體基板的上述第一主面側的基極層以及射極層。
  6. 如請求項5的異質接合雙極性電晶體,其中,上述半導體基板包括從上述第一主面貫通至上述第二主面的貫通部,上述集極電極通過形成在 上述半導體基板的上述貫通部的內部來與上述異質接合雙極性電晶體的上述子集極層接觸。
  7. 如請求項1或2的異質接合雙極性電晶體,其中,上述金屬微粒包含As作為主成分。
  8. 如請求項1或2的異質接合雙極性電晶體,其中,上述第一半導體層包含GaAs作為主成分。
  9. 如請求項1或2的異質接合雙極性電晶體,其中,上述射極層包含InGaP或者AlGaAs中任一者作為主成分。
  10. 如請求項1或2的異質接合雙極性電晶體,其中,上述基極層包含GaAs、InGaAs、或者GaAsSb中任一者作為主成分。
  11. 如請求項1或2的異質接合雙極性電晶體,其中,上述半導體基板包含GaAs作為主成分。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018026406A (ja) * 2016-08-08 2018-02-15 株式会社村田製作所 ヘテロ接合バイポーラトランジスタ
JP2018101652A (ja) 2016-12-19 2018-06-28 株式会社村田製作所 バイポーラトランジスタ及びその製造方法
JP2020031191A (ja) * 2018-08-24 2020-02-27 株式会社村田製作所 ヘテロ接合バイポーラトランジスタ及び半導体装置
CN109755200B (zh) * 2019-01-18 2020-03-24 上海大郡动力控制技术有限公司 一种功率半导体模块及电机控制器
JP2021002644A (ja) * 2019-06-21 2021-01-07 株式会社村田製作所 半導体装置及びその製造方法
JP2021052150A (ja) * 2019-09-26 2021-04-01 株式会社村田製作所 パワーアンプ単位セル及びパワーアンプモジュール
WO2022118560A1 (ja) * 2020-12-04 2022-06-09 株式会社村田製作所 電力増幅器
US20230215937A1 (en) * 2021-12-31 2023-07-06 Nxp B.V. Bipolar Transistors with Multilayer Collectors
CN117374104A (zh) * 2023-12-08 2024-01-09 芯联集成电路制造股份有限公司 半导体器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080121938A1 (en) * 2006-06-23 2008-05-29 Matsushita Electric Industrial Co., Ltd. Nitride semiconductor based bipolar transistor and the method of manufacture thereof
US20120199881A1 (en) * 2011-02-09 2012-08-09 Freescale Semiconductor, Inc. Bipolar transistor and method with recessed base electrode

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0262082A (ja) * 1988-08-29 1990-03-01 Fujitsu Ltd 超伝導トランジスタ
US20120326211A1 (en) * 2011-06-23 2012-12-27 Stevens Kevin S Bipolar high electron mobility transistor and methods of forming same
JP6133392B2 (ja) * 2013-02-18 2017-05-24 株式会社村田製作所 バイポーラトランジスタ
WO2015005037A1 (ja) 2013-07-10 2015-01-15 株式会社村田製作所 半導体装置
JP5907480B2 (ja) * 2013-07-31 2016-04-26 株式会社村田製作所 バイポーラトランジスタ及び半導体装置並びにバイポーラトランジスタの製造方法
JP2018026406A (ja) * 2016-08-08 2018-02-15 株式会社村田製作所 ヘテロ接合バイポーラトランジスタ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080121938A1 (en) * 2006-06-23 2008-05-29 Matsushita Electric Industrial Co., Ltd. Nitride semiconductor based bipolar transistor and the method of manufacture thereof
US20120199881A1 (en) * 2011-02-09 2012-08-09 Freescale Semiconductor, Inc. Bipolar transistor and method with recessed base electrode

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