JP6133392B2 - バイポーラトランジスタ - Google Patents

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Description

本発明は、バイポーラトランジスタに関する。
従来、バイポーラトランジスタにおいて、コレクタ・エミッタ間電圧Ｖｃｅ（あるいはベース・コレクタ間電圧Ｖｂｃ）に対するベース・コレクタ間容量Ｃｂｃの変化（以下「容量特性」と称する）の線形性が、高出力動作時の高調波歪の発生やＥＶＭ（Ｅｒｒｏｒ Ｖｅｃｔｏｒ Ｍａｇｎｉｔｕｄｅ）に影響を与えることが知られている。また、バイポーラトランジスタが、ベース・コレクタ間電圧Ｖｂｃの正の電圧領域（Ｖｂｃ＞０Ｖ、これはほぼＶｃｅ＜１．３５Ｖに対応）においてベース・コレクタ間容量Ｃｂｃが急激に立ち上がる容量特性を有する場合に、上述の高調波歪の発生やＥＶＭに加えて、次のような問題が生じるおそれがある。すなわち、バイポーラトランジスタが低い電源電圧Ｖｃｅ（Ｖｃｅ＜１．３５Ｖ）で駆動される場合に、高周波動作時における利得が大きく低下するおそれがある。
上記した不具合を解消するために、コレクタ層のドーピング濃度とその分布状態を調整することによりバイポーラトランジスタの容量特性の線形性を改善する技術が提案されている（例えば非特許文献１参照）。非特許文献１では、図１０に示すように、そのドーピング濃度が一様の１層構造のコレクタ層を有する２種類のタイプＡ，Ｈ、それぞれのドーピング濃度が個別に調整された３層構造のコレクタ層を有する６種類のタイプＢ〜Ｇの計８種類のヘテロ接合型のバイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の容量特性が測定されている（図１１参照）。なお、図１０は従来のバイポーラトランジスタのコレクタ層のドーピング濃度とその分布状態を示す図、図１１は従来のバイポーラトランジスタの容量特性を示す図である。
タイプＡ、Ｈでは、ドーピング濃度が一様の１層構造にコレクタ層が構成されている。この場合、図１１に示すように、コレクタ・エミッタ間電圧Ｖｃｅが６Ｖ〜０Ｖの範囲において、ドーピング濃度が相対的に低いタイプＡでは、ベース・コレクタ間容量Ｃｂｃが約１．６７倍程度増大するのに対し、ドーピング濃度が相対的に高いタイプＨでは、ベース・コレクタ間容量Ｃｂｃが約２．０６倍程度増大する。加えて、その容量Ｃｂｃの大きさはタイプＡと比較して大きい。したがって、コレクタ層のドーピング濃度が低いタイプＡの方が、ドーピング濃度が高いタイプＨと比較して優れた容量特性を備えている。
タイプＢ〜Ｇでは、それぞれのドーピング濃度が個別に調整された３層構造にコレクタ層が構成されて、その中央に配置される層のドーピング濃度が両側に配置される層のドーピング濃度よりも高く構成されている。この場合、図１１に示すように、コレクタ・エミッタ間電圧Ｖｃｅが６Ｖ〜０Ｖの範囲において、例えばタイプＤでは、ベース・コレクタ間容量Ｃｂｃの増大率は約１．２５倍程度であり、１層構造のタイプＡ，Ｈと比較すると、その容量特性の線形性が改善されている。
「アイ・トリプル・イー トランスアクションズ オン エレクトロン デバイス(ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ）」、（米国）、アイ・トリプル・イー（ＩＥＥＥ）、２０１０年１月、第５７巻、第１号、ｐ．１８８−１９４
上記したように、コレクタ層のドーピング濃度を一様に薄く低濃度に構成すれば、バイポーラトランジスタのベース・コレクタ間容量特性の線形性の改善を図ることができる。しかしながら、ドーピング濃度を低くすると、結晶成長時に、コレクタ層に意図せず取りこまれる残留不純物の影響が大きくなる。したがって、コレクタ層のドーピング濃度を低濃度に構成する場合には、一般的に正味のドーピング濃度の制御性が悪くなるので量産性を十分に確保することができない。
量産性を十分に確保するためには、残留不純物の影響を無視できる程度にコレクタ層のドーピング濃度を高くする必要がある。しかしながら、この場合、上記したように、バイポーラトランジスタのベース・コレクタ間容量特性の線形性が劣化する。したがって、コレクタ層のドーピング濃度を変化させた場合に、量産性と容量特性の線形性とが相反関係にあるので、量産性と容量特性の線形性を両立させることは困難である。
また、上記したように、コレクタ層が３層構造に構成されて、その中央に配置される層が両側に配置される層よりも高濃度にドーピングされることによりベース・コレクタ間容量特性の線形性が改善される。しかしながら、図１０に示すタイプＣ，Ｅ，Ｇのように、コレクタ層の中央に配置される層が高濃度にドーピングされると、図１１に示すように、容量特性の線形性が改善される一方で、ベース・コレクタ間電圧Ｖｂｃが負の電圧領域（Ｖｂｃ＜０Ｖ、これはほぼＶｃｅ＞１．３５Ｖに対応）において、そのベース・コレクタ間容量Ｃｂｃの値が高止まりするおそれがある。したがって、コレクタ層を構成する中央の層のドーピング濃度を変化させた場合に、容量特性の線形性とその容量Ｃｂｃの大きさとが相反関係にあるので、容量特性の線形性を良好にすると共にその容量Ｃｂｃを小さくすることは困難である。
この発明は、上記した課題に鑑みてなされたものであり、量産性を十分確保するとともに、容量特性の線形性を改善することができ、さらには、ベース・コレクタ間容量の低減を図ることができる技術を提供することを目的とする。
上記した目的を達成するために、本発明のバイポーラトランジスタは、第１の導電型のサブコレクタ層と、前記サブコレクタ層に積層されたコレクタ層と、前記コレクタ層に積層され、前記第１の導電型と反対の導電型である第２の導電型のベース層と、前記ベース層に積層された前記第１の導電型のエミッタ層とを備え、前記コレクタ層は、前記第１の導電型の複数の第１の半導体層と、前記各第１の半導体層間にそれぞれ設けられた前記第２の導電型の複数の第２の半導体層とを備えることを特徴としている。
また、本発明のバイポーラトランジスタは、第１の導電型のサブコレクタ層と、前記サブコレクタ層に積層されたコレクタ層と、前記コレクタ層に積層され、前記第１の導電型と反対の導電型である第２の導電型のベース層と、前記ベース層に積層された前記第１の導電型のエミッタ層とを備え、前記コレクタ層は、前記第１の導電型の少なくとも一つの第１の半導体層と、前記少なくとも一つの第１の半導体層のうち、いずれか一つの第１の半導体層中に挿入された前記第２の導電型の複数の第２の半導体層とを備えることを特徴としている。
このように構成された発明では、コレクタ層において、第１の導電型の各第１の半導体層間に、それぞれ、第１の導電型と反対の導電型である第２の導電型の第２の半導体層が設けられている。または、コレクタ層において、第１の導電型の第１の半導体層の少なくとも一つ以上の半導体中に、第１の導電型と反対の導電型である第２の導電型の複数の第２の半導体層が挿入されている。そのため、第１の半導体層のドーピング電荷と第２の半導体層のドーピング電荷とが互いに打ち消しあうことにより、コレクタ層全体の平均ドーピング電荷濃度が減少する。したがって、コレクタ層全体の見かけ上のドーピング濃度を低くすることができるので、ベース・コレクタ間容量特性の線形性を改善することができる。
また、第１の半導体層のドーピング濃度を低下させなくとも、第１の半導体層と反対の導電型である第２の半導体層によりコレクタ層全体の見かけ上のドーピング濃度を低くすることができるので、コレクタ層のドーピング濃度の制御が容易であり、量産性を十分に確保することができる。また、第２の半導体層が各第１の半導体層間に介在することによりコレクタ層全体の平均キャリア濃度が減少するので、コレクタ層内に空乏層が広く形成される。したがって、コレクタ層内の空乏層が広く形成されることにより、ベース・コレクタ間容量の低減を図ることができる。
また、前記第２の半導体層のキャリア濃度は第１の半導体層のキャリア濃度よりも小さくするとよい。
このようにすると、コレクタ層全体の見かけ上のドーピング電荷を第１の半導体層のドーピング電荷とすることができる。
そして、前記第２の半導体層のシートキャリア濃度の和が、１０９ｃｍ−２以上であり、１０１１ｃｍ−２よりも小さいとよい。
本願発明者は種々の実験を繰り返すことにより、第２の半導体層のシートキャリア濃度の和を、１０９ｃｍ−２以上、１０１１ｃｍ−２よりも小さく設定することにより、容量特性の線形性をより良好に改善することができることを見出した。特に、第２の半導体層のシートキャリア濃度の和を１０１０ｃｍ−２以上に設定することにより、さらに良好に容量特性の線形性を改善することができる。
また、バイポーラトランジスタとして機能するためには、コレクタ層全体としての導電型が、サブコレクタ層およびエミッタ層の導電型と同一、すなわち、第１の導電型であることが望ましい。
また、前記第１の半導体層および第２の半導体層は、同一の半導体により形成されていてもよい。
このように構成すれば、第１の半導体層および第２の半導体層が同一の半導体により形成されているので、コレクタ層を簡単に形成することができる。
また、前記エミッタ層と前記ベース層とがヘテロ接合を成し、前記エミッタ層のバンドギャップが前記ベース層のバンドギャップよりも大きいとよい。
このようにすると、ヘテロ接合型の実用的な構成のバイポーラトランジスタを提供することができる。
本発明によれば、コレクタ層において、第１の導電型の各第１の半導体層間に、それぞれ、第１の導電型と反対の導電型である第２の導電型の第２の半導体層が設けられているため、第１の半導体層のドーピング濃度を低下させなくとも、コレクタ層全体の見かけ上のドーピング濃度を低くすることができる。したがって、量産性を十分確保するとともに、ベース・コレクタ間容量特性の線形性を改善することができる。また、第２の半導体層が各第１の半導体層間に介在することによりコレクタ層全体の平均キャリア濃度が減少し、コレクタ層内の空乏層が広く形成されるので、ベース・コレクタ間容量の低減を図ることができる。
本発明の一実施形態にかかるバイポーラトランジスタを示す断面図である。 図１のバイポーラトランジスタの濃度分布を示す図である。 図１のコレクタ層のエネルギーバンドを示す図である。 図１のコレクタ層のキャリア濃度を示す図である。 バイポーラトランジスタのベース・コレクタ間容量特性を示す図である。 ドーピング濃度とベース・コレクタ間容量特性との関係を示す図である。 ドーピング濃度とエネルギーバンドとの関係を示す図である。 ドーピング濃度とキャリア濃度との関係を示す図である。 本発明の他の実施形態にかかるバイポーラトランジスタを示す断面図である。 従来のバイポーラトランジスタのコレクタ層のドーピング濃度とその分布状態を示す図である。 従来のバイポーラトランジスタのベース・コレクタ間容量特性を示す図である。
＜一実施形態＞
本発明の一実施形態について図１〜図８を参照して説明する。図１は本発明の一実施形態にかかるバイポーラトランジスタを示す断面図、図２は図１のバイポーラトランジスタの正味の不純物ドーピング濃度分布を示す図である。図３は図１のコレクタ層のエネルギーバンドを示す図、図４は図１のコレクタ層のキャリア濃度を示す図、図５はバイポーラトランジスタのベース・コレクタ間容量特性を示す図である。図６はドーピング濃度とベース・コレクタ間容量特性との関係を示す図、図７はドーピング濃度とエネルギーバンドとの関係を示す図、図８はドーピング濃度とキャリア濃度との関係を示す図である。
バイポーラトランジスタ１００は、半絶縁性ＧａＡｓ基板１に積層されたｎ型（本発明の「第１の導電型」に相当）のＧａＡｓにより形成されたサブコレクタ層２（Ｓｉ濃度：５×１０１８ｃｍ−３、膜厚：０．６μｍ）と、サブコレクタ層２に積層されたコレクタ層３と、コレクタ層３に積層され、ｎ型と反対の導電型であるｐ型（本発明の「第２の導電型」に相当）のＧａＡｓにより形成されたベース層４（Ｃ濃度：４×１０１９ｃｍ−３、膜厚１００ｎｍ）と、ベース層４に積層され、ｎ型のＩｎｘＧａ１−ｘＰにより形成されたエミッタ層５（Ｉｎ組成比：ｘ＝０．５、Ｓｉ濃度：３×１０１７ｃｍ−３、膜厚：３０ｎｍ）とを備えている。また、バイポーラトランジスタ１００は、エミッタ層５のバンドギャップがベース層４のバンドギャップよりも大きく、ベース層４とエミッタ層５とがヘテロ接合を成すヘテロ接合型に構成されている。
また、エミッタ層５には、ｎ型のＧａＡｓ層６（Ｓｉ濃度：３×１０１７ｃｍ−３、膜厚：９０ｎｍ）、ｎ型のＧａＡｓにより形成されたコンタクト層７（Ｓｉ濃度：１×１０１９ｃｍ−３、膜厚：５０ｎｍ）、ｎ型のＩｎｘＧａ１−ｘＡｓにより形成されたコンタクト層８（Ｉｎ組成比：ｘ＝０．５、Ｓｉ濃度：１×１０１９ｃｍ−３、膜厚：５０ｎｍ）が順番に積層されている。
また、サブコレクタ層２上に、コレクタ層３の両側部に対向してコレクタ電極９が形成されている。また、エミッタ層５を介してベース４にベース電極１０が配置されている。また、コンタクト層８上に、エミッタ電極１１が設けられている。コレクタ電極９、ベース電極１０およびエミッタ電極１１は、例えば次のようにして形成される。
すなわち、コレクタ電極９は、ＡｕＧｅ（膜厚：６０ｎｍ）／Ｎｉ（膜厚：１０ｎｍ）／Ａｕ（膜厚：２００ｎｍ）が積層されて形成される。また、ベース電極１０は、Ｔｉ（膜厚：５０ｎｍ）／Ｐｔ（膜厚：５０ｎｍ）／Ａｕ（膜厚：２００ｎｍ）が積層されて形成される。エミッタ電極１１は、ＷＳｉ（Ｓｉ：組成比０．３、膜厚：０．３μｍ）が積層されて形成される。
ここで、コレクタ層３は、ｎ型のＧａＡｓにより形成された３層の第１の半導体層３ａ，３ｃ，３ｅと、各第１の半導体層３ａ，３ｃ，３ｅ間にそれぞれ設けられたｐ型のＧａＡｓにより形成された２層の第２の半導体層３ｂ，３ｄとを備えている。この実施形態では、各第１の半導体層３ａ，３ｃ，３ｅは同一の半導体により形成されており、第１の半導体層３ａは、Ｓｉ濃度が５×１０１５ｃｍ−３、膜厚が３５０ｎｍに形成され、第１の半導体層３ｃ，３ｅは、Ｓｉ濃度が５×１０１５ｃｍ−３、膜厚が２００ｎｍに形成されている。また、第２の半導体層３ｂ，３ｄは同一の半導体により形成されており、それぞれ、Ｃ濃度が４．５×１０１５ｃｍ−３、膜厚が１００ｎｍに形成されている。
なお、第２の半導体層３ｂ，３ｄのシートキャリア濃度の和は、第１の半導体層３ａ，３ｃ，３ｅのドーピング濃度や膜厚に応じて、１０９ｃｍ−２以上であり、１０１１ｃｍ−２よりも小さく設定すればよく、望ましくは、１０１０ｃｍ−２以上に設定するとよい。
以上のように構成されたバイポーラトランジスタ１００では、そのドーピング濃度の分布が図２に示すようになり、コレクタ層３のｎ型層（第１の半導体層３ａ，３ｃ，３ｅ）のドーピング濃度は、サブコレクタ層２のドーピング濃度よりも小さく設定されている。また、コレクタ層３のｐ型層（第２の半導体層３ｂ、３ｄ）のドーピング濃度は、コレクタ層３のｎ型層のドーピング濃度よりも小さく設定されている。このように、各第２の半導体層それぞれのシートキャリア濃度は、コレクタ層内において、第１の導電型を構成するキャリアが多数を占めるように、各第１の半導体層のドーピング濃度やその厚みに応じて、適宜、調整するとよい。
また、第１の導電型を形成するドーパントにより第１の半導体層内に生成される電荷と、第２の導電型を形成するドーパントにより第２の半導体層内に生成される電荷とは反対の性質を有している。そのため、第１の半導体層における、伝導帯端のエネルギーＥｃおよび価電子帯端のエネルギーＥｖ（以下「エネルギーバンド」と称する）のバンドの曲がり（下に凸）と、第２の半導体層におけるエネルギーバンドの曲がり（上に凸）とが逆方向になる。
このとき、各第１の半導体層それぞれのドーピング濃度やその厚みに対して、第２の半導体層のシートキャリア濃度を高くし過ぎると、第２の半導体層の電荷により、第１の半導体層の電荷による曲がりと逆方向にエネルギーバンドが曲がることで、コレクタ層におけるエネルギーバンドに平坦な部分が生じるおそれがある。エネルギーバンドに平坦な部分が生じると、この平坦な部分において電子や正孔が蓄積されることによりベース・コレクタ間容量の増大を招くおそれがある。
したがって、コレクタ層のエネルギーバンドが、第２の半導体層の電荷によりエネルギーバンドが上向き、つまり上に凸状に曲がることなく、ベース層側からサブコレクタ層側に向けて平坦な部分が生じないでほぼ単調に傾くように、各第１の半導体層のドーピング濃度やその厚みに応じて、各第２の半導体層それぞれのシートキャリア濃度は、適宜、調整するとよい。
次に、バイポーラトランジスタ１００の特性について図３〜図５を参照して説明する。なお、図３〜図５中には、２層のｎ型層の間に１層のｐ型層が配置されて成るコレクタ層を備えるバイポーラトランジスタの特性が比較例として記載されている。比較例のｐ型層のドーピング濃度は、この実施形態のバイポーラトランジスタ１００のコレクタ層３に設けられた２層のｐ型層（第２の半導体層３ｂ、３ｄ）それぞれのドーピング濃度を合算した値に設定されている。したがって、比較例のコレクタ層のｐ型層のドーピング濃度は、この実施形態のバイポーラトランジスタ１００のコレクタ層３の各ｐ型層（第２の半導体層３ｂ、３ｄ）それぞれのドーピング濃度よりも高濃度に設定されている。
（コレクタ層３のエネルギーバンドおよびキャリア濃度）
大電流動作時のコレクタ層３のエネルギーバンドおよびキャリア濃度について図３および図４を参照して説明する。図３では、横軸が深さ（μｍ）を示し、縦軸が電子のエネルギーを示している。また、図４では、横軸が深さ（μｍ）を示し、縦軸がキャリア濃度（ｃｍ−３）を示している。
図３に示すように、バイポーラトランジスタ１００のコレクタ層３のエネルギーバンドは、ベース層４側からサブコレクタ層２側に向けて、平坦な部分が生じないでほぼ単調に傾いている。また、図４に示すように、コレクタ層３の全領域において、電子および正孔の顕著な蓄積はない。
比較例のコレクタ層のエネルギーバンドは、図３に示すように、ｐ型層を含む領域において平坦な部分が生じている。また、比較例では、図４に示すように、コレクタ層のエネルギーバンドの平坦部分およびその近傍の領域において電子が顕著に蓄積されている。なお、図４では、ｐ型層のドーピング濃度が比較的低い例について示されているので、正孔の顕著な蓄積が見られないが、ｐ型層のドーピング濃度が高い場合には、コレクタ層の電子が顕著に蓄積される領域とほぼ同じ領域に、より高濃度に正孔が蓄積される。
コレクタ層のエネルギーバンドに平坦部分が生じるのは、ｐ型層にドーピングされたドーパントによりｐ型層内に生成される負の電荷により、エネルギーバンドが高エネルギー方向に持ち上げられるためと考えられる。したがって、比較例のように、高濃度にドーピングされた１層のｐ型層がコレクタ層中の所定の領域に局在している場合には、その領域を含む範囲で、ｐ型層内の負の電荷によりエネルギーバンドが高エネルギー方向に持ち上げられて平坦部分が生じ易くなる。
一方、この実施形態のバイポーラトランジスタ１００のコレクタ層３のように、各ｐ型層それぞれのシートキャリア濃度の和を一定に保持しつつ、ｐ型層の層数を２層以上に増やして各ｐ型層それぞれのシートキャリア濃度を低減させると共に、各ｐ型層をコレクタ層内に分散配置させた場合、次のような効果が生じると考えられる。すなわち、分散配置された各ｐ型層それぞれに含まれる負の電荷総量が、ｐ型層を１層とした比較例に比べて低減されるので、エネルギーバンドの高エネルギー方向への持ち上がりが抑制されて、エネルギーバンドに平坦な部分が生じ難くなる。したがって、この実施形態のバイポーラトランジスタ１００のコレクタ層３の全領域において、エネルギーバンドに平坦部分が生じるのが防止されて、コレクタ層３内においてキャリア（電子および正孔）が蓄積するのが抑制される。
なお、コレクタ層のエネルギーバンドに平坦部分を生じさせるｐ型層内の負電荷による作用は、ｐ型層のドーピング濃度を高くし、その厚みを厚くして、それらの積であるシートキャリア濃度を大きくし、ｐ型層内の負の電荷を増大させることにより大きくなると考えられる。したがって、ｐ型層によりコレクタ層のエネルギーバンドに平坦部分が生じるのを抑制するために、コレクタ層のｎ型層のドーピング濃度やその厚みに応じて、ｐ型層のドーピング濃度を下げてその厚みを薄くすることにより、ｐ型層のシートキャリア濃度を低減させるとよい。
（バイポーラトランジスタ１００の容量特性）
バイポーラトランジスタ１００のベース・コレクタ間容量特性について図５を参照して説明する。図５では、横軸がコレクタ・エミッタ間電圧Ｖｃｅ（参考のため、Ｖｂｅ＝１．３５Ｖの場合に対応するベース・コレクタ間電圧Ｖｂｃも表示）を示し、縦軸がベース・コレクタ間容量Ｃｂｃを示している。ここで、「大電流」動作状態および「小電流」動作状態とは、エミッタ面積１００μｍ２のトランジスタにおいて、それぞれ５ｍＡ程度流れる場合、および０．１ｍＡ程度流れる場合をいう。
図５に示すように、この実施形態のバイポーラトランジスタ１００は、小電流動作状態の容量特性の線形性が良好である。また、この実施形態のバイポーラトランジスタ１００は、大電流動作状態および小電流動作状態のそれぞれにおいて、ほぼ一致する容量特性を備えている。すなわち、大電流動作状態および小電流動作状態の両動作状態において、コレクタ・エミッタ間電圧Ｖｃｅが０．８Ｖ〜４Ｖ（ベース・コレクタ間電圧Ｖｂｃの−２．６５〜０．５５Ｖ）である広い電圧範囲でのベース・コレクタ間容量Ｃｂｃの線形性が確保されている。
具体的には、大電流動作状態および小電流動作状態の両動作状態において、コレクタ・エミッタ間電圧Ｖｃｅが０．８Ｖ〜４Ｖである範囲でのベース・コレクタ間容量Ｃｂｃの上昇率が約１．４倍程度となっている。
これに対し、比較例では、小電流動作状態において、正電圧領域（Ｖｂｃ＞０Ｖ、これはほぼＶｃｅ＜１．３５Ｖに対応）でのベース・コレクタ間容量Ｃｂｃが低減されると共に、正電圧領域を含む容量特性の線形性が従来よりも改善されているものの、その一方で、大電流動作状態における容量特性の線形性が、小電流動作状態に比べると大きく劣化している。
具体的には、大電流動作状態において、コレクタ・エミッタ間電圧Ｖｃｅが０．８Ｖ〜４Ｖである範囲では、ベース・コレクタ間容量Ｃｂｃの上昇率が約２．４倍程度である。
前述の通り、この実施形態のバイポーラトランジスタ１００では、小電流動作状態の容量特性の線形性が良好である。これは、２層のｐ型層を導入した場合、ｐ型層の配置の自由度が増し、したがって、コレクタ層をより効果的に空乏化できるように、ｐ型層の配置を選択することができるためと考えられる。また、この実施形態のバイポーラトランジスタ１００では、小電流動作状態と大電流動作状態の差がほとんどない。特に大電流動作状態における容量特性の線形性が、比較例と比較すると大きく改善されている。これは、次のような理由によるものと考えられる。すなわち、バイポーラトランジスタ１００では、第２の半導体層３ｂ，３ｄの２層がコレクタ層３中に分散して配置されている。したがって、図３に示されるように、比較例と比較すると、コレクタ層３の伝導帯や価電子帯のバンド端（エネルギーバンド）の平坦な部分が解消されて、電子や正孔が蓄積するのが抑制され、その結果、容量の増大が回避されているためであると考えられる。
また、この実施形態のバイポーラトランジスタ１００や比較例の容量特性の線形性が改善されるのは、次のような理由によるものと考えられる。すなわち、第１の半導体層のドーピング電荷と、該第１の半導体層のドーピング電荷と逆符号である第２の半導体層のドーピング電荷とが打ち消しあうことにより、コレクタ層全体の平均ドーピング電荷濃度が減少する。したがって、コレクタ層全体の平均ドーピング電荷濃度が減少することにより、コレクタ層全体の見かけ上のドーピング濃度を低くすることができる。このため、容量特性の線形性が改善される。また、コレクタ層全体の平均キャリア濃度が減少するので、コレクタ層内に空乏層が広く形成されるので、ベース・コレクタ間容量Ｃｂｃが低減される。
次に、比較例の大電流動作状態および小電流動作状態における容量特性について検討する。
図６に示すように、比較例では、コレクタ層に配置されるｐ型層のドーピング濃度を増大させると、小電流動作状態においては容量特性の線形性が向上するものの、大電流動作状態においては容量特性の線形性が劣化する。すなわち、比較例では、ｐ型層のドーピング濃度を変化させたときに、小電流動作状態と大電流動作状態とでは、それぞれの容量特性の線形性が相反する関係になる。したがって、比較例において、大電流動作状態および小電流動作状態の両動作状態において、容量特性の線形性を良好な状態とすることは困難である。
これは、次のような理由によるものと考えられる。すなわち、図７に示すように、比較例では、ｐ型層のドーピング濃度が増大するにつれてｐ型層中の負の電荷が増大するので、コレクタ層のエネルギーバンドを高エネルギー方向に持ち上げる作用が強くなる。したがって、コレクタ層のｐ型層を含む領域に生じるエネルギーバンドの平坦部分の範囲が、ｐ型層のドーピング濃度が増大するにつれて拡大する。
その結果、図８に示すように、ｐ型層のドーピング濃度が増大するにつれて、エネルギーバンドの平坦部分に蓄積するキャリア（電子および正孔）数が徐々に増大する。この平坦部分に蓄積するキャリア数の増大により、大電流動作状態におけるベース・コレクタ間容量Ｃｂｃが増大すると共に、その容量特性の線形性が劣化すると考えられる。
したがって、ｐ型層のドーピング濃度を一定以下に小さくすれば、エネルギーバンドの平坦な部分の形成が抑制されてキャリアの蓄積を抑制することができるので、大電流動作状態におけるベース・コレクタ間容量Ｃｂｃを低減し、その容量特性の線形性を改善することができる。しかしながら、この場合、ｐ型層のドーピング濃度が過小になるので、小電流動作状態におけるベース・コレクタ間容量Ｃｂｃが増大し、その容量特性の線形性が劣化する（図６参照）。したがって、比較例では、大電流動作状態および小電流動作状態の両動作状態において、ベース・コレクタ間容量Ｃｂｃを低減させると共に、容量特性の線形性を良好な状態とすることは困難である。
一方、この実施形態のバイポーラトランジスタ１００の構成では、複数のｐ型層（第２の半導体層３ｂ、３ｄ）がコレクタ層３中に分散して配置されることにより、次のような効果が生じる。すなわち、各ｐ型層それぞれのドーピング濃度が低濃度に制御された状態であっても、全てのｐ型層にドーピングされたドーパントを足し合わせることにより、ｐ型層の見かけ上のドーピング濃度が増大する。
したがって、この実施形態のバイポーラトランジスタ１００では、各ｐ型層それぞれのドーピング濃度が低濃度に制御された状態であるので、コレクタ層３のエネルギーバンドに平坦な部分が生じるのが抑制される。そのため、大電流動作状態におけるベース・コレクタ間容量Ｃｂｃが小電流動作状態のときと比較して極端に大きくなるのが抑制されると共に、その容量特性の線形性が良好なものとなる。
また、ｐ型層の見かけ上のドーピング濃度が高濃度に制御されているので、大電流動作状態および小電流状態の両方の動作状態において、正の電圧領域（Ｖｂｃ＞０Ｖ、これはほぼＶｃｅ＜１．３５Ｖに対応）を含む広い電圧範囲に渡って、ベース・コレクタ間容量Ｃｂｃが増大するのが抑制されると共に、その容量特性の良好な線形性が確保される。
以上のように、この実施形態では、ｎ型の各第１の半導体層３ａ，３ｃ，３ｅ間に、それぞれ、ｐ型の第２の半導体層３ｂ，３ｄが設けられている。そのため、第１の半導体層３ａ，３ｃ，３ｅのドーピング電荷と第２の半導体層３ｂ，３ｄのドーピング電荷とが打ち消しあうことにより、コレクタ層３全体の平均ドーピング電荷濃度が減少する。したがって、コレクタ層３全体の平均ドーピング電荷濃度が減少することにより、コレクタ層３全体の見かけ上のドーピング濃度を低くすることができるので、容量特性の線形性を改善することができる。
また、各第１の半導体層３ａ，３ｃ，３ｅそれぞれのドーピング濃度を低下させなくとも、第１の半導体層３ａ，３ｃ，３ｅと反対の導電型である第２の半導体層３ｂ，３ｄによりコレクタ層３全体の見かけ上のドーピング濃度を低くすることができるので、コレクタ層３のドーピング濃度の制御が容易であり、量産性を十分に確保することができる。また、第２の半導体層３ｂ，３ｄが各第１の半導体層３ａ，３ｃ，３ｅ間に介在することによりコレクタ層３全体の平均キャリア濃度が減少するので、コレクタ層３内に空乏層が広く形成される。したがって、コレクタ層３内の空乏層が広く形成されることにより、ベース・コレクタ間容量Ｃｂｃの低減を図ることができる。さらに、ｐ型層が複数設けられているため、ｐ型層のコレクタ層中の配置の自由度が増す。したがって、コレクタ層をより効果的に空乏化できるように、ｐ型層の配置を選択することができる。
また、第１の半導体層３ａ，３ｃ，３ｅおよび第２の半導体層３ｂ，３ｄが同一の半導体ＧａＡｓにより形成されているので、コレクタ層３を簡単に形成することができる。
また、エミッタ層５とベース層４とがヘテロ接合を成し、エミッタ層５のバンドギャップがベース層４のバンドギャップよりも大きく、容量特性に優れたヘテロ接合型のバイポーラトランジスタ１００を提供することができる。
＜他の実施形態＞
本発明の他の実施形態について図９を参照して説明する。図９は本発明の他の実施形態にかかるバイポーラトランジスタを示す断面図である。
この実施形態のバイポーラトランジスタ１００ａが、上記した実施形態のバイポーラトランジスタ１００と異なるのは、コレクタ層３が、７層の半導体層３ａ〜３ｇにより形成されている点である。その他の構成は上記した実施形態と同様であるため、同一符号を付すことによりその構成の説明は省略する。
コレクタ層３は、ｎ型のＧａＡｓにより形成された４層の第１の半導体層３ａ，３ｃ，３ｅ，３ｇと、各第１の半導体層３ａ，３ｃ，３ｅ，３ｇ間にそれぞれ設けられたｐ型のＧａＡｓにより形成された３層の第２の半導体層３ｂ，３ｄ，３ｆとを備えている。この実施形態では、各第１の半導体層３ａ，３ｃ，３ｅ，３ｇは同一の半導体により形成されており、第１の半導体層３ａは、Ｓｉ濃度が５×１０１５ｃｍ−３、膜厚が５０ｎｍに形成され、第１の半導体層３ｃ、３ｅ，３ｇは、Ｓｉ濃度が５×１０１５ｃｍ−３、膜厚が２００ｎｍに形成されている。また、第２の半導体層３ｂ，３ｄ，３ｆは同一の半導体により形成されており、それぞれ、Ｃ濃度が４．５×１０１５ｃｍ−３、膜厚が１００ｎｍに形成されている。
この実施形態では上記した実施形態と同様の効果を奏することができる。
なお、本発明は上記した各実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、上記したもの以外に種々の変更を行なうことが可能であり、例えば、上記した実施形態では、第１の導電型がｎ型に、第２の導電型がｐ型に構成されることにより、ＮＰＮ型のバイポーラトランジスタが形成されているが、第１の導電型がｐ型に、第２の導電型がｎ型に構成されることにより、ＰＮＰ型のバイポーラトランジスタが形成されてもよい。
また、コレクタ層に第１の導電型の第１の半導体層が１つ設けられており、第１の半導体層を構成する半導体に、第１の導電型と反対の導電型である第２の導電型を形成する不純物がドーピングされることにより、第１の半導体層に第２の導電型の複数の第２の半導体層が挿入されていてもよい。なお、この場合において、コレクタ層に複数の第１の半導体層が設けられていてもよい。また、コレクタ層に複数の第１の半導体層が設けられている場合には、複数の第１の半導体層の少なくともいずれか１つに複数の第２の半導体層が挿入されていればよい。また、複数の第１の半導体層の少なくとも２つに、それぞれ、１つの第２の半導体層が挿入されていてもよい。このように構成しても、上記した実施形態と同様の効果を奏することができる。
また、コレクタ層中の第２の半導体層の数は上記した数に限定されるものではなく、４層以上の第２の半導体層がコレクタ層中に分散して配置されていてもよい。
また、上記した実施形態では、コレクタ層中の各第２の半導体層それぞれのドーピング濃度とその厚みとが同一に形成されてコレクタ層が形成されているが、各第２の半導体層それぞれのドーピング濃度やその厚みは任意に設定すればよい。また、上記した実施形態では、各第１の半導体層および各第２の半導体層は同一の半導体ＧａＡｓにより構成されているが、各第１の半導体層および各第２の半導体層を複数種類の半導体、例えば、ＧａＡｓやＡｌＧａＡｓ、ＩｎＧａＰなどを組み合わせて構成してもよい。
また、エミッタ層／ベース層の組み合わせは、上記したＩｎＧａＰ／ＧａＡｓに限らず、ＡｌＧａＡｓ／ＧａＡｓ、ＩｎＰ／ＩｎＧａＡｓ、ＩｎＧａＰ／ＧａＡｓＳｂ、ＩｎＧａＰ／ＩｎＧａＡｓＮ、Ｓｉ／ＳｉＧｅ，ＡｌＧａＮ／ＧａＮなどの組み合わせでヘテロ接合を構成してもよい。
バイポーラトランジスタはヘテロ接合型に限定されるものではなく、バイポーラトランジスタに本発明を広く適用することができる。
２ サブコレクタ層
３ コレクタ層
３ａ，３ｃ，３ｅ，３ｇ 第１の半導体層
３ｂ，３ｄ，３ｆ 第２の半導体層
４ ベース層
５ エミッタ層
１００，１００ａ バイポーラトランジスタ

Claims (6)

  1. 第１の導電型のサブコレクタ層と、
    前記サブコレクタ層に積層されたコレクタ層と、
    前記コレクタ層に積層され、前記第１の導電型と反対の導電型である第２の導電型のベース層と、
    前記ベース層に積層された前記第１の導電型のエミッタ層とを備え、
    前記コレクタ層は、
    前記第１の導電型の複数の第１の半導体層と、
    前記各第１の半導体層間にそれぞれ設けられた前記第２の導電型の複数の第２の半導体層と
    を備えることを特徴とするバイポーラトランジスタ。
  2. 第１の導電型のサブコレクタ層と、
    前記サブコレクタ層に積層されたコレクタ層と、
    前記コレクタ層に積層され、前記第１の導電型と反対の導電型である第２の導電型のベース層と、
    前記ベース層に積層された前記第１の導電型のエミッタ層とを備え、
    前記コレクタ層は、
    前記第１の導電型の少なくとも一つの第１の半導体層と、
    前記少なくとも一つの第１の半導体層のうち、いずれか一つの第１の半導体層中に挿入された前記第２の導電型の複数の第２の半導体層と
    を備えることを特徴とするバイポーラトランジスタ。
  3. 前記第２の半導体層のキャリア濃度は第１の半導体層のキャリア濃度よりも小さいことを特徴とする請求項１または２に記載のバイポーラトランジスタ。
  4. 前記第２の半導体層のシートキャリア濃度の和が、１０９ｃｍ−２以上であり、１０１１ｃｍ−２よりも小さいことを特徴とする請求項１ないし３のいずれか１項に記載のバイポーラトランジスタ。
  5. 前記第１の半導体層および第２の半導体層は、同一の半導体により形成されていることを特徴とする請求項１ないし４のいずれか１項に記載のバイポーラトランジスタ。
  6. 前記エミッタ層と前記ベース層とがヘテロ接合を成し、前記エミッタ層のバンドギャップが前記ベース層のバンドギャップよりも大きいことを特徴とする請求項１ないし５のいずれか１項に記載のバイポーラトランジスタ。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105378904B (zh) * 2013-07-10 2017-09-05 株式会社村田制作所 半导体装置
JP2018026406A (ja) * 2016-08-08 2018-02-15 株式会社村田製作所 ヘテロ接合バイポーラトランジスタ
US11563084B2 (en) 2019-10-01 2023-01-24 Analog Devices International Unlimited Company Bipolar junction transistor, and a method of forming an emitter for a bipolar junction transistor
US11355585B2 (en) 2019-10-01 2022-06-07 Analog Devices International Unlimited Company Bipolar junction transistor, and a method of forming a charge control structure for a bipolar junction transistor
US11404540B2 (en) 2019-10-01 2022-08-02 Analog Devices International Unlimited Company Bipolar junction transistor, and a method of forming a collector for a bipolar junction transistor
US11282923B2 (en) * 2019-12-09 2022-03-22 Qorvo Us, Inc. Bipolar transistor
US11588043B2 (en) * 2021-04-14 2023-02-21 Globalfoundries U.S. Inc. Bipolar transistor with elevated extrinsic base and methods to form same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3183882B2 (ja) * 1990-03-28 2001-07-09 株式会社東芝 ヘテロ接合バイポーラトランジスタ
JP3030070B2 (ja) * 1990-09-19 2000-04-10 富士通株式会社 半導体装置
US5150185A (en) 1990-04-18 1992-09-22 Fujitsu Limited Semiconductor device
US5270223A (en) * 1991-06-28 1993-12-14 Texas Instruments Incorporated Multiple layer wide bandgap collector structure for bipolar transistors
JP3292894B2 (ja) 1993-05-12 2002-06-17 日本電信電話株式会社 集積化受光回路
JPH098276A (ja) * 1995-06-21 1997-01-10 Nippon Telegr & Teleph Corp <Ntt> 半導体機能素子
JP3411235B2 (ja) * 1999-05-20 2003-05-26 シャープ株式会社 ヘテロ接合バイポーラトランジスタ
JP2002076012A (ja) * 2000-08-25 2002-03-15 Furukawa Electric Co Ltd:The ヘテロ接合バイポーラトランジスタ
JP2005012170A (ja) 2003-05-28 2005-01-13 Toshiba Corp 半導体装置
JP3709486B2 (ja) * 2003-06-12 2005-10-26 松下電器産業株式会社 半導体素子及びその製造方法
JP2007173624A (ja) * 2005-12-22 2007-07-05 Matsushita Electric Ind Co Ltd ヘテロ接合バイポーラトランジスタ及びその製造方法
JP2010183054A (ja) * 2009-01-06 2010-08-19 Panasonic Corp ヘテロ接合バイポーラトランジスタ及びその製造方法
US9054065B2 (en) * 2012-04-30 2015-06-09 Skyworks Solutions, Inc. Bipolar transistor having collector with grading

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