CN100456491C - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明涉及半导体器件，该器件包括：一基板(101)；在该基板(101)上形成的多层半导体结构；该半导体多层结构包括发射极层(102)、基极层(105)和集电极层(107)，均由III-V族n型复合半导体构成并按此顺序成层；位于发射极层(102)和基极层(105)之间的量子点势垒层(103)；分别同集电极层(107)、基极层(105)和发射极层(102)相连的集电极电极(110)、基极电极(111)和发射极电极(112)；包括多个量子点(103c)的量子点势垒层(103)；被第一、第二势垒层(103a，103d)分别从发射极层一边和基极层一边夹着的量子点(103)；具有凸向基极层(105)的凸出部分的每个量子点(103c)；第二势垒层(103d)中的基极层(105)一侧界面(d1)，和在基极层(105)中集电极层一侧和发射极层一侧的界面(d2、d3)；界面具有对应量子点(103c)的凸出部分向集电极层(107)突出的弯曲部分(d12、d22、d23)。
Description
技术领域
该发明涉及一种半导体器件及其制造方法，更具体地涉及工作在高频区域的晶体管器件。
背景技术
已提出几种用作热电子晶体管(HET)的半导体器件，其中利用了高能电子(热电子)。由Yokoyama等人在文件1(Japan.J.Appl.Phys.Lett.vol.24，no.11，P.L 853，1985(1985年日本应用物理快讯第24卷，第11号，第853页))中提出的谐振隧穿热电子晶体管(RHET)就是这些现有技术的第一个实例。谐振隧穿热电子晶体管包括位于HET发射极区域中的谐振隧穿结构。图9(a)显示了在文件1中公开的该器件的结构，和图(b)到图(d)显示了它的工作原理。
文件1公布了在77K该器件的工作。它的工作情况如下所述。当图9(a)所示的基极和发射极具有等电势时，发射极中电子的能量比量子阱中的量子能级(E1)要低。该量子阱位于图9(b)中所示的发射极和基极之间。正因为如此，电流没有流过发射极。当电流施加穿过基极和发射极时，发射极的电子能量同量子阱的量子能级相匹配，如图9(c)所示，由此而引起谐振隧穿。更具体些，发射极中的电子能量以一定分布扩张，只有那些具有与量子能级相同的能级的电子穿过谐振隧穿发射到基极层。因为被发射的电子具有高能量，它们很快地穿过基极层而很少发生散射，跨越基极层和集电极势垒层之间的能量势垒(qΦc)，并注入到集电极势垒层中。这些电子还通过集电极势垒层而很少发生散射，并且最终到达集电极层。在上面所描述的整个过程中，可以期望该器件比受到散射和扩散影响的普通晶体管的工作速度要高，因为电子的动量几乎不受散射的影响。
第二个现有技术的实例是由Sugiyama等人在文件2(日本未审查专利出版物，第1997-326506号)中公开的一种器件。这种器件包括多层微粒(量子点)而不是文件1中公开的谐振隧穿。图10显示了文件2所公开的微粒层(a)的结构，和HET器件(b)的结构。如图10(a)所示，这种现有技术的器件包括HET发射极区域3中的连续沉积的GaAs隔层3a，和通过互相扩散在每个隔层3a中形成的许多微粒(量子点)3b。这种结构使每层中的量子点3b在垂直方向上对齐，从而形成一个实际上的单一量子点。因此，该器件可以作为载流子滤波器(carrier filter)工作，显示出锐(sharp)谐振隧穿特性和窄的能谱。
以上文件所公开的器件存在下面的问题。对于文件1所公开的器件，其工作温度有限，器件的增益很小，且工作速度不如预计的快。比如，文件1所报告的是在77K时的工作；然而，对室温下的工作情况和工作速度却并未公开。公开了在室温下工作的同类型RHET器件，其增益比普通晶体管的增益要低，而且它的工作速度也不是很高。
对比来说，文件2中公开的器件中的多层量子点结构特别复杂，很难实现。也就是说，为了获得图10(b)中的结构，微粒和埋层(buriedlayer)要在基层上不断地交替生长，并且必须控制它们使得所有层中的微粒在位置上相同，以及微粒的形状一致。如果在制造过程中，上层微粒的形成位置和下层微粒的位置不一致，就不能获得图10(b)所示的结构。如上所述，因为需要先进的制造技术来获得微粒的三维布置，其中大量微粒垂直对齐且这些微粒的尺寸相等，所以实现这种结构非常困难。
本发明的目的是解决上述现有技术的问题，并提出一种易于制造并在高速下工作的半导体器件及其制造方法。
发明内容
本发明的半导体器件解决上述问题，它包括：一个基板，在基板上形成的半导体多层结构，该多层结构包括III-V族n型复合半导体构成的发射极层、基极层和集电极层，其中，该基极层位于发射极层和集电极层之间；位于发射极层和基极层之间的量子点势垒层；分别连接到集电极层、基极层和发射极层的集电极电极、基极电极和发射极电极；其中，量子点势垒层包括多个量子点和第一和第二势垒层，第一和第二势垒层分别从发射极层一侧和基极层一侧夹着量子点，并且第一和第二势垒层由能带隙比构成量子点的半导体的能带隙要大的半导体构成；每个量子点具有凸向基极层的凸出部分；和在第二势垒层中基极层一侧的界面，在基极层中集电极层一侧的界面和在基极层中发射极层一侧的界面，每个界面具有凸向集电极层的弯曲部分，与量子点的凸出部分相对应。
提供制造本发明中的半导体器件的方法以解决上述的问题，其包括的步骤有：在基板上形成由III-V族n型复合半导体构成的发射极层的发射极层形成步骤；在发射极层上形成第一势垒层的步骤；在第一势垒层上形成多个量子点的量子点形成步骤，每个量子点具有一个在量子点的上表面向上凸出取向的凸出部分；在量子点上方形成第二势垒层的势垒层形成步骤，该第二势垒层覆盖量子点并在第二势垒层的上表面上具有向上凸出取向的弯曲部分，以对应量子点凸出部分的形状；在第二势垒层上面形成由III-V族n型复合半导体构成的基极层的基极层形成步骤，该基极层在基极层的上表面上具有向上凸出取向的弯曲部分，以对应量子点凸出部分的形状；在基极层上面形成由III-V族n型复合半导体构成的集电极层的集电极层形成步骤；和形成分别连接到发射极层、基极层和集电极层的发射极电极、基极电极和集电极电极的电极形成步骤。
本发明有关的文件清单
文件1：Japan.J.Appl.Phys.Lett.vol.24，no.11，p.L853，1985(1985年日本应用物理快讯第24卷，第11号，第853页)(参见背景技术)
文件2：日本未审查专利出版物，第1997-326506号(参见背景技术)
文件3：日本未审查专利出版物，第2002-184970号(更具体地，见图5)
文件4：日本未审查专利出版物，第1997-82900号(关于在基极层中形成球形量子点)
文件5：日本未审查专利出版物，第1994-20958号
附图说明
图1是显示根据本发明的半导体器件的实施方式的结构图。
图2是显示量子点势垒层附近区域的横截面图。
图3显示了第一个现有技术的发射电子的能量分布。
图4用其量子点附近区域的横截面图显示具有平面层结构的半导体器件的实施例。
图5用其量子点附近区域的横截面图显示了其顶面为平面的分层结构的半导体器件的实施例。
图6显示了图1中所示的半导体器件的发射电子的能量分布。
图7用量子点势垒层附近区域的横截面图显示了图1的半导体器件的另一个实施例。
图8是图1中所示的半导体器件的另一实施例的横截面图。
图9显示了第一现有技术的半导体器件的结构并示意性地显示了其操作。
图10是根据第二现有技术的半导体器件的结构图。
附图标记清单
101基板 107集电极层
102发射极层 108集电极接触层
103量子电势垒层 110集电极电极
103a第一势垒层 111基极电极
103b润湿层(wetting layer) 112发射极电极
103c量子点 113高阻抗区域
103d第二势垒层 d1第二势垒层和间隔层之间的界面
104间隔层 d2间隔层和基极层之间的界面
105基极层 d3基极层和集电极层之间的界面
106集电极势垒层
具体实施方式
参考附图，下边将对本发明中的半导体器件的具体实施方式进行解释。图1是显示本实施方式的半导体器件示意性结构的横截面图。
如图1所示，该半导体器件由III-V族复合半导体构成，其中，由n型InGaAs构成的发射极层102在由半绝缘材料InP构成的基板101上形成。在发射极层102上，由未掺杂的AlAs构成的量子点势垒层103、由未掺杂的InGaAs构成的间隔层104，和由n型InGaAs构成的基极层105依此顺序成层，其中，在量子点势垒层103中放置有后面说明的量子点。量子点势垒层103、间隔层104，和基极层105在宽度上(图中的横向方向)比发射极层102更窄，因此发射极层102顶部的一部分被暴露出来。发射极电极112在这暴露部分上形成。间隔层104由一种半导体构成，该半导体除没有被有意加入杂质外，其化学成分同基极层105相同。
在基极层105的顶部，由未掺杂的InP构成的集电极势垒层106、由n型InGaAs构成的集电极层107、由高浓度的n型InGaAs构成的集电极接触层108，和集电极电极110依此顺序形成，它们的宽度都比基极层105要窄。基极层105的顶部在集电极势垒层106的两边暴露出来，以及基极电极111在两个暴露部分的每个之上形成。高阻抗区域113在两个基极电极111的每个下面，即从基极层105的底部到发射极层102的顶部形成。
下面解释半导体各层的优选厚度。量子点势垒层103的厚度优选地不小于1.5nm且不大于10nm，但不小于1.5nm且不大于5nm之间更好。当量子点势垒层103的厚度不少于1.5nm时，该层会有效地用作下述相对量子点的势垒，并且如果当其不超过10nm时，晶格弛豫将会被抑制。更具体地，如果当量子点势垒层103不超过5nm时，甚至可以在InP基板101上形成高质量的薄膜。从此角度出发，在该实施方式中，量子点势垒层103的厚度大约是4nm。在该实施方式中，其它各半导体层的厚度是：间隔层104大约为2nm，基极层105大约为10nm，集电极势垒层106大约为100nm。
在该实施方式中所使用的InGaAs的化学成分比例是In(x)Ga(1-x)As：In的含量x＝0.53，其基本上与InP的晶格匹配。In的含量优选地在0.5≤x≤0.7范围内。这会使InP基板101上能进行外延生长，并抑制散射。为易于预想化学成分的量值(化学成分的比例)，在本说明书中有时用In(x)Ga(1-x)As来表示InxGa1-xAs。
下面对量子点势垒层103进行解释。图2是显示该势垒层附近区域的扩展的横截面图。如图所示，量子点势垒层103由形成于发射极层102上的第一势垒层103a、润湿层(wetting layer)103b、多个量子点103c，和第二势垒层103d构成，其中，润湿层103b和量子点103c被第二势垒层103d和第一势垒层103a从下侧到上侧夹在中间。润湿层103b由大约一个分子厚度的薄层InAs构成，并且多个锥形的量子点103c具有向上的凸出取向，即，面对着基极层105一侧具有凸出形状的顶部，且量子点103c在润湿层103b上形成。
每个量子点103c由未掺杂的InAs微粒构成，并分布在与发射极层102平行的一层上，也就是润湿层103b。量子点103c的尺寸优选的是底表面的宽度方向上的长度不少于2nm且不大于30nm，高度不少于2nm也不大于10nm。例如，可以使在最宽的方向上的长度大约10nm，并且高度大约5nm。形成这样尺寸的量子点103c是优选的，因为这样做能发射以高速发送的电子并改善了形成量子点时的再造能力。而且，量子点103c的表面(in-plane)密度优选地在1010/cm2到1012/cm2的范围内，例如，可以大约为5×1011/cm2。这使获得足够的器件电流并保持量子点间足够间距成为可能，由此能在横向方向上俘获量子点。
因为如上所述量子点103c形成了锥形，其面对向上方向具有凸出形状的上部，因而对应量子点103c的突出部分的向上方向中突出的弯曲部分在形成于量子点103c之上的第二势垒层103d、间隔层104和基极层105的平面部分中形成。更具体些，第二势垒层103d和间隔层104之间的界面d1，间隔层104和基极层105之间的界面d2，基极层105和集电极势垒层106之间的界面d3，它们每一个都有面向集电极层107的弯曲部分，以对应量子点103c的形状。在此，优选的是界面的弯曲部分使得从第二势垒层103d(界面d1)顶部的平面部分d11到弯曲部分d12的尖端的距离h1，以及从基极层105(界面d3)顶部的平面部分d31到弯曲部分d32的尖端的距离h2，满足如下的公式(1)：
1/5≤h2/h1≤1(1)
这样就可以获得下述的效果，以防止扩散和/或电子延迟。
用于本实施方式的制造半导体器件的方法的一种实施例在下面说明。由半绝缘InP构成的基板101在分子束外延生长(MBE)室中加热以清洁其表面。由加入硅Si的n型InGaAs构成的发射极层102通过将这个表面在620℃的基板温度下用In、Ga，As和Si的分子束照射来生长。
接下来，由未掺杂的AlAs层构成的第一势垒层103a通过用Al和As的分子束照射而生长，然后外延生长停止。随后，AlAs的晶格常数是5.661，这比InP基板101和发射极层102中的InGaAs的晶格常数5.869少了3.5％。可以仅仅通过使第一势垒层103a的厚度小于临界水平来解决晶格常数上的不同。这样抑制了晶格弛豫，由此，横向方向中的势垒层103a的晶格常数同基板101的晶格常数基本上相同。
然后，将基板温度变到530℃，并用In和As的分子束进行照射。因为进行InAs生长时的基板温度在450℃到550℃范围内，所以将其温度设置在此范围对获得高质量的量子点103c是优选的。因为InAs的晶格常数是6.058，它比InP基板101的晶格常数要大3.2％，所以InAs的生长会由于晶格畸变而受到压力。在上面特定的温度范围内，这就变成所谓的斯特兰斯基--克拉斯塔诺夫(S-K)增长模式，并且形成一致的量子点103c。确切些说，在第一势垒层103a的整个表面上增长了大约1个分子厚度的第一层作为润湿层103b后，由几乎相同尺寸的锥形的InAs构成的量子点103c形成。因为润湿层103b很薄且有较大的能带隙，所以量子点103c以与分散的量子点几乎相同的方式起作用。
由未掺杂的AlAs构成的第二势垒层103d通过用Al和As的分子束照射而生长。这样会形成一种如图2所示的结构，其中，单层量子点103c在未掺杂的AlAs构成的层103中俘获。第二势垒层103d的顶部不是平的，沿着锥形弯曲的弯曲部分d12在对应量子点103c的部分中形成。
接下来，间隔层104和基极层105外延生长。这里，在量子点103c上方，间隔层104和基极层105也成为体现锥形的弯曲形状d22和d32。然后集电极势垒层106、集电极势垒层107和集电极接触层108外延生长。
之后，在其上生长出半导体层102到108的基板从MBE移除并制成一定样式。换句话说，将由成层的半导体层的一部分去掉，并形成台面来将发射极层102和基极层105的一部分暴露出来。在基极层105暴露区域的下面进行离子植入，以形成高阻抗区域113。随后，在集电极接触层108上形成集电极电极110，并在基极层105和发射极层102的暴露部分上分别形成基极电极111和发射极电极112，这样便完成了该器件。在上面的离子植入步骤中，高阻抗区域可以通过例如将在200到800kV下加速的Fe+离子植入并在600到850℃下对其进行热处理来形成。
具有这样结构的半导体器件会获得后面以下效果。为了解释本发明的工作，下面要阐明导致现有技术的问题的原因。
在第一现有技术中(文件1)，如上所述，工作温度是受限的，器件增益较低，并且工作速度也不如预期的高。这些问题中的一个主要原因是从发射极发射的电子的能量分布。在RHET器件中，对发射极和基极之间的谐振隧穿的一个要求是电子能量的z方向分量(这里，将垂直于量子阱层的方向定义为z方向)与量子阱层的量子能级(E1)基本上匹配。换句话说，已穿过量子阱层的电子能量在z方向上的分量几乎相等，即E1；然而，对x和y方向上的能量没有限制。结果，电子的总能量(在x，y和z分量的和)显示出与横跨发射极和基极的热能和电压相对应的分布。因为，低温时，能量分布范围较小，所以x和y方向上的能量相同；然而，随着温度的升高，这两个方向上的分布扩张。
图3显示了第一现有技术的RHET器件中，在室温时，从量子阱层发射到基极层的电子的能量分布403。
优选的是提高电子的速度和能量，使从发射极区域发射的电子到达集电极区域而不发生晶格散射。电子的平均自由路程(散射生命期(scattering life)和电子速度的乘积)必须要同器件中电子的传播距离相等或大于该距离。然而，如果电子的能量太高的话，半导体能带里的谷际转换(Γ-T谷际转换)会引起散射，由此显著地降低了电子的速度，这是因为电子将移动到L谷，L谷会显示出大的有效质量和低的速度。
在图3中，这种关系得到了简化，图中显示了低能量区域(左面阴影区域)401和高能量区域(右面阴影区域)402。低能量区域401指示了一个区域，其中电子的速度较低并且平均自由路径比电子的传播距离短，而高能量区域402指示了一个区域，其中因为谷际转换而经受了散射。区域的特性由器件的结构和半导体材料决定；然而，这里会解释相对于RHET器件，使用第一个已有技术的InGaAs/InP的估计结果。
因为从量子阱发射的电子能量分布403如上所述，有些电子分布在高能量区域402。当量子能级的能量下降以阻止这样的分布时，电子的分布是在低能量区域401中扩散，这会导致电子相互碰撞和/或散射，其将使得不可能得到弹道传导(ballistic conduction)。即便控制发射极的量子能级或发射极的电势，能高速通过基极和集电极的电子比例也就在大约40％。当横跨基极和发射极的电压在高频工作期间被调制时，发射的电子的数量变化，但由于电子能量分布的扩散导致这种变化较慢。这里，量子能级的变化导致了电子能量分布形状改变，和该分布的峰值点也变化。量子能级的变化是由基极和发射极之间电压的变化造成的。结果，使被发射电子的能量峰值保持在下面这个区域会很困难，在区域中，电子可以在整个操作中以高速传输，而且降低高速传播的电子的比例。
当低速电子的比例相比高速电子相对大时，该器件的响应反映了低速电子的延迟。当由于低速电子而开始散射时，晶格温度升高，进一步提高电子散射的可能性。发生散射的电子不但有延迟，而且还会失去能量，因此部分电子不能通过集电极势垒层。于是，基极电流增大，且电流增益降低。
如上所述，在第一个已有技术中，因为室温时从发射极发出的电子的速度分布很广，所以很难在一个宽的温度范围上获得具有增益和高频特性的工作。
第二个已有技术(文件2)中，公开的器件表现出锐谐振隧道特性，这是因为它包括了许多有量子点的层，且此器件用作有尖锐能量谱的载流子滤波器。然而，如上所述，因为第二种已有技术的多层量子点结构很复杂，所以实际上很难制造这种器件。
在大致相同位置中形成生长的多层量子点是困难的；然而，如果能用单层量子点达到同样的效果，器件的制造就变的容易了。虽然如此，在HET中的电子发射区域中的单层量子点导致如下其他问题。下面会参考图4对这些问题进行详细的解释。
图4显示了器件的平面层结构，其中，量子点势垒层203中设有球形的量子点501。当在发射极层202和基极层205之间施加一电压时，发射极层202中那些具有同量子点501的量子能级基本上相匹配的能量的电子，通过谐振隧穿被发射到基极层205。因为发射极层202和基极层205在三维上夹着量子点501，所以电子发射的方向不局限在同各层垂直的方向(图4中箭头a所示的方向)上，而也可以是同各层相倾斜的方向(图4中箭头b所示的方向)。
在不均匀界面(hetero-interface)中存在能量势垒，它由半导体化学成分的改变造成，这样的界面如第二势垒层203和间隔层204之间的界面，以及基极层205与集电极层206之间的界面。倾斜进入这些不均匀界面的电子比垂直方向入射的电子更易被反射。因此，当入射角m(见图4)减小时，传送电子的效率也降低了。从倾斜方向上发射的电子比从垂直方向上发射的电子传播的距离要远。因为散射的可能性同其传播的距离成正比，因而，从倾斜方向上入射的电子更易发生散射。
许多在倾斜方向上发射的电子会因为反射和/或散射失去能量并像慢速电子一样发生漫射，从而导致电子植入效率的降低，漏电流的增大，工作延迟的增大等。换句话说，仅仅在发射极层202和基极层205之间设置量子点并不能获得很好的器件特性。
相反，在本实施方式中的结构包括单层量子点103c，该结构的特点在于第二势垒层103d和基极层105在量子点103c附近区域弯曲，因而对应了量子点103c的形状。甚至在电子倾斜发射时，该结构也获得防止电子散射传播延迟的效果。
这将在下面做进一步的详细解释。在该实施方式中，因为量子点103c上面的部分，即第二势垒层103d弯曲，所以即使当电子从如图5中箭头b所示的倾斜方向发射到量子点势垒层103中，对于层105的入射角n，同图4所示的结构相比也会增加，并接近一直角。当入射角n(参见图5)如上所述增加时，它会导致界面处反射和散射的减少，并能减少传播时间的延迟。因为基极层105也以同样的方式弯曲，当电子进入到基极层105或是集电极势垒层106时，散射和延迟也可以被防止。如上所示，即使电子倾斜发射，本实施方式也可获得阻止电子发生散射和延迟的效果。
为能获得上述效果，例如，如图5所示，仅向基极层105的底部设置一个弯曲部分是不够的。有必要将基极层105的底部d2和基极层的顶部d3设置有如图2所示的弯曲部分。当电子进入到集电极势垒层106时，这种结构能更有效地防止电子发生散射和延迟。
而且，因为第二势垒层103d和间隔层104之间的界面弯曲，所以第二势垒层103d在没有量子点103c的平坦区域可以做的更薄些。因此，整个量子点势垒层103的厚度可以做得更薄。当在本实施方式中形成晶格常数与基板101的晶格常数不同的量子点势垒层103时，这样做就可以防止结晶质量的下降。
图10所显示的第二种已有技术具有锥形量子点；然而，因为夹着这些点的半导体层是平坦的，所以并不能获得上述的效果。即使是位于第二种已有技术中的量子点上的各层弯曲，上述的效果仍不能获得。因为这里发射电子的方向同该实施方式的发射方向正相反，所以电子从量子点的窄侧到其宽侧发射。
下面解释从本实施方式的半导体器件的基极层发射出来的电子的能量分布。图6显示了本实施方式中的在室温时，通过量子点发射的电子的总能量分布。这里，因为通过量子点103c发射的电子的能量，在x，y和z方向上，由量子能级来定义，所以能量分布703是尖锐的。通过控制量子能级，可以很容易地将分布的中心置于低能量区域701和高能量区域702之间。而且，因为能量分布是尖锐的，所以当基极和发射级间的电压被调制时，发射电子的数量可快速地改变，由此，可通过改变峰值点来防止慢速电子的发射。
在本实施方式中，通过把发射电子的能量分布中心设在离基极层105导带底部不小于0.45eV到不大于0.55eV的范围中，可使90％或更多的发射电子即使是在调制状态下也高速传播。而且，因为不多的电子因为散射而失去能量，所以基极电流减小，这样使该器件能在很大的温度区间内具有高增益。
在发射极层102上部形成基极电极111的区域，因为没有集电极层107在它上面形成，所以从发射极层102发射到基极层105的电子会造成基极电流(漏电流)。相反，在本实施方式中，在基极电极111下面会形成如图1所示的高阻抗区域113。因此，在此区域没有从发射极层102到集电极层107的电子发射，从而防止了漏电流的产生。
如上所述，本实施方式采用的结构可以用来提供新式的半导体器件，同传统半导体器件相比，它可以更容易地制造并在更大的温度范围内高速地工作。
以上是对体现本发明的一个实施方式的解释；然而，此项发明不限于此并且只要是不与本发明精神相背，可以有各种修改。例如，在上面的实施方式中，量子点103c由InAs构成，第一势垒层103a和第二势垒层103d由AlAs构成；然而可以使用相对于一个电荷具有不同能级的其他的材料组合物。例如，通过使用InGaAs混合晶体作为量子点103c并将In的含量控制在0到0.3的范围内，就可能控制量子阱的深度。进一步说，通过采用InAlAs(In含量在0到0.5之间)作为第一势垒层103a和第二势垒层103d，可以降低这些层同InP基板之间的晶格错配，并提高结晶质量。
构成量子点103c的半导体的能带隙必须要比构成第一势垒层103a和第二势垒层103b的半导体的能带隙小。否则，从发射级层102发射的电子将不能被量子点103c所收集(即，电子将不能通过量子点103c)。构成第一势垒层103a和第二势垒层103b的半导体的化学成分的比例只要能满足需求就不必要彼此相同；然而，处于设计的目的，他们的化学构成最好一致。
在上述的实施方式中，量子点103c形成有向上的凸出取向的锥形；然而，只要在它接近集电极层106的顶部具有变得更窄的凸起部分，量子点的形状不限于此。例如，它可以是圆锥形，或类似圆锥型的形状，或半球形等。此外，因为仅仅要求面对集电极层106的表面是凸出的，所以对面对发射极层的表面的形状并没有限定。因此，可将量子点103c的形状形成如图7所示的球状。在这里，量子点103c的粒子尺寸优选地不少于2nm，且不大于30nm，这种设置能获得一量子能级，该量子能级能发射出高速穿过基极层的电子。
上述实施方式描述了一种利用MBE制造器件的方法，该方法在控制微粒的产生上具有出色的特性；然而，也可以采用其他一些外延生长的方法，包括金属有机化学汽相沉淀法(MOCVD)。
在上述实施方式中，解释了用S-K模式产生量子点的方法；然而，通过采用其他方法也可获得同样的结构，例如，通过采用倾斜的基板然后再实施掩埋增长(buried growth)等方法可以形成凸向集电极层的量子点。
在上面的解释中，高阻抗区域113通过离子植入在基极电极111的下方进行；然而，也可以使用下述的一种选择性氧化方法。在上述实施方式中的半导体器件中，能级差通过去掉每层半导体的一部分，将基极层105和发射极层102的一部分暴露出来而形成，并在其上形成基极电极111以及发射极电极112；然而，也可以在形成电极之前在提供掩模以将上述的能级差暴露出来的同时施加水蒸汽。第一势垒层103a和第二势垒层103d也在这些步骤中被暴露出来，即，将含有Al的半导体层向内侧进行氧化，如图8所示。当氧化进行到所需的宽度(在横向方向)时，停止供应水蒸汽，而在基极电极111的下方形成高阻抗区域115。另外，通过采用选择性蚀刻法，将基极层105和发射极层102之间的一部分部分地去掉，也可以形成电流不流动的区域。
组成本发明的半导体器件的半导体并不局限于上述实施方式中所述的那些，只要它们是GaAs、AlAs、InAs、GaP、AlP、InP、GaN、AlN、InN或像III-V族的复合半导体材料就可以。除二元材料(secondarymaterial)外，还包括如，AlGaAs、GaInP、AlGaInP、InGaAsP、AlGaN、InGaN等的三元混合晶体材料和四元混合晶体材料。由上述的复合半导体和基板构成的具有接近那些复合半导体的晶格常数的半导体和绝缘体，可用作本发明中半导体器件的基板。例如，当基板采用GaAs时，发射极层、间隔层、基极层和集电极层可以采用GaAs，第一和第二势垒层可以采用AlAs，量子点可以用InAs，集电极势垒层可用Al(X)Ga(1-X)As：x＜0.4。而且，通过采用In(X)Ga(1-X)As：x＜0.2而不是GaAs作为基极层和间隔层，则可防止电子发生散射。
在上述实施方式中，发射极层，基极层和集电极层在基板上按此顺序形成，使电子从底部向顶部传播；然而，也可按相反顺序来形成各层。换句话说，集电极层，基极层和发射极层可在基板上按此顺序形成，使电子从顶部向底部传播。在此情况下，量子点势垒层的结构在垂直方向上也同上面相反。换句话说，有必要形成量子点使它们在向下方向突出。因此，对应量子点的形状，有必要使量子点下面的第二势垒层，间隔层和基极层具有向下突出的曲线。
工业应用性
如上所述，本发明的新式半导体器件可方便地制造，并可以高速工作。
Claims (8)
1.一种半导体器件包括：
一个基板；
在所述基板上形成的半导体多层结构，该多层结构包括由III-V族n型复合半导体构成的一个发射极层，一个基极层和一个集电极层，所述基极层位于所述发射极层和所述集电极层之间；
位于所述发射极层和所述基极层之间的量子点势垒层；
分别连接到所述集电极层、基极层和发射极层的一个集电极电极、一个基极电极和一个发射极电极；
其中，所述量子点势垒层包括多个量子点和第一、第二势垒层，第一、第二势垒层分别从所述发射极层一侧和所述基极层一侧夹着所述量子点，并且第一、第二势垒层由一半导体构成，该半导体的能带隙比构成所述量子点的半导体的能带隙大；
每个量子点具有凸向所述基极层的凸出部分；
在所述量子点势垒层与所述基极层之间夹有间隔层，
在所述基极层和所述集电极层之间夹有集电极势垒层，
所述第二势垒层和所述间隔层之间的界面，具有凸向所述集电极层侧的弯曲部分，
所述基极层具有凸向所述集电极层侧的弯曲部分，
所述间隔层和所述基极层之间的界面，具有凸向所述集电极层侧的弯曲部分，
所述基极层和所述集电极势垒层之间的界面，具有凸向所述集电极层侧的弯曲部分。
2.根据权利要求1所述的半导体器件，其中，所述量子点形成凸向所述基极层的圆锥状形状。
3.根据权利要求2所述的半导体器件，其中，所述各量子点在截面看为大致三角形，三角形的所述各量子点的底边的长度不少于2nm，且不大于30nm，并且三角形的所述各量子点的高度不少于2nm，且不大于10nm。
4.根据权利要求1所述的半导体器件，其中，所述量子点势垒层的厚度不少于1.5nm，且不大于10nm。
5.根据权利要求1所述的半导体器件，其中，在所述基板上按顺序依次放置所述发射极层、基极层和集电极层。
6.根据权利要求1所述的半导体器件，其中，所述第二势垒层具有平坦部分，所述基极层具有平坦部分，所述第二势垒层具有的平坦部分与所述第二势垒层具有的弯曲部分的顶部之间的距离h1，和所述基极层具有的平坦部分与所述基极层具有的弯曲部分的顶部之间的距离h2满足公式1/5≤h2/h1≤1。
7.根据权利要求1所述的半导体器件，其中，量子点的表面密度不小于1010/cm2且不大于1012/cm2。
8.根据权利要求1所述的半导体器件，其中，所述基极电极在所述基极层的一端的表面上形成，并且
在所述基极层和所述发射极层之间对应所述基极电极的部分形成一个高阻抗区域。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090128 Termination date: 20130604 |