JP3708114B2 - バリスティック半導体素子 - Google Patents
バリスティック半導体素子 Download PDFInfo
- Publication number
- JP3708114B2 JP3708114B2 JP2005504473A JP2005504473A JP3708114B2 JP 3708114 B2 JP3708114 B2 JP 3708114B2 JP 2005504473 A JP2005504473 A JP 2005504473A JP 2005504473 A JP2005504473 A JP 2005504473A JP 3708114 B2 JP3708114 B2 JP 3708114B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- collector
- emitter
- base
- gan
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 68
- 230000004888 barrier function Effects 0.000 claims description 89
- 229910002704 AlGaN Inorganic materials 0.000 claims description 23
- 239000002096 quantum dot Substances 0.000 claims description 15
- 238000009826 distribution Methods 0.000 description 30
- 238000000034 method Methods 0.000 description 18
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 17
- 239000000758 substrate Substances 0.000 description 16
- 230000000694 effects Effects 0.000 description 13
- 230000000052 comparative effect Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 12
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 11
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 9
- 230000007423 decrease Effects 0.000 description 9
- 239000000463 material Substances 0.000 description 7
- 229910052594 sapphire Inorganic materials 0.000 description 7
- 239000010980 sapphire Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000013078 crystal Substances 0.000 description 6
- 239000002784 hot electron Substances 0.000 description 6
- 229910052757 nitrogen Inorganic materials 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 4
- 239000000460 chlorine Substances 0.000 description 4
- 229910052801 chlorine Inorganic materials 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 125000004433 nitrogen atom Chemical group N* 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000001803 electron scattering Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000005283 ground state Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 210000004180 plasmocyte Anatomy 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 238000005204 segregation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7376—Resonant tunnelling transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Description
【技術分野】
【０００１】
本発明はバリスティック半導体素子に関し、特にホットエレクトロントランジスタに関する。
【背景技術】
【０００２】
ホットエレクトロンを利用するホットエレクトロントランジスタ（ＨＥＴ）としていくつかの半導体素子が提案されている。第１の従来技術として、横山らにより提案された共鳴ホットエレクトロントランジスタ素子（ＲＨＥＴ）がある(非特許文献１参照)。
【０００３】
図１１及び図１２は、横山らによる前記文献のFig.1及びFig.3にそれぞれ示された素子構造及び動作原理を示す図である。第1の従来技術では、ｎ＋−ＧａＡｓ基板２０上に、３００ｎｍのＡｌＧａＡｓ層２１を成長した後、Ｓｉをドープしたｎ＋−ＧａＡｓ層２２を１００ｎｍ、ＡｌＧａＡｓ障壁層２３を５ｎｍ、ＧａＡｓ井戸層２４を５．６ｎｍ、ａｌＧａＡｓ障壁層２５を５ｎｍ、Ｓｉをドープしたｎ＋−ＧａＡｓ層２６を５０ｎｍの厚みにそれぞれ成長している。
【０００４】
この第１の従来技術は、ＨＥＴのエミッタ領域に共鳴トンネル構造を備えたもので、７７Ｋにおける素子動作が報告されている。その動作は以下のようなものである。ベース(Base)１２とエミッタ(Emitter)１４とが等電位のときは、図１２（ａ）に示すようにエミッタ内の電子エネルギーがエミッタ１４とベース１２との間に設けられた量子井戸(Quantum well)１３の量子準位（Ｅ１）より低いので、エミッタに電流は流れない。
【０００５】
ここで、ベース−エミッタ間に電圧を印加すると、図１２（ｂ）に示すようにエミッタの電子エネルギーが量子井戸の量子準位に一致し、それにより共鳴トンネルが生じる。
【０００６】
より詳細には、エミッタの電子のエネルギーはある分布をもって広がっているが、この中で量子準位と一致するエネルギーを有する電子のみが共鳴トンネルによりベースに放出される。放出された電子は高いエネルギーを有しているので、ベース層内を、ほとんど散乱を受けずに高速で通過し（バリスティック伝導）、ベース層とコレクタ障壁(Collector barrier)層との間のエネルギー障壁(ｑΦC)を超えてコレクタ障壁層に注入される。
【０００７】
注入された電子はコレクタ障壁層中でもほとんど散乱されずに走行し、コレクタ層に達する。以上の全過程で電子はほとんど散乱を受けないので、散乱や拡散に依存する通常のトランジスタ素子に比較して高速で動作することが期待される。
【０００８】
しかしながら、第１の従来技術では、室温においては動作温度が制限され、また素子利得が低く、動作速度も期待されるほど高くないという課題があった。例えば、第１の従来技術においては、７７Ｋでの動作が報告されているが、室温での動作や動作速度の改善は示されていない。
【０００９】
そこで、室温で動作するＩｎＰ系のＨＥＴ（第２の従来技術）が報告されている（非特許文献２参照）。
【非特許文献１】
ジャパニーズジャーナルオブアプライドフィジックスレター ,Vol.24, no.11, p.L853, 1985
【非特許文献２】
IEEE Electron Device Letters, vol.14, no.9, p.441-443, September, 1993
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、この第２の従来技術は、その利得が通常のトランジスタに比較して低く、動作速度も特に高いものではないという課題があった。
〔本発明に関連する先行文献の一覧〕
（１） Naoki Yokoyama et al., “A New Functional, Resonant-Tunneling Hot Electron Transistor(RHET)”, Japanese Journal of Applied Physics Letters, Vol.24, No.11. p.p.L.853-L854 (1985)
（２） Theodore S. Moise, “Room-Temperature Operation of a Resonant-Tunneling Hot-Electron Transistor Based Integrated Circuit”, IEEE ELECTRON DEVICE LETTERS, VOL.14, NO.9 , SEPTEMBER 1993
（３） 米国特許第５３８９７９８号公報（連合王国特許第２２６０８５８号公報、日本国平成５年特許公開第１９０８３４号公報（特に【００４５】））
（４） 日本国２００２年特許公開第３０５２０４号公報
（５） 佐野 芳明ら、「次世代情報通信を支える高周波電力トランジスタ」 沖テクニカルレビュー ２００１年１月第１８５号Ｖｏｌ．６８ Ｎｏ．１ 第１１８ページから第１２１ページ（この文献には、ＧａＮは、ワイドバンドギャップであることから、ＧａＡｓおよびＳｉと比較した場合、高温（約３００℃）で動作できることが開示されている）
本発明は上記課題に鑑みてなされたもので、利得が高く、広い温度範囲（８０℃以上２００℃以下）で高速動作する新規の半導体素子を提供することを目的とする。
【課題を解決するための手段】
【００１１】
そして、これらの目的を達成するために、本発明に係るバリスティック半導体素子は、ｎ型のエミッタ層と、ｎ型のＩｎＧａＮで構成されたベース層と、ｎ型のコレクタ層と、前記エミッタ層及び前記ベース層の間に挟まれ、前記ベース層のバンドギャップより大きいバンドギャップを有するエミッタ障壁層と、前記ベース層及び前記コレクタ層の間に挟まれ、前記ベース層のバンドギャップより大きいバンドギャップを有するコレクタ障壁層とを備え、前記エミッタ障壁層は、第１の障壁層および第２の障壁層を有し、前記第１の障壁層と前記第２の障壁層との間には、ＧａＮまたはＩｎＧａＮからなる量子井戸層が挟まれており、前記ベース層と前記エミッタ層とが等電位のときはオフ状態となり、前記ベース層と前記エミッタ層との間に電圧を印加するとオン状態となり、１０ＧＨｚ以上で動作する。
このような構成とすると、エミッタ障壁層から放出される電子のうち、バリスティックにベース-コレクタ間を通過できる電子の比率が向上して電流利得及び動作速度が向上し、かつバリスティックに伝導する電子のフォノンによる散乱が抑制されてIon／Ioff比が向上する。その結果、バリスティック半導体素子がスイッチング素子又は増幅素子として１０ＧＨｚ以上の高周波においても動作可能になる。
【００１２】
前記ベース層に含まれるＩｎの濃度は０．１％以上かつ５％以下であることが好ましい。
【００１３】
前記コレクタ障壁層がＡｌＩｎＧａＮで構成されていてもよい。
【００１４】
前記コレクタ障壁層に含まれるＩｎの濃度は０．１％以上かつ５％以下であることが好ましい。
【００１５】
前記コレクタ層がＩｎＧａＮで構成されていてもよい。
【００１６】
前記コレクタ層に含まれるＩｎの濃度は０．１％以上かつ５％以下であることが好ましい。
【００１７】
前記コレクタ障壁層がＡｌＩｎＧａＮで構成されており、前記コレクタ層がＩｎＧａＮで構成されていてもよい。
【００１８】
前記ベース層に含まれるＩｎの濃度、前記コレクタ障壁層に含まれるＩｎの濃度、および前記コレクタ層に含まれるＩｎの濃度が、いずれも０．１％以上かつ５％以下であることが好ましい。
【００１９】
上記課題を解決する本発明に係るバリスティック他の半導体素子は、ｎ型のエミッタ層と、ｎ型のＩｎＧａＮで構成されたベース層と、ｎ型のコレクタ層と、前記エミッタ層及び前記ベース層の間に挟まれ、前記ベース層のバンドギャップより大きいバンドギャップを有するエミッタ障壁層と、前記ベース層及び前記コレクタ層の間に挟まれ、前記ベース層のバンドギャップより大きいバンドギャップを有するコレクタ障壁層とを備え、前記エミッタ障壁層が、前記エミッタ層およびベース層のいずれにも接するＡｌＧａＮ層から構成されており、前記ベース層と前記エミッタ層とが等電位のときはオフ状態となり、前記ベース層と前記エミッタ層との間に電圧を印加するとオン状態となり、１０ＧＨｚ以上で動作する、１０ＧＨｚ以上で動作する。
【００２０】
前記ＡｌＧａＮ層が、ｎ型のＡｌＧａＮ層とアンドープのＡｌＧａＮ層との積層体から構成されていてもよい。
【００２１】
前記ｎ型のＡｌＧａＮ層が前記エミッタ層に接しており、前記アンドープのＡｌＧａＮ層が前記ベース層に接していてもよい。
【００２３】
前記量子井戸層がＩｎＧａＮで構成されていてもよい。このような構成とすると、透過係数のエネルギー準位の半値幅を３倍に増加することにより高速化してＴＨｚ動作を実現することができる。
【００２４】
前記量子井戸層におけるＩｎの濃度が１０％以上かつ３０％以下であることが好ましい。このような構成とすると、Ｉｎの濃度の高いドメインを量子ドット状に形成することができる。
【００２５】
前記量子井戸層に、量子ドットが形成されていてもよい。このような構成とすると、広い範囲で高速動作が可能となる。
【００２６】
前記量子井戸層の厚み方向から見た前記量子ドットの幅が１ｎｍ以上かつ１００ｎｍ以下であることが好ましい。
【００２７】
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００２８】
本発明は以上に説明したような構成を有し、バリスティック半導体素子がスイッチング素子又は増幅素子として１０ＧＨ Ｚ 以上の高周波においても動作可能であるという効果を奏する。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００３０】
本発明のバリスティック半導体素子を構成する半導体としては、ＩｎＧａＮからなる３元混晶材料が用いられる。また本発明のバリスティック半導体素子の基板として、ＧａＮにより構成された半導体基板、及びこれと格子定数の近いサファイアやシリコンなどの基板、さらには絶縁性基板等を用いることができる。以下、具体的な例をあげて説明する。
（第１の実施形態）
本発明の第１の実施形態においては、従来に比較して、作製が容易でかつ広い温度範囲で高速動作する新規のバリスティック半導体素子を提供できる。
【００３１】
図１は、本実施形態のバリスティック半導体素子の断面構造の一例を示す断面図である。本実施形態のバリスティック半導体素子はＲＨＥＴである。このバリスティック半導体素子は、サファイヤ基板１００を有している。サファイア基板１００上には、低温ＧａＮバッファ層（膜厚ｄ＝１００ｎｍ）１０１、ｎ型ＧａＮエミッタ層（キャリア濃度ｎ＝１０18ｃｍ-3、ｄ＝１μｍ）１０２、アンドープのＡｌＮ障壁層１０３ａ、アンドープのＧａＮ量子井戸層１０９、アンドープのＡｌＮ障壁層１０３ｂ、アンドープのＧａＮスペーサ層１０４、ｎ型ＩｎＧａＮベース層（ｎ＝１０18ｃｍ-3）３０５、アンドープのＡｌＩｎＧａＮコレクタ障壁層３０６、ｎ型ＩｎＧａＮコレクタ層（ｎ＝１０18ｃｍ-3、ｄ＝０．５μｍ）３０７、及び高濃度ｎ型ＧａＮコレクタ接触層（ｎ＝５×１０18ｃｍ-3、ｄ＝０．５μｍ）１０８が順に形成されている。なお、本発明においては、エミッタ層１０２から放出された電子が、コレクタ層３０７まで到達する必要があるため、エミッタ層１０２、ベース層３０５、およびコレクタ層３０７のいずれもが、ｎ型にドープされている。従って、本発明は、いわゆるバイポーラトランジスタではなく、モノポーラトランジスタである。なお、アンドープのＡｌＮ障壁層１０３ａ、１０３ｂを明瞭に区別する際には、アンドープの第１のＡｌＮ障壁層１０３ａおよびアンドープの第２のＡｌＮ障壁層１０３ｂと呼ぶことにする。
【００３２】
ここで、ＧａＮ量子井戸層１０９は、上下方向（厚み方向）において一対のＡｌＮ障壁層１０３ａ，１０３ｂに挟まれており、このＧａＮ量子井戸層１０９及び一対のＡｌＮ障壁層１０３ａ，１０３ｂによって共鳴トンネル構造が形成されている。また、ベース層３０５、コレクタ障壁層３０６、及びコレクタ層３０７へのＩｎの添加量は、０．１％以上かつ５％以下であることが好ましく、約２％であることがさらに好ましい。この理由及びＩｎ添加の効果については後で詳しく説明する。
【００３３】
また、エミッタ層１０２、一対のＡｌＮ障壁層１０３ａ，１０３ｂ及びＧａＮ量子井戸層１０９がエミッタを構成し、ＩｎＧａＮベース層３０５がベースを構成し、かつコレクタ障壁層３０６及びＩｎＧａＮコレクタ層がコレクタを構成している。
【００３４】
コレクタ接触層１０８上には、コレクタ電極１１０が設けられ、ベース層１０５及びエミッタ層１０２はその一部が露出され、それぞれベース電極１１１及びエミッタ電極１１２が設けられている。さらに、ベース層１０５とエミッタ層１０２との間に位置する各層の、ベース層１０５が露出している領域の下方に位置する部分に高抵抗領域１１３が形成されている。高抵抗領域１１３は、イオン注入やメサ形状の側面からの選択エッチング、あるいは選択酸化等によって設けることができる。
ＡｌＮ障壁層１０３ａ，１０３ｂの膜厚は1．５ｎｍ、ＧａＮ量子井戸層１０９の膜厚は２．５ｎｍである。
【００３５】
また、本実施形態ではベース層３０５及びコレクタ障壁層１０６の膜厚はいずれも５０ｎｍである。
【００３６】
次に、以上のように構成されたバリスティック半導体素子の作製方法を説明する。
まず、ＭＯＶＰＥ法を用いて以下の工程を遂行することによりＧａＮ基板を作製した。
すなわち、（０００１）面を主面とするサファイア基板１００上に５３０℃で低温ＧａＮバッファ層１０１を１００ｎｍ成長し、その後、１０５０℃に昇温してアンドープＧａＮ層を２μｍ成長し、その後、Ｓｉをドーピングすることによりｎ型ＧａＮエミッタ層１０２を１μｍ成長した。このようにしてＧａＮ基板を作製した。成長速度は０．５μｍ／ｈとして、表面状態がさざ波状になるようにした。なお、このＧａＮ基板に代えて、後述するように、ＧａＡｓ基板などの上にＧａＮ層を成長した後、そのＧａＡｓ基板を除去して前記ＧａＮ層からなるＧａＮ基板２００を作製し、さらにそのＧａＮ基板２００の上にＡｌＧａＮとＧａＮとの超格子構造からなる欠陥低減層２０１とアンドープＧａＮ層を成長したものを用いてもよい（図５参照）。
【００３７】
次いで、上記ＧａＮ基板をＲＦ窒素プラズマソースを装備したＭＢＥ装置に導入して、ＨＥＴ用混晶のエピタキシャル成長を行った。III族元素及びＳｉは、いずれも固体ソースとして供給した。窒素原子は、窒素ガスをＲＦ窒素プラズマセルを用いてクラッキングすることによって供給した。プラズマの出力は３５０Ｗとし、３ｃｃｍから２０ｃｃｍの窒素を供給した。ＧａＮ、ＡｌＮの成長温度は７２０℃とした。
具体的には、ＧａＮ基板上を９５０℃の窒素雰囲気中でアニールして、表面平坦性を向上した後、ｎ型ＧａＮエミッタ層１０２を１μｍ成長して、トータルで２μｍとした。
【００３８】
さらに継続して、アンドープの第１のＡｌＮ障壁層１０３ａ、アンドープのＧａＮ量子井戸層１０９、アンドープの第２のＡｌＮ障壁層１０３ｂ、アンドープのＧａＮスペーサ層１０４、ｎ型ＩｎＧａＮベース層（ｎ＝１０18ｃｍ-3）３０５、アンドープのＡｌＩｎＧａＮコレクタ障壁層３０６、ｎ型ＩｎＧａＮコレクタ層（ｎ＝１０18ｃｍ-3、ｄ＝０．５μｍ）３０７、高濃度ｎ型ＧａＮコレクタ接触層（ｎ＝５×１０18ｃｍ-3、ｄ＝０．５μｍ）１０８を連続して成長した。ＧａＮ層やＩｎＧａＮ層を成長する場合にはＧａやＩｎとＮとを同時に供給した。成長速度は１μｍ／ｈとした。ＡｌＮ層を成長する場合には、歪が大きいために３次元成長を起こすことから、Ａｌと窒素原子とを別々に時分割して供給しながら成長した。成長速度は０．２μｍ/ｈとした。
【００３９】
次に、トランジスタ構造の形成方法を説明する。
まず、ベース形成工程において、ｎ型ＩｎＧａＮコレクタ層３０７からｎ型ＧａＮベース層３０５までを塩素系ドライエッチングにより一辺が２５μｍの正方形にエッチングし、次いで、高抵抗化工程において、Ａｒあるいは高濃度Ｓｉをベース層３０５の下方に位置する領域に注入して高抵抗領域１１３を形成する。
その後、第１の電極形成工程において、酸化膜とレジストとによるリフトオフ法を用いて高濃度ｎ型ＧａＮコレクタ接触層１０８の上とエッチングしたｎ型ＧａＮベース層３０５の表面にＴｉ／Ａｌ電極をＥＢ法で蒸着してコレクタ電極１１０とエミッタ電極１１１とをそれぞれ形成する。次いで、エミッタ形成工程において、絶縁膜でエミッタ領域とベース領域を保護してｎ型ＧａＮエミッタ層１０２まで塩素系ドライエッチングにより一辺が５０μｍの正方形にエッチング除去し、その後、第２の電極形成工程において、酸化膜とレジストによるリフトオフ法を用いてｎ型ＧａＮエミッタ層１０２表面にＴｉ／Ａｌ電極をＥＢ法で蒸着してエミッタ電極１１２を形成する。次いで、素子分離工程において、素子全体を絶縁膜でカバーして、ＧａＮ基板１００（又はサファイア基板）までエッチング除去する。このようにして、トランジスタ構造を形成した。
【００４０】
次に、本発明によるバリスティック半導体素子の動作を説明するために、まず従来技術による素子が室温で動作しない原因を第２の従来技術を例に挙げて説明する。
第２の従来技術においては上述のように、素子利得が低く、動作速度も期待されるほど高くないという課題があったが、その主な原因は、エミッタから放出される電子のエネルギー分布にあることがわかった。
この原因を説明するために、比較例として、ＧａＮを用いたＲＨＥＴからなるバリスティック半導体素子を作製した。
【００４１】
図２はこの比較例の構成を示す断面図である。図２に示すように、この比較例は、ベース層１０５がｎ型のＧａＮ層で構成され、コレクタ障壁層１０６がアンドープのＡｌＧａＮ層で構成され、かつコレクタ層１０７がｎ型のＧａＮ層で構成されており、その他の構成は図１に示す本実施形態のバリスティック半導体素子と同じである。
また、第２の従来技術は、ＩｎＰ基板上に形成されたＩｎ０．５３Ｇａ０．４７Ａｓベース層及びＩｎ０．１Ｇａ０．９Ｐコレクタ障壁層を有している。以下、この第２の従来技術の材料構成をＩｎＰ系という。
【００４２】
図３（ａ）に示すように、一般にＲＨＥＴ（ここでは比較例を例にとる）において、エミッタとベースとの間の共鳴トンネル条件は、電子のエネルギーのｚ方向成分（ここで量子井戸層１０９に垂直な方向をｚ方向とする）が量子井戸層１０９の量子準位(Ｅ１)にほぼ一致していることである。すなわち、量子井戸層１０９を通過した電子のエネルギーは、そのｚ方向成分はいずれもほぼＥ１で揃っているものの、ｘ方向やｙ方向のエネルギー成分を含む場合にはＥ２で示されるように制限が無い。この結果、電子の全エネルギー（ｘ成分、ｙ成分、ｚ成分の和）は熱エネルギーやエミッタ−ベース間電圧に対応した分布を有している。低温においては、エネルギー分布の拡がりは小さいので、ｘ方向及びｙ方向のエネルギーも揃っているが、温度の上昇と共に両者の分布は図３（ｂ）に符号４０３で示したように拡がってしまう。
【００４３】
図３（ｂ）は、第２の従来技術のＲＨＥＴにおいて、室温で量子井戸層からベース層中に放出される電子のエネルギー分布を示す。ここで低エネルギー領域（左側斜線部）４０１は電子エネルギーが低いため、速度が遅くベース層３０５中及びコレクタ障壁３０８層中で散乱を受ける領域を示す。また高エネルギー領域（右側斜線部）４０２は、電子エネルギーが高いため、電子が半導体中のΓ−Ｌ谷間遷移による散乱を受けて低速化する領域を示す。従って、低エネルギー領域４０１以上でかつ高エネルギー領域４０２以下のエネルギー状態を有する電子のみがバリスティック伝導が可能となる。
【００４４】
低エネルギー領域４０１及び高エネルギー領域４０２のいずれも素子構造及び半導体材料に依存する。第２の従来技術のＲＨＥＴについて見積ると、図３（ｂ）に示すように、バリスティック伝導となる電子の密度を最大にするには、量子井戸層から放射される電子エネルギー分布４０３のピークのエネルギーをおよそ０．５ｅＶ程度とする必要がある。その結果、電子エネルギー分布４０３は、実線で示したように低エネルギー領域４０１と高エネルギー領域４０２との双方の内部にも広がって存在することになる。
【００４５】
これは、電子エネルギー分布４０３が熱等の影響により拡がった形状となっているためである。量子準位のエネルギーを低下させると、高エネルギー領域４０２の成分を減少させることができるが、逆に低エネルギー領域４０１の成分が増大する。この結果、最も良い状態でも全電子エネルギー分布の内約６０％が低エネルギー領域４０１及び高エネルギー領域４０２のいずれかに分布しており、実際に高速にベース−コレクタ間を通過できる電子の比率は４０％程度しかなかった。
【００４６】
また、高周波動作においてベース−エミッタ間の電圧が変調されると、放出電子量が変化するが、電子エネルギーの分布の拡がりにより、その増減は緩慢なものとなる。このとき、電子エネルギーの分布形状が変化するが、さらにベース−エミッタ間の電圧変化に伴う量子準位の変化により分布のピーク位置も変動してしまう。この結果、変調動作の全領域で放出電子エネルギーのピークを高速走行可能なエネルギー領域に保つことは極めて困難となり、高速走行する電子の比率はさらに低下してしまう。高速走行できる電子数に比較して低速電子数が多いと、素子全体としては低速電子の遅延時間を反映し、その応答速度は遅いものとなる。
【００４７】
また低速走行の電子による散乱が生じると、周囲の電子温度及び格子温度が上昇するので、電子散乱確率がさらに増加する問題もある。また散乱を受けた電子の一部は、速度が遅くなり走行時間が長くなるだけでなく、エネルギーを失ってベース−コレクタ障壁層間の障壁を越えることができない。この結果、ベース電流が増加し、ベース電流に対するコレクタ電流の比、すなわち電流利得も低下してしまう。
【００４８】
一方、比較例ではＧａＮ系半導体材料を用いることにより、図３（ｃ）に示すように、低エネルギー領域４０１と高エネルギー領域４０２とのエネルギー間隔を大きくすることができる。電子が流れる方向であるＺ方向は窒化物系半導体では、六方晶の場合Ｃ軸方向となるので、対称表記上はＡ方向となる。この場合のΓ点の伝導帯エネルギーとＡ点の伝導帯エネルギーとの差は２ｅＶとなり、第２の従来技術のＩｎＰ系の場合の０．５５ｅＶの４倍程度となる。その結果、高エネルギー領域内部に電子が存在しなくなる。
【００４９】
さらに、電子エネルギー分布のピークを０．５ｅＶから０．６ｅＶに増加することが可能となり、低エネルギー領域４０１内部の電子も存在しなくなる。これらの結果から、電子エネルギー分布のピークを０．５ｅＶとすると、バリスティックにベース-コレクタ間を通過できる電子の比率は約８０％に向上することがわかった。電子分布のピークを０．５ｅＶから０．６ｅＶに増加するには、量子井戸層１０９の膜厚を３ｎｍから２．５ｎｍに薄くする必要があった。その結果、低エネルギー領域４０１の内部に存在する電子の密度が低下して、バリスティックにベース-コレクタ間を通過できる電子の比率は約９５％に向上することがわかった。
【００５０】
さらに、量子井戸層１０９の厚みを薄くして２ｎｍとすることにより、電子分布のピークは０．８ｅＶとなり、ベース-コレクタ間を通過できる電子の比率は約９９％に向上することがわかった。ただし、量子井戸層１０９の厚みが薄くなるに従って、結晶成長時の膜厚制御性が低下するため、比較例（本実施形態のＲＨＥＴも同様）は量子井戸層１０９の厚みを２．５ｎｍとした。
【００５１】
ところで、図４はＧａＮ及びＩｎＧａＡｓのバンド構造を示す図である。図４において、横軸はＫ空間を、縦軸はエネルギーをそれぞれ示す。また、符号２１１は第２の従来技術のベース層を構成するＩｎＧａＡｓのバンド構造を示し、符号２１２は比較例のベース層を構成するＧａＮのバンド構造を示す。上述のように、ＧａＮでは、Γ点とＡ点とのエネルギー差ΔＥΓＡがＩｎＧａＡｓにおけるΓ点とＬ点とのエネルギー差ΔＥΓＬよりかなり大きくなるので、比較例では、バリスティックにベース-コレクタ間を通過できる電子の比率が第２の従来技術に比べて向上し、それにより電流利得及び動作速度が向上することがわかった。
【００５２】
しかしながら、本件発明者が検討した結果、従来、フォノン散乱を受けないと言われていた、バリスティックに伝導する電子がフォノン散乱を受け、特にＧａＮにおいては、この現象が顕著であることが判明した。すなわち、ＩｎＧａＡｓでは、素子の動作速度に対して上述のΓ−Ｌ谷間遷移の影響が顕著であるため、このフォノン散乱の影響は目立たなかったが、ＧａＮでは素子の動作速度に対してΓ−Ａ谷間遷移の影響がほとんどなくなるため、フォノン散乱の影響が顕著になり、かつ材料的にもＧａＮでは電子がフォノン散乱を受けやすいということが判明した。ここで、フォノン散乱とは、電子が物質中を移動している場合に、その物質の格子振動に共鳴して散乱される現象をいう。
【００５３】
図４において、フォノン散乱は、電子があるエネルギー（以下、フォノン散乱エネルギーという）ＥＰ以上のエネルギーを有する場合に発生する。ＧａＮではこのフォノン散乱エネルギーＥＰは約０．３Ｖである。従って、図３（ｃ）を参照すると明らかなように、ＧａＮではバリスティックにベース-コレクタ間を通過できる電子の比率が第２の従来技術に比べて向上するものの、このバリスティック伝導する電子がフォノン散乱を受けてしまう。図２において、ベース層１０５をバリスティック伝導している電子が散乱を受けた場合には、電子のエネルギーが低下して、コレクタ層１０７に到達できなくなるために、ベース電流となりIoff値が増大する。その結果、Ion／Ioff比が低下する。Ionは、電流が流れ始めてピークを形成するときの値であり、Ioffはピークを形成後に電流値が低下した時の最低値である。そこで、ＧａＮ系のバリスティック半導体素子において、このような散乱を生じなくするために、ベース層の厚み（約５０ｎｍ）を１０分の１程度（約５ｎｍ）に薄くすることも考えられる。しかし、ＧａＮから構成されるベース層を薄くすると、それに伴いベース抵抗が反比例的に上昇し、ベース抵抗が著しく（具体的には１０倍以上）増大する。その結果、スイッチング素子または増幅素子として高速に動作できない（最大でも２〜３ＧＨｚ）という課題があることを本発明者らは見出した。
【００５４】
そこで、この課題を解決するために、本発明者らは鋭意推考した結果、ＩｎＧａＮからベース層３０５を構成すれば、ＧａＮ系のバリスティック半導体素子においても、スイッチング素子または増幅素子として１０ＧＨｚ以上の高周波においても動作できることを見出し、本発明を完成させた。
【００５５】
ここで、半導体素子が１０ＧＨｚ以上で動作するとは、エミッタ層を接地した場合（エミッタ接地）においてベース層に流される電流または印加される電圧の少なくとも一方が１０ＧＨｚ以上の交流であるか、ベース層を接地した場合（ベース接地）においてエミッタ層に流される電流または印加される電圧の少なくとも一方が１０ＧＨｚ以上の交流であることを意味する。なお、上限は１０ＴＨｚ以下である。
このような構成とすると、以下の理由によりフォノンによる電子の散乱が抑制され、その結果、Ion／Ioff比が向上する。
【００５６】
すなわち、ＧａＮ又はＡｌＧａＮにＩｎを添加すると、Ｉｎが存在する部分の格子間隔が小さくなり、しかもＩｎは偏析しやすいので、バルクのＧａＮ又はＡｌＧａＮ中に格子間隔の小さい部分が不均一に分布する。その結果、バルクのフォノンの振動モードが１つではなくなりかつ場所的に不均一になり、電子がバルクのフォノンに共鳴し難くなって電子の散乱が抑制される。ここで、Ｉｎの添加量（濃度）が０．１％未満であると、Ｉｎ添加の効果が不十分となる傾向があり、Ｉｎの添加量が５．０％を超えると、Ｉｎの濃度が局所的に変動するためにかえって電子の散乱が増大する傾向があった。従って、Ｉｎの添加量は、０．１％以上５．０％以下であることが好ましく、約２％であることがより好ましい。なお、Ｉｎを添加しても、比較例と同様に電流利得及び動作速度が向上するという効果を奏するのは言うまでもない。
【００５７】
また、ベース層３０５がＩｎＧａＮから構成されることに伴い、コレクタ障壁層３０６及びコレクタ層３０７は、アンドープＡｌＩｎＧａＮ層及びｎ型ＩｎＧａＮコレクタ層で構成されていることが好ましい。コレクタ障壁層３０６及びコレクタ層３０７に含まれるＩｎの量もまた、上記と同じ理由により、０．１％以上５．０％以下であることが好ましい。
【００５８】
以上に説明したように、本実施形態のバリスティック半導体素子においては、ベース層３０５が、０．１％以上５．０％以下のＩｎを含んだｎ型ＩｎＧａＮ層で構成されているので、エミッタから放出される電子のうち、バリスティックにベース-コレクタ間を通過できる電子の比率が向上して電流利得及び動作速度が向上し、かつバリスティックに伝導する電子のフォノンによる散乱が抑制されてIon／Ioff比が向上する。
【００５９】
なお、本発明のバリスティック半導体素子のスイッチング素子としての動作は、第１の従来技術の動作とほぼ同じである。すなわち、ベース層３０５とエミッタ層１０２とが等電位のときは、エミッタ層１０２内の電子エネルギーが一対のＡｌＮ障壁層１０３ａ，１０３ｂの間に設けられたＧａＮ量子井戸層１０９の量子準位（Ｅ１）より低いので、電子はエミッタ層１０２からベース層３０５に移動しない。従って、ベース層３０５とエミッタ層１０２とが等電位のときは「オフ状態」となる。
【００６０】
ベース層３０５とエミッタ層１０２との間に電圧を印加すると、エミッタ層１０２の電子エネルギーがＧａＮ量子井戸層１０９の量子準位に一致し、それにより共鳴トンネルが生じる。すなわち、ある分布をもって広がっているエミッタ層１０２の電子のうち、ＧａＮ量子井戸層１０９の量子準位と一致するエネルギーを有する電子のみが共鳴トンネルによりベース層３０５に放出される。放出された電子は高いエネルギーを有しているので、ベース層３０５の内部を、ほとんど散乱を受けずに高速で通過し（バリスティック伝導）、ベース層３０５とコレクタ障壁層３０６との間のエネルギー障壁(ｑΦC)を超えてコレクタ障壁層３０７に注入される。従って、ベース層３０５とエミッタ層１０２との間に電圧を印加すると、「オン状態」となる。
【００６１】
電子はコレクタ障壁層３０７の内部でもほとんど散乱されずに走行し、コレクタ層３０７に達する。以上の全過程で電子はほとんど散乱を受けないので、散乱や拡散に依存する通常のトランジスタ素子に比較して高速で動作する。
（第２の実施形態）
本発明の第２の実施形態においては、ＧａＮ基板上に先にコレクタ層１０７を形成した例を示す。第１の実施形態においては、共鳴トンネル構造を構成する障壁層１０３ａ，１０３ｂ及び量子井戸層１０９の膜厚の均一性と平坦性とが必要であったために、ＧａＮ基板上に先に共鳴トンネル構造を形成したが、寄生容量などを低減するためには、エミッタの大きさが小さいほうがよい。
【００６２】
そこで、本実施形態では、ＧａＮ基板上に先にコレクタを形成した。
【００６３】
図５は本実施形態に係るバリスティック半導体素子の断面構造を示す断面図である。図５において、図１と同一符号は同一又は相等する部分を示す。
図５に示すように、本実施形態のバリスティック半導体素子では、ＧａＮ基板２００上に、ＡｌＧａＮ／ＧａＮ超格子による欠陥抑制層２０１、ｎ型ＩｎＧａＮコレクタ層３０７、アンドープのＡｌＩｎＧａＮコレクタ障壁層３０６、ｎ型ＩｎＧａＮベース層３０５、アンドープのＧａＮスペーサ層１０４、アンドープのＡｌＮ障壁層１０３ｂ、アンドープのＧａＮ量子井戸層１０９、アンドープのＡｌＮ障壁層１０３ａ、ｎ型ＧａＮエミッタ層１０２、高濃度ｎ型ＧａＮエミッタ接触層（ｎ＝５×１０18ｃｍ-3、ｄ＝０．５μｍ）２０８が順に形成されている。
【００６４】
ここで、ＧａＮ量子井戸層１０９は、上下方向（厚み方向）において一対のＡｌＮ障壁層１０３ａ，１０３ｂに挟まれており、このＧａＮ量子井戸層１０９及び一対のＡｌＮ障壁層１０３ａ，１０３ｂによって共鳴トンネル構造が形成されている。
【００６５】
またエミッタ層１０２にはエミッタ電極１１２が設けられ、ベース層３０５及びコレクタ接触層１０８上はその一部が露出され、それぞれベース電極１１１及びコレクタ電極１１０が設けられている。膜厚やキャリア濃度は第１の実施形態と同様である。
【００６６】
次に、以上のように構成された本実施形態のバリスティック半導体素子の作製方法を説明する。
【００６７】
まず、ＧａＡｓ基板などの上にＧａＮ層を成長した後、そのＧａＡｓ基板を除去して前記ＧａＮ層からなるＧａＮ基板２００を作製する。次いで、このＧａＮ基板２００上にＭＯＶＰＥ法を用いて欠陥低減層２０１、アンドープＧａＮ層、及びｎ型ＩｎＧａＮコレクタ層３０７を順次形成した。具体的には、１０５０℃で膜厚がそれぞれ１０ｎｍのＡｌＧａＮとＧａＮの超格子構造を３０周期成長して欠陥低減層２０１を形成し、その上にアンドープＩｎＧａＮ層を２μｍ成長し、その後Siをドーピングしてｎ型ＩｎＧａＮコレクタ層３０７を１μｍ成長した。成長速度は０．５ｈとして、表面状態がさざ波状になるようにした。
【００６８】
これらの各層が形成されたＧａＮ基板２００を、ＲＦ窒素プラズマソースを装備したＭＢＥ装置に導入して、ＨＥＴ用混晶のエピタキシャル成長を行う。成長条件とシーケンスは第１の実施形態と同様である。ＧａＮ基板上を９５０℃の窒素雰囲気中でアニールして、表面平坦性を向上した後、ｎ型ＩｎＧａＮコレクタ層３０７を１μｍ成長して、トータルで２μｍとした。さらに継続してアンドープのＡｌＩｎＧａＮコレクタ障壁層３０６、ｎ型ＩｎＧａＮベース層３０５、アンドープのＧａＮスペーサ層１０４、アンドープのＡｌＮ障壁層１０３ｂ、アンドープのＧａＮ量子井戸層１０９、アンドープのＡｌＮ障壁層１０３ａ、ｎ型ＧａＮエミッタ層１０２、高濃度ｎ型ＧａＮエミッタ接触層２０８を連続して成長した。ＭＢＥ法の成長条件も第１の実施形態と同様である。
【００６９】
次に、トランジスタ構造の形成方法を説明する。
【００７０】
まず、ベース形成工程において、高濃度ｎ型ＧａＮエミッタ接触層２０８からｎ型ＧａＮベース層１０５までを塩素系ドライエッチングにより一辺が２５μｍの正方形にエッチング除去する。その後、第１の電極形成工程において、酸化膜とレジストによるリフトオフ法を用いてエミッタ接触層２０８上とエッチングしたｎ型ＧａＮベース層１０５の表面上にＴｉ／Ａｌ電極をＥＢ法で蒸着してエミッタ電極１１２とベース電極１１１を形成する。次いで、コレクタ形成工程において、絶縁膜でエミッタ領域とベース領域を保護してｎ型ＧａＮコレクタ層３０７まで塩素系ドライエッチングにより一辺が５０μｍの正方形にエッチング除去する。次いで、第２の電極形成工程において、酸化膜とレジストによるリフトオフ法を用いてコレクタ層３０７表面上にＴｉ／Ａｌ電極をＥＢ法で蒸着してコレクタ電極１１０を形成する。次いで、素子分離工程において、バリスティック半導体素子全体を絶縁膜でカバーして、ＧａＮ基板２００までエッチング除去する。このようにして、トランジスタ構造を形成した。
【００７１】
本実施形態では、障壁層１０３及び量子井戸層１０９の膜厚の均一性と平坦性とを向上するために、結晶成長速度を通常の８０％程度に低下するとともに、成長温度を通常より２０℃程度上昇させて、原子のマイグレーションを大きくして成長した。その結果、エミッタの寄生容量が低減したことにより２０％程度素子の動作速度が向上することがわかった。
（第３の実施形態）
本発明の第３の実施形態においては、第１及び第２の実施形態に比較して、より大きな増幅率を実現する新規のバリスティック半導体素子を提供できる。
【００７２】
図６は本実施形態に係るバリスティック半導体素子の断面構造を示す断面図である。図６において図５と同一符号は同一又は相当する部分を示す。
【００７３】
図６に示すように、第２の実施形態においては、量子井戸層１０９がアンドープＧａＮ層で構成されていたが、本実施形態では、量子井戸層２０９がアンドープＩｎＧａＮ層で構成されている。その他の点は第２の実施形態と同様である。
【００７４】
アンドープＩｎＧａＮ量子井戸層２０９において、Ｉｎの組成比（濃度）は、１０％以上３０％以下である。ＩｎＧａＮ量子井戸層２０９は、Ｉｎ、Ｇａ、及び窒素を同時に供給しながら成長した。成長速度は０．１μｍ／ｈとして、通常のＧａＮ層の成長速度の１／１０程度に低下させた。Ｉｎ組成比が１０％の場合には成長温度をＡｌＮ障壁層１０３と同じ７２０℃で成長できたが、Ｉｎ組成比が３０％の場合には、Ｉｎの再蒸発を抑えるために成長温度を６２０℃に低下させた。Ｉｎの組成比が１０％以下の場合には、Ｉｎ組成比が充分に変化せず、後述する量子ドット効果が得られなかった。また、Ｉｎ組成比が３０％以上の場合には、格子不整合率が大きくなり、ＩｎＧａＮ量子井戸層２０９の平坦性が著しく劣化した。従って、Ｉｎ組成比は１０％から３０％の範囲が望ましいことがわかった。
【００７５】
量子井戸層２０９をＩｎＧａＮ層で構成した場合には、次に示す３つの効果が得られる。
【００７６】
第１に、バンドギャップが小さくなるために、量子井戸層２０９を薄くすることが可能となり、第１準位が上昇するため、透過確率が増加して動作速度が増大する。第２に、量子井戸層２０９を薄くした結果、第２準位が上昇するので、無効電流が減少する。第３に、Ｉｎ組成比を３０％程度に増加すると、組成不均一によりＩｎ組成比の高い領域が形成され、量子ドット効果が生じて、Γ−Ａ遷移が減少するだけでなく低エネルギー側の損失が減少するので動作速度が向上する。また、低電圧化も実現される。
まず、第１の効果を、図７（ａ），（ｂ）を用いて説明する。
図７（ａ）は量子井戸層にＧａＮ層を用いた場合を示しており、図７（ｂ）は量子井戸層にＩｎＧａＮ層を用いた場合を示している。伝導帯のエネルギーは、Ｉｎを１０％添加した場合には０．３ｅＶ、３０％添加した場合には０．６ｅＶ程度低下する。この場合に、低エネルギー側の損失をきわめて小さくするには電子分布のピークを０．６ｅＶとすればよく、このためには、ＩｎＧａＮ量子井戸層２０９の膜厚Ｌｚを、それぞれ、１．８ｎｍ及び１．６ｎｍとすればよいことになる。
【００７７】
これは、ＩｎＧａＮ量子井戸層２０９を薄くすることにより、たとえばＩｎが１０％及び３０％のときは、基底状態Ｅ０と第１準位Ｅ１とのエネルギー差ΔＥ１を、それぞれの膜厚において、０．３ｅＶから０．６ｅＶ及び０．３ｅＶから０．９ｅＶにそれぞれ増加することになる。このときの電子の透過係数のエネルギー幅ΔＥｎは０．４ｍｅＶから１．２ｍｅＶに増加し、電子の滞在時間は不確定性原理から０．６ｐｓとなり、１．７ＴＨｚの動作が可能となることがわかった。実際には、寄生容量の影響から回路を構成するデバイスは１ＴＨｚ程度の動作速度になる。
【００７８】
次に、第２の効果について説明する。基底準位Ｅ０と第２準位Ｅ２とのエネルギー差ΔＥ２は、ΔＥ１の４倍となるため、ＩｎＧａＮ量子井戸層２０９を薄くするに従って、ΔＥ１とΔＥ２が増加することになる。その結果、第２準位Ｅ２をＡｌＮ障壁層１０３ａ、１０３ｂとＩｎＧａＮ量子井戸層２０９の伝導帯のエネルギーギャップ以上としてＩｎＧａＮ量子井戸層２０９内に存在しないようにするには、ＩｎＧａＮ量子井戸層２０９の場合にはΔＥ１は０．５ｅＶ程度とすればよく、ＩｎＧａＮ量子井戸層２０９の幅を２ｎｍにすればよい。また、Ｉｎを組成比が１０％及び３０％となるように添加した場合には、それぞれ、ΔＥ１が０．６ｅＶ及び０．７ｅＶあればよく、第１の効果において示した、Ｉｎ組成比が１０％及び３０％のいずれの場合にもこの条件が満たされていることがわかった。
【００７９】
従って、量子井戸層２０９の膜厚を２ｎｍ以下にした場合には、Ｉｎの組成比にかかわらず第２準位がＩｎＧａＮ量子井戸層２０９内に形成されないために、無効電流は存在しないことがわかった。特に、Ｉｎを添加することにより、第２準位のエネルギーレベルはＡｌＮ障壁層１０３ａ，１０３ｂのエネルギーより大きくなるため、より安定して第１準位のＩｎＧａＮ量子井戸層２０９からの電子の放出が行えることになる。
【００８０】
次に、第３の効果について説明する。Ｉｎを１０％以上添加することにより、Ｉｎの偏析が生じ始め、Ｉｎを３０％添加することで２０％程度の体積密度でＩｎの組成比の高い領域（ドメイン）が量子ドットとしてＩｎＧａＮ量子井戸層２０９として形成され始める。このときのＩｎＧａＮ量子井戸層２０９の厚み方向から見たドメインの幅（ここではドメインが後述するように円筒形であるのでその直径）は１ｎｍから１００ｎｍ程度となる。このドメインは、Ｉｎ組成比が高いため、周辺に比べてエネルギー状態が低くなる。
【００８１】
図８は量子ドットを示す図であって、（ａ）は図６のバリスティック半導体素子の量子ドットが形成された状態を模式的に示す平面図、（ｂ）は（ａ）のVIIIB−VIIIB線断面図である。
【００８２】
図８（ａ），（ｂ）に示すように、ここでは、ＩｎＧａＮ量子井戸層２０９よりもＩｎ組成比の高い円筒形のドメイン（量子ドット）５０１がＩｎＧａＮ量子井戸層２０９中に形成されている。従って、このドメイン（量子ドット）５０１のバンドギャップは、ＩｎＧａＮ量子井戸層２０９よりも小さい。この円筒形のドメイン５０１はＩｎＧａＮ量子井戸層２０９の厚み方向に延びるように形成されている。そして、ＡｌＮ障壁層（エミッタ）１０３ａとベース層３０５との間に電圧が印加されると、第１のＡｌＮ障壁層１０３ａ中の電子は、エネルギーが低い量子ドット５０１の量子準位とまず一致して共鳴トンネル効果により第２のＡｌＮ障壁層１０３ｂを通ってベース層３０５に放出される。従って、電子の放出方向は各層に垂直な方向（厚み方向）に絞られることになる。またさらに、量子ドット状態においては、電子のエネルギー分布がフェルミ分布の影響を受けくなるので、電子が非常に狭いエネルギー状態を有しかつ高い密度で放出される状態が形成される。
【００８３】
その結果、バリスティックに伝導する電子のエネルギー状態がさらに急峻になる。図９はＧａＮ量子井戸層の場合及びＩｎ組成比が３０％であるＩｎＧａＮ量子井戸層の場合における電子エネルギー分布を示す図である。図９に示すように、Ｉｎ組成比が３０％であるＩｎＧａＮ量子井戸層２０９の場合の電子エネルギー分布４０５は、ＧａＮ量子井戸層１０９の場合の電子エネルギー分布４０３に較べて、急峻な分布になっている。この結果、動作温度を６０℃と高くしても電子のエネルギー分布が広がりにくいホットエレクトロントランジスタを実現できることがわかった。
以上に説明したように本実施形態の構成を用いることによって、従来に比較して作製が容易でかつ広い温度範囲で高速動作する新規のバリスティック半導体素子を提供できることがわかった。
【００８４】
また本実施形態では量子井戸層２０９としてＩｎＧａＮ、障壁層としてＡｌＮにより構成されるものを例として示したが、量子井戸層２０９のバンドギャップが障壁層１０３よりも小さい限り、電荷に対するエネルギー高さが異なる材料を組み合わせた他の材料系を用いることもできる。
（第４の実施形態）
図１０は本発明の第４の実施形態に係るバリスティック半導体素子の断面構造を示す断面図である。図１０において図５と同一符号は同一又は相当する部分を示す。
【００８５】
図１０に示すように、本実施形態に係るバリスティック半導体素子は、エミッタに共鳴トンネル構造を有せず、その代わりにｎ型ＡｌＧａＮエミッタ障壁層１２１（厚みｄ＝１０ｎｍ，Ａｌ濃度ｎ＝５％以上１０％以下）とアンドープＡｌＧａＮエミッタ障壁層１２２（厚みｄ＝１０ｎｍ，Ａｌ濃度ｎ＝５％以上１０％以下）とを有している。また、バリスティック半導体素子がサファイヤ基板１００上に形成されている。その他の構成は、第２の実施形態と同様である。このような構成とすると、エミッタ障壁層１２１，１２２のエネルギー障壁を超えた電子がエミッタ１２１，１２２からベース層３０５に放出される。その他の動作は第２の実施形態と同様である。従って、第２の実施形態と同様の効果が得られる。
【００８６】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【００８７】
本発明に係るバリスティック半導体素子は、高速動作が可能なトランジスタとして有用である。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１の実施形態に係るバリスティック半導体素子の断面構造を示す断面図である。
【図２】本発明の第１の実施形態における比較例のバリスティック半導体素子の断面構造を示す断面図である。
【図３】放出電子のエネルギー分布を示す図であって、（ａ）はエミッタから放出される電子のエネルギーの方向成分を示す模式図、（ｂ）は第２の従来技術における電子エネルギー分布を示す模式図、（ｃ）は比較例における電子エネルギー分布を示す模式図である。
【図４】第２の従来技術及び比較例のバンド構造を示す図である。
【図５】本発明の第２の実施形態に係るバリスティック半導体素子の断面構造を示す断面図である。
【図６】本発明の第３の実施形態に係るバリスティック半導体素子の断面構造を示す断面図である。
【図７】バリスティック半導体素子のエネルギーバンド構造及び透過率の概念を示す図であって、（ａ）は第１の実施形態のバリスティック半導体素子の場合を示す図、（ｂ）は第３の実施形態のバリスティック半導体素子の場合を示す図である。
【図８】量子ドットを示す図であって、（ａ）は図６のバリスティック半導体素子の量子ドットが形成された状態を模式的に示す平面図、（ｂ）は（ａ）のVIIIB−VIIIB線断面図である。
【図９】図６のバリスティック半導体素子における放出電子のエネルギー分布を示す図である。
【図１０】本発明の第４の実施形態に係るバリスティック半導体素子の断面構造を示す断面図である。
【図１１】第１の従来技術に係るバリスティック半導体素子の断面構造を示す断面図である。
【図１２】図１２（ａ）〜（ｃ）は第１の従来技術に係るバリスティック半導体素子の動作原理を示す模式図である。
【符号の説明】
【００８９】
１００ サファイア基板
１０１ ＧａＮ低温バッファ層
１０２ ｎ型ＧａＮエミッタ層
１０３ａ アンドープＡｌＮ障壁層
１０３ｂ アンドープＡｌＮ障壁層
１０４ アンドープＧａＮスペーサ層
１０５ ｎ型ＧａＮベース層
１０６ アンドープＡｌＧａＮコレクタ障壁層
１０７ ｎ型ＧａＮコレクタ層
１０８ 高濃度ｎ型ＧａＮコレクタ接触層
１０９ アンドープＧａＮ量子井戸層
１１０ コレクタ電極
１１１ ベース電極
１１２ エミッタ電極
１１３ 高抵抗領域
１２１ ｎ型ＡｌＧａＮエミッタ障壁層
１２２ アンドープＡｌＧａＮエミッタ障壁層
２００ ＧａＮ基板
２０１ 欠陥低減層
２０８ 高濃度ｎ型エミッタ接触層
２０９ アンドープＩｎＧａＮ量子井戸層
３０５ ｎ型ＩｎＧａＮベース層
３０６ アンドープＡｌＩｎＧａＮコレクタ障壁層
３０７ ｎ型ＩｎＧａＮコレクタ層
４０１ 低エネルギー領域
４０２ 高エネルギー領域
４０３ 第１の従来技術に係る電子のエネルギー分布
５０１ Ｉｎ組成の高いドメイン
【０００１】
本発明はバリスティック半導体素子に関し、特にホットエレクトロントランジスタに関する。
【背景技術】
【０００２】
ホットエレクトロンを利用するホットエレクトロントランジスタ（ＨＥＴ）としていくつかの半導体素子が提案されている。第１の従来技術として、横山らにより提案された共鳴ホットエレクトロントランジスタ素子（ＲＨＥＴ）がある(非特許文献１参照)。
【０００３】
図１１及び図１２は、横山らによる前記文献のFig.1及びFig.3にそれぞれ示された素子構造及び動作原理を示す図である。第1の従来技術では、ｎ＋−ＧａＡｓ基板２０上に、３００ｎｍのＡｌＧａＡｓ層２１を成長した後、Ｓｉをドープしたｎ＋−ＧａＡｓ層２２を１００ｎｍ、ＡｌＧａＡｓ障壁層２３を５ｎｍ、ＧａＡｓ井戸層２４を５．６ｎｍ、ａｌＧａＡｓ障壁層２５を５ｎｍ、Ｓｉをドープしたｎ＋−ＧａＡｓ層２６を５０ｎｍの厚みにそれぞれ成長している。
【０００４】
この第１の従来技術は、ＨＥＴのエミッタ領域に共鳴トンネル構造を備えたもので、７７Ｋにおける素子動作が報告されている。その動作は以下のようなものである。ベース(Base)１２とエミッタ(Emitter)１４とが等電位のときは、図１２（ａ）に示すようにエミッタ内の電子エネルギーがエミッタ１４とベース１２との間に設けられた量子井戸(Quantum well)１３の量子準位（Ｅ１）より低いので、エミッタに電流は流れない。
【０００５】
ここで、ベース−エミッタ間に電圧を印加すると、図１２（ｂ）に示すようにエミッタの電子エネルギーが量子井戸の量子準位に一致し、それにより共鳴トンネルが生じる。
【０００６】
より詳細には、エミッタの電子のエネルギーはある分布をもって広がっているが、この中で量子準位と一致するエネルギーを有する電子のみが共鳴トンネルによりベースに放出される。放出された電子は高いエネルギーを有しているので、ベース層内を、ほとんど散乱を受けずに高速で通過し（バリスティック伝導）、ベース層とコレクタ障壁(Collector barrier)層との間のエネルギー障壁(ｑΦC)を超えてコレクタ障壁層に注入される。
【０００７】
注入された電子はコレクタ障壁層中でもほとんど散乱されずに走行し、コレクタ層に達する。以上の全過程で電子はほとんど散乱を受けないので、散乱や拡散に依存する通常のトランジスタ素子に比較して高速で動作することが期待される。
【０００８】
しかしながら、第１の従来技術では、室温においては動作温度が制限され、また素子利得が低く、動作速度も期待されるほど高くないという課題があった。例えば、第１の従来技術においては、７７Ｋでの動作が報告されているが、室温での動作や動作速度の改善は示されていない。
【０００９】
そこで、室温で動作するＩｎＰ系のＨＥＴ（第２の従来技術）が報告されている（非特許文献２参照）。
【非特許文献１】
ジャパニーズジャーナルオブアプライドフィジックスレター ,Vol.24, no.11, p.L853, 1985
【非特許文献２】
IEEE Electron Device Letters, vol.14, no.9, p.441-443, September, 1993
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、この第２の従来技術は、その利得が通常のトランジスタに比較して低く、動作速度も特に高いものではないという課題があった。
〔本発明に関連する先行文献の一覧〕
（１） Naoki Yokoyama et al., “A New Functional, Resonant-Tunneling Hot Electron Transistor(RHET)”, Japanese Journal of Applied Physics Letters, Vol.24, No.11. p.p.L.853-L854 (1985)
（２） Theodore S. Moise, “Room-Temperature Operation of a Resonant-Tunneling Hot-Electron Transistor Based Integrated Circuit”, IEEE ELECTRON DEVICE LETTERS, VOL.14, NO.9 , SEPTEMBER 1993
（３） 米国特許第５３８９７９８号公報（連合王国特許第２２６０８５８号公報、日本国平成５年特許公開第１９０８３４号公報（特に【００４５】））
（４） 日本国２００２年特許公開第３０５２０４号公報
（５） 佐野 芳明ら、「次世代情報通信を支える高周波電力トランジスタ」 沖テクニカルレビュー ２００１年１月第１８５号Ｖｏｌ．６８ Ｎｏ．１ 第１１８ページから第１２１ページ（この文献には、ＧａＮは、ワイドバンドギャップであることから、ＧａＡｓおよびＳｉと比較した場合、高温（約３００℃）で動作できることが開示されている）
本発明は上記課題に鑑みてなされたもので、利得が高く、広い温度範囲（８０℃以上２００℃以下）で高速動作する新規の半導体素子を提供することを目的とする。
【課題を解決するための手段】
【００１１】
そして、これらの目的を達成するために、本発明に係るバリスティック半導体素子は、ｎ型のエミッタ層と、ｎ型のＩｎＧａＮで構成されたベース層と、ｎ型のコレクタ層と、前記エミッタ層及び前記ベース層の間に挟まれ、前記ベース層のバンドギャップより大きいバンドギャップを有するエミッタ障壁層と、前記ベース層及び前記コレクタ層の間に挟まれ、前記ベース層のバンドギャップより大きいバンドギャップを有するコレクタ障壁層とを備え、前記エミッタ障壁層は、第１の障壁層および第２の障壁層を有し、前記第１の障壁層と前記第２の障壁層との間には、ＧａＮまたはＩｎＧａＮからなる量子井戸層が挟まれており、前記ベース層と前記エミッタ層とが等電位のときはオフ状態となり、前記ベース層と前記エミッタ層との間に電圧を印加するとオン状態となり、１０ＧＨｚ以上で動作する。
このような構成とすると、エミッタ障壁層から放出される電子のうち、バリスティックにベース-コレクタ間を通過できる電子の比率が向上して電流利得及び動作速度が向上し、かつバリスティックに伝導する電子のフォノンによる散乱が抑制されてIon／Ioff比が向上する。その結果、バリスティック半導体素子がスイッチング素子又は増幅素子として１０ＧＨｚ以上の高周波においても動作可能になる。
【００１２】
前記ベース層に含まれるＩｎの濃度は０．１％以上かつ５％以下であることが好ましい。
【００１３】
前記コレクタ障壁層がＡｌＩｎＧａＮで構成されていてもよい。
【００１４】
前記コレクタ障壁層に含まれるＩｎの濃度は０．１％以上かつ５％以下であることが好ましい。
【００１５】
前記コレクタ層がＩｎＧａＮで構成されていてもよい。
【００１６】
前記コレクタ層に含まれるＩｎの濃度は０．１％以上かつ５％以下であることが好ましい。
【００１７】
前記コレクタ障壁層がＡｌＩｎＧａＮで構成されており、前記コレクタ層がＩｎＧａＮで構成されていてもよい。
【００１８】
前記ベース層に含まれるＩｎの濃度、前記コレクタ障壁層に含まれるＩｎの濃度、および前記コレクタ層に含まれるＩｎの濃度が、いずれも０．１％以上かつ５％以下であることが好ましい。
【００１９】
上記課題を解決する本発明に係るバリスティック他の半導体素子は、ｎ型のエミッタ層と、ｎ型のＩｎＧａＮで構成されたベース層と、ｎ型のコレクタ層と、前記エミッタ層及び前記ベース層の間に挟まれ、前記ベース層のバンドギャップより大きいバンドギャップを有するエミッタ障壁層と、前記ベース層及び前記コレクタ層の間に挟まれ、前記ベース層のバンドギャップより大きいバンドギャップを有するコレクタ障壁層とを備え、前記エミッタ障壁層が、前記エミッタ層およびベース層のいずれにも接するＡｌＧａＮ層から構成されており、前記ベース層と前記エミッタ層とが等電位のときはオフ状態となり、前記ベース層と前記エミッタ層との間に電圧を印加するとオン状態となり、１０ＧＨｚ以上で動作する、１０ＧＨｚ以上で動作する。
【００２０】
前記ＡｌＧａＮ層が、ｎ型のＡｌＧａＮ層とアンドープのＡｌＧａＮ層との積層体から構成されていてもよい。
【００２１】
前記ｎ型のＡｌＧａＮ層が前記エミッタ層に接しており、前記アンドープのＡｌＧａＮ層が前記ベース層に接していてもよい。
【００２３】
前記量子井戸層がＩｎＧａＮで構成されていてもよい。このような構成とすると、透過係数のエネルギー準位の半値幅を３倍に増加することにより高速化してＴＨｚ動作を実現することができる。
【００２４】
前記量子井戸層におけるＩｎの濃度が１０％以上かつ３０％以下であることが好ましい。このような構成とすると、Ｉｎの濃度の高いドメインを量子ドット状に形成することができる。
【００２５】
前記量子井戸層に、量子ドットが形成されていてもよい。このような構成とすると、広い範囲で高速動作が可能となる。
【００２６】
前記量子井戸層の厚み方向から見た前記量子ドットの幅が１ｎｍ以上かつ１００ｎｍ以下であることが好ましい。
【００２７】
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００２８】
本発明は以上に説明したような構成を有し、バリスティック半導体素子がスイッチング素子又は増幅素子として１０ＧＨ Ｚ 以上の高周波においても動作可能であるという効果を奏する。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００３０】
本発明のバリスティック半導体素子を構成する半導体としては、ＩｎＧａＮからなる３元混晶材料が用いられる。また本発明のバリスティック半導体素子の基板として、ＧａＮにより構成された半導体基板、及びこれと格子定数の近いサファイアやシリコンなどの基板、さらには絶縁性基板等を用いることができる。以下、具体的な例をあげて説明する。
（第１の実施形態）
本発明の第１の実施形態においては、従来に比較して、作製が容易でかつ広い温度範囲で高速動作する新規のバリスティック半導体素子を提供できる。
【００３１】
図１は、本実施形態のバリスティック半導体素子の断面構造の一例を示す断面図である。本実施形態のバリスティック半導体素子はＲＨＥＴである。このバリスティック半導体素子は、サファイヤ基板１００を有している。サファイア基板１００上には、低温ＧａＮバッファ層（膜厚ｄ＝１００ｎｍ）１０１、ｎ型ＧａＮエミッタ層（キャリア濃度ｎ＝１０18ｃｍ-3、ｄ＝１μｍ）１０２、アンドープのＡｌＮ障壁層１０３ａ、アンドープのＧａＮ量子井戸層１０９、アンドープのＡｌＮ障壁層１０３ｂ、アンドープのＧａＮスペーサ層１０４、ｎ型ＩｎＧａＮベース層（ｎ＝１０18ｃｍ-3）３０５、アンドープのＡｌＩｎＧａＮコレクタ障壁層３０６、ｎ型ＩｎＧａＮコレクタ層（ｎ＝１０18ｃｍ-3、ｄ＝０．５μｍ）３０７、及び高濃度ｎ型ＧａＮコレクタ接触層（ｎ＝５×１０18ｃｍ-3、ｄ＝０．５μｍ）１０８が順に形成されている。なお、本発明においては、エミッタ層１０２から放出された電子が、コレクタ層３０７まで到達する必要があるため、エミッタ層１０２、ベース層３０５、およびコレクタ層３０７のいずれもが、ｎ型にドープされている。従って、本発明は、いわゆるバイポーラトランジスタではなく、モノポーラトランジスタである。なお、アンドープのＡｌＮ障壁層１０３ａ、１０３ｂを明瞭に区別する際には、アンドープの第１のＡｌＮ障壁層１０３ａおよびアンドープの第２のＡｌＮ障壁層１０３ｂと呼ぶことにする。
【００３２】
ここで、ＧａＮ量子井戸層１０９は、上下方向（厚み方向）において一対のＡｌＮ障壁層１０３ａ，１０３ｂに挟まれており、このＧａＮ量子井戸層１０９及び一対のＡｌＮ障壁層１０３ａ，１０３ｂによって共鳴トンネル構造が形成されている。また、ベース層３０５、コレクタ障壁層３０６、及びコレクタ層３０７へのＩｎの添加量は、０．１％以上かつ５％以下であることが好ましく、約２％であることがさらに好ましい。この理由及びＩｎ添加の効果については後で詳しく説明する。
【００３３】
また、エミッタ層１０２、一対のＡｌＮ障壁層１０３ａ，１０３ｂ及びＧａＮ量子井戸層１０９がエミッタを構成し、ＩｎＧａＮベース層３０５がベースを構成し、かつコレクタ障壁層３０６及びＩｎＧａＮコレクタ層がコレクタを構成している。
【００３４】
コレクタ接触層１０８上には、コレクタ電極１１０が設けられ、ベース層１０５及びエミッタ層１０２はその一部が露出され、それぞれベース電極１１１及びエミッタ電極１１２が設けられている。さらに、ベース層１０５とエミッタ層１０２との間に位置する各層の、ベース層１０５が露出している領域の下方に位置する部分に高抵抗領域１１３が形成されている。高抵抗領域１１３は、イオン注入やメサ形状の側面からの選択エッチング、あるいは選択酸化等によって設けることができる。
ＡｌＮ障壁層１０３ａ，１０３ｂの膜厚は1．５ｎｍ、ＧａＮ量子井戸層１０９の膜厚は２．５ｎｍである。
【００３５】
また、本実施形態ではベース層３０５及びコレクタ障壁層１０６の膜厚はいずれも５０ｎｍである。
【００３６】
次に、以上のように構成されたバリスティック半導体素子の作製方法を説明する。
まず、ＭＯＶＰＥ法を用いて以下の工程を遂行することによりＧａＮ基板を作製した。
すなわち、（０００１）面を主面とするサファイア基板１００上に５３０℃で低温ＧａＮバッファ層１０１を１００ｎｍ成長し、その後、１０５０℃に昇温してアンドープＧａＮ層を２μｍ成長し、その後、Ｓｉをドーピングすることによりｎ型ＧａＮエミッタ層１０２を１μｍ成長した。このようにしてＧａＮ基板を作製した。成長速度は０．５μｍ／ｈとして、表面状態がさざ波状になるようにした。なお、このＧａＮ基板に代えて、後述するように、ＧａＡｓ基板などの上にＧａＮ層を成長した後、そのＧａＡｓ基板を除去して前記ＧａＮ層からなるＧａＮ基板２００を作製し、さらにそのＧａＮ基板２００の上にＡｌＧａＮとＧａＮとの超格子構造からなる欠陥低減層２０１とアンドープＧａＮ層を成長したものを用いてもよい（図５参照）。
【００３７】
次いで、上記ＧａＮ基板をＲＦ窒素プラズマソースを装備したＭＢＥ装置に導入して、ＨＥＴ用混晶のエピタキシャル成長を行った。III族元素及びＳｉは、いずれも固体ソースとして供給した。窒素原子は、窒素ガスをＲＦ窒素プラズマセルを用いてクラッキングすることによって供給した。プラズマの出力は３５０Ｗとし、３ｃｃｍから２０ｃｃｍの窒素を供給した。ＧａＮ、ＡｌＮの成長温度は７２０℃とした。
具体的には、ＧａＮ基板上を９５０℃の窒素雰囲気中でアニールして、表面平坦性を向上した後、ｎ型ＧａＮエミッタ層１０２を１μｍ成長して、トータルで２μｍとした。
【００３８】
さらに継続して、アンドープの第１のＡｌＮ障壁層１０３ａ、アンドープのＧａＮ量子井戸層１０９、アンドープの第２のＡｌＮ障壁層１０３ｂ、アンドープのＧａＮスペーサ層１０４、ｎ型ＩｎＧａＮベース層（ｎ＝１０18ｃｍ-3）３０５、アンドープのＡｌＩｎＧａＮコレクタ障壁層３０６、ｎ型ＩｎＧａＮコレクタ層（ｎ＝１０18ｃｍ-3、ｄ＝０．５μｍ）３０７、高濃度ｎ型ＧａＮコレクタ接触層（ｎ＝５×１０18ｃｍ-3、ｄ＝０．５μｍ）１０８を連続して成長した。ＧａＮ層やＩｎＧａＮ層を成長する場合にはＧａやＩｎとＮとを同時に供給した。成長速度は１μｍ／ｈとした。ＡｌＮ層を成長する場合には、歪が大きいために３次元成長を起こすことから、Ａｌと窒素原子とを別々に時分割して供給しながら成長した。成長速度は０．２μｍ/ｈとした。
【００３９】
次に、トランジスタ構造の形成方法を説明する。
まず、ベース形成工程において、ｎ型ＩｎＧａＮコレクタ層３０７からｎ型ＧａＮベース層３０５までを塩素系ドライエッチングにより一辺が２５μｍの正方形にエッチングし、次いで、高抵抗化工程において、Ａｒあるいは高濃度Ｓｉをベース層３０５の下方に位置する領域に注入して高抵抗領域１１３を形成する。
その後、第１の電極形成工程において、酸化膜とレジストとによるリフトオフ法を用いて高濃度ｎ型ＧａＮコレクタ接触層１０８の上とエッチングしたｎ型ＧａＮベース層３０５の表面にＴｉ／Ａｌ電極をＥＢ法で蒸着してコレクタ電極１１０とエミッタ電極１１１とをそれぞれ形成する。次いで、エミッタ形成工程において、絶縁膜でエミッタ領域とベース領域を保護してｎ型ＧａＮエミッタ層１０２まで塩素系ドライエッチングにより一辺が５０μｍの正方形にエッチング除去し、その後、第２の電極形成工程において、酸化膜とレジストによるリフトオフ法を用いてｎ型ＧａＮエミッタ層１０２表面にＴｉ／Ａｌ電極をＥＢ法で蒸着してエミッタ電極１１２を形成する。次いで、素子分離工程において、素子全体を絶縁膜でカバーして、ＧａＮ基板１００（又はサファイア基板）までエッチング除去する。このようにして、トランジスタ構造を形成した。
【００４０】
次に、本発明によるバリスティック半導体素子の動作を説明するために、まず従来技術による素子が室温で動作しない原因を第２の従来技術を例に挙げて説明する。
第２の従来技術においては上述のように、素子利得が低く、動作速度も期待されるほど高くないという課題があったが、その主な原因は、エミッタから放出される電子のエネルギー分布にあることがわかった。
この原因を説明するために、比較例として、ＧａＮを用いたＲＨＥＴからなるバリスティック半導体素子を作製した。
【００４１】
図２はこの比較例の構成を示す断面図である。図２に示すように、この比較例は、ベース層１０５がｎ型のＧａＮ層で構成され、コレクタ障壁層１０６がアンドープのＡｌＧａＮ層で構成され、かつコレクタ層１０７がｎ型のＧａＮ層で構成されており、その他の構成は図１に示す本実施形態のバリスティック半導体素子と同じである。
また、第２の従来技術は、ＩｎＰ基板上に形成されたＩｎ０．５３Ｇａ０．４７Ａｓベース層及びＩｎ０．１Ｇａ０．９Ｐコレクタ障壁層を有している。以下、この第２の従来技術の材料構成をＩｎＰ系という。
【００４２】
図３（ａ）に示すように、一般にＲＨＥＴ（ここでは比較例を例にとる）において、エミッタとベースとの間の共鳴トンネル条件は、電子のエネルギーのｚ方向成分（ここで量子井戸層１０９に垂直な方向をｚ方向とする）が量子井戸層１０９の量子準位(Ｅ１)にほぼ一致していることである。すなわち、量子井戸層１０９を通過した電子のエネルギーは、そのｚ方向成分はいずれもほぼＥ１で揃っているものの、ｘ方向やｙ方向のエネルギー成分を含む場合にはＥ２で示されるように制限が無い。この結果、電子の全エネルギー（ｘ成分、ｙ成分、ｚ成分の和）は熱エネルギーやエミッタ−ベース間電圧に対応した分布を有している。低温においては、エネルギー分布の拡がりは小さいので、ｘ方向及びｙ方向のエネルギーも揃っているが、温度の上昇と共に両者の分布は図３（ｂ）に符号４０３で示したように拡がってしまう。
【００４３】
図３（ｂ）は、第２の従来技術のＲＨＥＴにおいて、室温で量子井戸層からベース層中に放出される電子のエネルギー分布を示す。ここで低エネルギー領域（左側斜線部）４０１は電子エネルギーが低いため、速度が遅くベース層３０５中及びコレクタ障壁３０８層中で散乱を受ける領域を示す。また高エネルギー領域（右側斜線部）４０２は、電子エネルギーが高いため、電子が半導体中のΓ−Ｌ谷間遷移による散乱を受けて低速化する領域を示す。従って、低エネルギー領域４０１以上でかつ高エネルギー領域４０２以下のエネルギー状態を有する電子のみがバリスティック伝導が可能となる。
【００４４】
低エネルギー領域４０１及び高エネルギー領域４０２のいずれも素子構造及び半導体材料に依存する。第２の従来技術のＲＨＥＴについて見積ると、図３（ｂ）に示すように、バリスティック伝導となる電子の密度を最大にするには、量子井戸層から放射される電子エネルギー分布４０３のピークのエネルギーをおよそ０．５ｅＶ程度とする必要がある。その結果、電子エネルギー分布４０３は、実線で示したように低エネルギー領域４０１と高エネルギー領域４０２との双方の内部にも広がって存在することになる。
【００４５】
これは、電子エネルギー分布４０３が熱等の影響により拡がった形状となっているためである。量子準位のエネルギーを低下させると、高エネルギー領域４０２の成分を減少させることができるが、逆に低エネルギー領域４０１の成分が増大する。この結果、最も良い状態でも全電子エネルギー分布の内約６０％が低エネルギー領域４０１及び高エネルギー領域４０２のいずれかに分布しており、実際に高速にベース−コレクタ間を通過できる電子の比率は４０％程度しかなかった。
【００４６】
また、高周波動作においてベース−エミッタ間の電圧が変調されると、放出電子量が変化するが、電子エネルギーの分布の拡がりにより、その増減は緩慢なものとなる。このとき、電子エネルギーの分布形状が変化するが、さらにベース−エミッタ間の電圧変化に伴う量子準位の変化により分布のピーク位置も変動してしまう。この結果、変調動作の全領域で放出電子エネルギーのピークを高速走行可能なエネルギー領域に保つことは極めて困難となり、高速走行する電子の比率はさらに低下してしまう。高速走行できる電子数に比較して低速電子数が多いと、素子全体としては低速電子の遅延時間を反映し、その応答速度は遅いものとなる。
【００４７】
また低速走行の電子による散乱が生じると、周囲の電子温度及び格子温度が上昇するので、電子散乱確率がさらに増加する問題もある。また散乱を受けた電子の一部は、速度が遅くなり走行時間が長くなるだけでなく、エネルギーを失ってベース−コレクタ障壁層間の障壁を越えることができない。この結果、ベース電流が増加し、ベース電流に対するコレクタ電流の比、すなわち電流利得も低下してしまう。
【００４８】
一方、比較例ではＧａＮ系半導体材料を用いることにより、図３（ｃ）に示すように、低エネルギー領域４０１と高エネルギー領域４０２とのエネルギー間隔を大きくすることができる。電子が流れる方向であるＺ方向は窒化物系半導体では、六方晶の場合Ｃ軸方向となるので、対称表記上はＡ方向となる。この場合のΓ点の伝導帯エネルギーとＡ点の伝導帯エネルギーとの差は２ｅＶとなり、第２の従来技術のＩｎＰ系の場合の０．５５ｅＶの４倍程度となる。その結果、高エネルギー領域内部に電子が存在しなくなる。
【００４９】
さらに、電子エネルギー分布のピークを０．５ｅＶから０．６ｅＶに増加することが可能となり、低エネルギー領域４０１内部の電子も存在しなくなる。これらの結果から、電子エネルギー分布のピークを０．５ｅＶとすると、バリスティックにベース-コレクタ間を通過できる電子の比率は約８０％に向上することがわかった。電子分布のピークを０．５ｅＶから０．６ｅＶに増加するには、量子井戸層１０９の膜厚を３ｎｍから２．５ｎｍに薄くする必要があった。その結果、低エネルギー領域４０１の内部に存在する電子の密度が低下して、バリスティックにベース-コレクタ間を通過できる電子の比率は約９５％に向上することがわかった。
【００５０】
さらに、量子井戸層１０９の厚みを薄くして２ｎｍとすることにより、電子分布のピークは０．８ｅＶとなり、ベース-コレクタ間を通過できる電子の比率は約９９％に向上することがわかった。ただし、量子井戸層１０９の厚みが薄くなるに従って、結晶成長時の膜厚制御性が低下するため、比較例（本実施形態のＲＨＥＴも同様）は量子井戸層１０９の厚みを２．５ｎｍとした。
【００５１】
ところで、図４はＧａＮ及びＩｎＧａＡｓのバンド構造を示す図である。図４において、横軸はＫ空間を、縦軸はエネルギーをそれぞれ示す。また、符号２１１は第２の従来技術のベース層を構成するＩｎＧａＡｓのバンド構造を示し、符号２１２は比較例のベース層を構成するＧａＮのバンド構造を示す。上述のように、ＧａＮでは、Γ点とＡ点とのエネルギー差ΔＥΓＡがＩｎＧａＡｓにおけるΓ点とＬ点とのエネルギー差ΔＥΓＬよりかなり大きくなるので、比較例では、バリスティックにベース-コレクタ間を通過できる電子の比率が第２の従来技術に比べて向上し、それにより電流利得及び動作速度が向上することがわかった。
【００５２】
しかしながら、本件発明者が検討した結果、従来、フォノン散乱を受けないと言われていた、バリスティックに伝導する電子がフォノン散乱を受け、特にＧａＮにおいては、この現象が顕著であることが判明した。すなわち、ＩｎＧａＡｓでは、素子の動作速度に対して上述のΓ−Ｌ谷間遷移の影響が顕著であるため、このフォノン散乱の影響は目立たなかったが、ＧａＮでは素子の動作速度に対してΓ−Ａ谷間遷移の影響がほとんどなくなるため、フォノン散乱の影響が顕著になり、かつ材料的にもＧａＮでは電子がフォノン散乱を受けやすいということが判明した。ここで、フォノン散乱とは、電子が物質中を移動している場合に、その物質の格子振動に共鳴して散乱される現象をいう。
【００５３】
図４において、フォノン散乱は、電子があるエネルギー（以下、フォノン散乱エネルギーという）ＥＰ以上のエネルギーを有する場合に発生する。ＧａＮではこのフォノン散乱エネルギーＥＰは約０．３Ｖである。従って、図３（ｃ）を参照すると明らかなように、ＧａＮではバリスティックにベース-コレクタ間を通過できる電子の比率が第２の従来技術に比べて向上するものの、このバリスティック伝導する電子がフォノン散乱を受けてしまう。図２において、ベース層１０５をバリスティック伝導している電子が散乱を受けた場合には、電子のエネルギーが低下して、コレクタ層１０７に到達できなくなるために、ベース電流となりIoff値が増大する。その結果、Ion／Ioff比が低下する。Ionは、電流が流れ始めてピークを形成するときの値であり、Ioffはピークを形成後に電流値が低下した時の最低値である。そこで、ＧａＮ系のバリスティック半導体素子において、このような散乱を生じなくするために、ベース層の厚み（約５０ｎｍ）を１０分の１程度（約５ｎｍ）に薄くすることも考えられる。しかし、ＧａＮから構成されるベース層を薄くすると、それに伴いベース抵抗が反比例的に上昇し、ベース抵抗が著しく（具体的には１０倍以上）増大する。その結果、スイッチング素子または増幅素子として高速に動作できない（最大でも２〜３ＧＨｚ）という課題があることを本発明者らは見出した。
【００５４】
そこで、この課題を解決するために、本発明者らは鋭意推考した結果、ＩｎＧａＮからベース層３０５を構成すれば、ＧａＮ系のバリスティック半導体素子においても、スイッチング素子または増幅素子として１０ＧＨｚ以上の高周波においても動作できることを見出し、本発明を完成させた。
【００５５】
ここで、半導体素子が１０ＧＨｚ以上で動作するとは、エミッタ層を接地した場合（エミッタ接地）においてベース層に流される電流または印加される電圧の少なくとも一方が１０ＧＨｚ以上の交流であるか、ベース層を接地した場合（ベース接地）においてエミッタ層に流される電流または印加される電圧の少なくとも一方が１０ＧＨｚ以上の交流であることを意味する。なお、上限は１０ＴＨｚ以下である。
このような構成とすると、以下の理由によりフォノンによる電子の散乱が抑制され、その結果、Ion／Ioff比が向上する。
【００５６】
すなわち、ＧａＮ又はＡｌＧａＮにＩｎを添加すると、Ｉｎが存在する部分の格子間隔が小さくなり、しかもＩｎは偏析しやすいので、バルクのＧａＮ又はＡｌＧａＮ中に格子間隔の小さい部分が不均一に分布する。その結果、バルクのフォノンの振動モードが１つではなくなりかつ場所的に不均一になり、電子がバルクのフォノンに共鳴し難くなって電子の散乱が抑制される。ここで、Ｉｎの添加量（濃度）が０．１％未満であると、Ｉｎ添加の効果が不十分となる傾向があり、Ｉｎの添加量が５．０％を超えると、Ｉｎの濃度が局所的に変動するためにかえって電子の散乱が増大する傾向があった。従って、Ｉｎの添加量は、０．１％以上５．０％以下であることが好ましく、約２％であることがより好ましい。なお、Ｉｎを添加しても、比較例と同様に電流利得及び動作速度が向上するという効果を奏するのは言うまでもない。
【００５７】
また、ベース層３０５がＩｎＧａＮから構成されることに伴い、コレクタ障壁層３０６及びコレクタ層３０７は、アンドープＡｌＩｎＧａＮ層及びｎ型ＩｎＧａＮコレクタ層で構成されていることが好ましい。コレクタ障壁層３０６及びコレクタ層３０７に含まれるＩｎの量もまた、上記と同じ理由により、０．１％以上５．０％以下であることが好ましい。
【００５８】
以上に説明したように、本実施形態のバリスティック半導体素子においては、ベース層３０５が、０．１％以上５．０％以下のＩｎを含んだｎ型ＩｎＧａＮ層で構成されているので、エミッタから放出される電子のうち、バリスティックにベース-コレクタ間を通過できる電子の比率が向上して電流利得及び動作速度が向上し、かつバリスティックに伝導する電子のフォノンによる散乱が抑制されてIon／Ioff比が向上する。
【００５９】
なお、本発明のバリスティック半導体素子のスイッチング素子としての動作は、第１の従来技術の動作とほぼ同じである。すなわち、ベース層３０５とエミッタ層１０２とが等電位のときは、エミッタ層１０２内の電子エネルギーが一対のＡｌＮ障壁層１０３ａ，１０３ｂの間に設けられたＧａＮ量子井戸層１０９の量子準位（Ｅ１）より低いので、電子はエミッタ層１０２からベース層３０５に移動しない。従って、ベース層３０５とエミッタ層１０２とが等電位のときは「オフ状態」となる。
【００６０】
ベース層３０５とエミッタ層１０２との間に電圧を印加すると、エミッタ層１０２の電子エネルギーがＧａＮ量子井戸層１０９の量子準位に一致し、それにより共鳴トンネルが生じる。すなわち、ある分布をもって広がっているエミッタ層１０２の電子のうち、ＧａＮ量子井戸層１０９の量子準位と一致するエネルギーを有する電子のみが共鳴トンネルによりベース層３０５に放出される。放出された電子は高いエネルギーを有しているので、ベース層３０５の内部を、ほとんど散乱を受けずに高速で通過し（バリスティック伝導）、ベース層３０５とコレクタ障壁層３０６との間のエネルギー障壁(ｑΦC)を超えてコレクタ障壁層３０７に注入される。従って、ベース層３０５とエミッタ層１０２との間に電圧を印加すると、「オン状態」となる。
【００６１】
電子はコレクタ障壁層３０７の内部でもほとんど散乱されずに走行し、コレクタ層３０７に達する。以上の全過程で電子はほとんど散乱を受けないので、散乱や拡散に依存する通常のトランジスタ素子に比較して高速で動作する。
（第２の実施形態）
本発明の第２の実施形態においては、ＧａＮ基板上に先にコレクタ層１０７を形成した例を示す。第１の実施形態においては、共鳴トンネル構造を構成する障壁層１０３ａ，１０３ｂ及び量子井戸層１０９の膜厚の均一性と平坦性とが必要であったために、ＧａＮ基板上に先に共鳴トンネル構造を形成したが、寄生容量などを低減するためには、エミッタの大きさが小さいほうがよい。
【００６２】
そこで、本実施形態では、ＧａＮ基板上に先にコレクタを形成した。
【００６３】
図５は本実施形態に係るバリスティック半導体素子の断面構造を示す断面図である。図５において、図１と同一符号は同一又は相等する部分を示す。
図５に示すように、本実施形態のバリスティック半導体素子では、ＧａＮ基板２００上に、ＡｌＧａＮ／ＧａＮ超格子による欠陥抑制層２０１、ｎ型ＩｎＧａＮコレクタ層３０７、アンドープのＡｌＩｎＧａＮコレクタ障壁層３０６、ｎ型ＩｎＧａＮベース層３０５、アンドープのＧａＮスペーサ層１０４、アンドープのＡｌＮ障壁層１０３ｂ、アンドープのＧａＮ量子井戸層１０９、アンドープのＡｌＮ障壁層１０３ａ、ｎ型ＧａＮエミッタ層１０２、高濃度ｎ型ＧａＮエミッタ接触層（ｎ＝５×１０18ｃｍ-3、ｄ＝０．５μｍ）２０８が順に形成されている。
【００６４】
ここで、ＧａＮ量子井戸層１０９は、上下方向（厚み方向）において一対のＡｌＮ障壁層１０３ａ，１０３ｂに挟まれており、このＧａＮ量子井戸層１０９及び一対のＡｌＮ障壁層１０３ａ，１０３ｂによって共鳴トンネル構造が形成されている。
【００６５】
またエミッタ層１０２にはエミッタ電極１１２が設けられ、ベース層３０５及びコレクタ接触層１０８上はその一部が露出され、それぞれベース電極１１１及びコレクタ電極１１０が設けられている。膜厚やキャリア濃度は第１の実施形態と同様である。
【００６６】
次に、以上のように構成された本実施形態のバリスティック半導体素子の作製方法を説明する。
【００６７】
まず、ＧａＡｓ基板などの上にＧａＮ層を成長した後、そのＧａＡｓ基板を除去して前記ＧａＮ層からなるＧａＮ基板２００を作製する。次いで、このＧａＮ基板２００上にＭＯＶＰＥ法を用いて欠陥低減層２０１、アンドープＧａＮ層、及びｎ型ＩｎＧａＮコレクタ層３０７を順次形成した。具体的には、１０５０℃で膜厚がそれぞれ１０ｎｍのＡｌＧａＮとＧａＮの超格子構造を３０周期成長して欠陥低減層２０１を形成し、その上にアンドープＩｎＧａＮ層を２μｍ成長し、その後Siをドーピングしてｎ型ＩｎＧａＮコレクタ層３０７を１μｍ成長した。成長速度は０．５ｈとして、表面状態がさざ波状になるようにした。
【００６８】
これらの各層が形成されたＧａＮ基板２００を、ＲＦ窒素プラズマソースを装備したＭＢＥ装置に導入して、ＨＥＴ用混晶のエピタキシャル成長を行う。成長条件とシーケンスは第１の実施形態と同様である。ＧａＮ基板上を９５０℃の窒素雰囲気中でアニールして、表面平坦性を向上した後、ｎ型ＩｎＧａＮコレクタ層３０７を１μｍ成長して、トータルで２μｍとした。さらに継続してアンドープのＡｌＩｎＧａＮコレクタ障壁層３０６、ｎ型ＩｎＧａＮベース層３０５、アンドープのＧａＮスペーサ層１０４、アンドープのＡｌＮ障壁層１０３ｂ、アンドープのＧａＮ量子井戸層１０９、アンドープのＡｌＮ障壁層１０３ａ、ｎ型ＧａＮエミッタ層１０２、高濃度ｎ型ＧａＮエミッタ接触層２０８を連続して成長した。ＭＢＥ法の成長条件も第１の実施形態と同様である。
【００６９】
次に、トランジスタ構造の形成方法を説明する。
【００７０】
まず、ベース形成工程において、高濃度ｎ型ＧａＮエミッタ接触層２０８からｎ型ＧａＮベース層１０５までを塩素系ドライエッチングにより一辺が２５μｍの正方形にエッチング除去する。その後、第１の電極形成工程において、酸化膜とレジストによるリフトオフ法を用いてエミッタ接触層２０８上とエッチングしたｎ型ＧａＮベース層１０５の表面上にＴｉ／Ａｌ電極をＥＢ法で蒸着してエミッタ電極１１２とベース電極１１１を形成する。次いで、コレクタ形成工程において、絶縁膜でエミッタ領域とベース領域を保護してｎ型ＧａＮコレクタ層３０７まで塩素系ドライエッチングにより一辺が５０μｍの正方形にエッチング除去する。次いで、第２の電極形成工程において、酸化膜とレジストによるリフトオフ法を用いてコレクタ層３０７表面上にＴｉ／Ａｌ電極をＥＢ法で蒸着してコレクタ電極１１０を形成する。次いで、素子分離工程において、バリスティック半導体素子全体を絶縁膜でカバーして、ＧａＮ基板２００までエッチング除去する。このようにして、トランジスタ構造を形成した。
【００７１】
本実施形態では、障壁層１０３及び量子井戸層１０９の膜厚の均一性と平坦性とを向上するために、結晶成長速度を通常の８０％程度に低下するとともに、成長温度を通常より２０℃程度上昇させて、原子のマイグレーションを大きくして成長した。その結果、エミッタの寄生容量が低減したことにより２０％程度素子の動作速度が向上することがわかった。
（第３の実施形態）
本発明の第３の実施形態においては、第１及び第２の実施形態に比較して、より大きな増幅率を実現する新規のバリスティック半導体素子を提供できる。
【００７２】
図６は本実施形態に係るバリスティック半導体素子の断面構造を示す断面図である。図６において図５と同一符号は同一又は相当する部分を示す。
【００７３】
図６に示すように、第２の実施形態においては、量子井戸層１０９がアンドープＧａＮ層で構成されていたが、本実施形態では、量子井戸層２０９がアンドープＩｎＧａＮ層で構成されている。その他の点は第２の実施形態と同様である。
【００７４】
アンドープＩｎＧａＮ量子井戸層２０９において、Ｉｎの組成比（濃度）は、１０％以上３０％以下である。ＩｎＧａＮ量子井戸層２０９は、Ｉｎ、Ｇａ、及び窒素を同時に供給しながら成長した。成長速度は０．１μｍ／ｈとして、通常のＧａＮ層の成長速度の１／１０程度に低下させた。Ｉｎ組成比が１０％の場合には成長温度をＡｌＮ障壁層１０３と同じ７２０℃で成長できたが、Ｉｎ組成比が３０％の場合には、Ｉｎの再蒸発を抑えるために成長温度を６２０℃に低下させた。Ｉｎの組成比が１０％以下の場合には、Ｉｎ組成比が充分に変化せず、後述する量子ドット効果が得られなかった。また、Ｉｎ組成比が３０％以上の場合には、格子不整合率が大きくなり、ＩｎＧａＮ量子井戸層２０９の平坦性が著しく劣化した。従って、Ｉｎ組成比は１０％から３０％の範囲が望ましいことがわかった。
【００７５】
量子井戸層２０９をＩｎＧａＮ層で構成した場合には、次に示す３つの効果が得られる。
【００７６】
第１に、バンドギャップが小さくなるために、量子井戸層２０９を薄くすることが可能となり、第１準位が上昇するため、透過確率が増加して動作速度が増大する。第２に、量子井戸層２０９を薄くした結果、第２準位が上昇するので、無効電流が減少する。第３に、Ｉｎ組成比を３０％程度に増加すると、組成不均一によりＩｎ組成比の高い領域が形成され、量子ドット効果が生じて、Γ−Ａ遷移が減少するだけでなく低エネルギー側の損失が減少するので動作速度が向上する。また、低電圧化も実現される。
まず、第１の効果を、図７（ａ），（ｂ）を用いて説明する。
図７（ａ）は量子井戸層にＧａＮ層を用いた場合を示しており、図７（ｂ）は量子井戸層にＩｎＧａＮ層を用いた場合を示している。伝導帯のエネルギーは、Ｉｎを１０％添加した場合には０．３ｅＶ、３０％添加した場合には０．６ｅＶ程度低下する。この場合に、低エネルギー側の損失をきわめて小さくするには電子分布のピークを０．６ｅＶとすればよく、このためには、ＩｎＧａＮ量子井戸層２０９の膜厚Ｌｚを、それぞれ、１．８ｎｍ及び１．６ｎｍとすればよいことになる。
【００７７】
これは、ＩｎＧａＮ量子井戸層２０９を薄くすることにより、たとえばＩｎが１０％及び３０％のときは、基底状態Ｅ０と第１準位Ｅ１とのエネルギー差ΔＥ１を、それぞれの膜厚において、０．３ｅＶから０．６ｅＶ及び０．３ｅＶから０．９ｅＶにそれぞれ増加することになる。このときの電子の透過係数のエネルギー幅ΔＥｎは０．４ｍｅＶから１．２ｍｅＶに増加し、電子の滞在時間は不確定性原理から０．６ｐｓとなり、１．７ＴＨｚの動作が可能となることがわかった。実際には、寄生容量の影響から回路を構成するデバイスは１ＴＨｚ程度の動作速度になる。
【００７８】
次に、第２の効果について説明する。基底準位Ｅ０と第２準位Ｅ２とのエネルギー差ΔＥ２は、ΔＥ１の４倍となるため、ＩｎＧａＮ量子井戸層２０９を薄くするに従って、ΔＥ１とΔＥ２が増加することになる。その結果、第２準位Ｅ２をＡｌＮ障壁層１０３ａ、１０３ｂとＩｎＧａＮ量子井戸層２０９の伝導帯のエネルギーギャップ以上としてＩｎＧａＮ量子井戸層２０９内に存在しないようにするには、ＩｎＧａＮ量子井戸層２０９の場合にはΔＥ１は０．５ｅＶ程度とすればよく、ＩｎＧａＮ量子井戸層２０９の幅を２ｎｍにすればよい。また、Ｉｎを組成比が１０％及び３０％となるように添加した場合には、それぞれ、ΔＥ１が０．６ｅＶ及び０．７ｅＶあればよく、第１の効果において示した、Ｉｎ組成比が１０％及び３０％のいずれの場合にもこの条件が満たされていることがわかった。
【００７９】
従って、量子井戸層２０９の膜厚を２ｎｍ以下にした場合には、Ｉｎの組成比にかかわらず第２準位がＩｎＧａＮ量子井戸層２０９内に形成されないために、無効電流は存在しないことがわかった。特に、Ｉｎを添加することにより、第２準位のエネルギーレベルはＡｌＮ障壁層１０３ａ，１０３ｂのエネルギーより大きくなるため、より安定して第１準位のＩｎＧａＮ量子井戸層２０９からの電子の放出が行えることになる。
【００８０】
次に、第３の効果について説明する。Ｉｎを１０％以上添加することにより、Ｉｎの偏析が生じ始め、Ｉｎを３０％添加することで２０％程度の体積密度でＩｎの組成比の高い領域（ドメイン）が量子ドットとしてＩｎＧａＮ量子井戸層２０９として形成され始める。このときのＩｎＧａＮ量子井戸層２０９の厚み方向から見たドメインの幅（ここではドメインが後述するように円筒形であるのでその直径）は１ｎｍから１００ｎｍ程度となる。このドメインは、Ｉｎ組成比が高いため、周辺に比べてエネルギー状態が低くなる。
【００８１】
図８は量子ドットを示す図であって、（ａ）は図６のバリスティック半導体素子の量子ドットが形成された状態を模式的に示す平面図、（ｂ）は（ａ）のVIIIB−VIIIB線断面図である。
【００８２】
図８（ａ），（ｂ）に示すように、ここでは、ＩｎＧａＮ量子井戸層２０９よりもＩｎ組成比の高い円筒形のドメイン（量子ドット）５０１がＩｎＧａＮ量子井戸層２０９中に形成されている。従って、このドメイン（量子ドット）５０１のバンドギャップは、ＩｎＧａＮ量子井戸層２０９よりも小さい。この円筒形のドメイン５０１はＩｎＧａＮ量子井戸層２０９の厚み方向に延びるように形成されている。そして、ＡｌＮ障壁層（エミッタ）１０３ａとベース層３０５との間に電圧が印加されると、第１のＡｌＮ障壁層１０３ａ中の電子は、エネルギーが低い量子ドット５０１の量子準位とまず一致して共鳴トンネル効果により第２のＡｌＮ障壁層１０３ｂを通ってベース層３０５に放出される。従って、電子の放出方向は各層に垂直な方向（厚み方向）に絞られることになる。またさらに、量子ドット状態においては、電子のエネルギー分布がフェルミ分布の影響を受けくなるので、電子が非常に狭いエネルギー状態を有しかつ高い密度で放出される状態が形成される。
【００８３】
その結果、バリスティックに伝導する電子のエネルギー状態がさらに急峻になる。図９はＧａＮ量子井戸層の場合及びＩｎ組成比が３０％であるＩｎＧａＮ量子井戸層の場合における電子エネルギー分布を示す図である。図９に示すように、Ｉｎ組成比が３０％であるＩｎＧａＮ量子井戸層２０９の場合の電子エネルギー分布４０５は、ＧａＮ量子井戸層１０９の場合の電子エネルギー分布４０３に較べて、急峻な分布になっている。この結果、動作温度を６０℃と高くしても電子のエネルギー分布が広がりにくいホットエレクトロントランジスタを実現できることがわかった。
以上に説明したように本実施形態の構成を用いることによって、従来に比較して作製が容易でかつ広い温度範囲で高速動作する新規のバリスティック半導体素子を提供できることがわかった。
【００８４】
また本実施形態では量子井戸層２０９としてＩｎＧａＮ、障壁層としてＡｌＮにより構成されるものを例として示したが、量子井戸層２０９のバンドギャップが障壁層１０３よりも小さい限り、電荷に対するエネルギー高さが異なる材料を組み合わせた他の材料系を用いることもできる。
（第４の実施形態）
図１０は本発明の第４の実施形態に係るバリスティック半導体素子の断面構造を示す断面図である。図１０において図５と同一符号は同一又は相当する部分を示す。
【００８５】
図１０に示すように、本実施形態に係るバリスティック半導体素子は、エミッタに共鳴トンネル構造を有せず、その代わりにｎ型ＡｌＧａＮエミッタ障壁層１２１（厚みｄ＝１０ｎｍ，Ａｌ濃度ｎ＝５％以上１０％以下）とアンドープＡｌＧａＮエミッタ障壁層１２２（厚みｄ＝１０ｎｍ，Ａｌ濃度ｎ＝５％以上１０％以下）とを有している。また、バリスティック半導体素子がサファイヤ基板１００上に形成されている。その他の構成は、第２の実施形態と同様である。このような構成とすると、エミッタ障壁層１２１，１２２のエネルギー障壁を超えた電子がエミッタ１２１，１２２からベース層３０５に放出される。その他の動作は第２の実施形態と同様である。従って、第２の実施形態と同様の効果が得られる。
【００８６】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【００８７】
本発明に係るバリスティック半導体素子は、高速動作が可能なトランジスタとして有用である。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１の実施形態に係るバリスティック半導体素子の断面構造を示す断面図である。
【図２】本発明の第１の実施形態における比較例のバリスティック半導体素子の断面構造を示す断面図である。
【図３】放出電子のエネルギー分布を示す図であって、（ａ）はエミッタから放出される電子のエネルギーの方向成分を示す模式図、（ｂ）は第２の従来技術における電子エネルギー分布を示す模式図、（ｃ）は比較例における電子エネルギー分布を示す模式図である。
【図４】第２の従来技術及び比較例のバンド構造を示す図である。
【図５】本発明の第２の実施形態に係るバリスティック半導体素子の断面構造を示す断面図である。
【図６】本発明の第３の実施形態に係るバリスティック半導体素子の断面構造を示す断面図である。
【図７】バリスティック半導体素子のエネルギーバンド構造及び透過率の概念を示す図であって、（ａ）は第１の実施形態のバリスティック半導体素子の場合を示す図、（ｂ）は第３の実施形態のバリスティック半導体素子の場合を示す図である。
【図８】量子ドットを示す図であって、（ａ）は図６のバリスティック半導体素子の量子ドットが形成された状態を模式的に示す平面図、（ｂ）は（ａ）のVIIIB−VIIIB線断面図である。
【図９】図６のバリスティック半導体素子における放出電子のエネルギー分布を示す図である。
【図１０】本発明の第４の実施形態に係るバリスティック半導体素子の断面構造を示す断面図である。
【図１１】第１の従来技術に係るバリスティック半導体素子の断面構造を示す断面図である。
【図１２】図１２（ａ）〜（ｃ）は第１の従来技術に係るバリスティック半導体素子の動作原理を示す模式図である。
【符号の説明】
【００８９】
１００ サファイア基板
１０１ ＧａＮ低温バッファ層
１０２ ｎ型ＧａＮエミッタ層
１０３ａ アンドープＡｌＮ障壁層
１０３ｂ アンドープＡｌＮ障壁層
１０４ アンドープＧａＮスペーサ層
１０５ ｎ型ＧａＮベース層
１０６ アンドープＡｌＧａＮコレクタ障壁層
１０７ ｎ型ＧａＮコレクタ層
１０８ 高濃度ｎ型ＧａＮコレクタ接触層
１０９ アンドープＧａＮ量子井戸層
１１０ コレクタ電極
１１１ ベース電極
１１２ エミッタ電極
１１３ 高抵抗領域
１２１ ｎ型ＡｌＧａＮエミッタ障壁層
１２２ アンドープＡｌＧａＮエミッタ障壁層
２００ ＧａＮ基板
２０１ 欠陥低減層
２０８ 高濃度ｎ型エミッタ接触層
２０９ アンドープＩｎＧａＮ量子井戸層
３０５ ｎ型ＩｎＧａＮベース層
３０６ アンドープＡｌＩｎＧａＮコレクタ障壁層
３０７ ｎ型ＩｎＧａＮコレクタ層
４０１ 低エネルギー領域
４０２ 高エネルギー領域
４０３ 第１の従来技術に係る電子のエネルギー分布
５０１ Ｉｎ組成の高いドメイン
Claims (15)
- ｎ型のエミッタ層と、
ｎ型のＩｎＧａＮで構成されたベース層と、
ｎ型のコレクタ層と、
前記エミッタ層及び前記ベース層の間に挟まれ、前記ベース層のバンドギャップより大きいバンドギャップを有するエミッタ障壁層と、
前記ベース層及び前記コレクタ層の間に挟まれ、前記ベース層のバンドギャップより大きいバンドギャップを有するコレクタ障壁層とを備え、
前記エミッタ障壁層は、第１の障壁層および第２の障壁層を有し、
前記第１の障壁層と前記第２の障壁層との間には、ＧａＮまたはＩｎＧａＮからなる量子井戸層が挟まれており、
前記ベース層と前記エミッタ層とが等電位のときはオフ状態となり、
前記ベース層と前記エミッタ層との間に電圧を印加するとオン状態となり、
１０ＧＨｚ以上で動作する、バリスティック半導体素子。 - 前記ベース層に含まれるＩｎの濃度が０．１％以上かつ５％以下である、請求項１記載のバリスティック半導体素子。
- 前記コレクタ障壁層がＡｌＩｎＧａＮで構成されている、請求項１記載のバリスティック半導体素子。
- 前記コレクタ障壁層に含まれるＩｎの濃度が０．１％以上かつ５％以下である、請求項３記載のバリスティック半導体素子。
- 前記コレクタ層がＩｎＧａＮで構成されている、請求項１記載のバリスティック半導体素子。
- 前記コレクタ層に含まれるＩｎの濃度が０．１％以上かつ５％以下である、請求項５記載のバリスティック半導体素子。
- 前記コレクタ障壁層がＡｌＩｎＧａＮで構成されており、
前記コレクタ層がＩｎＧａＮで構成されている、請求項１記載のバリスティック半導体素子。 - 前記ベース層に含まれるＩｎの濃度、前記コレクタ障壁層に含まれるＩｎの濃度、および前記コレクタ層に含まれるＩｎの濃度が、いずれも０．１％以上かつ５％以下である、請求項７記載のバリスティック半導体素子。
- ｎ型のエミッタ層と、
ｎ型のＩｎＧａＮで構成されたベース層と、
ｎ型のコレクタ層と、
前記エミッタ層及び前記ベース層の間に挟まれ、前記ベース層のバンドギャップより大きいバンドギャップを有するエミッタ障壁層と、
前記ベース層及び前記コレクタ層の間に挟まれ、前記ベース層のバンドギャップより大きいバンドギャップを有するコレクタ障壁層とを備え、
前記エミッタ障壁層が、前記エミッタ層およびベース層のいずれにも接するＡｌＧａＮ層から構成されており、
前記ベース層と前記エミッタ層とが等電位のときはオフ状態となり、
前記ベース層と前記エミッタ層との間に電圧を印加するとオン状態となり、
１０ＧＨｚ以上で動作する、バリスティック半導体素子。 - 前記ＡｌＧａＮ層が、ｎ型のＡｌＧａＮ層とアンドープのＡｌＧａＮ層との積層体から構成されている、請求項９記載のバリスティック半導体素子。
- 前記ｎ型のＡｌＧａＮ層が前記エミッタ層に接しており、前記アンドープのＡｌＧａＮ層が前記ベース層に接している、請求項１０記載のバリスティック半導体素子。
- 前記量子井戸層がＩｎＧａＮで構成されている、請求項１記載のバリスティック半導体素子。
- 前記量子井戸層におけるＩｎの濃度が１０％以上かつ３０％以下である、請求項１２記載のバリスティック半導体素子。
- 前記量子井戸層に、前記量子井戸層よりもバンドギャップが小さい量子ドットが形成されている、請求項１２記載のバリスティック半導体素子。
- 前記量子井戸層の厚み方向から見た前記量子ドットの幅が１ｎｍ以上かつ１００ｎｍ以下である、請求項１４記載のバリスティック半導体素子。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003110097 | 2003-04-15 | ||
| JP2003110097 | 2003-04-15 | ||
| PCT/JP2004/005282 WO2004093199A1 (ja) | 2003-04-15 | 2004-04-14 | バリスティック半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3708114B2 true JP3708114B2 (ja) | 2005-10-19 |
| JPWO2004093199A1 JPWO2004093199A1 (ja) | 2006-07-06 |
Family
ID=33295944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005504473A Expired - Fee Related JP3708114B2 (ja) | 2003-04-15 | 2004-04-14 | バリスティック半導体素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7414261B2 (ja) |
| JP (1) | JP3708114B2 (ja) |
| CN (1) | CN100459150C (ja) |
| WO (1) | WO2004093199A1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7544963B2 (en) * | 2005-04-29 | 2009-06-09 | Cree, Inc. | Binary group III-nitride based high electron mobility transistors |
| US20070054460A1 (en) * | 2005-06-23 | 2007-03-08 | Atmel Corporation | System and method for providing a nanoscale, highly selective, and thermally resilient silicon, germanium, or silicon-germanium etch-stop |
| US20080050883A1 (en) * | 2006-08-25 | 2008-02-28 | Atmel Corporation | Hetrojunction bipolar transistor (hbt) with periodic multilayer base |
| US20060292809A1 (en) * | 2005-06-23 | 2006-12-28 | Enicks Darwin G | Method for growth and optimization of heterojunction bipolar transistor film stacks by remote injection |
| US8530934B2 (en) | 2005-11-07 | 2013-09-10 | Atmel Corporation | Integrated circuit structures containing a strain-compensated compound semiconductor layer and methods and systems related thereto |
| US20070148890A1 (en) * | 2005-12-27 | 2007-06-28 | Enicks Darwin G | Oxygen enhanced metastable silicon germanium film layer |
| US7569913B2 (en) * | 2006-10-26 | 2009-08-04 | Atmel Corporation | Boron etch-stop layer and methods related thereto |
| US7550758B2 (en) | 2006-10-31 | 2009-06-23 | Atmel Corporation | Method for providing a nanoscale, high electron mobility transistor (HEMT) on insulator |
| US8115213B2 (en) * | 2007-02-08 | 2012-02-14 | Phoseon Technology, Inc. | Semiconductor light sources, systems, and methods |
| US8716835B2 (en) * | 2008-10-21 | 2014-05-06 | Renesas Electronics Corporation | Bipolar transistor |
| US8436350B2 (en) * | 2009-01-30 | 2013-05-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device using an oxide semiconductor with a plurality of metal clusters |
| JP5881560B2 (ja) * | 2012-08-30 | 2016-03-09 | 株式会社東芝 | 半導体発光装置及びその製造方法 |
| CN105051873B (zh) * | 2013-03-19 | 2017-06-13 | 株式会社村田制作所 | 异质结双极晶体管 |
| CN103887380B (zh) * | 2014-03-28 | 2016-12-07 | 西安神光皓瑞光电科技有限公司 | 一种紫光led的外延生长方法 |
| TWI577046B (zh) * | 2014-12-23 | 2017-04-01 | 錼創科技股份有限公司 | 半導體發光元件及其製作方法 |
| TWI643337B (zh) * | 2017-10-17 | 2018-12-01 | 全新光電科技股份有限公司 | 具有能隙漸變的電洞阻隔層之異質接面雙極性電晶體結構 |
| JP6965764B2 (ja) * | 2018-01-18 | 2021-11-10 | 富士通株式会社 | 光検出器及びその製造方法、撮像装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03241868A (ja) * | 1990-02-20 | 1991-10-29 | Oki Electric Ind Co Ltd | 共鳴トンネルトランジスタ及びその製造方法 |
| JPH08293489A (ja) * | 1995-04-25 | 1996-11-05 | Sharp Corp | 窒化ガリウム系化合物半導体のドライエッチング方法 |
| KR100216545B1 (ko) * | 1996-11-22 | 1999-08-16 | 정선종 | 고속 반도체 장치 |
| JP3068049B2 (ja) * | 1998-03-10 | 2000-07-24 | 日本電気株式会社 | リテラル回路及びその製造方法 |
| US6765242B1 (en) * | 2000-04-11 | 2004-07-20 | Sandia Corporation | Npn double heterostructure bipolar transistor with ingaasn base region |
| JP2002026456A (ja) * | 2000-06-30 | 2002-01-25 | Toshiba Corp | 半導体装置、半導体レーザ及びその製造方法並びにエッチング方法 |
| JP2002164352A (ja) * | 2000-09-13 | 2002-06-07 | Toshiba Corp | バイポーラトランジスタ、半導体発光素子、及び半導体素子 |
| US6576932B2 (en) * | 2001-03-01 | 2003-06-10 | Lumileds Lighting, U.S., Llc | Increasing the brightness of III-nitride light emitting devices |
| JP5095051B2 (ja) * | 2001-03-23 | 2012-12-12 | 泰彦 荒川 | 電子デバイス作製用サファイア単結晶基板及び電子デバイス作製用窒化ガリウム化合物半導体膜の作製方法 |
| JP4169553B2 (ja) * | 2002-09-11 | 2008-10-22 | 富士通株式会社 | 共鳴トンネル素子およびこれを用いた半導体集積回路 |
-
2004
- 2004-04-14 WO PCT/JP2004/005282 patent/WO2004093199A1/ja active Application Filing
- 2004-04-14 CN CNB200480001374XA patent/CN100459150C/zh not_active Expired - Fee Related
- 2004-04-14 US US10/542,063 patent/US7414261B2/en not_active Expired - Fee Related
- 2004-04-14 JP JP2005504473A patent/JP3708114B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1706047A (zh) | 2005-12-07 |
| JPWO2004093199A1 (ja) | 2006-07-06 |
| CN100459150C (zh) | 2009-02-04 |
| US7414261B2 (en) | 2008-08-19 |
| US20060231862A1 (en) | 2006-10-19 |
| WO2004093199A1 (ja) | 2004-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10158009B2 (en) | Method of making a graphene base transistor with reduced collector area | |
| JP3708114B2 (ja) | バリスティック半導体素子 | |
| US9184266B2 (en) | Transistor having graphene base | |
| US6667498B2 (en) | Nitride semiconductor stack and its semiconductor device | |
| Bolognesi et al. | InP/GaAsSb/InP double HBTs: a new alternative for InP-based DHBTs | |
| US6756615B2 (en) | Heterojunction bipolar transistor and its manufacturing method | |
| WO2010047281A1 (ja) | バイポーラトランジスタ | |
| JP3255661B2 (ja) | 電子遷移効果装置及びその製造方法 | |
| JPS63140570A (ja) | 半導体装置 | |
| JP3709486B2 (ja) | 半導体素子及びその製造方法 | |
| Ritter et al. | Bistable hot electron transport in InP/GaInAs composite collector heterojunction bipolar transistors | |
| CN107706238B (zh) | Hemt器件及其制造方法 | |
| Rhee et al. | SiGe resonant tunneling hot‐carrier transistor | |
| JP3853341B2 (ja) | バイポーラトランジスタ | |
| JP4799938B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JPWO2004061971A1 (ja) | ｐ型窒化物半導体構造及びバイポーラトランジスタ | |
| JP3816347B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JPH06188271A (ja) | 電界効果トランジスタ | |
| JP2004103888A (ja) | 共鳴トンネル素子およびこれを用いた半導体集積回路 | |
| JP2005229039A (ja) | 半導体素子 | |
| JP2004214576A (ja) | ヘテロバイポーラトランジスタ | |
| JP5098193B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP2006019378A (ja) | 半導体素子 | |
| JP2009094148A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP3862486B2 (ja) | 接合型トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050802 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050802 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080812 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090812 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090812 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100812 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110812 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110812 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120812 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130812 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |