KR100952401B1 - 발광 반도체 장치 및 그 형성 방법 - Google Patents

발광 반도체 장치 및 그 형성 방법 Download PDF

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Abstract

발광 반도체 장치를 형성하는 방법은 활성 영역을 포함하는 층들의 스택을 제조하고, 스택에 캐리어 감금 반도체 층을 포함하는 구조를 웨이퍼 본딩하는 방법을 포함한다. 발광 반도체 장치는 제 1 전도형을 갖는 제 1 반도체의 제 1 캐리어 감금 층, 활성 영역 및 활성 영역과 제 1 캐리어 감금 층 사이에 배치되는 웨이퍼 본딩 계면을 포함한다. 발광 반도체 장치는, 제 2 전도형을 갖는 제 2 반도체의 제 2 캐리어 감금 층을, 제 1 캐리어 감금 층과 제 2 캐리어 감금 층 사이에 배치되는 활성 영역과 함께, 더 포함한다. 웨이퍼 본딩된 감금 층은 강화된 캐리어 감금 및 장치 성능을 제공한다.

Description

발광 반도체 장치 및 그 형성 방법{LIGHT EMITTING SEMICONDUCTORS DEVICES INCLUDING WAFER BONDED HETEROSTRUCTURES}
도 1은 종래의 AlxGayInzP LED의 구성도,
도 2는 도 1의 종래의 AlxGayInzP LED의 부분의 대역 구조의 구성도,
도 3a는 본 발명의 실시예에 따라 서로 웨이퍼 본딩되는 층과 스택의 구성도,
도 3b는 본 발명에 실시예에 따라 웨이퍼 본딩된 전자 감금 층을 포함하는 발광 다이오드의 구성도,
도 4는 본 발명에 실시예에 따른 도 3b의 LED의 부분의 전자 대역 구조(electronic band structure)의 구성도,
도 5a는 본 발명의 다른 실시예에 따라 서로 웨이퍼 본딩되는 층과 P 타입 스페이서 층을 포함하는 스택의 구성도,
도 5b는 본 발명에 실시예에 따라 P 타입 스페이서 층에 웨이퍼 본딩된 전자 감금 층을 포함하는 발광 다이오드의 구성도,
도 6은 본 발명의 실시예에 따라 InGaP P 타입 스페이서 층을 포함하는 도 5b의 LED의 부분의 전자 대역 구조의 구성도,
도 7은 본 발명의 실시예에에 따라 (Al0.6Ga0.4)0.5InP P 타입 스페이서 층을 포함하는 도 5b의 LED의 부분의 전자 대역 구조의 구성도,
도 8은 본 발명의 실시예에 따라 AlInP P 타입 스페이서 층을 포함하는 도 5b의 LED의 부분의 전자 대역 구조의 구성도,
도 9a는 본 발명의 다른 실시예에 따라 서로 본딩되는 웨이퍼인 층과 전자 감금 층을 포함하는 스택의 구성도,
도 9b는 본 발명의 실시예에 따라 웨이퍼 본딩된 N 타입 감금 층을 포함하는 발광 다이오드의 구성도,
도 10은 본 발명의 실시예에 따른 도 9b의 LED의 부분의 전자 대역 구조의 구성도,
도 11a는 본 발명의 실시예에 따라, 서로 본딩되는 웨이퍼인 층과 N 타입 스페이서 층을 포함하는 스택의 구성도,
도 11b는 본 발명의 실시예에 따라 N 타입 스페이서 층에 웨이퍼 본딩된 N 타입 감금 층을 포함하는 발광 다이오드의 구성도,
도 12는 본 발명의 실시예에 따라 AlInP N 타입 스페이서 층을 포함하는 도 11b의 LED의 부분의 전자 대역 구조의 구성도,
도 13a는 본 발명의 실시예에 따라 서로 본딩되는 웨이퍼인 두 스택의 구성도,
도 13b는 본 발명의 실시예에 따라 감금 층 위에 배치되고 활성 영역에 웨이퍼 본딩되는 스페이서 층을 포함하는 발광 다이오드의 구성도,
도 14a는 본 발명의 다른 실시예에 따라 서로 웨이퍼 본딩되는 두 스택의 구성도,
도 14b는 본 발명의 실시예에 따라 서로 웨이퍼 본딩된 스페이서 층을 포함하는 발광 다이오드의 구성도.
도면의 주요 부분에 대한 부호의 설명
102 : 기판 104 : N 타입 감금층
106 : 활성 영역 108 : 전자 감금층
112 : N 컨택트 114 : P 컨택트
130 : 웨이퍼 본딩 계면
본 발명은 일반적으로 발광 반도체 장치, 특히 캐리어 감금 층(carrier confinement layers)을 포함하는 발광 반도체 장치에 관한 것이다.
도 1에서 도시되는 바와 같이 종래의 AlxGayInzP 발광 다이오드(LED 1)는 n- 도핑 반도체 기판(2), n-도핑 감금 층(8), 활성 영역(6), p-도핑 감금 층(8), 옵션의 전기적 전도성의 윈도우 층(10), 기판(2)에 전기적으로 결합된 n-컨택트(n-contact)(12) 및 p-도핑 감금 층(8)에 전기적으로 결합된 p-컨택트(14)를 포함한다. 표기 AlxGayInzP에서, 0 ≤x ≤1, 0 ≤y ≤1, 0 ≤z ≤1,그리고 x + y + z = 1이다. 컨택트(12, 14)에 걸리는 적절한 순방향 바이어스의 인가는 n-도핑 감금 층(4)으로부터 활성 영역(6)으로 전자의 주입을 야기하며, p-도핑 감금 층(8)으로부터 활성 영역(6)으로 정공의 주입을 야기한다. 활성 영역(12)에서 전자와 정공의 방사의 재결합은 빛을 발생한다.
본 문서에서 사용되는 용어 "P 타입 감금 층"과 "전자 감금 층"은 반도체 헤테로 구조(heterostructure)의 활성 영역에 적어도 부분적으로 전자를 가두어 놓는 반도체 층을 언급한다. 유사하게, 용어 "N 타입 감금 층"과 "정공 감금 층"은 본 문서에서 반도체 헤테로 구조의 활성 영역에 적어도 부분적으로 정공을 가두어 놓는 반도체 층을 언급한다.
도 2는 도 1에서 도시된 종래의 AlxGayInzP LED(1)의 활성 영역(6)과 감금 층(4, 8)에 의해 한정되는 헤테로 구조에 대한 통상적으로 계산된 대역 구조도를 도시한다. 도 2의 수평 축은, 임의로 선택된 영점 거리(zero distance)의 위치로, 활성 영역(6)과 감금 층(4, 8)에 수직으로 측정된 LED(1)에서의 위치를 나타낸다. 도 2의 예에서, N 타입 감금 층(4)은 N 타입 AlInP으로 형성되고, P 타입 감금 층(8)은 P 타입 AlInP로 형성되고, 활성 영역(6)은 (Al0.3Ga0.7)0.5In0.5P로 형성된다. 감금 층(4)과 활성 영역(6) 사이와 활성 영역(6)과 감금 층(8) 사이의 계면은 각각 점선(16, 18)으로 표시된다. 도 2의 수직 축은, 감금 층(4, 8)과 활성 영역(6)이 약 2.1 볼트로 순방향 바이어스될 때, 전도 대역 에지(20)와 가전자 대역 에지(22)의 에너지를 나타낸다. 수직 축에서 영점 에너지의 위치는 임의로 선택된다.
전도 대역 에지(20)와 가전자 대역 에지(22)의 두 에너지는 LED의 위치에 따라 변한다. 특히, 전도 대역(20)의 에너지는 활성 영역(6)에서보다 P 타입 감금 층(8)에서 더욱 높으며, 결과적으로 계면(18)에서 전도 대역 에지(20)의 위치 에너지 장벽(전자 장벽(24))이 된다. 단지 활성 영역(6)으로 주입된 전자의 일부만이 전자 장벽(24)을 극복할 수 있고, P 타입 감금 층(8)으로 확산될 수 있으며, 주입된 전자가 전자 장벽(24)에 의해 활성 영역(6)에 부분적으로 가두어진다. 결과적으로, 활성 영역(6)에서 전자의 농도는, 전자 감금 층으로도 또한 언급되는, P 타입 감금 층(8)의 존재에 의해 증가된다. 유사하게, 가전자 대역 에지(22)의 에너지는 N 타입 감금 층(4)에서 보다 활성 영역(6)에서 더욱 높으며, 결과적으로 활성 영역(6)으로 주입된 정공을 부분적으로 가두는 계면(16)에서 위치 에너지 장벽(정공 장벽(26))이 된다.
활성 영역(6)으로 전자와 정공의 감금은 활성 영역(6)에서 전자와 정공의 농도를 증가시키며, 그러므로 전자와 정공이 방사적으로 재결합하는 비율이 증가된다. 또한 활성 영역(6)에서 벗어나는 전자와 정공은 감금 층(4, 8)에서 통상적으로 비방사적으로 재결합한다. 그러므로, LED의 내부 양자 효율(the internal quantum efficiency)은 전자와 정공이 활성 영역(6)에 가두어지는 정도에 크게 달려있다.
종래의 AlxGayInzP LED에서, N 타입 감금 층(4), 활성 영역(6) 및 P 타입 감금 층(8)이, 예를 들면, 금속-유기화학 증착법(MOCVD)에 의해 성장된다. 감금 층(4, 8)이 성장될 수 있는 물질의 선택은 이러한 층들이 낮은 전위(dislocation) 밀도로 감금 층을 제공하기 위해 활성 영역(6)에 격자 정합되어 성장돼야만 하는 필요 조건에 의해 제한된다. 게다가, 감금 층(4, 8)은 밑에 있는 층들을 붕괴시키지 않을 온도에서 성장되어야만 한다. AlxGayInzP 활성 영역(6)에 격자 정합되어 성장될 수 있는 최상의 전자 감금 층은 약 0.7에서 약 1의 x 범위를 갖는 (AlxGa1-x)0.5In0.5P 층이다.
불행하게도, 활성 영역(6)에서 P 타입 감금 층(8)으로의 전자 누출은 종래의 AlxGayInzP LED의 내부 양자 효율을 심하게 제한할 수 있다. 이러한 전자 누출은 AlxGayInzP 시스템 활성 영역의 전도 대역과, 예를 들면, p-(AlxGa1-x)0.5In0.5P 전자 감금 층(x는 약 0.7에서 약 1까지)의 전도 대역 사이의 상대적으로 작은 오프셋에 기인하여 발생한다. 도 1의 종래의 LED(1)에서, 예를 들면, (Al0.3Ga0.7)0.5In0.5P 활성 영역(6)의 전도 대역과 p-AlInP 전자 감금 층(8)의 전도 대역 사이의 상대적으로 작은 오프셋은, 약 0.2 eV(이 이상이면 열 이온 방출(thermionic emission)에 의해 전자가 도망감)에 상응하는 작은 전자 장벽(24)을 야기한다. 게다가, 활성 영역(6)에서 알루미늄의 몰 분률이 보다 짧은 파장의 방출을 제공하기 위해 증가됨에 따라, 전자 장벽(24)은 감소하고 전자 누출은 상응하여 증가한다. 따라서, 종래의 AlxGayInzP LED의 내부 양자 효율은 특히 짧은 방출 파장에서 그리고 특히 약 25°C 이상의 온도에서 바람직하지 않게 낮다.
유사하게, 활성 영역(6)으로부터 정공 장벽(26)을 넘어 N 타입 감금 층(4)으로 정공의 누출은, 특히 얇은 활성 영역(6)을 갖거나, 높은 주입 전류에서 작동되면, 종래의 AlxGayInzP LED의 성능을 떨어뜨릴 수 있다.
필요로 되는 것은 강화된 장벽 감금을 보이는 발광 반도체 장치이다.
발광 반도체 장치를 형성하는 방법은 활성 영역을 포함하는 층들의 스택(a stack of layers)을 제작하고, 스택에 캐리어 감금 반도체 층을 포함하는 구조를 웨이퍼 본딩하는 방법을 포함한다. 일실시예에서, 캐리어 감금 층은 활성 영역에 본딩된 웨이퍼이다. 다른 실시예에서, 적어도 하나의 스페이서 층(spacer layer)이 캐리어 감금 층과 활성 영역 사이에 배치된다.
본 발명의 한 측면에 따라, 발광 반도체 장치는 제 1 전도형을 갖는 제 1 반도체의 제 1 캐리어 감금 층, 활성 영역 및 활성 영역과 제 1 캐리어 감금 층 사이에 배치되는 웨이퍼 본딩 계면(a wafer bonded interface)을 포함한다. 발광 반도체 장치는, 제 2 전도형을 갖는 제 2 반도체의 제 2 캐리어 감금 층을, 제 1 캐리어 감금 층과 제 2 캐리어 감금 층 사이에 배치되는 활성 영역과 함께, 더 포함할 수 있다. 활성 영역은 (AlxGa1-x)0.5In0.5P와 그 밖의 Alx GayInzP를 포함하는 물질들로 부터 형성될 수 있으나, 이에 한정되는 것은 아니다.
일실시에 있어서, 웨이퍼 본딩 계면은 활성 영역과 제 1 캐리어 감금 층의 계면이다. 다른 실시에 있어서, 적어도 하나의 스페이서 층이 제 1 캐리어 감금 층과 활성 영역 사이에 배치되며, 웨이퍼 본딩 계면은 스페이서 층과 제 1 캐리어 감금 층의 계면, 스페이서 층과 활성 영역의 계면 혹은 두 스페이서 층의 계면이다. 제 1 캐리어 감금 층은 SiC, AlP, AlN, GaN, II-VI 반도체 및 다이아몬드를 포함하는, 그러나 제한되지는 않는, 그룹으로부터 선택된 반도체를 포함하는 P 타입이나 N 타입 반도체를 포함할 수도 있다. 스페이서 층은, InGaP, AlInP, (AlxGa1-x)0.5In0.5P 및 그 밖의 AlxGayInzP를 포함하는, 그러나 이에 한정되지 않는 그룹으로부터 선택된 반도체를 포함하는 P 타입, N 타입 혹은 도핑되지 않은 반도체를 포함할 수도 있다.
본 발명의 다른 측면에 따르면, 발광 반도체 장치는 P 타입 전도성의 제 1 반도체 층, N 타입 전도성의 제 2 반도체 층, 제 1 반도체 층과 제 2 반도체 층 사이에 배치되는 활성 영역, 활성 영역과 제 1 반도체 층이나 제 2 반도체 층의 어느 하나 사이에 배치되는 웨이퍼 본딩 계면을 포함한다. 제 1 반도체 층의 전도 대역 에지는 활성 영역의 전도 대역 에지 보다 높은 에너지에 있고, 제 2 반도체 층의 가전자 대역 에지는 활성 영역의 가전자 대역 에지 보다 낮은 에너지에 있다. 활성 영역은 위에서 리스트된 바와 같은 물질들로부터 형성될 수 있다. 제 1 및 제 2 반도체 층들은 제 1 캐리어 감금 층에 적합한 것으로 위에서 리스트된 각기 P 타입과 N 타입 반도체를 포함할 수 있으며, 이에 한정되지는 않는다.
본 발명의 실시예에 따른 발광 반도체 장치는 활성 영역에 전자와 정공의 강화된 감금을 나타낼 수 있다. 이러한 강화된 감금은 개선된 내부 양자 효율과 온도 의존성을 제공하며, 예를 들면, 장치 성능을 더욱 개선하기 위해 활성 영역의 두께를 최적화하게 한다.
도 3a를 언급하면, 본 발명의 실시예에 따라 반도체 층(128)은 발광 반도체 장치에 사용하기에 적합한 헤테로 구조의 전자 감금 층을 형성하기 위해 스택(100)과 본딩되는 웨이퍼이다. 일실시예에서, 반도체 층(128)은 P 타입 SiC의 층이다. 도 3a의 예에서, 스택(100)은 기판(102), N 타입 감금 층(104) 및 활성 영역(106)을 포함한다. 기판(102)은, 예를 들면, N 타입 GaAs 기판이다. 일실시예에서, N 타입 감금 층(104)은 금속-유기화학 증착(MOCVD)이나 분자 빔 에피택시(Molecular beam epitaxy)(MBE)에 의해 약 0.5에서 약 2.0 ㎛ 의 두께까지 성장되고 기판(102)에 격자 정합되는 AlInP의 층이다. 활성 영역(106)은, 예를 들면, MOCVD에 의해 성장되고 N 타입 감금 층(104)에 격자 정합되는 (AlxGa1-x)0.5In0.5 P의 하나 이상의 층을 포함한다. 일실시예에서, 활성 영역(106)의 총 두께는 약 0.005 ㎛에서 약 0.75 ㎛이다.
층(128)은 활성 영역(106)과 접촉하여 층(128)을 배치하고, 층(128)과 스택(100)의 온도를 올리고, 층(128)과 스택(100)을 함께 가압함에 의해 스택(100)과 웨이퍼 본딩된다. 바람직하게는, 활성 영역(106)과 N 타입 감금 층(104)의 손상을 피하기 위해, 층(128)과 스택(100)의 온도는 약 1000°C 이하의 온도로 높인다. 스택(100)에 층(128)을 웨이퍼 본딩하는 과정은, 예를 들면, GaP 기판을 (AlxGa1-x)0.5In0.5P LED로 본딩하기 위해 앞에서 사용된, 예를 들면 전체가 본 문서에 참조로 인용된 미국 특허 번호 5,502,316과 5,376,580에서 개시된 장치로 수행될 수도 있다.
도 3b를 언급하면, 본 발명의 일실시예에 따른 LED(101)는, 도 3a와 관련하여 위에서 설명된 바와 같이, 기판(102), N 타입 감금 층(104) 및 활성 영역(106)을 포함한다. (다양한 도면의 같은 참조 번호는 다양한 실시예에서 같은 부분을 나타낸다.) LED(101)는 웨이퍼 본딩 계면(130)에서, 앞에서 설명된, 활성 영역(106)으로 층(128)을 웨이퍼 본딩함에 의해 형성된 전자 감금 층(108)을 또한 포함한다. N-컨택트(112)와 P-컨택트(114)는 기판(102)과 전자 감금 층(108)에 각기 전기적으로 연결된다. 활성 영역(106)은 컨택트(112, 114)에 걸리는 적절한 순방향 바이어스의 인가로 빛을 방출한다. 당해 기술 분야에 통상의 기술을 가진 자는 활성 영역(106)과 전자 감금 층(108) 사이의 웨이퍼 본딩 계면(130)이, 예를 들면 웨이퍼 본딩 계면(130)에서 그리고 가까이에서 전위(dislocations)의 본질과 양에 의해, 도 1의 활성 영역(6)과 P 타입 감금 층(8) 사이의 계면과 같이, 다른 층위에 성장된 한 층 사이의 계면과 구별될 수 있다는 것을 알 것이다.
일실시예에서, 전자 감금 층(108)과 이와 같이 층(128)은, 층(128)의 취급을 편하게 하고, 전자 감금 층(108)과 p-컨택트(114) 사이의 낮은 저항 전기 접촉의 형성을 용이하게 하기 위해, 바람직하게는 약 50 ㎛ 두께보다 더욱 두꺼우며, 더 바람직하게는 약 200 ㎛ 두께보다 더욱 두껍다. 다른 실시예에서, 전자 감금 층(108)과 이와 같이 층(128)은 약 500 옹스트롬(Å) 만큼 얇을 수 있다. 일실시예에서, 층(128)은 처음에 전자 감금 층(108)의 원하는 두께보다 두껍고, 스택(100)으로 웨이퍼 본딩된 후에 원하는 두께로 얇아진다. 반도체 층(128)은, 예를 들면, 기판 위에 에피택셜 성장된 반도체 층과 같은, 반도체 물질의 웨이퍼나 블록, 혹은 층의 스택 위의 반도체 층일 수도 있다. 반도체 층(128)은 다수의 층을 포함할 수도 있다.
비록, 도 3a와 3b가 스택(100)과 LED(101)의 특별한 구조를 설명하여도, 본 발명에 따른 발광 다이오드는 스택(100)과 LED (101)에 도시된 층 이상이나 이하의 층을 포함할 수도 있다. 예를 들면, 감금 층(104, 108)은 각각 다수의 층을 포함할 수 있다. 또한, 일실시예에서, 기판(102)이 제공되지 않으며, n-컨택트(112)가 N 타입 감금 층(104)으로 직접 배치될 수 있다. 다른 실시에서, 기판(102)은 GaAs 이외의 물질로부터 형성된다. 예를 들면, 일실시예에서 N 타입 감금 층(104)과 활성 층(106)이, N 타입 감금 층(104)에 웨이퍼 본딩되는 GaP 기판(102)에 의해 실질적으로 제거되고 대체되는, GaAs 희생 기판(sacrificial substrate)에 격자 정합되어 성장된다. 다른 실시에서, 기판(102)은 전도하지 않으며, n-컨택트(112)는 N 타입 감금 층(104)의 부분에 배치된다. 다른 실시에서, 기판(102)은 활성 영역(106)에 의해 빛이 방출되기 위해 실질적으로 투명하다. N 타입 감금 층(104)이, 예를 들면, 활성 영역(106)이 형성되는 물질에서 보다 큰 알루미늄 몰 분률 x를 갖는 (AlxGa1-x)0.5In0.5P를 포함하는, 그러나 제한되지는 않는, 물질로부터 형성될 수도 있다.
다양한 도면에서 설명된 스택(100)과 LED(101)의 다양한 구성 요소의 크기가 비율로 되어있지 않다는 것을 또한 주목해야 한다.
도 4는 본 발명의 일실시예에 따른 활성 영역(106)과 LED(101)의 감금 층(104, 108)에 의해 한정되는 헤테로 구조의 통상적으로 계산된 대역 구조도(band structure diagram)를 도시한다. 도 2와 유사하게, 도 4의 수평 축은 활성 영역(106)과 감금 층(104, 108)에 수직으로 측정된 LED(101)에서의 위치를 나타낸다. 도 4의 예에서, N 타입 감금 층(104)은 N 타입 AlInP로부터 형성되며, 전자 감금 층(108)은 P 타입 SiC로부터 형성되며, 활성 영역(106)은 (Al0.3Ga0.7)0.5In0.5P로부터 형성된다. 감금 층(104)과 활성 영역(106) 사이의 계면은 점선(116)으로 표시되며, 활성 영역(106)과 감금 층(108) 사이의 웨이퍼 본딩 계면은 점선(130)으로 표시된다. 도 2와 유사하게, 도 4의 수직 축은, 감금 층(104, 108)과 활성 영역(106)이 약 2.1 볼트로 순방향 바이어스될 때, 전도 대역 에지(120)와 가전자 대역 에지(122)의 에너지를 나타낸다. 전도 대역 에지(120)의 에너지는 활성 영역(106)에서 보다 SiC 전자 감금 층(108)에서 더욱 높으며, 결과적으로 웨이퍼-본딩된 계면(130)에서 약 0.6 eV의 전자 장벽이 된다. 당해 기술에 통상적으로 숙련된 자는 이러한 장벽의 크기(magnitude)가 SiC 전자 감금 층(108)에서 억셉터(acceptor)의 농도에 의해 영향을 받는다는 것을 알 것이다. 유사하게, 가전자 대역 에지(122)의 에너지는 N 타입 감금 층(104)에서 보다 활성 영역(106)에서 더 높아, 결과적으로 계면(116)에서 정공 장벽이 된다.
이러한 실시예에 따라 형성된, LED(101)에서 SiC 전자 감금 층(108)과 활성 영역(106)의 웨이퍼 본딩 계면과 관련된 전자 장벽(124)은 도 1의 종래의 LED(1)에서 활성 영역(6)과 P 타입 감금 층(8)의 계면과 관련된 전자 장벽(24)보다 실질적으로 더 크다. 따라서, 종래의 LED(1)의 활성 영역(6)에서 보다 이러한 실시예에 따라 형성된 LED(101)의 활성 영역(106)에 전자는 더 효과적으로 가두어진다.
이러한 강화된 전자 감금은 본 발명의 이러한 실시예에 따라 형성된 헤테로 구조와 발광 장치에 많은 이점을 부여한다. 예를 들면, 웨이퍼 본딩된 SiC 전자 감금 층(108)에 기인하여 강화된 감금은 줄어든 전자의 열 이온 방출에 기인하여, 활성 영역(106)에서 전자 농도를 증가시키며, 이리하여, 활성 영역(106)에서 전자와 정공의 방사의 재결합의 비율이 더 높아진다. 그러므로, 이러한 실시예에 따라 형성된 AlxGayInzP LED의 내부 양자 효율은 특히 짧은 방출 파장에서 종래의 AlxGayInzP LED와 비교해서 증가된다.
게다가, 이러한 실시예에 따라 형성된 AlxGayInzP LED의 내부 양자 효율은 종래의 AlxGayInzP LED와 비교하여 개선된 온도 의존도를 보인다. 종래의 AlxGayInzP LED의 내부 양자 효율은, 그것의 온도가 약 25°C에서 약 100°C까지 올라감에 따 라, 둘 이상의 요소에 의해 통상적으로 하락한다. 이러한 하락은 이러한 종래의 LED에서 상대적으로 낮은 에너지의 전자 장벽을 넘어 열 이온 방출의 증가된 비율에 기인한다. 강화된 전자의 감금의 결과로서, 이러한 실시예에 따라 형성된 AlxGayInzP LED의 내부 양자 효율이 온도에 훨씬 덜 민감하다. 이리하여, 이러한 실시예에 따라 형성된 AlxGayInzP LED는 이러한 종래의 LED보다 더 높은 전류 밀도(보다 높은 온도를 발생하는)에서 작동될 수 있으며, 이리하여 더 높은 출력 전력으로 작동될 수 있다.
또한, 종래의 AlxGayInzP LED의 활성 영역은 허용할 수 있는 레벨로 전자 누출을 줄이기 위해 충분히 두꺼워야 한다. 약 600nm보다 작은 파장의 빛을 방출하는 종래의 AlxGayInzP LED에서, 예를 들면, 활성 영역은 통상적으로 적어도 500Å 두께이며, 보다 통상적으로 약 2 ㎛ 두께이다. 본 발명의 이러한 실시예에 따라 형성된 AlxGayInzP LED에서 강화된 전자 감금은 이러한 제한을 완화시킨다. 결과적으로, 이러한 실시예에서 활성 영역(106)의 두께는 LED(101)의 내부 양자 효율을 더 증가시키기 위해 최적화될 수 있다.
이러한 실시예의 이점은 SiC 전자 감금 층(108)을 (AlxGa1-x)0.5In0.5 P 활성 영역(106)으로 웨이퍼 본딩함에 의해 이루어진다. SiC가 AlxGayInzP 시스템에 격자 정합될 수 없으므로, 종래의 에피택셜 성자 과정에 의해 이러한 SiC 전자 감금 층을 제공하기가 매우 어렵다는 것이 주목될 것이다. 게다가 이러한 성장 과정은 LED에 서 밑에 있는 층들을 손상시킬 것이다.
다른 실시예에서, 전자 감금 층(108)은 활성 영역(106)으로 SiC 이외의 물질의 층(128)을 웨이퍼 본딩함에 의해 형성된다. 바람직하게는, 전자 감금 층(108)이 형성되는 물질이 활성 영역(106)의 전도 대역 에지 보다 높은 에너지의 전도 대역 에지와 활성 영역(106)의 가전자 대역 에지와 거의 같거나 작은 에너지의 가전자 대역 에지를 갖는 전자적인 구조를 갖는다. 이러한 전도 및 가전자 대역 에지 정렬은, 웨이퍼 본딩 계면(130)에서 전자 감금 층(108)으로부터 활성 영역(106)으로 정공 주입에 현저한 장벽을 도입함이 없이, 웨이퍼 본딩 계면(130)에서 활성 영역(106)으로부터 전자 감금 층(108)(전자 장벽(124))으로 전자의 확산에 장벽을 제공한다. 게다가, 바람직하게는 웨이퍼 본딩된 전자 감금 층(108)이 형성되는 물질이 P 타입 전도성으로 도핑될 수 있고, 상대적으로 낮은 전기적 저항(≤0.1 Ohms/cm2, 바람직하게는 ≤0.001 Ohms/cm2)의 웨이퍼 본딩 계면을 형성하기 위해 약 1000℃보다 낮은 온도에서 활성 영역(106)으로 웨이퍼 본딩될 수 있고, p-컨택트(114)과 유사하게 낮은 저항의 전기적 접촉을 형성한다. SiC 외에 또, 전자 감금 층(108)에 대한 위의 필요 조건을 만족시킬 수 있는 물질은 AlP, AlN, GaN, II-VI 반도체(가령, CdSe, CdS, ZnSe, ZnS) 및 다이아몬드를 포함하며, 이에 한정되지는 않는다. 웨이퍼 본딩된 전자 감금 층(108)에서 위의 필요 조건을 만족시키는 물질을 사용하는 실시예는 웨이퍼 본딩된 SiC 전자 감금 층(108)을 사용하는 실시예에 대하여 위에서 설명된 것들과 유사한 이점들을 제공한다.
본 발명의 다양한 실시예의 부가적인 이점은 상대적으로 두꺼운(예를 들면, 200 ㎛보다 큰) 웨이퍼 본딩된 전자 감금 층(108)이 빠르고 비용 효율적인 방법으로 형성될 수 있다는 것이다. 대조적으로, 두꺼운 전자 감금 층의 에피텍셜 성장은, 만약, 가능하다면, 통상적으로 긴 성장 시간을 필요로 하며, 이리하여 제조 작업 처리량을 제한한다.
웨이퍼 본딩된 전자 감금 층(108)이 약 50 ㎛보다 얇은 실시에 있어서, p-컨택트(114)에 낮은 저항의 전기적 접촉의 형성을 용이하게 하고, 웨이퍼 본딩에 앞서 층(128)의 취급을 용이하게 하기 위해, 전자 감금 층(108)과 p-컨택트(114) 사이에 다른 반도체 층을 배치하는 것이 바람직할 수도 있다. 바람직하게는, 이러한 부가적인 반도체 층은 전자 감금 층(108)의 가전자 대역 에지에서와 거의 같거나 작은 에너지의 가전자 대역 에지를 갖는 물질로부터 형성되고, 이리하여 p-컨택트(114)로부터 전자 감금 층(108)으로 정공의 주입에 현저한 장벽을 도입하지 않는다.
위에서 설명된 웨이퍼 본딩 과정은 전자 감금 층(108)과 활성 영역(106)으로 결함(defects)을 도입할 수도 있다. 웨이퍼 본딩 계면(130)에서 넓이가 제한되고 국부적으로 위치되는 이러한 결함의 부분은 전자와/나 정공 트랩(traps)을 제공하며, 이리하여 비방사적인 재결합 자리(site)의 역할을 하게된다. 낮은 전류 밀도에서, 이러한 트랩은 본 발명의 실시예에 따라 형성된 LED의 내부 양자 효율을 줄일 수도 있다. 그러나, 이러한 트랩은 높은 전류 밀도에서 포화된다. 일실시예에서, 웨이퍼 본딩된 전자 감금 층(108)이 형성되는 물질이 이러한 트랩의 형성을 최 소화하기 위해 선택된다.
LED의 성능에 있어서 웨이퍼 본딩 계면과 관련된 결함의 효과는 활성 영역으로부터 계면에 스페이스를 줌에 의해 줄어들 수 있다. 도 5a를 언급하여 예를 들면, 본 발명의 다른 실시예에 따라, 반도체 층(128)이 발광 반도체 장치에 사용하기에 적합한 헤테로 구조의 전자 감금 층을 형성하기 위해 스택(132)으로 본딩되는 웨이퍼이다. 앞에서 설명된 실시예에서와 같이, 반도체 층(128)은 일실시예에서 P 타입 SiC의 층이다. 도 5a의 예에서, 스택(132)은, 도 3a에서 도시된 스택(100)과 관련하여 앞에서 설명된 바와 같이, 기판(102), N 타입 감금 층(104) 및 활성 영역(106)을 포함한다. 게다가, 스택(132)은 또한 예를 들면, MOCVD에 의해 성장되고 활성 영역(106)에 격자 정합되는 P 타입 스페이서 층(134)을 포함한다.
층(128)은, P 타입 스페이서 층(134)과 접촉하여 층(128)을 배치하고, 층(128)과 스택(132)의 온도를 올리고, 층(128)과 스택(132)을 함께 압축함에 의해, 위에서 설명된 실시예에서 사용되는 것과 실질적으로 유사한 웨이퍼 본딩 과정으로, 스택(132)으로 본딩된다.
도 5b를 참조하면, 본 발명의 실시예에 따른 결과적인 LED(133)는 기판(102), N 타입 감금 층(104), 활성 영역(106) 및 P 타입 스페이서 층(134)을 포함한다. LED(133)는 또한 웨이퍼 본딩 계면(136)에서 P 타입 스페이서 층(134)에 층(128)을 웨이퍼 본딩함에 의해 형성된 전자 감금 층(108), 그리고 기판(102)과 전자 감금 층(108)에 각기 전기적으로 결합되는 n-컨택트(112)와 p-컨택트(114)를 포함한다.
비록, 도 5a와 도 5b가 스택(132)과 LED(133)에 대한 특별한 구조를 설명하여도, 스택(100)과 LED(101)에 관하여 위에서 설명된 바와 같이, 본 발명에 따른 헤테로 구조와 LED는 그들의 층들의 구조와 구성의 변화로 실행될 수도 있다.
바람직하게는, P 타입 스페이서 층(134)이 형성되는 물질은 활성 영역(106)의 전도 대역 에지와 거의 같거나 높은 에너지의 전도 대역 에지와, 활성 영역(106)의 가전자 대역 에지와 전자 감금 층(108)의 가전자 대역 에지 사이의 중간의 에너지의 가전자 대역 에지를 갖는다. 이러한 바람직한 전도 및 가전자 대역 에지 정렬은 P 타입 스페이서 층(134)의 전도 대역 에지나 가전자 대역 에지의 어느 하나에 웰(well) 도입을 피하며, P 타입 스페이서 층(134)에서나 근처에서 가전자 대역 에지의 정공 장벽의 도입을 피하거나 줄인다. 그러나, P 타입 스페이서 층(134)에서나 근처에서 대역 에지(band edges)의 얕은 웰과 작은 전공 장벽은 본 발명의 실시예에 따라 형성된 LED(133)의 성능을 현저히 떨어뜨리지 않는다. 게다가, 바람직하게는 P 타입 스페이서 층(134)이 형성되는 물질이 P 타입 전도성으로 도핑될 수 있고, 상대적으로 낮은 전기 저항의 웨이퍼 본딩 계면을 형성하기 위해 약 1000℃보다 낮은 온도로 전자 감금 층(108)에 웨이퍼 본딩될 수 있다. 일실시예에서, P 타입 스페이서 층(134)이 형성되는 물질이 웨이퍼 본딩된 계면(136)에서나 근처에서 전자와 정공 트랩의 형성을 최소화하기 위해 선택된다. P 타입 스페이서 층(134)에 대한 위의 필요 조건을 만족시킬 수도 있는 물질은 InGaP와 AlInP와 같은 (AlxGa1-x)0.5In0.5P 물질을 포함하며, 그러나 이에 한정되지는 않는다.
비록, 활성 영역(106)으로부터 전자 감금 층(108)에 스페이스를 두는 것은 본 발명의 실시예에 따라 형성된 LED의 성능에서 웨이퍼 본딩 계면(136)에서 전자와 정공 트랩의 효과를 줄이더라도, 층(108)의 전자 감금의 효과는 P 타입 스페이서 층(134)의 두께가 증가함에 따라 감소된다. 결과로서, P 타입 스페이서 층(134)의 두께는 바람직하게는 P 타입 스페이서 층(134)이 형성되는 물질의 전자 확산 거리와 거의 같거나 작다. 본 기술의 당업자는 주어진 반도체 물질의 전자 확산 거리가 대략 물질에서 전자가 여행하는 평균 거리라는 것을 알 것이다. InGaP에서 전자 확산 거리는, 예를 들면, 2 ㎛이다. 그러므로, P 타입 스페이서 층(134)은 통상적으로 약 2 ㎛의 두께 이하이다.
도 6은, 약 2.1 볼트의 순방향 바이어스 하에서, 본 발명의 일실시예에 따라, LED(133)의 N 타입 감금 층(104), 활성 영역(106), P 타입 스페이서 층(134) 및 전자 감금 층(108)에 의해 한정되는 헤테로 구조의 통상적으로 계산된 대역 구조도를 도시한다. 도 6의 예에서, N 타입 감금 층(104)은 N 타입 AlInP로부터 형성되고, 활성 영역(106)은 (Al0.3Ga0.7)0.5In0.5P로부터 형성되며, P 타입 스페이서 층(134)은 P 타입 InGaP로부터 형성되며, 전자 감금 층(108)은 P 타입 SiC로부터 형성된다. N 타입 감금 층(104)과 활성 영역(106) 사이의 계면은 점선(116)에 의해 표시되며, 활성 영역(106)과 P 타입 스페이서 층(134) 사이의 계면은 점선(138)으로 표시되며, P 타입 스페이서 층(134)과 전자 감금 층(108) 사이의 웨이퍼 본딩 계면은 점선(130)으로 표시된다. 도 6의 예에서 SiC 전자 감금 층(108)이 도 4의 예의 SiC 전자 감금 층(108)보다 높은 억셉터 농도를 갖는다.
도 7과 도 8은, 유사하게, 약 2.1 볼트의 순방향 바이어스 하에서, 본 발명의 다른 실시예에 따라, LED(133)의 N 타입 감금 층(104), 활성 영역(106), P 타입 스페이서 층(134) 및 전자 감금 층(108)에 의해 한정되는 헤테로 구조의 통상적으로 계산된 대역 구조도를 도시한다. 도 7의 예에서, P 타입 스페이서 층(134)은 (Al0.6Ga0.4)0.5In0.5P로부터 형성된다. 도 8의 예에서, P 타입 스페이서 층(134)은 p-AlInP로부터 형성된다. N 타입 감금 층(104), 활성 영역(106) 및 전자 감금 층(108)은 도 7과 도 8의 예에서 도 6의 예에서와 같다.
도 6, 도 7 및 도 8의 예는 모두 해당 실시예에 따라 형성된 LED(133)의 유익하게 강화된 전자 감금을 야기하는 큰 전자 장벽(124)을 도시한다. 모든 3개의 예는 또한 웨이퍼 본딩 계면(136)에서나 근처에서 작은 정공 장벽(140)을 보여준다.
도 6의 예에서, 정공 장벽(140)은 단지 0.13eV이다. 그러나 P 타입 InGaP로부터 형성된 P 타입 스페이서 층(134)의 대역 갭(band gap)은 활성 영역(106)의 대역 갭보다 작다. 결과적으로, P 타입 InGaP의 P 타입 스페이서 층(134)은 활성 영역(106)에 의해 방출되는 빛의 부분을 흡수하며, 보다 긴 파장의 빛을 재방출한다. 이러한 흡수는, 만약, P 타입 스페이서 층(134)이 충분히 얇으면 무의미하다. 그러므로, P 타입 InGaP의 P 타입 스페이서 층(134)을 사용하는 실시예에서, P 타입 스페이서 층은 바람직하게는 약 1 ㎛ 두께이며, 더욱 바람직하게는 약 100Å 두께보다 작다. 이러한 흡수 스페이서 층의 두께는 장치 성능을 최적화하기 위해 통상적으로 선택될 수 있으며, 장치 성능은 스페이서 층의 흡수, 웨이퍼 본딩 계면과 관련된 결함 및 스페이서 층 두께에서 감금 효과의 의존성에 의해 영향을 받는다. 본 기술의 당업자는, 위에서 설명된 실시예에서, 활성 영역(106)의 (Al0.3Ga0.7)0.5In0.5P와 같은, AlxGayInzP 반도체 물질에서 알루미늄이 전자 트랩의 역할을 하는 결함을 형성하는 산소를 구속할 수 있다. P 타입 InGaP의 P 타입 스페이서 층(134)에서 알루미늄의 존재는 스택(132)의 취급을 용이하게 하며, LED(133)의 웨이퍼 본딩된 계면에서나 근처에서 전자 트랩의 수를 유익하게 줄인다.
도 7과 도 8의 예는 각기 약 0.16 eV와 0.19 eV의 정공 장벽(140)을 보여준다. 도 7의 P 타입 (Al0.6Ga0.4)0.5In0.5P 스페이서 층(134)과 도 8의 p-AlInP 스페이서 층(134) 둘 다는 활성 영역(106)보다 큰 대역 갭을 가지며, 이리하여 활성 영역(106)으로부터 방출된 빛에 대해 실질적으로 투명하게 된다. 그러나, 두 예의 스페이서 층들은 알루미늄을 포함하며, 그러므로 전자 트랩을 형성하는 산소를 구속한다.
도 9a를 언급하면, 본 발명의 다른 실시예에 따라, 반도체 층(142)은 발광 반도체 장치에 사용하기에 적합한 헤테로 구조의 N 타입 감금 층을 형성하기 위해 스택(144)에 본딩되는 웨이퍼이다. 반도체 층(142)은 일실시예에서 N 타입 AlP 층이다. 도 9a의 예에서, 스택(144)은 전자 감금 층(108), P 타입 스페이서 층(134) 및 활성 영역(106)을 포함한다. 전자 감금 층(108)은 웨이퍼 본딩 계면(136)에서 P 타입 스페이서 층(134)에 본딩된 웨이퍼이다. 일실시예에서, 웨이퍼 본딩된 전자 감금 층(108)은 P 타입 SiC로부터 형성되고, 활성 영역(106)은 (AlxGa1-x)0.5 In0.5P의 하나 이상의 층을 포함한다.
스택(144)은 희생 기판 위에 활성 영역(106)을 성장시키고, 활성 영역(106) 위에 P 타입 스페이서 층(134)을 성장시키고, P 타입 스페이서 층(134)에 전자 감금 층(108)을 웨이퍼 본딩하고, 그 다음 희생 기판을 제거함에 의해, 일실시예에 따라 형성된다. 다른 실시예에서, P 타입 스페이서 층(134)은 존재하지 않으며, 활성 영역(106)은 희생 기판의 제거에 앞서 전자 감금 층(108)에 웨이퍼 본딩된다. 다른 실시예에서, P 타입 스페이서 층(134)은 존재하지 않으며, 활성 영역(106)과 전자 감금 층(108) 둘 다는 종래의 성장 기술에 의해 형성되고, 스택(144)은 웨이퍼 본딩 계면을 포함하지 않는다. 스택(144)은 전자 감금 층(108) 위에 배치되는 슈퍼스트레이트 층(a superstrate layer)을 옵션으로 포함한다.
층(142)은 위에서 설명된 실시예에서 사용된 것과 실질적으로 유사한 웨이퍼 본딩 과정에서 스택(144)으로 본딩된다. 도 9b를 언급하면, 본 발명의 실시예에 따른 결과적인 LED(146)는 웨이퍼 본딩 계면(150)에서 활성 영역(106)에 웨이퍼 본딩된 N 타입 감금 층(148), 활성 영역(106) 위에 배치되는 P 타입 스페이서 층(134), 웨이퍼 본딩 계면(136)에서 P 타입 스페이서 층(134)에 웨이퍼 본딩되는 전자 감금 층(108), n- 형 감금 층(148)에 전기적으로 결합되는 n-컨택트(112) 및 전자 감금 층(108)에 전기적으로 결합되는 p-컨택트(114)를 포함한다. 다른 실시예 에서, LED(146)는 옵션의 기판과 슈퍼스트레이트 층들을 포함한다.
일실시예에서, 층(142)의 취급을 용이하게 하고, N 타입 감금 층(148)과 n-컨택트(112) 사이의 낮은 저항의 전기적 접촉의 형성을 용이하기 위해, N 타입 감금 층(148)과 층(142)은 바람직하게는 약 50 ㎛ 두께이며, 더욱 바람직하게는 약 200 ㎛ 두께보다 크다. 다른 실시예에서, N 타입 감금 층(148)과 층(142)은 약 500 옹스트롬(Å)과 같은 두께일 수 있다. 일실시예에서, 층(142)은 처음에 N 타입 감금 층(148)의 원하는 두께보다 더욱 두꺼우며, 스택(144)에 웨이퍼 본딩된 후에 원하는 두께로 얇아진다. 반도체 층(142)은, 예를 들면, 기판 위로 에피택셜 성장된 반도체 층과 같은, 반도체 물질의 웨이퍼나 블록, 혹은 층의 스택 위의 반도체 층일 수도 있다. 반도체 층(142)은 다수의 층을 포함할 수도 있다.
도 10은, 약 2.1 볼트의 순방향 바이어스 하에서, 본 발명의 일실시예에 따라, LED(146)의 N 타입 감금 층(148), 활성 영역(106), P 타입 스페이서 층(134) 및 전자 감금 층(108)에 의해 한정되는 헤테로 구조에 대한 통상적으로 계산된 대역 구조도를 도시한다. 도 10의 예에서, N 타입 감금 층(148)은 N 타입 AlP로부터 형성되고, 활성 영역(106)은 (Al0.3Ga0.7)0.5In0.5P로부터 형성되며, P 타입 스페이서 층(134)은 P 타입 InGaP로부터 형성되며, 전자 감금 층(108)은 P 타입 SiC로부터 형성된다. N 타입 감금 층(148)과 활성 영역(106) 사이의 웨이퍼 본딩 계면은 점선(150)에 의해 표시되고, 활성 영역(106)과 P 타입 스페이서 층(134) 사이의 계면은 점선(138)으로 표시되며, P 타입 스페이서 층(134)과 전자 감금 층(108) 사이의 웨이퍼 본딩 계면은 점선(136)으로 표시된다.
도 10의 예에서, n-AlP 감금 층(148)과 활성 영역(106)의 웨이퍼 본딩 계면과 관련된 약 0.74 eV의 정공 장벽(126)은 도 2의 종래의 예에서 도시되는 약 0.08 eV의 정공 장벽보다 실질적으로 크다. 결과적으로, 정공은 종래의 LED(1)의 활성 영역(6)에서 보다, 본 발명의 실시예에 따라 형성된, LED(146)의 활성 영역(106)에서 더 효과적으로 가두어진다. 이러한 강화된 정공의 감금은, 높은 주입 전류에서 작동되거나 얇은 활성 영역(106)을 갖는, 본 발명의 실시예에 따른, AlxGayInz P LED에 개선된 성능을 제공한다. P 타입 스페이서 층(134)과 전자 감금 층(108)의 웨이퍼 본딩 계면(136)와 관련된 전자 장벽(124)은, 위에서 주목된 바와 같이, 유익하게 강화된 전자 감금을 제공한다.
다른 실시예에서, N 타입 감금 층(148)은 활성 영역(106)으로 AlP 이외의 물질의 층(142)을 웨이퍼 본딩함에 의해 형성된다. 바람직하게는, N 타입 감금 층(148)이 형성되는 물질은 활성영역(106)의 전도 대역 에지에서보다 높은 에너지의 전도 대역 에지와 활성 영역(106)의 가전자 대역 에지에서보다 낮은 에너지의 가전자 대역 에지를 갖는 전자적 구조를 갖는다. 이러한 전도 및 가전자 대역 에지 정렬은, 웨이퍼 본딩 계면(150)에서 활성 영역(106)으로 전자 주입에 현저한 장벽을 도입함이 없이, 웨이퍼 본딩 계면(150)에서 활성 영역(106)으로부터 N 타입 감금 층(148)으로 정공의 확산에 장벽(126)을 제공한다. 게다가, 바람직하게는 웨이퍼 본딩된 N 타입 감금 층(148)이 형성되는 물질이 N 타입 전도성으로 도핑될 수 있으며, 상대적으로 낮은 전기적 저항의 그리고 상대적으로 적은 결함의 웨이퍼 본딩 계면을 형성하기 위해 약 1000℃보다 낮은 온도에서 활성 영역(106)에 웨이퍼 본딩된 것일 수 있다. AlP 외에 또, N 타입 감금 층(148)에 대한 위의 필요 조건들을 만족시킬 수 있는 물질들은 SiC, AlN, GaN, II-VI 반도체(가령, CdSe, CdS, ZnSe, ZnS) 및 다이아몬드를 포함하며, 이에 국한되지는 않는다.
LED(146)의 성능에서 웨이퍼 본딩 계면(150)와 관련된 결함의 효과는 활성 영역으로부터 웨이퍼 본딩 계면에 스페이스를 줌에 의해 줄어들 수 있다. 도 11a를 언급하여 예를 들면, 다른 실시예에 따라 층(142)은 발광 반도체 장치에 사용하기에 적합한 헤테로 구조의 N 타입 감금 층을 형성하기 위해 스택(154)에 본딩되는 것이다. 앞에서 설명된 실시예에서와 같이, 일실시예에서 층(142)은 N 타입 AlP이다. 도 11a의 예에서, 스택(154)은 전자 감금 층(108), P 타입 스페이서 층(134), 활성 영역(106) 및 N 타입 스페이서 층(156)을 포함한다. 전자 감금 층(108)은 웨이퍼 본딩 계면(136)에서 P 타입 스페이서 층(134)에 웨이퍼 본딩된다. 일실시예에서, N 타입 스페이서 층(156)은, 예를 들면, MOCVD에 의해 활성 영역(106) 위에 성장되고 격자 정합되는 n-AlInP의 층이다.
층(142)은 위에서 설명된 것들과 실질적으로 유사한 웨이퍼 본딩 과정으로 스택(154)에 본딩된다. 도 11b를 언급하면, 일실시예에 따른 결과적인 LED(158)는 웨이퍼 본딩 계면(160)에서 N 타입 스페이서 층(156)에 웨이퍼 본딩된 N 타입 감금 층(148), 활성 영역(106), 웨이퍼 본딩 계면(136)에서 전자 감금 층(108)에 웨이퍼 본딩된 P 타입 스페이서 층(134), N 타입 감금 층(148)에 전기적으로 결합된 n-컨택트(112) 및 전자 감금 층(108)에 전기적으로 결합된 p-컨택트(114)를 포함한다. 다른 실시예에서, 스택(154)과 LED(158)의 구조와 구성은, 예를 들면, 스택(144)과 LED(146)에 대하여 위에서 설명된 바와 같이 변한다.
바람직하게는, N 타입 스페이서 층(156)이 형성되는 물질은 N 타입 감금 층(148)의 전도 대역 에지와 활성 영역(106) 사이의 중간의 에너지의 전도 대역 에지와 활성 영역(106)의 에너지와 거의 같거나 보다 큰 에너지의 가전자 대역 에지를 갖는 전자적 구조를 갖는다. 이러한 바람직한 전도 및 가전자 대역 에지 정렬은 전도 대역 에지나 가전자 대역 에지 중의 어느 하나에 웰(well)을 도입하는 것을 피하고, N 타입 스페이서 층(156)에서나 근처에서 전도 대역 에지에 전자 장벽을 도입하는 것을 피하거나 줄인다. 게다가, 바람직하게는 N 타입 스페이서 층(156)이 형성되는 물질이 N 타입 전도성으로 도핑될 수 있고, 상대적으로 낮은 전기적 저항의 웨이퍼 본딩 계면을 형성하기 위해 약 1000℃보다 낮은 온도에서 N 타입 감금 층(148)에 웨이퍼 본딩될 수 있다. 일실시예에서, N 타입 스페이서 층(156)이 형성되는 물질은 웨이퍼 본딩 계면(160)에서나 근처에서 전자와 정공의 트랩의 형성을 최소화하기 위해 선택될 수 있다. AlInP 외에 또, N 타입 스페이서 층(156)에 대한 위의 필요 조건을 만족시킬 수 있는 물질은 InGaP와 그 외의 (AlxGa1-x)0.5In0.5P 물질을 포함하며, 그러나 이에 한정되지는 않는다.
N 타입 스페이서 층(156)의 두께는 바람직하게는 스페이서 층(156)이 형성되 는 물질의 정공 확산 거리와 거의 같거나 작다. 그러므로, N 타입 스페이서 층(156)은 통상적으로 약 0.5 ㎛ 이하이다.
도 12는, 약 2.1 볼트의 순방향 바이어스 하에서, 본 발명의 일실시예에 따라, LED(108)의 N 타입 감금 층(148), N 타입 스페이서 층(156), 활성 영역(106), P 타입 스페이서 층(134) 및 전자 감금 층(108)에 의해 한정되는 헤테로 구조에 대한 통상적으로 계산된 대역 구조도를 도시한다. 도 12의 예에서, N 타입 감금 층(148)은 N 타입 AlP로부터 형성되며, N 타입 스페이서 층(156)은 AlInP로부터 형성되며, 활성 영역(106)은 (Al0.3Ga0.7)0.5In0.5P로부터 형성되며, P 타입 스페이서 층(134)은 P 타입 InGaP로부터 형성되며, 전자 감금 층(108)은 P 타입 SiC로부터 형성된다. N 타입 감금 층(148)과 N 타입 스페이서 층(156) 사이의 웨이퍼 본딩 계면은 점선 (160)으로 표시되며, N 타입 스페이서 층(156)과 활성 영역(106) 사이의 계면은 점선(162)으로 표시되며, 활성 영역(106)과 P 타입 스페이서 층(134) 사이의 계면은 점선(138)으로 표시되며, P 타입 스페이서 층(134)과 전자 감금 층(108) 사이의 웨이퍼 본딩 계면은 점선(136)으로 표시된다.
도 12의 예에서, 전자 장벽(124)과 정공 장벽(126)은, 위에서 언급된 바와 같이, 유익하게 강화된 캐리어 감금을 제공한다. 정공 장벽(140)은 LED(158)의 성능을 현저히 떨어뜨리지 않는다.
도 9a, 도 9b 도 11a 및 도 11b의 예에서, 웨이퍼 본딩 계면(136, 156)는 각기 스페이서 층(134, 156)에 의해 활성 영역(106)으로부터 스페이스가 주어진다. 다른 실시예에서, 역시 활성 영역(106)과 캐리어 감금 층 사이에 배치되는 스페이서 층이 활성 영역(106)에 웨이퍼 본딩된다. 후자의 실시예에서, 활성 영역(106)으로부터 감금 층에 스페이스를 주는 스페이서 층은 웨이퍼 본딩된 계면의 기계적 강도와 전기적 전도율을 개선할 수 있으며, 예를 들면, 웨이퍼 본딩 과정에 앞서 감금 층의 표면에서 발생하는 산화와 같은 화학 반응을 막는다.
도 13a를 언급하여 예를 들면, 일실시예에 따라, 층(142)에 배치된 N 타입 스페이서 층(156)은 헤테로 구조의 N 타입 스페이서 층(134)과 N 타입 감금 층을 형성하기 위해 스택(164)에 웨이퍼 본딩된 것이다. 스택(164)은 전자 감금 층(108) 위에 배치되고 웨이퍼 본딩 계면(166)에서 활성 영역(106)에 웨이퍼 본딩된 P 타입 스페이서 층(134)을 포함한다. 스페이서 층(156, 134)은, 예를 들면, MOCVD나 MBE에 의해, 각기 층(142)과 전자 감금 층(108) 위에 성장될 수도 있다. 활성 영역(106)은, 예를 들면, 활성 영역(106)이 P 타입 스페이서 층(134)에 웨이퍼 본딩된 후에 제거되는 희생 기판 위에 형성될 수도 있다.
N 타입 스페이서 층(156)은 위에서 설명된 것과 실질적으로 유사한 웨이퍼 본딩 과정으로 활성 영역(106)에 웨이퍼 본딩된다. 도 13b를 언급하면, 일실시예에 따른 결과적인 LED(168)는 N 타입 감금 층(148) 위에 배치되고 웨이퍼 본딩 계면(170)에서 활성 영역(106)에 웨이퍼 본딩된 N 타입 스페이서 층(156), 전자 감금 층(108) 위에 배치되고 웨이퍼 본딩 계면(166)에서 활성 영역(106)에 웨이퍼 본딩된 P 타입 스페이서 층(134) 및 N 타입 감금 층(148)과 전자 감금 층(108)에 각기 전기적으로 결합된 n-컨택트(112)와 p-컨택트(114)를 포함한다.
스택(164)과 LED(168)의 다양한 층이 형성되는 물질은 다른 실시예에 대하여 위에서 설명된 바와 같이 선택된다. 그러므로, LED(168)는 다른 실시예에 대해 설명된 것들과 유사한 이점들을 이룬다, 또한, 비록 도 13a와 도 13b가 활성 영역(106)에 웨이퍼 본딩된 P 타입 스페이서 층(134)과 N 타입 스페이서 층(156) 둘 다를 도시하지만, 다른 실시에서는 단지 스페이서 층(134, 156) 중의 하나가 존재하거나 두 스페이서 층(134, 156)이 존재하지만 단지 하나가 활성 영역(106)에 웨이퍼 본딩된다.
다른 실시예에서, 활성 영역(106) 위에 배치되는 스페이서 층은 감금 층위에 배치되는 스페이서 층에 웨이퍼 본딩된다. 서로 웨이퍼 본딩되고 활성 영역(106)과 감금 층 사이에 배치되는 두 스페이서 층의 사용은 결과적으로 개선된 기계적 강도와 전기 전도율을 야기하며, 예를 들면, 웨이퍼 본딩 과정에 앞서 감금 층의 표면에서 발생하는 산화와 같은 화학 반응을 막는다. 도 14a를 참조하여 예를 들면, 일실시예에 따라, 층(142) 위에 배치되는 N 타입 스페이서 층(178)은 헤테로 구조의 N 타입 스페이서 층과 N 타입 감금 층을 형성하기 위해 스택(172)에 본딩되는 웨이퍼이다. 스택(172)은 전자 감금 층(108) 위에 배치되는 P 타입 스페이서 층(174), 웨이퍼 본딩 계면(176)에서 P 타입 스페이서 층(174)에 웨이퍼 본딩되고 전자 감금 층(106) 위에 배치되는 P 타입 스페이서 층(134)과 활성 영역(106) 위에 배치되는 N 타입 스페이서 층(156)을 포함한다. 스택(172)은, 예를 들면, 스택(164)에 대해 설명된 것들과 유사한 방법으로 형성될 수 있다.
N 타입 스페이서 층(178)은 위에서 설명된 것들과 실질적으로 유사한 웨이퍼 본딩 과정으로 N 타입 스페이서 층(156)에 웨이퍼 본딩된다. 도 14b를 언급하면, 일실시예에 따른 결과적인 LED(180)는 N 타입 감금 층(148) 위에 배치되고 웨이퍼 본딩 계면(182)에서 N 타입 스페이서 층(156)에 웨이퍼 본딩되는 N 타입 스페이서 층(178), N 타입 스페이서 층(156)과 P 타입 스페이서 층(134) 사이에 배치되는 활성 영역(106), 웨이퍼 본딩 계면(176)에서 P 타입 스페이서 층(134)에 웨이퍼 본딩되고 전자 감금 층(108) 위에 배치되는 P 타입 스페이서 층(174) 및 n-컨택트(112)과 p-컨택트(114)를 포함한다.
비록, 도 14a와 도 14b가 P 타입 스페이서 층(174)과 N 타입 스페이서 층(178) 둘 다를 도시하여도, 다른 실시에서는 단지 스페이서 층(174, 178) 중의 하나가 존재한다. N 타입 스페이서 층(156, 178)의 총 두께는 바람직하게는 대략 그들이 형성되는 물질의 정공 확산 거리보다 작다. 유사하게, P 타입 스페이서 층(134, 174)의 총 두께는 바람직하게는 대략 그들이 형성되는 물질의 전자 확산 거리보다 작다
스택(172)과 LED(180)의 다양한 층이 형성되는 물질은 다른 실시예에 대하여 위에서 설명된 바와 유사하게 선택된다. 서로 웨이퍼 본딩되는 두 스페이서 층이 같은 물질이나 다른 물질로부터 형성될 수도 있다. 바람직하게는 서로 웨이퍼 본딩되는 두 스페이서 층이 형성되는 물질은 활성 영역(106)으로 정공의 주입에 의미 없는 장벽이 그들의 계면에서나 근처에서 발생되도록 선택된다. 유사하게, 서로 웨이퍼 본딩되는 두 N 타입 스페이서 층이 형성되는 물질이 활성 영역(106)으로 전자의 주입에 의미 없는 장벽이 그들의 계면에서나 근처에서 발생되도록 바람직하게는 선택된다. 그러므로, LED(180)는 다른 실시예에 대해 설명된 것들과 유사한 이점들을 이룬다.
본 발명이 특정 실시예와 함께 설명되는 동안, 발명은 첨부된 특허청구의 범위의 범위 내에 포함되는 모든 변동과 변경을 포함하는 것을 의도한다. 예를 들면, 스페이서 층(134, 156, 174, 178)과 같은 스페이서 층은 각각 초격자(superlattices)에서와 같은 다수의 층을 포함할 수도 있다. 또한, 비록, 스페이서 층이 통상적으로 가까운 감금 층과 같은 전도형이고, 그러므로 다양한 도면에서 N 타입과 P 타입으로 분류되었을지라도, 다른 실시에서 스페이서 층(134, 156, 174, 178)은 가까운 감금 층으로 도핑되지 않거나 역으로 도핑된다. 이러한 도핑되지 않거나 역으로 도핑되는 스페이서 층을 통하는 전도는, 예를 들면, 터널링(tunneling)을 통해 발생할 수도 있다. 게다가, 헤테로 구조의 활성 영역과 발광 다이오드는, AlxGayInzN, AlxGayAs, AlSb 및 InxGayAszP와 같은 II-VI 물질과 III-V 물질을 포함하는, 그러나 제한되지는 않는, 어떤 화합물 반도체 물질 시스템으로부터 본 발명의 실시예에 따라 형성될 수 있다. 이러한 실시예에서, N 타입과 P 타입 웨이퍼 본딩된 감금 층은, 예를 들면, 적절한 전자와 전공 장벽을 제공하는 대역 에지 정렬을 갖도록 선택된 물질로부터 형성되고, AlP, SiC, AlN, GaN, II-VI 반도체(가령, CdSe, CdS, ZnSe, ZnS) 및 다이아몬드와, 이들의 합금이나 혼합물을 포함할 수도 있다.
본 발명은 활성 영역에 전자와 정공의 강화된 감금을 나타내며, 이러한 강화된 감금은 개선된 내부 양자 효율과 온도 의존성을 제공하며 가령 장치 성능을 더 개선하기 위해 활성 영역의 두께를 최적화하는 효과를 갖는다.

Claims (43)

  1. 발광 반도체 장치에 있어서,
    제 1 전도형(a first conductivity type)을 갖는 제 1 반도체의 제 1 캐리어 감금 층(a first carrier confinement layer)과,
    활성 영역(a active region)과,
    상기 활성 영역과 상기 제 1 캐리어 감금 층 사이에 배치되는 웨이퍼 본딩 계면(a wafer bonded interface)을 포함하는
    발광 반도체 장치.
  2. 제 1 항에 있어서,
    상기 활성 영역이 0 ≤x ≤1, 0 ≤y ≤1, 0 ≤z ≤1, x + y + z = 1인 AlxGayInzP를 포함하는
    발광 반도체 장치.
  3. 제 1 항에 있어서,
    상기 활성 영역이 0 ≤x ≤1인 (AlxGa1-x)0.5In0.5P를 포함하는
    발광 반도체 장치.
  4. 제 1 항에 있어서,
    상기 웨이퍼 본딩 계면이 상기 활성 영역과 상기 제 1 캐리어 감금 층의 계면인
    발광 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 반도체는 P 타입의 SiC, P 타입의 AlP, P 타입의 AlN, P 타입의 GaN, P 타입의 CdSe, P 타입의 CdS, P 타입의 ZnSe 및 P 타입의 ZnS 중 어느 하나의 반도체를 포함하는
    발광 반도체 장치.
  6. 제 5 항에 있어서,
    0 ≤x ≤1, 0 ≤y ≤1, 0 ≤z ≤1, x + y + z = 1인 N 타입 AlxGayInzP를 포함하는 제 2 캐리어 감금 층(a second carrier confinement layer)을 더 포함하며, 상기 활성 영역이 상기 제 1 캐리어 감금 층과 상기 제 2 캐리어 감금 층 사이에 배치되는
    발광 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 반도체는 N 타입의 SiC, N 타입의 AlP, N 타입의 AlN, N 타입의 GaN, N 타입의 CdSe, N 타입의 CdS, N 타입의 ZnSe 및 N 타입의 ZnS 중 어느 하나의 반도체를 포함하는
    발광 반도체 장치.
  8. 제 7 항에 있어서,
    0 ≤x ≤1, 0 ≤y ≤1, 0 ≤z ≤1, x + y + z = 1인 P 타입의 AlxGayInzP, P 타입의 SiC, P 타입의 AlN, P 타입의 GaN, P 타입의 CdSe, P 타입의 CdS, P 타입의 ZnSe 및 P 타입의 ZnS 중 어느 하나의 반도체를 포함하는 제 2 캐리어 감금 층(a second carrier confinement layer)을 더 포함하며, 상기 활성 영역이 상기 제 1 캐리어 감금 층과 상기 제 2 캐리어 감금 층 사이에 배치되는
    발광 반도체 장치.
  9. 제 1 항에 있어서,
    상기 활성 영역과 상기 제 1 캐리어 감금 층 사이에 배치되는 제 1 스페이서 층(a first spacer layer)을 더 포함하는
    발광 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 스페이서 층은 0 ≤x ≤1, 0 ≤y ≤1, 0 ≤z ≤1, x + y + z = 1인 AlxGayInzP를 포함하는
    발광 반도체 장치.
  11. 제 9 항에 있어서,
    상기 제 1 스페이서 층은 0 ≤x ≤1인 (AlxGa1-x)0.5In0.5P를 포함하는
    발광 반도체 장치.
  12. 제 9 항에 있어서,
    상기 제 1 스페이서 층은 P 타입의 InGaP, P 타입의 AlInP 및 N 타입의 AlInP 중 어느 하나의 물질을 포함하는
    발광 반도체 장치.
  13. 제 9 항에 있어서,
    상기 웨이퍼 본딩 계면이 상기 제 1 스페이서 층과 상기 제 1 캐리어 감금 층의 계면인
    발광 반도체 장치.
  14. 제 9 항에 있어서,
    상기 웨이퍼 본딩 계면이 상기 제 1 스페이서 층과 상기 활성 영역의 계면인
    발광 반도체 장치.
  15. 제 9 항에 있어서,
    상기 활성 영역과 상기 제 1 캐리어 감금 층 사이에 배치되는 제 2 스페이서 층(a second spacer layer)을 더 포함하며, 상기 웨이퍼 본딩 계면은 상기 제 1 스페이서 층과 상기 제 2 스페이서 층의 계면인
    발광 반도체 장치.
  16. 제 1 항에 있어서,
    제 2 전도형(a second conductivity type)을 갖는 제 2 반도체의 제 2 캐리어 감금 층(a second carrier confinement layer)을 더 포함하며, 상기 활성 영역이 상기 제 1 캐리어 감금 층과 상기 제 2 캐리어 감금 층 사이에 배치되는
    발광 반도체 장치.
  17. 제 16 항에 있어서,
    상기 활성 영역과 상기 제 2 캐리어 감금 층 사이에 배치되는 다른 웨이퍼 본딩 계면을 더 포함하는
    발광 반도체 장치.
  18. 제 16 항에 있어서,
    상기 제 1 캐리어 감금 층에 전기적으로 접속되는 제 1 컨택트(a first contact)와 상기 제 2 캐리어 감금 층에 전기적으로 접속되는 제 2 컨택트(a second contact)를 더 포함하는
    발광 반도체 장치.
  19. 발광 반도체 장치에 있어서,
    0 ≤x1 ≤1인 N 타입의 (Alx1Ga1-x1)0.5In0.5P를 포함하는 제 1 반도체 층과,
    P 타입의 SiC, P 타입의 AlP, P 타입의 AlN 및 P 타입의 GaN 중 어느 하나의 물질을 포함하는 제 2 반도체 층과,
    상기 제 1 반도체 층과 상기 제 2 반도체 층 사이에 배치되는, 0 ≤x2 ≤1인 (Alx2Ga1-x2)0.5In0.5P를 포함하는 활성 영역과,
    상기 제 1 반도체 층에 전기적으로 접속되는 제 1 컨택트와,
    상기 제 2 반도체 층에 전기적으로 접속되는 제 2 컨택트와,
    상기 활성 영역과 상기 제 2 반도체 층 사이에 배치되는 웨이퍼 본딩 계면을 포함하는
    발광 반도체 장치.
  20. 발광 반도체 장치에 있어서,
    P 타입 전도성의 제 1 반도체 층과,
    N 타입 전도성의 제 2 반도체 층과,
    상기 제 1 반도체 층과 상기 제 2 반도체 층 사이에 배치되는 활성 영역과,
    상기 활성 영역과, 상기 제 1 반도체 층과 상기 제 2 반도체 층 중의 하나 사이에 배치되는 웨이퍼 본딩 계면을 포함하며,
    상기 제 1 반도체 층의 전도 대역 에지(a conduction band edge)가 상기 활성 영역의 전도 대역 에지 보다 높은 에너지에 있고, 상기 제 2 반도체 층의 가전자 대역 에지(a valence band edge)가 상기 활성 영역의 가전자 대역 에지 보다 낮은 에너지에 있는
    발광 반도체 장치.
  21. 제 20 항에 있어서,
    상기 활성 영역이 0 ≤x ≤1, 0 ≤y ≤1, 0 ≤z ≤1, x + y + z = 1인 AlxGayInzP를 포함하는
    발광 반도체 장치.
  22. 제 20 항에 있어서,
    상기 활성 영역이 0 ≤x ≤1인 (AlxGa1-x)0.5In0.5P를 포함하는
    발광 반도체 장치.
  23. 제 20 항에 있어서,
    상기 웨이퍼 본딩 계면이 상기 활성 영역과 상기 제 1 반도체 층의 계면과 활성 영역과 상기 제 2 반도체 층의 계면 중의 하나인
    발광 반도체 장치.
  24. 제 20 항에 있어서,
    상기 웨이퍼 본딩 계면이 상기 활성 영역과 상기 제 1 반도체 층의 사이에 배치되며, 상기 제 1 반도체 층은 P 타입의 SiC, P 타입의 AlP, P 타입의 AlN, P 타입의 GaN, P 타입의 CdSe, P 타입의 CdS, P 타입의 ZnSe 및 P 타입의 ZnS 중 어느 하나의 반도체를 포함하는
    발광 반도체 장치.
  25. 제 20 항에 있어서,
    상기 웨이퍼 본딩 계면이 상기 활성 영역과 상기 제 2 반도체 층의 사이에 배치되며, 상기 제 2 반도체 층은 N 타입의 SiC, N 타입의 AlP, N 타입의 AlN, N 타입의 GaN, N 타입의 CdSe, N 타입의 CdS, N 타입의 ZnSe 및 N 타입의 ZnS 중 어느 하나의 반도체를 포함하는
    발광 반도체 장치.
  26. 제 20 항에 있어서,
    상기 활성 영역과 상기 제 1 반도체 층 사이에 배치되는 스페이서 층을 더 포함하는
    발광 반도체 장치.
  27. 제 26 항에 있어서,
    상기 스페이서 층은 0 ≤x ≤1, 0 ≤y ≤1, 0 ≤z ≤1, x + y + z = 1인 AlxGayInzP를 포함하는
    발광 반도체 장치.
  28. 제 20 항에 있어서,
    상기 활성 영역과 상기 제 2 반도체 층 사이에 배치되는 스페이서 층을 더 포함하는
    발광 반도체 장치.
  29. 제 28 항에 있어서,
    상기 스페이서 층이 0 ≤x ≤1, 0 ≤y ≤1, 0 ≤z ≤1, x + y + z = 1인 AlxGayInzP를 포함하는
    발광 반도체 장치.
  30. 제 20 항에 있어서,
    상기 웨이퍼 본딩 계면이 상기 활성 영역과 상기 제 1 반도체 층 사이에 배치되며, 상기 활성 영역과 상기 제 2 반도체 층 사이에 배치되는 다른 웨이퍼 본딩 계면을 더 포함하는
    발광 반도체 장치.
  31. 제 20 항에 있어서,
    상기 제 1 반도체 층에 전기적으로 접속되는 p-컨택트와, 상기 제 2 반도체 층에 전기적으로 접속되는 n-컨택트를 더 포함하는
    발광 반도체 장치.
  32. 발광 반도체 장치를 형성하는 방법에 있어서,
    활성 영역을 포함하는 층들의 스택(a stack of layers)을 제조하는 단계와,
    상기 스택에 제 1 전도형을 갖는 제 1 반도체의 제 1 캐리어 감금 층을 포함하는 구조물을 웨이퍼 본딩하는 단계를 포함하는
    발광 반도체 형성 방법.
  33. 제 32 항에 있어서,
    상기 활성 영역은 0 ≤x ≤1, 0 ≤y ≤1, 0 ≤z ≤1, x + y + z = 1인 AlxGayInzP를 포함하는
    발광 반도체 형성 방법.
  34. 제 32 항에 있어서,
    상기 제 1 반도체는 SiC, AlP, AlN, GaN, CdSe, CdS, ZnSe, ZnS 및 다이아몬드 중 어느 하나의 반도체를 포함하는
    발광 반도체 형성 방법.
  35. 제 32 항에 있어서,
    상기 웨이퍼 본딩 단계는 상기 활성 영역에 상기 제 1 캐리어 감금 층을 웨이퍼 본딩하는 단계를 포함하는
    발광 반도체 형성 방법.
  36. 제 32 항에 있어서,
    상기 웨이퍼 본딩 단계는 상기 활성 영역에 상기 제 1 캐리어 감금 층에 가깝게 배치된 스페이서 층을 웨이퍼 본딩하는 단계를 포함하는
    발광 반도체 형성 방법.
  37. 제 32 항에 있어서,
    상기 스택은 상기 활성 영역에 가깝게 배치되는 스페이서 층을 포함하며, 상기 웨이퍼 본딩 단계는 상기 스페이서 층에 상기 제 1 캐리어 감금 층을 웨이퍼 본딩하는 단계를 포함하는
    발광 반도체 형성 방법.
  38. 제 32 항에 있어서,
    상기 스택은 상기 활성 영역에 가깝게 배치되는 제 1 스페이서 층(a first spacer layer)을 포함하며, 상기 웨이퍼 본딩 단계는 상기 제 1 스페이서 층에 상기 제 1 캐리어 감금 층에 가깝게 배치되는 제 2 스페이서 층(a second spacer layer)을 웨이퍼 본딩하는 단계를 포함하는
    발광 반도체 형성 방법.
  39. 제 32 항에 있어서,
    상기 스택은 제 2 전도형을 갖는 제 2 반도체의 제 2 캐리어 감금 층을 포함하는
    발광 반도체 형성 방법.
  40. 제 39 항에 있어서,
    상기 제조 단계는 상기 활성 영역에 상기 제 2 캐리어 감금 층을 웨이퍼 본딩하는 단계를 포함하는
    발광 반도체 형성 방법.
  41. 제 39 항에 있어서,
    상기 제조 단계는 상기 활성 영역에 가깝게 배치된 스페이서 층에 상기 제 2 캐리어 감금 층을 웨이퍼 본딩하는 단계를 포함하는
    발광 반도체 형성 방법.
  42. 제 39 항에 있어서,
    상기 제조 단계는 상기 활성 영역에 상기 제 2 캐리어 감금 층에 가깝게 배치된 스페이서 층을 웨이퍼 본딩하는 단계를 포함하는
    발광 반도체 형성 방법.
  43. 제 39 항에 있어서,
    상기 제조 단계는 상기 제 2 캐리어 감금 층에 가깝게 배치된 스페이서 층에 상기 활성 영역에 가깝게 배치된 다른 스페이서 층을 웨이퍼 본딩하는 단계를 포함하는
    발광 반도체 형성 방법.
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