JP2004247362A - ヘテロ接合バイポーラトランジスタおよびその製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタおよびその製造方法 Download PDFInfo
- Publication number
- JP2004247362A JP2004247362A JP2003033005A JP2003033005A JP2004247362A JP 2004247362 A JP2004247362 A JP 2004247362A JP 2003033005 A JP2003033005 A JP 2003033005A JP 2003033005 A JP2003033005 A JP 2003033005A JP 2004247362 A JP2004247362 A JP 2004247362A
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- layer
- contact layer
- conductivity type
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Bipolar Transistors (AREA)
Abstract
【課題】高い電流増幅率を有し高周波特性に優れたヘテロ接合バイポーラトランジスタを得る。
【解決手段】半絶縁性基板上に第１導電型サブコレクタ層３と、第１導電型コレクタコンタクト層およびコレクタ層と、第２導電型たベース層７と、該ベース層７よりもバンドギャップの大きいエミッタ層と、第１導電型エミッタコンタクト層９とで、メサ型ヘテロ接合バイポーラトランジスタを構成している。また、エミッタ層は、故意に不純物をドーピングしていないアンドープ半導体の第１エミッタ領域１１と、第２導電型ドーパントをドーピングした半導体の第２エミッタ領域１２とから成り、第２エミッタ領域１２が第１エミッタ領域１１全体を囲っている。これによりエミッタ／ペース真性接合幅がサブミクロン以下にまで縮小でき、ＩＣの消費電流の大幅な低減が図れる。また、エミッタ微細化に伴う電流増幅率の低下が抑制でき、高周波特性、信頼性に優れる。
【選択図】 図１
【解決手段】半絶縁性基板上に第１導電型サブコレクタ層３と、第１導電型コレクタコンタクト層およびコレクタ層と、第２導電型たベース層７と、該ベース層７よりもバンドギャップの大きいエミッタ層と、第１導電型エミッタコンタクト層９とで、メサ型ヘテロ接合バイポーラトランジスタを構成している。また、エミッタ層は、故意に不純物をドーピングしていないアンドープ半導体の第１エミッタ領域１１と、第２導電型ドーパントをドーピングした半導体の第２エミッタ領域１２とから成り、第２エミッタ領域１２が第１エミッタ領域１１全体を囲っている。これによりエミッタ／ペース真性接合幅がサブミクロン以下にまで縮小でき、ＩＣの消費電流の大幅な低減が図れる。また、エミッタ微細化に伴う電流増幅率の低下が抑制でき、高周波特性、信頼性に優れる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ヘテロ接合バイポーラトランジスタおよびその製造方法に関し、特に、低消費電力回路への適用を目的とした微細なトランジスタ寸法を有し、信頼性、高電流増幅率、高周波特性に優れたヘテロ接合バイポーラトランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
従来、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、エミッタにベースよりも広いバンドギャップを有する半導体材料を用いることにより、ホモ接合バイポーラトランジスタに較べてエミッタよりベースの不純物濃度を高めても高い電流増幅率を維持でき、ベース層の薄層化とべース抵抗の低減を同時に実現できる。このため、超高速動作が可能になる利点を有する。更にＩＩＩ−Ｖ族化合物半導体を用いると、材料の選択によりへテロ接合の組合せ自由度が広がる。また、電子デバイスのみならず光デバイスとの融合も可能になる等、利点が増大する。
【０００３】
ＩＩＩ−Ｖ族化合物半導体ＨＢＴでは、特に、エミッタ材料にＩｎＰ、ベース材料にＩｎＧａＡｓを用いたｎ−ｐ−ｎ型ＩｎＰ／ＩｎＧａＡｓＨＢＴにおいて、ＩｎＧａＡｓの優れた電子輸送特性により、高速性能の指標である電流利得遮断周波数ｆＴおよび最高発振周波数ｆｍａｘが３００ＧＨｚを越える、バイポーラトランジスタの中での最高性能が得られている。
【０００４】
【特許文献１】
特開平０５−０２９３３６号公報
【特許文献２】
特開平０８−２８８２９７号公報
【非特許文献１】
「Ｓ．Ｋｒｉｓｈｎａｎ．Ｚ．Ｇｒｉｆｆｉｔｈ，Ｍ．Ｕｒｔｅａｇａ，Ｙ．Ｗｅｉ，Ｄ．Ｓｃｏｔｔ，Ｍ．Ｄａｈｌｓｔｒｏｍ．Ｎ．Ｐａｒｔｈａｓａｒａｔｈｙ ａｎｄ Ｍ．Ｒｏｄｗｅｌｌ．Ｐｒｏｃ．ＩＥＥＥ ＧａＡｓ ＩＣ Ｓｙｍｐｏｓｉｕｍ，２００２，ｐｐ．２９４−２９６．」
【非特許文献２】
「Ｙ、Ｍａｔｓｕｏｋａ．Ｓ．Ｙａｍａｈａｔａ，Ｋ、Ｋｕｒｉｓｈｉｍａ．ａｎｄ．Ｉｔｏ，Ｊｐｎ．Ｊ．ｐｐｌ．Ｐｈｙｓ、Ｖｏ１．３５（１９９６）ｐｐ．５６４６−５６５４」
【０００５】
実際、非特許文献１にＨＢＴ分周器ＩＣに関する記載がある。
本記載のように、平面寸法０．７μｍ×８μｍの微細エミッタを有するＩｎＰ／ＩｎＧａＡｓＨＢＴ分周器ＩＣが試作され、８７ＧＨｚもの高い周波数でのスタティック分周動作が確認されている。加えて、ＩｎＰ／ＩｎＧａＡｓＨＢＴは、エミッタ／ベース接合のターンオン電圧が低いため、ＩＣ低消費電力化に有利である。また、プロセス上では、特に、エッチング加工において、ＩｎＧａＡｓとＩｎＰに対して各々が完壁な選択ウェットエッチング溶液を用いることができる。このため、エッチングのウェハー面内均一性に優れる。また、閾値に相当するエミッタ／ベース接合間ターンオン電圧のウェハー面内均一性が優れていることと含わせて、ＩｎＰ／ｌｎＧａＡｓＨＢＴは、大規模ＩＣを構成するデバイスとして期待できる。
【０００６】
これらＨＢＴの製作に関して、通常エピタキシャル成長により積層されたＨＢＴ構造を上層側から順にエッチング加工し、エミッタ、ベース、コレクタの各電極を形成する製造方法がとられており、メサ型トランジスタ構造となる。ＩｎＰ／ＩｎＧａＡｓＨＢＴでは、ＩｎＧａＡｓ、ｌｎＰ層の選択エッチングを有効に活用して、ベース層、コレクタコンタクト層を露出させ、蒸着リフトオフ法によりｐ型オーミック電極メタルをベース層に、並びにｎ型オーミック電極メタルをエミッタコンタクト層およびコレクタコンタクト層に、各々を形成する。更にエッチングによる素子間分離を行い、ポリイミド、ＢＣＢ等のスピンコーティング有機絶縁膜で半導体表面をパシベーションする工程が一般的である。
【０００７】
本発明と技術分野の類似する上記の特許文献１は、ヘテロ接合バイポーラトランジスタの動作状態において、完全に空乏化するかまたは第２の導電型を有するワイドギャップ半導体よりなり、ベース領域の厚さよりも長い幅を有し、エミンタメサの周辺すべてを囲むようにエミッタメサに対してセルフアライン形成されたガードリングとエミッタメサの上及びエミッタメサの側壁とは隔離し、ガードリングに対してセルフアライン形成されたベース電極と平坦性を確保されベース電極の上まで伸張するエミッタ電極とを、有して構成している。
【０００８】
また、上記の特許文献２は、半導体基板上に、コレクタ層、ベース層、ベース層よりもバンドギャップの大きな半導体からなるエミッタ層、および、エミッタ層よりもバンドギャップの小さな半導体からなるエミッタコンタクト層で構成されるメサ型のヘテロ接合バイポーラトランジスタに関する発明であり、バンドギャップが厚さ方向に対して一定としたエミッタ層に外接して、エミッタ／ベース接合の周辺長部分にステップ状のエミッタガードリング構造を有することを特徴としている。
【０００９】
【発明が解決しようとする課題】
しかしながら、このようなメサ型構造を有するＩｎＰ／ＩｎＧａＡｓ系のヘテロ接合バイポーラトランジスタ（ＨＢＴ）の平面寸法は、エミッタメサエッチングのマスク寸法に大きく依存する。更にエミッタ領域の縮小を図るには、非特許文献２に記載されているように、エミッタコンタクト及びエミッタを構成するＩｎＧａＡｓ層、ＩｎＰ層ヘサイドエッチングを加えることにより、エミッタ平面領域をエッチングマスク寸法よりも縮小することは可能である。しかし、ウェットエッチングによるサイドエッチング量の制御は、ウェハー面内均一性および再現性に課題があり、大規模集積回路への適用は難しい。従って、エミッタメサエッチングマスク寸法を縮小することが、トランジスタ微細化に必須である。しかしながら、公知の光リソグラフィー技術では、フォトレジストのアスペクト比を考慮するとサブミクロンパタンが限界となる問題点を有する。
【００１０】
ＨＢＴ微細化のもう一つの課題は、エミッタコンタクト層上へのエミッタオーミック電極の形成である。エミッタメサ寸法の微細化に伴うエミッタ電極寸法の縮小は、エミッタコンタクト抵抗の増大を招くばかりか、エミッタ電極メタルの剥離や配線とのコンタクト不良を招く原因となり、大規模集積回路の歩留まり低下要因となることが懸念される。
【００１１】
微細エミッタメサ平面寸法よりも大きなエミッタ電極を形成する方策として、特許文献１に例示されているように、微細エミッタメサの周囲にシリコン酸化膜やシリコン窒化膜の無機絶縁膜を埋め込み、エミッタコンタクト層と無機絶縁膜を含んだ平面領域にエミッタ平面寸法よりも大きな面積のエミッタ電極を形成することができる。しかし、エミッタメサ周囲に無機絶縁膜をエミッタメサの高さとほぼ同じ膜厚になるように埋め込むことは、制御性に乏しく面内均一性および再現性に難があり、大規模集積回路への適用は難しい。
【００１２】
また、エミッタメサ平面寸法の縮小に伴いエミッタメサの周辺長と外部ベース領域の間に表面再結合リーク電流が発生し、電流増幅率を著しく低下させる。これは、エミッタ真性領域に対する周辺長の比率が増加するに伴い顕著になる。この表面再結合リーク電流を抑制するため、外部ベース層表面のエミッタメサ周辺に、ガードリング構造と称する再結合リーク電流抑制領域を設けることが有効である。これは、ＧａＡｓ系ＨＢＴで良く用いられており、簿層化されたエミッタ層が空乏化することにより、エミッタメサ周辺とベース層間に発生する過剰なリーク電流を抑制するものである。
【００１３】
比較的に表面再結合速度が小さいＩｎＧａＡｓをベース層に用いるＩｎＰ／ＩｎＧａＡｓＨＢＴでも、エミッタ周辺のガードリング構造は必要不可欠であり、特許文献２に例示されるように、ＩｎＰエミッタ層を途中までエッチングして階段形状を形成し、下層ＩｎＰの迫り出し領域をガードリング領域として機能させている。しかしながら、この手法では、ガードリング領域を完全に空乏化させるためにかなり薄く（例えば１０ｎｍ以下）下層ＩｎＰを残す必要があり、そのためのＩｎＰエミッタ層のエッチング制御が課題である。
【００１４】
本発明は、高い電流増幅率を有し高周波特性に優れたヘテロ接合バイポーラトランジスタおよびその製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
かかる目的を達成するため、本発明のヘテロ接合バイポーラトランジスタは、半絶縁性基板上に第１導電型ドーパントをドーピングしたサブコレクタ層と、第１導電型ドーパントをドーピングしたコレクタコンタクト層およびコレクタ層と、第１導電型とは反対の導電性を示す第２導電型ドーパントを高濃度ドーピングしたベース層と、該ベース層よりもバンドギャップの大きいエミッタ層と、第１導電型ドーパントを高濃度ドーピングしたエミッタコンタクト層とでメサ型ヘテロ接合バイポーラトランジスタに形成され、エミッタ層は不純物をドーピングしていないアンドープ半導体の第１エミッタ領域と第２導電型ドーパントをドーピングした半導体の第２エミッタ領域とから成り、該第２エミッタ領域が第１エミッタ領域の全体を囲って構成されたことを特徴としている。
【００１６】
また、上記のエミッタ層とエミッタコンタクト層、およびエミッタ層とベース層の接合面において、第１エミッタ領域と第２エミッタ領域とがエミッタコンタクト層およびベース層と接しているとよい。
【００１７】
さらに、上記エミッタ層とエミッタコンタクト層から成るエミッタメサの側壁がエミッタコンタクト層と第２エミッタ領域と連続して構成され、このエミッタメサ側壁には第１エミッタ領域が含まれず、ベース層がＩｎＧａＡｓで、エミッタ層がＩｎＰで夫々構成され、エミッタコンタクト層に少なくともＩｎＧａＡｓを含むとよい。
【００１８】
本発明のヘメサ型ヘテロ接合バイポーラトランジスタの製造方法は、ヘテロ接合バイポーラトランジスタは、エミッタコンタクト層上の所定の位置にパタニングしたフォトレジストあるいは絶縁膜をマスクとして、第２導電型不純物を少なくとも第２導電型ベース層に到達する加速電圧およびエミッタコンタクト層の第１導電型ドーパントのドーピング濃度を１／１０から１／１００の範囲になる第２導電型ドーパント濃度を満たす注入ドープ量で、エミッタコンタクト層およびエミッタ層にイオン注入を行う工程と、フォトレジストマスクあるいは絶縁膜を除去した後、活性化アニールを実施し第２導電型不純物をイオン注入した該エミッタ層の一部に第２導電型を有する第２エミッタ領域を形成する工程と、イオン注入用マスクとして使用したフォトレジストあるいは絶縁膜パタニングよりも大きな面積を有し、エミッタコンタクト層上の第２導電型不純物がイオン注入されない第１エミッタ領域全体とその周りの第２エミッタ領域の一部とを含む位置にパタニングしたフォトレジストをエッチングマスクとして、エミッタコンタクト層および第２エミッタ領域をエッチング除去しベース層を露出させる工程と、ベース層上にオーミック電極メタルおよびエミッタコンタクト層上にオーミック電極メタルを形成する工程と、を有して成ることを特徴としている。
【００１９】
また、上記第１導電型ドーパントのドーピング濃度よりより低いドーピング濃度は、同じイオンが注入されたエミッタコンタクト層に対してはｐ型領域が形成されることがない様に低くする。より好ましくは、エミッタコンタクト層の高濃度ｎ型ドーピング濃度に対して１／１０から１／１００の範囲内とし、高濃度ｎ型ドーピングされたエミッタコンタクト層のキャリア濃度に与える影響を、より低くするとよい。
【００２０】
【発明の実施の形態】
次に、添付図面を参照して、本発明によるヘテロ接合バイポーラトランジスタおよびその製造方法の実施の形態を詳細に説明する。図１〜図７を参照すると、本発明のヘテロ接合バイポーラトランジスタおよびその製造方法の一実施形態が示されている。図１は実施例のヘテロ接合バイポーラトランジスタの断面構造例であり、図２〜図７はＩｎＰ／ＩｎＧａＡｓＨＢＴの製造工程を示すトランジスタ断面構造図である。
【００２１】
図１は、微細な真性エミッタを有し、エミッタ電極を、少なくとも真性エミッタ領域よりも大きな面積になるようにエミッタコンタクト層上に安定に形成し、優れた再結合リーク電流抑制領域を具備するＩｎＧａＡｓ／ＩｎＰＨＢＴの断面構造の概略を示す。
【００２２】
トランジスタ動作領域であるアンドープＩｎＰエミッタ領域（真性エミッタ領域）の周囲を、Ｐ型ＩｎＰ領域が挟む形で構成されているＩｎＰエミッタ層上の高濃度ｎ型ＩｎＰと高濃度ｎ型ＩｎＧａＡｓ層から成るエミッタコンタクト上に、エミッタ電極１３が設置される。真性エミッタ領域として機能するアンドープＩｎＰエミッタ領域（第１エミッタ領域１１）にはエミッタコンタクト層からキャリアが注入されるが、ｐ型ＩｎＰエミッタ領域（第２エミッタ領域１２）にはエミッタコンタクト層からのキャリアは注入されない。これにより、実効的なエミッタ／ベース接合は、第１エミッタ領域１１とベース層７との接合面になる。
また、ＨＢＴ動作において、真性エミッタ電流が流れる第１エミッタ領域１１を第２エミッタ領域１２が囲むことにより、高濃度ｐ型ＩｎＧａＡｓベースとＩｎＰエミッタメサ周辺部に発生する過剰な再結合リーク電流を、抑制することが可能になる。
【００２３】
図１で表される様な微細真性エミッタを有し、エミッタ電極１３を少なくとも真性エミッタ領域よりも大きな面積でエミッタコンタクト層上に安定に形成し、優れた再結合リーク電流抑制領域を具備するＩｎＧａＡｓ／ＩｎＰ ＨＢＴを製造する。このためには、微細寸法の残しフォトレジストパタニングをエミッタコンタクト層上に形成し，このフォトレジストパタニングをマスクとしてｐ型不純物であるＢｅをイオン注入する。このＢｅイオン注入の加速電圧は、少なくともエミッタコンタクト層とエミッタ層を深さ方向全体に亘ってＢｅイオンが到達できる加速電圧とする。
【００２４】
イオン注入ドープ量は、エミッタコンタクト層の高濃度ｎ型ドーピング濃度に対して、１／１０から１／１００の範囲内にアクセプター濃度が入るように選択する。フォトレジストマスクを除去した後に活性化アニールを施すことで、アンドープＩｎＰ層にｐ型領域が形成される。しかし、同じＢｅイオンが注入されたエミッタコンタクト層に対しては、ｐ型領域が形成されることはない。これは、Ｂｅイオン注入ドープ量をエミッタコンタクト層のｎ型ドーピング濃度に対してかなり低く抑えているために、高濃度ｎ型ドーピングされたエミッタコンタクト層のキャリア濃度には殆ど影響を与えないためである。
【００２５】
次に、エミッタコンタクト層上にフォトレジストパタニングを行い、ＩｎＧａＡｓとＩｎＰで構成されるエミッタコンタクト層とＩｎＰエミッタ層をエッチングし、ＩｎＧａＡｓベース層７を露出させる。ここでエッチングマスクとして用いたフォトレジストパタニングの領域は、Ｂｅイオン注入マスクに用いたフォトレジストパタニング領域を全て含むものとする。エッチングマスクとして用いたフォトレジストの除去後、露出した外部ベース層上にオーミック性ベース電極メタル１４を、またエミッタコンタクト層上にオーミック性エミッタ電極メタル１３を、夫々形成する。
【００２６】
（作用）
本実施の形態により、トランジスタ動作に寄与する真性ＩｎＰエミッタ領域１１の周囲に、ｐ型ＩｎＰエミッタ領域１２が形成される。このことにより、ＩｎＧａＡｓベース層７とエミッタメサ側壁間で発生する表面再結合リーク電流が抑制され、エミッタ寸法の縮小に伴う電流増幅率の低下を防ぐことが可能になる。
更に、真性エミッタ領域全てを含み、真性エミッタ領域よりも大きな面積を有するオーミック性エミッタ電極をエミッタコンタクト層上に安定に形成することができる。このため、エミッタ寸法の縮小に伴う集積回路の歩留まりを向上させることが可能になる。また、高い電流増幅率を有し、高周波特性に優れた低消費電力大規模集積回路を提供することができる。
【００２７】
（製造方法の実施例）
本発明によるＩｎＰ／ＩｎＧａＡｓＨＢＴの製造方法を、図２のＨＢＴ断面構造図を用いて説明する。図２は、エミッタコンタクト層を順次エピタキシャル成長させたＨＢＴエピ層構造を示している。本図２において、半絶縁性ＩｎＰ基板（１）上にＭＯＶＰＥ、ガスソースＭＢＥ等のエピタキシャル成長法によって、ＩｎＰおよびＩｎＧａＡｓパッファー層２、高濃度ｎ型不純物をドーピングしたＩｎＰサブコレクタ層３、コレクタにオーミック性電極を形成するための高濃度ｎ型ドーピングＩｎＧａＡｓコレクタコンタクト層４、選択ウェットエッチング時のエッチングストッパー層として働く高濃度ｎ型ドーピングＩｎＰ層５、故意にドーピングしていない（アンドープ）ＩｎＧａＡｓコレクタ層６、炭素を高濃度ドーピングしたｐ型ＩｎＧａＡｓベース層７、故意にドーピングしていない（アンドープ）ＩｎＰエミッタ層８、高濃度ｎ型不純物をドーピングしたＩｎＰ９と、高濃度ｎ型不純物をドーピングしたＩｎＧａＡｓから成るエミッタコンタクト層１０を、順次エピタキシャル成長させたＨＢＴエピ層構造を示している。
【００２８】
図３は、フォトリソグラフィ技術により微細寸法でパタニングされた幅０．４μｍ程度のフォトレジスト１６をマスクとしてＢｅイオンを注入する工程を示している。Ｂｅイオン注入の加速電圧は、Ｒｐ（注入イオンの平均飛程距離）＋△Ｒｐ（分散）が少なくとも上記ＩｎＧａＡｓとＩｎＰから成るエミッタコンタクト層とアンドープＩｎＰ層全体に到達するように選ぶ。例えば、ＩｎＧａＡｓエミッタコンタクト層、ＩｎＰエミッタコンタクト層、ＩｎＰエミッタ層の層厚が、各々１００ｎｍ、３０ｎｍ、７０ｎｍの場合は、６０ｋｅＶとなる。Ｂｅイオンの注入ドープ量は、４×１０１９／ｃｍ３程度の高濃度にｎ型不純物をドーピングしたＩｎＧａＡｓエミッタコンタクト層およびＩｎＰエミッタコンタクト層のドーピング濃度を殆ど低下させることがなく、同時にアンドープＩｎＰ層内に１×１０１９／ｃｍ３程度の高濃度にｐ型領域を形成できるように選択する。
【００２９】
図４は、フォトレジストを除去した後にアニールを実施し、イオン注入したＢｅを活性化させアンドープＩｎＰ層内（参照；図２の８）にｐ型ＩｎＰ領域１８を形成する工程を示している。アニール温度は、６００〜７００℃程度で、活性化率を向上させるためにラピッドサーマルアニーリング法を用いる。
【００３０】
図５は、少なくともＩｎＰエミッタ層（参照；図２の８）内に形成されたｐ型ＩｎＰ領域（参照；図４の１８）が、Ｂｅイオンが注入されていない真性アンドープＩｎＰ領域を挟む平面領域を含むように、ＩｎＧａＡｓエミッタコンタクト層上にパタニングされた幅０．８μｍ程度のフォトレジスト１９をエッチングマスクにして、ＩｎＧａＡｓエミッタコンタクト層、ＩｎＰエミッタコンタクト層、ｐ型ＩｎＰエミッタ領域を順次エッチングし、ＩｎＧａＡｓベース層を露出させる工程を示している。エッチング方法は、塩素ガスをベースとしたＥＣＲ−ＲＩＥあるいはＩＣＰ−ＲＩＥのドライエッチング法と、クエン酸水溶液／過酸化水素水および塩酸／リン酸／酢酸溶液による選択ウェットエッチング法を用いる。
【００３１】
図６は、上記エッチングマスクに用いたフォトレジストを除去した後、外部ＩｎＧａＡｓベース層上（参照；図２の７）およびＩｎＧａＡｓエミッタコンタクト層上（参照；図２の１０）に、オーミック性電極メタルを形成する工程を示している。本実施例では、各オーミック性電極は非セルフアラインでパターンを規定し蒸着・リフトオフ法で電極を形成する。ベース電極１４としてＰｔ／Ｔｉ／Ｐｔ／ＡｕあるいはＴｉ／Ｐｔ／Ａｕ、エミッタ電極１３としてＴｉ／Ｐｔ／Ａｕの積層構造を用いる。ここでエミッタ電極幅は、０．６μｍ程度である。
【００３２】
図７は、上記エミッタ電極（（参照；図６の１３）、ベース電極（（参照；図６の１４）を含むエミッタ／ベースメサ型構造上にパタニングされたフォトレジストマスクを用いて、ｐ型ＩｎＧａＡｓベース層、アンドープＩｎＧａＡｓコレクタ層、ｎ型ＩｎＰエッチングストッパー層を選択ウェットエッチング法で除去し、高濃度ドーピングｎ型ＩｎＧａＡｓコレクタコンタクト層を露出させる。本処理後、ＩｎＧａＡｓコレクタコンタクト層上にオーミック性コレクタ電極を蒸着・リフトオフ法で形成し、素子間分離を行い、トランジスタ全面にパシベーション膜を皮膜する工程を示している。各半導体層のエッチングには、クエン酸水溶液／過酸化水素水および塩酸／リン酸／酢酸溶液による選択ウェットエッチングを使用している。コレクタ電極１５として、Ｔｉ／Ｐｔ／Ａｕの積層構造を用いる。パシベーション膜は、ＢＣＢ・ポリイミド等の有機絶縁膜およびシリコン酸化膜、シリコン窒化膜等の無機絶縁膜が適用可能である。
【００３３】
なお、本実施例においては、特にＩｎＰ／ＩｎＧａＡｓＨＢＴの典型的な構造について説明したが、本発明はこれらに限定されるものではなく、エミッタにＩｎＡＩＡｓ層を用いたＩｎＡＩＡｓ／ＩｎＧａＡｓＨＢＴあるいはコレクタにＩｎＧａＡｓＰ層およびＩｎＰ層を導入し高耐圧化を図ったダブルヘテロＨＢＴ構造にも適用可能であることは言うまでもない。また、本実施例ではｐ型不純物としてＢｅを採用したが、Ｍｇ、Ｃ、Ｚｎ、Ｃ等の他のｐ型不純物のイオン注入を行っても適用可能である。
【００３４】
図３ではイオン注入マスクとして幅０．３μｍ程度のフォトレジスト１６を例示したが、これはシリコン酸化膜やシリコン窒化膜等の無機絶縁膜を用いてもイオン注入マスクに適用できる。ＩｎＧａＡｓエミッタコンタクト層全面にシリコン酸化膜やシリコン窒化膜等の無機絶縁膜を堆積し、光リソグラフィーにより上記幅０．３μｍ程度にパタニングされたフォトレジストをマスクに反応性イオンエッチング（ＲＩＥ）で無機絶緑膜を加工する。等方性ＲＩＥを用いることにより加工された無機絶縁膜の寸法は、更に０．２〜０．１μｍまで縮小することが可能になる。
【００３５】
なお、上述の実施形態は本発明の好適な実施の一例である。ただし、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施が可能である。多様化の構成例およびそれに付随する効果例を以下に列挙する。
エミッタ／ペース真性接合幅がサブミクロン以下にまで縮小でき、ＩＣの消費電流の大幅な低減が図れる。また、エミッタ微細化に伴う電流増幅率の低下が抑制でき、高周波特性、信頼性に優れたＨＢＴ提供することができる。更に、真性エミッタ領域よりも大きなエミッタ電極をエミッタコンタクト層上に安定に設置できるため、真性エミッタ面積を縮小してもエミッタ電極面積は一定に保つことができる。このため、微細化に伴うエミッタ電極メタルの剥離や位置ズレ、配線との接合不良が大幅に回避され大規模集積回路の歩留まり向上が望める。
【００３６】
【発明の効果】
以上説明したように、本発明のヘテロ接合バイポーラトランジスタは、メサ型ヘテロ接合バイポーラトランジスタに構成され、エミッタ層は故意に不純物をドーピングしていないアンドープ半導体の第１エミッタ領域と、第２導電型ドーパントをドーピングした半導体の第２エミッタ領域とから成り、第２エミッタ領域が第１エミッタ領域の全体を囲って構成されている。本構成によれば、ｐ型ドーパントのイオン注入によりアンドープＩｎＰ層内にガードリング領域として機能するｐ型ＩｎＰ領域を形成すると同時に、トランジスタ動作に寄与する真性エミッタ領域を微細化することができる。
【図面の簡単な説明】
【図１】本発明のヘテロ接合バイポーラトランジスタおよびその製造方法の実施形態を示したＩｎＰ／ＩｎＧａＡｓＨＢＴの断面構造図である。
【図２】エミッタコンタクト層を順次エピタキシャル成長させたＨＢＴエピ層構造を示している。
【図３】微細寸法でパタニングされたフォトレジストをマスクとして、Ｂｅイオンを注入する工程を示している。
【図４】イオン注入したＢｅを活性化させアンドープＩｎＰ層内にｐ型領域を形成する工程を示している。
【図５】ＩｎＧａＡｓベース層を露出させる工程を示している。
【図６】オーミック性電極メタルを形成する工程を示している。
【図７】トランジスタ全面にパシベーション膜を皮膜する工程を示している。
【符号の説明】
１ 半絶縁性ＩｎＰ基板
２ バッファー層
３ ｎ＋−ＩｎＰサブコレクタ層
４ ｎ＋−ＩｎＧａＡｓコレクタコンタクト層
５ ｎ＋−ＩｎＰエッチングストッパー層
６ アンドープＩｎＧａＡｓコレクタ層
７ ｐ＋−ＩｎＧａＡｓベース層
８ アンドープＩｎＰエミッタ層
９ ｎ＋−ＩｎＰエミッタコンタクト層
１０ ｎ＋−ＩｎＧａＡｓエミッタコンタクト層
１１ 第１エミッタ領域
１２ 第２エミッタ領域
１３ エミッタ電極
１４ ベース電極
１５ コレクタ電極
１６ フォトレジスト
１７ Ｂｅイオン注入領域
１８ ｐ−ＩｎＰ領域
１９ フォトレジスト
２０ ＢＣＢ（有機絶縁パシベーション膜）
【発明の属する技術分野】
本発明は、ヘテロ接合バイポーラトランジスタおよびその製造方法に関し、特に、低消費電力回路への適用を目的とした微細なトランジスタ寸法を有し、信頼性、高電流増幅率、高周波特性に優れたヘテロ接合バイポーラトランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
従来、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、エミッタにベースよりも広いバンドギャップを有する半導体材料を用いることにより、ホモ接合バイポーラトランジスタに較べてエミッタよりベースの不純物濃度を高めても高い電流増幅率を維持でき、ベース層の薄層化とべース抵抗の低減を同時に実現できる。このため、超高速動作が可能になる利点を有する。更にＩＩＩ−Ｖ族化合物半導体を用いると、材料の選択によりへテロ接合の組合せ自由度が広がる。また、電子デバイスのみならず光デバイスとの融合も可能になる等、利点が増大する。
【０００３】
ＩＩＩ−Ｖ族化合物半導体ＨＢＴでは、特に、エミッタ材料にＩｎＰ、ベース材料にＩｎＧａＡｓを用いたｎ−ｐ−ｎ型ＩｎＰ／ＩｎＧａＡｓＨＢＴにおいて、ＩｎＧａＡｓの優れた電子輸送特性により、高速性能の指標である電流利得遮断周波数ｆＴおよび最高発振周波数ｆｍａｘが３００ＧＨｚを越える、バイポーラトランジスタの中での最高性能が得られている。
【０００４】
【特許文献１】
特開平０５−０２９３３６号公報
【特許文献２】
特開平０８−２８８２９７号公報
【非特許文献１】
「Ｓ．Ｋｒｉｓｈｎａｎ．Ｚ．Ｇｒｉｆｆｉｔｈ，Ｍ．Ｕｒｔｅａｇａ，Ｙ．Ｗｅｉ，Ｄ．Ｓｃｏｔｔ，Ｍ．Ｄａｈｌｓｔｒｏｍ．Ｎ．Ｐａｒｔｈａｓａｒａｔｈｙ ａｎｄ Ｍ．Ｒｏｄｗｅｌｌ．Ｐｒｏｃ．ＩＥＥＥ ＧａＡｓ ＩＣ Ｓｙｍｐｏｓｉｕｍ，２００２，ｐｐ．２９４−２９６．」
【非特許文献２】
「Ｙ、Ｍａｔｓｕｏｋａ．Ｓ．Ｙａｍａｈａｔａ，Ｋ、Ｋｕｒｉｓｈｉｍａ．ａｎｄ．Ｉｔｏ，Ｊｐｎ．Ｊ．ｐｐｌ．Ｐｈｙｓ、Ｖｏ１．３５（１９９６）ｐｐ．５６４６−５６５４」
【０００５】
実際、非特許文献１にＨＢＴ分周器ＩＣに関する記載がある。
本記載のように、平面寸法０．７μｍ×８μｍの微細エミッタを有するＩｎＰ／ＩｎＧａＡｓＨＢＴ分周器ＩＣが試作され、８７ＧＨｚもの高い周波数でのスタティック分周動作が確認されている。加えて、ＩｎＰ／ＩｎＧａＡｓＨＢＴは、エミッタ／ベース接合のターンオン電圧が低いため、ＩＣ低消費電力化に有利である。また、プロセス上では、特に、エッチング加工において、ＩｎＧａＡｓとＩｎＰに対して各々が完壁な選択ウェットエッチング溶液を用いることができる。このため、エッチングのウェハー面内均一性に優れる。また、閾値に相当するエミッタ／ベース接合間ターンオン電圧のウェハー面内均一性が優れていることと含わせて、ＩｎＰ／ｌｎＧａＡｓＨＢＴは、大規模ＩＣを構成するデバイスとして期待できる。
【０００６】
これらＨＢＴの製作に関して、通常エピタキシャル成長により積層されたＨＢＴ構造を上層側から順にエッチング加工し、エミッタ、ベース、コレクタの各電極を形成する製造方法がとられており、メサ型トランジスタ構造となる。ＩｎＰ／ＩｎＧａＡｓＨＢＴでは、ＩｎＧａＡｓ、ｌｎＰ層の選択エッチングを有効に活用して、ベース層、コレクタコンタクト層を露出させ、蒸着リフトオフ法によりｐ型オーミック電極メタルをベース層に、並びにｎ型オーミック電極メタルをエミッタコンタクト層およびコレクタコンタクト層に、各々を形成する。更にエッチングによる素子間分離を行い、ポリイミド、ＢＣＢ等のスピンコーティング有機絶縁膜で半導体表面をパシベーションする工程が一般的である。
【０００７】
本発明と技術分野の類似する上記の特許文献１は、ヘテロ接合バイポーラトランジスタの動作状態において、完全に空乏化するかまたは第２の導電型を有するワイドギャップ半導体よりなり、ベース領域の厚さよりも長い幅を有し、エミンタメサの周辺すべてを囲むようにエミッタメサに対してセルフアライン形成されたガードリングとエミッタメサの上及びエミッタメサの側壁とは隔離し、ガードリングに対してセルフアライン形成されたベース電極と平坦性を確保されベース電極の上まで伸張するエミッタ電極とを、有して構成している。
【０００８】
また、上記の特許文献２は、半導体基板上に、コレクタ層、ベース層、ベース層よりもバンドギャップの大きな半導体からなるエミッタ層、および、エミッタ層よりもバンドギャップの小さな半導体からなるエミッタコンタクト層で構成されるメサ型のヘテロ接合バイポーラトランジスタに関する発明であり、バンドギャップが厚さ方向に対して一定としたエミッタ層に外接して、エミッタ／ベース接合の周辺長部分にステップ状のエミッタガードリング構造を有することを特徴としている。
【０００９】
【発明が解決しようとする課題】
しかしながら、このようなメサ型構造を有するＩｎＰ／ＩｎＧａＡｓ系のヘテロ接合バイポーラトランジスタ（ＨＢＴ）の平面寸法は、エミッタメサエッチングのマスク寸法に大きく依存する。更にエミッタ領域の縮小を図るには、非特許文献２に記載されているように、エミッタコンタクト及びエミッタを構成するＩｎＧａＡｓ層、ＩｎＰ層ヘサイドエッチングを加えることにより、エミッタ平面領域をエッチングマスク寸法よりも縮小することは可能である。しかし、ウェットエッチングによるサイドエッチング量の制御は、ウェハー面内均一性および再現性に課題があり、大規模集積回路への適用は難しい。従って、エミッタメサエッチングマスク寸法を縮小することが、トランジスタ微細化に必須である。しかしながら、公知の光リソグラフィー技術では、フォトレジストのアスペクト比を考慮するとサブミクロンパタンが限界となる問題点を有する。
【００１０】
ＨＢＴ微細化のもう一つの課題は、エミッタコンタクト層上へのエミッタオーミック電極の形成である。エミッタメサ寸法の微細化に伴うエミッタ電極寸法の縮小は、エミッタコンタクト抵抗の増大を招くばかりか、エミッタ電極メタルの剥離や配線とのコンタクト不良を招く原因となり、大規模集積回路の歩留まり低下要因となることが懸念される。
【００１１】
微細エミッタメサ平面寸法よりも大きなエミッタ電極を形成する方策として、特許文献１に例示されているように、微細エミッタメサの周囲にシリコン酸化膜やシリコン窒化膜の無機絶縁膜を埋め込み、エミッタコンタクト層と無機絶縁膜を含んだ平面領域にエミッタ平面寸法よりも大きな面積のエミッタ電極を形成することができる。しかし、エミッタメサ周囲に無機絶縁膜をエミッタメサの高さとほぼ同じ膜厚になるように埋め込むことは、制御性に乏しく面内均一性および再現性に難があり、大規模集積回路への適用は難しい。
【００１２】
また、エミッタメサ平面寸法の縮小に伴いエミッタメサの周辺長と外部ベース領域の間に表面再結合リーク電流が発生し、電流増幅率を著しく低下させる。これは、エミッタ真性領域に対する周辺長の比率が増加するに伴い顕著になる。この表面再結合リーク電流を抑制するため、外部ベース層表面のエミッタメサ周辺に、ガードリング構造と称する再結合リーク電流抑制領域を設けることが有効である。これは、ＧａＡｓ系ＨＢＴで良く用いられており、簿層化されたエミッタ層が空乏化することにより、エミッタメサ周辺とベース層間に発生する過剰なリーク電流を抑制するものである。
【００１３】
比較的に表面再結合速度が小さいＩｎＧａＡｓをベース層に用いるＩｎＰ／ＩｎＧａＡｓＨＢＴでも、エミッタ周辺のガードリング構造は必要不可欠であり、特許文献２に例示されるように、ＩｎＰエミッタ層を途中までエッチングして階段形状を形成し、下層ＩｎＰの迫り出し領域をガードリング領域として機能させている。しかしながら、この手法では、ガードリング領域を完全に空乏化させるためにかなり薄く（例えば１０ｎｍ以下）下層ＩｎＰを残す必要があり、そのためのＩｎＰエミッタ層のエッチング制御が課題である。
【００１４】
本発明は、高い電流増幅率を有し高周波特性に優れたヘテロ接合バイポーラトランジスタおよびその製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
かかる目的を達成するため、本発明のヘテロ接合バイポーラトランジスタは、半絶縁性基板上に第１導電型ドーパントをドーピングしたサブコレクタ層と、第１導電型ドーパントをドーピングしたコレクタコンタクト層およびコレクタ層と、第１導電型とは反対の導電性を示す第２導電型ドーパントを高濃度ドーピングしたベース層と、該ベース層よりもバンドギャップの大きいエミッタ層と、第１導電型ドーパントを高濃度ドーピングしたエミッタコンタクト層とでメサ型ヘテロ接合バイポーラトランジスタに形成され、エミッタ層は不純物をドーピングしていないアンドープ半導体の第１エミッタ領域と第２導電型ドーパントをドーピングした半導体の第２エミッタ領域とから成り、該第２エミッタ領域が第１エミッタ領域の全体を囲って構成されたことを特徴としている。
【００１６】
また、上記のエミッタ層とエミッタコンタクト層、およびエミッタ層とベース層の接合面において、第１エミッタ領域と第２エミッタ領域とがエミッタコンタクト層およびベース層と接しているとよい。
【００１７】
さらに、上記エミッタ層とエミッタコンタクト層から成るエミッタメサの側壁がエミッタコンタクト層と第２エミッタ領域と連続して構成され、このエミッタメサ側壁には第１エミッタ領域が含まれず、ベース層がＩｎＧａＡｓで、エミッタ層がＩｎＰで夫々構成され、エミッタコンタクト層に少なくともＩｎＧａＡｓを含むとよい。
【００１８】
本発明のヘメサ型ヘテロ接合バイポーラトランジスタの製造方法は、ヘテロ接合バイポーラトランジスタは、エミッタコンタクト層上の所定の位置にパタニングしたフォトレジストあるいは絶縁膜をマスクとして、第２導電型不純物を少なくとも第２導電型ベース層に到達する加速電圧およびエミッタコンタクト層の第１導電型ドーパントのドーピング濃度を１／１０から１／１００の範囲になる第２導電型ドーパント濃度を満たす注入ドープ量で、エミッタコンタクト層およびエミッタ層にイオン注入を行う工程と、フォトレジストマスクあるいは絶縁膜を除去した後、活性化アニールを実施し第２導電型不純物をイオン注入した該エミッタ層の一部に第２導電型を有する第２エミッタ領域を形成する工程と、イオン注入用マスクとして使用したフォトレジストあるいは絶縁膜パタニングよりも大きな面積を有し、エミッタコンタクト層上の第２導電型不純物がイオン注入されない第１エミッタ領域全体とその周りの第２エミッタ領域の一部とを含む位置にパタニングしたフォトレジストをエッチングマスクとして、エミッタコンタクト層および第２エミッタ領域をエッチング除去しベース層を露出させる工程と、ベース層上にオーミック電極メタルおよびエミッタコンタクト層上にオーミック電極メタルを形成する工程と、を有して成ることを特徴としている。
【００１９】
また、上記第１導電型ドーパントのドーピング濃度よりより低いドーピング濃度は、同じイオンが注入されたエミッタコンタクト層に対してはｐ型領域が形成されることがない様に低くする。より好ましくは、エミッタコンタクト層の高濃度ｎ型ドーピング濃度に対して１／１０から１／１００の範囲内とし、高濃度ｎ型ドーピングされたエミッタコンタクト層のキャリア濃度に与える影響を、より低くするとよい。
【００２０】
【発明の実施の形態】
次に、添付図面を参照して、本発明によるヘテロ接合バイポーラトランジスタおよびその製造方法の実施の形態を詳細に説明する。図１〜図７を参照すると、本発明のヘテロ接合バイポーラトランジスタおよびその製造方法の一実施形態が示されている。図１は実施例のヘテロ接合バイポーラトランジスタの断面構造例であり、図２〜図７はＩｎＰ／ＩｎＧａＡｓＨＢＴの製造工程を示すトランジスタ断面構造図である。
【００２１】
図１は、微細な真性エミッタを有し、エミッタ電極を、少なくとも真性エミッタ領域よりも大きな面積になるようにエミッタコンタクト層上に安定に形成し、優れた再結合リーク電流抑制領域を具備するＩｎＧａＡｓ／ＩｎＰＨＢＴの断面構造の概略を示す。
【００２２】
トランジスタ動作領域であるアンドープＩｎＰエミッタ領域（真性エミッタ領域）の周囲を、Ｐ型ＩｎＰ領域が挟む形で構成されているＩｎＰエミッタ層上の高濃度ｎ型ＩｎＰと高濃度ｎ型ＩｎＧａＡｓ層から成るエミッタコンタクト上に、エミッタ電極１３が設置される。真性エミッタ領域として機能するアンドープＩｎＰエミッタ領域（第１エミッタ領域１１）にはエミッタコンタクト層からキャリアが注入されるが、ｐ型ＩｎＰエミッタ領域（第２エミッタ領域１２）にはエミッタコンタクト層からのキャリアは注入されない。これにより、実効的なエミッタ／ベース接合は、第１エミッタ領域１１とベース層７との接合面になる。
また、ＨＢＴ動作において、真性エミッタ電流が流れる第１エミッタ領域１１を第２エミッタ領域１２が囲むことにより、高濃度ｐ型ＩｎＧａＡｓベースとＩｎＰエミッタメサ周辺部に発生する過剰な再結合リーク電流を、抑制することが可能になる。
【００２３】
図１で表される様な微細真性エミッタを有し、エミッタ電極１３を少なくとも真性エミッタ領域よりも大きな面積でエミッタコンタクト層上に安定に形成し、優れた再結合リーク電流抑制領域を具備するＩｎＧａＡｓ／ＩｎＰ ＨＢＴを製造する。このためには、微細寸法の残しフォトレジストパタニングをエミッタコンタクト層上に形成し，このフォトレジストパタニングをマスクとしてｐ型不純物であるＢｅをイオン注入する。このＢｅイオン注入の加速電圧は、少なくともエミッタコンタクト層とエミッタ層を深さ方向全体に亘ってＢｅイオンが到達できる加速電圧とする。
【００２４】
イオン注入ドープ量は、エミッタコンタクト層の高濃度ｎ型ドーピング濃度に対して、１／１０から１／１００の範囲内にアクセプター濃度が入るように選択する。フォトレジストマスクを除去した後に活性化アニールを施すことで、アンドープＩｎＰ層にｐ型領域が形成される。しかし、同じＢｅイオンが注入されたエミッタコンタクト層に対しては、ｐ型領域が形成されることはない。これは、Ｂｅイオン注入ドープ量をエミッタコンタクト層のｎ型ドーピング濃度に対してかなり低く抑えているために、高濃度ｎ型ドーピングされたエミッタコンタクト層のキャリア濃度には殆ど影響を与えないためである。
【００２５】
次に、エミッタコンタクト層上にフォトレジストパタニングを行い、ＩｎＧａＡｓとＩｎＰで構成されるエミッタコンタクト層とＩｎＰエミッタ層をエッチングし、ＩｎＧａＡｓベース層７を露出させる。ここでエッチングマスクとして用いたフォトレジストパタニングの領域は、Ｂｅイオン注入マスクに用いたフォトレジストパタニング領域を全て含むものとする。エッチングマスクとして用いたフォトレジストの除去後、露出した外部ベース層上にオーミック性ベース電極メタル１４を、またエミッタコンタクト層上にオーミック性エミッタ電極メタル１３を、夫々形成する。
【００２６】
（作用）
本実施の形態により、トランジスタ動作に寄与する真性ＩｎＰエミッタ領域１１の周囲に、ｐ型ＩｎＰエミッタ領域１２が形成される。このことにより、ＩｎＧａＡｓベース層７とエミッタメサ側壁間で発生する表面再結合リーク電流が抑制され、エミッタ寸法の縮小に伴う電流増幅率の低下を防ぐことが可能になる。
更に、真性エミッタ領域全てを含み、真性エミッタ領域よりも大きな面積を有するオーミック性エミッタ電極をエミッタコンタクト層上に安定に形成することができる。このため、エミッタ寸法の縮小に伴う集積回路の歩留まりを向上させることが可能になる。また、高い電流増幅率を有し、高周波特性に優れた低消費電力大規模集積回路を提供することができる。
【００２７】
（製造方法の実施例）
本発明によるＩｎＰ／ＩｎＧａＡｓＨＢＴの製造方法を、図２のＨＢＴ断面構造図を用いて説明する。図２は、エミッタコンタクト層を順次エピタキシャル成長させたＨＢＴエピ層構造を示している。本図２において、半絶縁性ＩｎＰ基板（１）上にＭＯＶＰＥ、ガスソースＭＢＥ等のエピタキシャル成長法によって、ＩｎＰおよびＩｎＧａＡｓパッファー層２、高濃度ｎ型不純物をドーピングしたＩｎＰサブコレクタ層３、コレクタにオーミック性電極を形成するための高濃度ｎ型ドーピングＩｎＧａＡｓコレクタコンタクト層４、選択ウェットエッチング時のエッチングストッパー層として働く高濃度ｎ型ドーピングＩｎＰ層５、故意にドーピングしていない（アンドープ）ＩｎＧａＡｓコレクタ層６、炭素を高濃度ドーピングしたｐ型ＩｎＧａＡｓベース層７、故意にドーピングしていない（アンドープ）ＩｎＰエミッタ層８、高濃度ｎ型不純物をドーピングしたＩｎＰ９と、高濃度ｎ型不純物をドーピングしたＩｎＧａＡｓから成るエミッタコンタクト層１０を、順次エピタキシャル成長させたＨＢＴエピ層構造を示している。
【００２８】
図３は、フォトリソグラフィ技術により微細寸法でパタニングされた幅０．４μｍ程度のフォトレジスト１６をマスクとしてＢｅイオンを注入する工程を示している。Ｂｅイオン注入の加速電圧は、Ｒｐ（注入イオンの平均飛程距離）＋△Ｒｐ（分散）が少なくとも上記ＩｎＧａＡｓとＩｎＰから成るエミッタコンタクト層とアンドープＩｎＰ層全体に到達するように選ぶ。例えば、ＩｎＧａＡｓエミッタコンタクト層、ＩｎＰエミッタコンタクト層、ＩｎＰエミッタ層の層厚が、各々１００ｎｍ、３０ｎｍ、７０ｎｍの場合は、６０ｋｅＶとなる。Ｂｅイオンの注入ドープ量は、４×１０１９／ｃｍ３程度の高濃度にｎ型不純物をドーピングしたＩｎＧａＡｓエミッタコンタクト層およびＩｎＰエミッタコンタクト層のドーピング濃度を殆ど低下させることがなく、同時にアンドープＩｎＰ層内に１×１０１９／ｃｍ３程度の高濃度にｐ型領域を形成できるように選択する。
【００２９】
図４は、フォトレジストを除去した後にアニールを実施し、イオン注入したＢｅを活性化させアンドープＩｎＰ層内（参照；図２の８）にｐ型ＩｎＰ領域１８を形成する工程を示している。アニール温度は、６００〜７００℃程度で、活性化率を向上させるためにラピッドサーマルアニーリング法を用いる。
【００３０】
図５は、少なくともＩｎＰエミッタ層（参照；図２の８）内に形成されたｐ型ＩｎＰ領域（参照；図４の１８）が、Ｂｅイオンが注入されていない真性アンドープＩｎＰ領域を挟む平面領域を含むように、ＩｎＧａＡｓエミッタコンタクト層上にパタニングされた幅０．８μｍ程度のフォトレジスト１９をエッチングマスクにして、ＩｎＧａＡｓエミッタコンタクト層、ＩｎＰエミッタコンタクト層、ｐ型ＩｎＰエミッタ領域を順次エッチングし、ＩｎＧａＡｓベース層を露出させる工程を示している。エッチング方法は、塩素ガスをベースとしたＥＣＲ−ＲＩＥあるいはＩＣＰ−ＲＩＥのドライエッチング法と、クエン酸水溶液／過酸化水素水および塩酸／リン酸／酢酸溶液による選択ウェットエッチング法を用いる。
【００３１】
図６は、上記エッチングマスクに用いたフォトレジストを除去した後、外部ＩｎＧａＡｓベース層上（参照；図２の７）およびＩｎＧａＡｓエミッタコンタクト層上（参照；図２の１０）に、オーミック性電極メタルを形成する工程を示している。本実施例では、各オーミック性電極は非セルフアラインでパターンを規定し蒸着・リフトオフ法で電極を形成する。ベース電極１４としてＰｔ／Ｔｉ／Ｐｔ／ＡｕあるいはＴｉ／Ｐｔ／Ａｕ、エミッタ電極１３としてＴｉ／Ｐｔ／Ａｕの積層構造を用いる。ここでエミッタ電極幅は、０．６μｍ程度である。
【００３２】
図７は、上記エミッタ電極（（参照；図６の１３）、ベース電極（（参照；図６の１４）を含むエミッタ／ベースメサ型構造上にパタニングされたフォトレジストマスクを用いて、ｐ型ＩｎＧａＡｓベース層、アンドープＩｎＧａＡｓコレクタ層、ｎ型ＩｎＰエッチングストッパー層を選択ウェットエッチング法で除去し、高濃度ドーピングｎ型ＩｎＧａＡｓコレクタコンタクト層を露出させる。本処理後、ＩｎＧａＡｓコレクタコンタクト層上にオーミック性コレクタ電極を蒸着・リフトオフ法で形成し、素子間分離を行い、トランジスタ全面にパシベーション膜を皮膜する工程を示している。各半導体層のエッチングには、クエン酸水溶液／過酸化水素水および塩酸／リン酸／酢酸溶液による選択ウェットエッチングを使用している。コレクタ電極１５として、Ｔｉ／Ｐｔ／Ａｕの積層構造を用いる。パシベーション膜は、ＢＣＢ・ポリイミド等の有機絶縁膜およびシリコン酸化膜、シリコン窒化膜等の無機絶縁膜が適用可能である。
【００３３】
なお、本実施例においては、特にＩｎＰ／ＩｎＧａＡｓＨＢＴの典型的な構造について説明したが、本発明はこれらに限定されるものではなく、エミッタにＩｎＡＩＡｓ層を用いたＩｎＡＩＡｓ／ＩｎＧａＡｓＨＢＴあるいはコレクタにＩｎＧａＡｓＰ層およびＩｎＰ層を導入し高耐圧化を図ったダブルヘテロＨＢＴ構造にも適用可能であることは言うまでもない。また、本実施例ではｐ型不純物としてＢｅを採用したが、Ｍｇ、Ｃ、Ｚｎ、Ｃ等の他のｐ型不純物のイオン注入を行っても適用可能である。
【００３４】
図３ではイオン注入マスクとして幅０．３μｍ程度のフォトレジスト１６を例示したが、これはシリコン酸化膜やシリコン窒化膜等の無機絶縁膜を用いてもイオン注入マスクに適用できる。ＩｎＧａＡｓエミッタコンタクト層全面にシリコン酸化膜やシリコン窒化膜等の無機絶縁膜を堆積し、光リソグラフィーにより上記幅０．３μｍ程度にパタニングされたフォトレジストをマスクに反応性イオンエッチング（ＲＩＥ）で無機絶緑膜を加工する。等方性ＲＩＥを用いることにより加工された無機絶縁膜の寸法は、更に０．２〜０．１μｍまで縮小することが可能になる。
【００３５】
なお、上述の実施形態は本発明の好適な実施の一例である。ただし、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施が可能である。多様化の構成例およびそれに付随する効果例を以下に列挙する。
エミッタ／ペース真性接合幅がサブミクロン以下にまで縮小でき、ＩＣの消費電流の大幅な低減が図れる。また、エミッタ微細化に伴う電流増幅率の低下が抑制でき、高周波特性、信頼性に優れたＨＢＴ提供することができる。更に、真性エミッタ領域よりも大きなエミッタ電極をエミッタコンタクト層上に安定に設置できるため、真性エミッタ面積を縮小してもエミッタ電極面積は一定に保つことができる。このため、微細化に伴うエミッタ電極メタルの剥離や位置ズレ、配線との接合不良が大幅に回避され大規模集積回路の歩留まり向上が望める。
【００３６】
【発明の効果】
以上説明したように、本発明のヘテロ接合バイポーラトランジスタは、メサ型ヘテロ接合バイポーラトランジスタに構成され、エミッタ層は故意に不純物をドーピングしていないアンドープ半導体の第１エミッタ領域と、第２導電型ドーパントをドーピングした半導体の第２エミッタ領域とから成り、第２エミッタ領域が第１エミッタ領域の全体を囲って構成されている。本構成によれば、ｐ型ドーパントのイオン注入によりアンドープＩｎＰ層内にガードリング領域として機能するｐ型ＩｎＰ領域を形成すると同時に、トランジスタ動作に寄与する真性エミッタ領域を微細化することができる。
【図面の簡単な説明】
【図１】本発明のヘテロ接合バイポーラトランジスタおよびその製造方法の実施形態を示したＩｎＰ／ＩｎＧａＡｓＨＢＴの断面構造図である。
【図２】エミッタコンタクト層を順次エピタキシャル成長させたＨＢＴエピ層構造を示している。
【図３】微細寸法でパタニングされたフォトレジストをマスクとして、Ｂｅイオンを注入する工程を示している。
【図４】イオン注入したＢｅを活性化させアンドープＩｎＰ層内にｐ型領域を形成する工程を示している。
【図５】ＩｎＧａＡｓベース層を露出させる工程を示している。
【図６】オーミック性電極メタルを形成する工程を示している。
【図７】トランジスタ全面にパシベーション膜を皮膜する工程を示している。
【符号の説明】
１ 半絶縁性ＩｎＰ基板
２ バッファー層
３ ｎ＋−ＩｎＰサブコレクタ層
４ ｎ＋−ＩｎＧａＡｓコレクタコンタクト層
５ ｎ＋−ＩｎＰエッチングストッパー層
６ アンドープＩｎＧａＡｓコレクタ層
７ ｐ＋−ＩｎＧａＡｓベース層
８ アンドープＩｎＰエミッタ層
９ ｎ＋−ＩｎＰエミッタコンタクト層
１０ ｎ＋−ＩｎＧａＡｓエミッタコンタクト層
１１ 第１エミッタ領域
１２ 第２エミッタ領域
１３ エミッタ電極
１４ ベース電極
１５ コレクタ電極
１６ フォトレジスト
１７ Ｂｅイオン注入領域
１８ ｐ−ＩｎＰ領域
１９ フォトレジスト
２０ ＢＣＢ（有機絶縁パシベーション膜）
Claims (6)
- 半絶縁性基板上に第１導電型ドーパントをドーピングしたサブコレクタ層と、
前記第１導電型ドーパントをドーピングしたコレクタコンタクト層およびコレクタ層と、
前記第１導電型とは反対の導電性を示す第２導電型ドーパントを高濃度ドーピングしたベース層と、
該ベース層よりもバンドギャップの大きいエミッタ層と、
前記第１導電型ドーパントを高濃度ドーピングしたエミッタコンタクト層とでメサ型ヘテロ接合バイポーラトランジスタに形成され、
前記エミッタ層は不純物をドーピングしていないアンドープ半導体の第１エミッタ領域と前記第２導電型ドーパントをドーピングした半導体の第２エミッタ領域とから成り、該第２エミッタ領域が前記第１エミッタ領域の全体を囲って構成されたことを特徴とするヘテロ接合バイポーラトランジスタ。 - 前記エミッタ層とエミッタコンタクト層、および前記エミッタ層とベース層の接合面において、前記第１エミッタ領域と第２エミッタ領域とが前記エミッタコンタクト層およびベース層と接して構成されたことを特徴とする請求項１に記載のヘテロ接合バイポーラトランジスタ。
- 前記エミッタ層とエミッタコンタクト層から成るエミッタメサの側壁が前記エミッタコンタクト層と第２エミッタ領域と連続して構成され、該エミッタメサ側壁には前記第１エミッタ領域が含まれないことを特徴とする請求項１または２に記載のヘテロ接合バイポーラトランジスタ。
- 前記ベース層がＩｎＧａＡｓで、前記エミッタ層がＩｎＰで夫々構成され、前記エミッタコンタクト層に少なくともＩｎＧａＡｓを含むことを特徴とする請求項１から３の何れかに記載のヘテロ接合バイポーラトランジスタ。
- エミッタコンタクト層上の所定の位置にパタニングしたフォトレジストあるいは絶縁膜をマスクとして、第２導電型不純物を少なくとも第２導電型ベース層に到達する加速電圧およびエミッタコンタクト層の第１導電型ドーパントのドーピング濃度よりより低いドーピング濃度になる第２導電型ドーパント濃度を満たす注入ドープ量で、エミッタコンタクト層およびエミッタ層にイオン注入を行う工程と、
前記フォトレジストマスクあるいは絶縁膜を除去した後に活性化アニールを実施し、前記第２導電型不純物をイオン注入した該エミッタ層の一部に第２導電型を有する第２エミッタ領域を形成する工程と、
前記フォトレジストマスクあるいは絶縁膜を除去した後に活性化アニールを実施し、前記第２導電型不純物をイオン注入した該エミッタ層の一部に第２導電型を有する第２エミッタ領域を形成する工程と、
前記イオン注入用マスクとして使用したフォトレジストあるいは絶縁膜パタニングよりも大きな面積を有し、前記エミッタコンタクト層上の第２導電型不純物がイオン注入されない第１エミッタ領域全体とその周りの第２エミッタ領域の一部とを含む位置にパタニングしたフォトレジストをエッチングマスクとして、前記エミッタコンタクト層および第２エミッタ領域をエッチング除去しベース層を露出させる工程と、
前記ベース層上にオーミック電極メタルおよびエミッタコンタクト層上にオーミック電極メタルを形成する工程と、を有して成ることを特徴とするメサ型ヘテロ接合バイポーラトランジスタの製造方法。 - 前記第１導電型ドーパントのドーピング濃度よりより低いドーピング濃度は、前記エミッタコンタクト層の高濃度ｎ型ドーピング濃度に対して１／１０から１／１００の範囲内とし、前記高濃度ｎ型ドーピングされたエミッタコンタクト層のキャリア濃度に与える影響をより低くしたことを特徴とする請求項５に記載のメサ型ヘテロ接合バイポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003033005A JP2004247362A (ja) | 2003-02-10 | 2003-02-10 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003033005A JP2004247362A (ja) | 2003-02-10 | 2003-02-10 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004247362A true JP2004247362A (ja) | 2004-09-02 |
Family
ID=33019122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003033005A Pending JP2004247362A (ja) | 2003-02-10 | 2003-02-10 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004247362A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008218636A (ja) * | 2007-03-02 | 2008-09-18 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法および半導体装置 |
-
2003
- 2003-02-10 JP JP2003033005A patent/JP2004247362A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008218636A (ja) * | 2007-03-02 | 2008-09-18 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法および半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3628873B2 (ja) | 半導体装置及びその製造方法 | |
| US10636897B2 (en) | Semiconductor device having a collector layer including first-conductivity-type semiconductor layers | |
| JPH09102504A (ja) | 自己整列サブミクロンヘテロ接合バイポーラトランジスタおよびその製造方法 | |
| US6885042B2 (en) | Hetero-junction bipolar transistor and a manufacturing method of the same | |
| JP2003518776A (ja) | コレクタ−アップ・ヘテロ接合バイポーラ・トランジスタとその製造方法 | |
| JP3507828B2 (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
| US5648666A (en) | Double-epitaxy heterojunction bipolar transistors for high speed performance | |
| US5434091A (en) | Method for making collector up bipolar transistors having reducing junction capacitance and increasing current gain | |
| JPH11186280A (ja) | バイポーラトランジスタとその製造方法 | |
| US5700701A (en) | Method for reducing junction capacitance and increasing current gain in collector-up bipolar transistors | |
| US6873029B2 (en) | Self-aligned bipolar transistor | |
| JP3874919B2 (ja) | 化合物半導体装置 | |
| US7364977B2 (en) | Heterojunction bipolar transistor and method of fabricating the same | |
| JP5329315B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP2004247362A (ja) | ヘテロ接合バイポーラトランジスタおよびその製造方法 | |
| JP3859149B2 (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
| JPH09246281A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP5290909B2 (ja) | ヘテロ接合バイポーラトランジスタの製法 | |
| JP4092597B2 (ja) | 半導体装置及びその製造方法 | |
| JP4558161B2 (ja) | ヘテロ接合型バイポーラトランジスタの製造方法 | |
| JP2005159112A (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH11121461A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP3228431B2 (ja) | コレクタアップ構造ヘテロ接合バイポーラトランジスタの製造方法 | |
| JP3221646B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP2008218636A (ja) | 半導体装置の製造方法および半導体装置 |