TWI743384B - 反並聯二極體裝置 - Google Patents

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Abstract

一種反並聯二極體裝置。所述反並聯二極體裝置包括第一半導體、第二半導體、第三半導體以及第三二極體。第一半導體的導電型為第一導電型，而第二半導體的導電型與第三半導體的導電型為第二導電型。第二半導體接觸於第一半導體，使得第一半導體與第二半導體形成第一二極體。第三半導體接觸於第一半導體，使得第一半導體與第三半導體形成第二二極體。第三二極體的第一端電性連接至第一半導體。第三二極體的第一端的導電型為第二導電型。

Description

反並聯二極體裝置
本發明是有關於一種電壓箝制裝置，且特別是有關於一種反並聯二極體裝置。
圖1是一種反並聯二極體裝置200的電路示意圖。此反並聯二極體裝置200包括二極體207、208、209、210、211以及212。此反並聯二極體裝置200可用於積體電路的靜電放電（electrostatic discharge, ESD）防護電路、電壓分壓器電路（voltage divider circuit）與電壓箝制器等等。以積體電路之靜電放電防護為例，二極體207的陰極與二極體210的陽極可耦接至積體電路的焊墊205，而二極體212的陰極與二極體209的陽極可耦接至積體電路的參考電壓端206。反並聯二極體裝置200可以提供焊墊205的電壓箝制或靜電放電防護。
在無靜電發生的正常操作狀況下，焊墊205可以傳輸訊號。當焊墊205的訊號的電壓準位高於參考電壓端206的電壓準位時，焊墊205與參考電壓端206的電壓差小於二極體210、211以及212的順向導通電壓之和。當焊墊205的訊號的電壓準位低於參考電壓端206的電壓準位時，焊墊205與參考電壓端206的電壓差小於二極體209、208以及207的順向導通電壓之和。因此，反並聯二極體裝置200不影響積體電路的正常操作。
在靜電脈衝發生於焊墊205時，若靜電脈衝為正脈衝，則靜電放電電流可以從焊墊205經由二極體210、211以及212而被導引至參考電壓端206。若靜電脈衝為負脈衝，則負靜電放電電流也可以從焊墊205經由二極體207、208以及209而被導引至參考電壓端206。
當靜電放電發生導致反並聯二極體裝置200的二極體210~212順向導通時，二極體207、208與209處於逆向偏壓狀態，相鄰兩二極體之間的節點的電壓是不確定的。亦即，二極體207、208與209三者的跨壓可能是不均衡（或是不相等）。在二極體207、208與209三者的跨壓是不均衡的情況下，具有較大跨壓的二極體可能會崩潰（被高壓擊穿），如此可能造成該二極體損壞。反之，當靜電放電發生導致反並聯二極體裝置200的二極體207~209順向導通時，二極體210、211與212處於逆向偏壓狀態，二極體210、211以及212的不均衡問題可以參照前述二極體207、208與209的相關說明來類推，故不再贅述。
本發明的一實施例提供一種反並聯二極體（Anti-parallel diode）裝置。所述反並聯二極體裝置包括第一半導體、第二半導體、第三半導體以及第三二極體。第一半導體為第一導電型，而第二半導體與第三半導體為第二導電型。第二半導體接觸於第一半導體，使得第一半導體與第二半導體形成第一二極體。第三半導體接觸於第一半導體，使得第一半導體與第三半導體形成第二二極體。第三二極體的第一端電性連接至第一半導體。第三二極體的第一端的導電型為第二導電型。
為讓本發明的上述特徵能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
在本案說明書全文(包括申請專利範圍)中所使用的「耦接（或連接）」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接（或連接）於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。
本發明下述諸實施例提供一種反並聯二極體（Anti-parallel diode）裝置，其可以儘量使在反並聯二極體裝置內的二極體的跨壓不會過大。
圖2是依照本發明的第一實施例所繪示一種反並聯二極體裝置300的佈局示意圖。圖2所示佈局是一個剖面圖。此反並聯二極體裝置300包含半導體321~327。半導體321、324以及326為第一導電型（例如N型），而半導體322、323、325以及327為第二導電型（例如P型）。在其他實施例中，所述第一導電型可以是P型，而所述第二導電型可以是N型。
圖3是依照本發明實施例說明圖2所示反並聯二極體裝置300的等效電路示意圖。請參照圖2與圖3。半導體322接觸於半導體321，形成二極體D31。半導體323接觸於半導體321，形成二極體D32。半導體322、323、325、327可以為電晶體的基極層，半導體321、324、326可以為電晶體的集極層。半導體322與323均配置在半導體321的相同表面，如圖2所示。因為二極體D31與D32共用同一個半導體321，所以可以節省積體電路的面積。
半導體325接觸於半導體324，形成二極體D33。二極體D33的第一端（例如陽極，即半導體325）經由接線312電性連接至半導體321（二極體D31與D32的第二端）。二極體D32與D33形成一個二極體串。二極體D33的第二端（例如陰極，即半導體324）經由接線313電性連接至二極體D31的第一端（例如陽極，即半導體322）。半導體327接觸於半導體326，形成二極體D34。二極體D34的第一端（例如陽極，即半導體327）經由接線312電性連接至半導體321（二極體D31與D32的第二端）。二極體D34與D31形成另一個二極體串。二極體D34的第二端（例如陰極，即半導體326）經由接線311電性連接至二極體D32的第一端（例如陽極，即半導體323）。此外如圖2所示，配置在半導體321相同表面的半導體322與323彼此之間可互相隔離且未接觸，且配置在一基板(substrate)上相同表面的半導體321、324與326彼此之間可互相隔離且未接觸。
此反並聯二極體裝置300可用於積體電路靜電放電防護、電壓分壓器與電壓箝制器等等。以積體電路之靜電放電防護為例，二極體D34的陰極（半導體326）與二極體D32的陽極（半導體323）可經由接線311電性連接至積體電路的焊墊301，而二極體D33的陰極（半導體324）與二極體D31的陽極（半導體322）可經由接線313電性連接至積體電路的參考電壓端302。
在無靜電發生的正常操作狀況下，焊墊301可以傳輸訊號。當焊墊301的訊號的電壓準位高於參考電壓端302的電壓準位時，焊墊301與參考電壓端302的電壓差小於二極體D32以及D33的順向導通電壓之和。當焊墊301的訊號的電壓準位低於參考電壓端302的電壓準位時，焊墊301與參考電壓端302的電壓差小於二極體D31以及D34的順向導通電壓之和。因此，反並聯二極體裝置300不影響積體電路的正常操作。
在靜電脈衝發生於焊墊301時，若靜電脈衝為正脈衝，則靜電放電電流可以從焊墊301經由接線311、二極體D32、接線312、二極體D33以及接線313而被導引至參考電壓端302。若靜電脈衝為負脈衝，則負靜電放電電流可以從焊墊301經由接線311、二極體D34、接線312、二極體D31以及接線313而被導引至參考電壓端302。
當正靜電放電發生導致反並聯二極體裝置300的二極體D32與D33順向導通時，二極體D34與D31處於逆向偏壓狀態。此時，二極體D32與D33之間的節點N31，可以透過二極體D31與D32的共用半導體321、接線312提供分壓電位給二極體D34與D31之間的節點N32。因此，反並聯二極體裝置300可以儘量使二極體D34的跨壓與二極體D31的跨壓不會過大，以避免損壞二極體D34與D31。反之，二極體D32與D33處於逆向偏壓狀態的跨壓問題，可以參照二極體D34與D31的相關說明來類推，故不再贅述。
圖4是依照本發明的第二實施例所繪示一種反並聯二極體裝置500的佈局示意圖。圖4所示佈局是一個剖面圖。此反並聯二極體裝置500包含半導體521~530。半導體521、524、526以及529為第一導電型（例如N型，可以為電晶體的集極層），而半導體522、523、525、527、528以及530為第二導電型（例如P型，可以為電晶體的基極層）。在其他實施例中，所述第一導電型可以是P型，而所述第二導電型可以是N型。
圖5是依照本發明實施例說明圖4所示反並聯二極體裝置500的等效電路示意圖。請參照圖4與圖5。半導體522接觸於半導體521，形成二極體D51。半導體523接觸於半導體521，形成二極體D52。半導體522與523均配置在半導體521的相同表面，如圖4所示。因為二極體D51與D52共用同一個半導體521，所以可以節省積體電路的面積。
半導體525接觸於半導體524，形成二極體D53。二極體D53的第一端（例如陽極，即半導體525）經由接線513電性連接至半導體521（二極體D51與D52的第二端）。二極體D53的第二端（例如陰極，即半導體524）經由接線514電性連接至二極體D51的第一端（例如陽極，即半導體522）。
半導體526經由接線512電性連接至半導體523。半導體527接觸於半導體526，形成二極體D54。半導體527經由接線513電性連接至半導體521。半導體528接觸於半導體526，形成二極體D55。二極體D55、D52與D53形成一個二極體串。半導體527與528均配置在半導體526的相同表面，如圖4所示。因為二極體D54與D55共用同一個半導體526，所以可以節省積體電路的面積。
半導體530接觸於半導體529，形成二極體D56。二極體D56的第一端（例如陽極，即半導體530）經由接線512電性連接至半導體526（二極體D54與D55的第二端）。二極體D56、D54與D51形成另一個二極體串。二極體D56的第二端（例如陰極，即半導體529）經由接線511電性連接至二極體D55的第一端（例如陽極，即半導體528）。此外如圖4所示，配置在半導體521相同表面的半導體522與523彼此之間可互相隔離且未接觸，配置在半導體526相同表面的半導體527與528彼此之間可互相隔離且未接觸，且配置在一基板上相同表面的半導體521、524、526與529彼此之間可互相隔離且未接觸。
此反並聯二極體裝置500可用於積體電路靜電放電防護、電壓分壓器與電壓箝制器等等。以積體電路之靜電放電防護為例，二極體D56的陰極（半導體529）與二極體D55的陽極（半導體528）可經由接線511電性連接至積體電路的焊墊501，而二極體D53的陰極（半導體524）與二極體D51的陽極（半導體522）可經由接線514電性連接至積體電路的參考電壓端502。
在無靜電發生的正常操作狀況下，焊墊501可以傳輸訊號。當焊墊501的訊號的電壓準位高於參考電壓端502的電壓準位時，焊墊501與參考電壓端502的電壓差小於二極體D55、D52以及D53的順向導通電壓之和。當焊墊501的訊號的電壓準位低於參考電壓端502的電壓準位時，焊墊501與參考電壓端502的電壓差小於二極體D56、D54以及D51的順向導通電壓之和。因此，反並聯二極體裝置500不影響積體電路的正常操作。
在靜電脈衝發生於焊墊501時，若靜電脈衝為正脈衝，則靜電放電電流可以從焊墊501經由接線511、二極體D55、接線512、二極體D52、接線513、二極體D53以及接線514而被導引至參考電壓端502。若靜電脈衝為負脈衝，則負靜電放電電流可以從焊墊501經由接線511、二極體D56、接線512、二極體D54、接線513、二極體D51以及接線514而被導引至參考電壓端502。
當靜電放電發生導致反並聯二極體裝置500的二極體D55、D52與D53順向導通時，二極體D56、D54與D51處於逆向偏壓狀態。當二極體D56、D54與D51處於逆向偏壓狀態時，二極體D55與D52之間的節點N51，可以透過二極體D54與D55的共用半導體526、接線512提供分壓電位給二極體D56與D54之間的節點N52，而二極體D52與D53之間的節點N53，可以透過二極體D51與D52的共用半導體521、接線513提供分壓電位給二極體D54與D51之間的節點N54。因此，反並聯二極體裝置500可以儘量使二極體D56、D54與D51的逆向跨壓不會過大，以避免損壞該些二極體。反之，二極體D55、D52與D53處於逆向偏壓狀態的跨壓問題，可以參照二極體D56、D54與D51的相關說明來類推，故不再贅述。
相較於本發明的第一實施例的反並聯二極體裝置300，反並聯二極體裝置500可以提供較大的正常操作信號範圍，更多輸出分壓電壓，或較大的箝制電壓。
圖6是依照本發明的第三實施例所繪示一種反並聯二極體裝置700的佈局示意圖。圖6所示佈局是一個剖面圖。此反並聯二極體裝置700包含半導體721~730。在圖6所示實施例中，半導體721、724、726以及729為第一導電型（例如P型，可以為電晶體的基極層），半導體722、727以及730為第二導電型（例如N型，可以為電晶體的集極層），而半導體723、725以及728亦為第二導電型（例如N型，可以為電晶體的射極層）。在其他實施例中，所述第一導電型可以是N型，而所述第二導電型可以是P型。
圖7是依照本發明實施例說明圖6所示反並聯二極體裝置700的等效電路示意圖。請參照圖6與圖7。半導體722接觸於半導體721，形成二極體D71。半導體723接觸於半導體721，形成二極體D72。半導體721配置在半導體722與723之間，如圖6所示。因為二極體D71與D72共用同一個半導體721，所以可以節省積體電路的面積。
於圖6所示實施例中，半導體724被放置在半導體722上。半導體725接觸於半導體724，形成二極體D73。二極體D73的第一端（例如陰極，即半導體725）經由接線713電性連接至半導體721（二極體D71與D72的第二端）。二極體D73的第二端（例如陽極，即半導體724）經由接線714電性連接至二極體D71的第一端（例如陰極，即半導體722）。
半導體726配置在半導體727與728之間，如圖6所示。半導體726可以作為基極，半導體727可以作為集極，而半導體728可以作為射極。半導體726經由接線712電性連接至半導體723。半導體727接觸於半導體726，形成二極體D74。半導體727經由接線713電性連接至半導體721。半導體728接觸於半導體726，形成二極體D75。二極體D75、D72與D73形成一個二極體串。因為二極體D74與D75共用同一個半導體726，所以可以節省積體電路的面積。
半導體730接觸於半導體729，形成二極體D76。二極體D76的第一端（例如陰極，即半導體730）經由接線712電性連接至半導體726（二極體D74與D75的第二端）。二極體D76、D74與D71形成另一個二極體串。二極體D76的第二端（例如陽極，即半導體729）經由接線711電性連接至二極體D75的第一端（例如陰極，即半導體728）。此外如圖6所示，配置在半導體722相同表面的半導體721與724彼此之間可互相隔離且未接觸，且配置在一基板上相同表面的半導體722、727與730彼此之間可互相隔離且未接觸。
此反並聯二極體裝置700的應用和操作原理可以參照反並聯二極體裝置500的相關說明來類推，故不再贅述。在本實施例中，半導體722、727以及730可以為電晶體的集極層，而半導體723、725以及728可以為電晶體的射極層。相較於基極層-射極層形成的二極體（基-射二極體）D75、D72、D73，本實施例中基極層-集極層形成的二極體（基-集二極體）D76、D74、D71，有較低的順向導通電壓以及較高的逆向崩潰電壓。所以，二極體D76、D74、D71和二極體D75、D72、D73因為共用半導體的佈局設計以及有不同的順向和反向電性特性，而達到節省積體電路的面積以及非對稱的電壓箝制設計和／或非對稱的靜電保護設計。
圖8是依照本發明的第四實施例所繪示一種反並聯二極體裝置900的佈局示意圖。圖8所示佈局是一個剖面圖。此反並聯二極體裝置900包含半導體921~936。半導體921、924、927、928、931、932、935以及936為第一導電型（例如P型），而半導體922、923、925、926、929、930、933以及934為第二導電型（例如N型）。在其他實施例中，所述第一導電型可以是N型，而所述第二導電型可以是P型。
圖9是依照本發明實施例說明圖8所示反並聯二極體裝置900的等效電路示意圖。請參照圖8與圖9。半導體922接觸於半導體921，形成二極體D901。半導體923接觸於半導體921，形成二極體D902。半導體921配置在半導體922與923之間，如圖8所示。半導體921可以作為基極，半導體922可以作為集極，而半導體923可以作為射極。因為二極體D901與D902共用同一個半導體921，所以可以節省積體電路的面積。
半導體927被放置在半導體922上。半導體922接觸於半導體927，形成二極體D906。因為二極體D901與D906共用同一個半導體922，所以可以節省積體電路的面積。
於圖8所示實施例中，半導體936被放置在半導體926上。半導體926接觸於半導體936，形成二極體D903。半導體924接觸於半導體926，形成二極體D905。因為二極體D903與D905共用同一個半導體926，所以可以節省積體電路的面積。
半導體925接觸於半導體924，形成二極體D904。半導體924配置在半導體925與926之間，如圖8所示。半導體924可以作為基極，半導體926可以作為集極，而半導體925可以作為射極。因為二極體D904與D905共用同一個半導體924，所以可以節省積體電路的面積。
二極體D903的第一端（例如陰極，即半導體926）經由接線917電性連接至半導體921（二極體D901與D902的第二端）。二極體D903的第二端（例如陽極，即半導體936）經由接線918電性連接至二極體D904的第一端（例如陰極，即半導體925）。二極體D905的第二端（例如陽極，即半導體924）經由接線916電性連接至半導體922（二極體D901與D906的第一端）。
半導體928與931被放置在半導體930上。半導體928接觸於半導體930，形成二極體D908。半導體931接觸於半導體930，形成二極體D909。因為二極體D908與D909共用同一個半導體930，所以可以節省積體電路的面積。
半導體929接觸於半導體928，形成二極體D907。半導體928配置在半導體929與930之間，如圖8所示。半導體928可以作為基極，半導體930可以作為集極，而半導體929可以作為射極。因為二極體D907與D908共用同一個半導體928，所以可以節省積體電路的面積。
半導體931（二極體D909的陽極）經由接線915電性連接至半導體923（二極體D902的陰極）。半導體929（二極體D907的陰極）經由接線914電性連接至半導體927（二極體D906的陽極）。
半導體932與935被放置在半導體933上。半導體932接觸於半導體933，形成二極體D910。半導體935接觸於半導體933，形成二極體D912。二極體D912、D907、D906與D904形成一個二極體串。因為二極體D910與D912共用同一個半導體933，所以可以節省積體電路的面積。
半導體934接觸於半導體932，形成二極體D911。二極體D911、D909、D902與D903形成另一個二極體串。半導體932配置在半導體933與934之間，如圖8所示。半導體932可以作為基極，半導體933可以作為集極，而半導體934可以作為射極。因為二極體D910與D911共用同一個半導體932，可以節省積體電路的面積。
二極體D912的第一端（例如陰極，即半導體933）經由接線912電性連接至半導體928（二極體D907與D908的第二端）。二極體D912的第二端（例如陽極，即半導體935）經由接線911電性連接至二極體D911的第一端（例如陰極，即半導體934）。二極體D910的第二端（例如陽極，即半導體932）經由接線913電性連接至半導體930（二極體D908與D909的第一端）。此外如圖8所示，配置在半導體926相同表面的半導體924與936彼此之間可互相隔離且未接觸，配置在半導體922相同表面的半導體921與927彼此之間可互相隔離且未接觸，配置在半導體930相同表面的半導體928與931彼此之間可互相隔離且未接觸，配置在半導體933相同表面的半導體932與935彼此之間可互相隔離且未接觸，且配置在一基板上相同表面的半導體926、922、930與933彼此之間可互相隔離且未接觸。
此反並聯二極體裝置900可用於積體電路靜電放電防護、電壓分壓器與電壓箝制器等等。以積體電路之靜電放電防護為例，二極體D912的陽極（半導體935）與二極體D911的陰極（半導體934）可經由接線911電性連接至積體電路的焊墊901，而二極體D903的陽極（半導體936）與二極體D904的陰極（半導體925）可經由接線918電性連接至積體電路的參考電壓端902。反並聯二極體裝置900可以提供焊墊901的電壓箝制或靜電放電防護。
在無靜電發生的正常操作狀況下，焊墊901可以傳輸訊號。當焊墊901的訊號的電壓準位高於參考電壓端902的電壓準位時，焊墊901與參考電壓端902的電壓差小於二極體D912、D907、D906以及D904的順向導通電壓之和。當焊墊901的訊號的電壓準位低於參考電壓端902的電壓準位時，焊墊901與參考電壓端902的電壓差小於二極體D911、D909、D902以及D903的順向導通電壓之和。因此，反並聯二極體裝置900不影響積體電路的正常操作。
在靜電脈衝發生於焊墊901時，若靜電脈衝為正脈衝，則靜電放電電流可以從焊墊901經由接線911、二極體D912、接線912、二極體D907、接線914、二極體D906、接線916、二極體D904以及接線918而被導引至參考電壓端902。若靜電脈衝為負脈衝，則負靜電放電電流可以從焊墊901經由接線911、二極體D911、接線913、二極體D909、接線915、二極體D902、接線917、二極體D903以及接線918而被導引至參考電壓端902。
當靜電放電發生導致反並聯二極體裝置900的二極體D912、D907、D906與D904順向導通時，二極體D911、D909、D902與D903處於逆向偏壓狀態。當二極體D911、D909、D902與D903處於逆向偏壓狀態時，二極體D912與D907之間的節點N91可以通過二極體D908與/或D910提供分壓電壓給二極體D911與D909之間的節點N92，而二極體D906與D904之間的節點N93可以通過二極體D901與/或D905提供分壓電壓給二極體D902與D903之間的節點N94。因此，反並聯二極體裝置900可以儘量使二極體D911、D909、D902與D903的跨壓不會過大，以避免損壞該些二極體。二極體D912、D907、D906與D904的跨壓問題可以參照二極體D911、D909、D902與D903的相關說明來類推，故不再贅述。
在本實施例中，半導體926、922、930以及933可以為電晶體的集極層，而半導體925、923、929以及934可以為電晶體的射極層。相較於基極層-射極層形成的二極體（基-射二極體）D911、D907、D902、D904，本實施例中基極層-集極層形成的二極體（基-集二極體）D912、D909、D906、D903，有較低的順向導通電壓以及較高的逆向崩潰電壓。在本實施例中，基-射二極體和基-集二極體交錯放置，可達到對稱的電壓箝制設計和／或對稱的靜電保護設計。
在本實施例中，二極體D911、D907、D902、D904和二極體D912、D909、D906、D903因為共用半導體的佈局設計，而達到節省積體電路的面積。在共用半導體的佈局設計中，基-集二極體D908、D910、D905、D901提供順向導通的二極體串的節點的分壓電壓給逆向偏壓狀態的二極體串的節點，可以儘量使逆向偏壓狀態的二極體的跨壓不會過大，以避免損壞該些二極體。
圖10是依照本發明的第五實施例所繪示一種反並聯二極體裝置1100的佈局示意圖。圖10所示佈局是一個剖面圖。此反並聯二極體裝置1100包含半導體1121~1132。在圖10所示實施例中，半導體1121、1124、1125、1128、1129以及1132的導電型為第一導電型（例如P型），而半導體1122、1123、1126、1127、1130以及1131的導電型為第二導電型（例如N型）。在其他實施例中，所述第一導電型可以是N型，而所述第二導電型可以是P型。
圖11是依照本發明實施例說明圖10所示反並聯二極體裝置1100的等效電路示意圖。請參照圖10與圖11。半導體1122接觸於半導體1121，形成二極體D1101。半導體1123接觸於半導體1121，形成二極體D1102。半導體1121配置在半導體1122與1123之間，如圖10所示。半導體1121可以作為基極，半導體1123可以作為集極，而半導體1122可以作為射極。因為二極體D1101與D1102共用同一個半導體1121，所以可以節省積體電路的面積。
半導體1124被放置在半導體1123上。半導體1124接觸於半導體1123，形成二極體D1105。因為二極體D1102與D1105共用同一個半導體1123，所以可以節省積體電路的面積。
於圖10所示實施例中，半導體1129與1132被放置在半導體1131上。半導體1132接觸於半導體1131，形成二極體D1104。半導體1130接觸於半導體1129，形成二極體D1103。半導體1129配置在半導體1130與1131之間，如圖10所示。半導體1129可以作為基極，半導體1131可以作為集極，而半導體1130可以作為射極。
二極體D1103的第一端（例如陰極，即半導體1130）經由接線1115電性連接至半導體1121（二極體D1101與D1102的第二端）。二極體D1103的第二端（例如陽極，即半導體1129）經由接線1116電性連接至二極體D1104的第一端（例如陰極，即半導體1131）。二極體D1104的第二端（例如陽極，即半導體1132）經由接線1114電性連接至半導體1123（二極體D1102與D1105的第一端）。
半導體1125與1128被放置在半導體1127上。半導體1125接觸於半導體1127，形成二極體D1107。半導體1128接觸於半導體1127，形成二極體D1108。二極體D1108、D1105與D1104形成一個二極體串。因為二極體D1107與D1108共用同一個半導體1127，所以可以節省積體電路的面積。
半導體1126接觸於半導體1125，形成二極體D1106。二極體D1106、D1101與D1103形成另一個二極體串。半導體1125配置在半導體1126與1127之間，如圖10所示。半導體1125可以作為基極，半導體1127可以作為集極，而半導體1126可以作為射極。因為二極體D1106與D1107共用同一個半導體1125，所以可以節省積體電路的面積。
二極體D1106的第一端（例如陰極，即半導體1126）經由接線1111電性連接至半導體1128（二極體D1108的第二端）。半導體1127（二極體D1107與D1108的第一端）經由接線1112電性連接至半導體1124（二極體D1105的陽極）。半導體1125（二極體D1106與D1107的第二端）經由接線1113電性連接至半導體1122（二極體D1101的第一端）。此外如圖10所示，配置在半導體1131相同表面的半導體1129與1132彼此之間可互相隔離且未接觸，配置在半導體1123相同表面的半導體1121與1124彼此之間可互相隔離且未接觸，配置在半導體1127相同表面的半導體1125與1128彼此之間可互相隔離且未接觸，且配置在一基板上相同表面的半導體1131、1123與1127彼此之間可互相隔離且未接觸。
此反並聯二極體裝置1100的應用以及在無靜電發生的正常操作和在靜電脈衝發生狀況下的操作原理，可以參照反並聯二極體裝置500、700的相關說明來類推，故不再贅述。在本實施例中，當靜電放電發生導致反並聯二極體裝置1100的二極體D1106、D1101與D1103順向導通時，二極體D1108、D1105與D1104處於逆向偏壓狀態。當二極體D1108、D1105與D1104處於逆向偏壓狀態時，二極體D1103與D1101之間的節點N111可以通過二極體D1102提供分壓電壓給二極體D1104與D1105之間的節點N112，而二極體D1101與D1106之間的節點N113可以通過二極體D1107提供分壓電壓給二極體D1105與D1108之間的節點N114。因此，反並聯二極體裝置1100可以儘量使二極體D1104、D1105與D1108的跨壓不會過大，以避免損壞二極體D1104、D1105與D1108。
圖12是依照本發明的第六實施例所繪示一種反並聯二極體裝置1300的佈局示意圖。圖12所示佈局是一個剖面圖。此反並聯二極體裝置1300包含半導體1321~1332。在圖12所示實施例中，半導體1321、1324、1325、1328、1329以及1332的導電型為第一導電型（例如P型），而半導體1322、1323、1326、1327、1330以及1331的導電型為第二導電型（例如N型）。在其他實施例中，所述第一導電型可以是N型，而所述第二導電型可以是P型。
圖13是依照本發明實施例說明圖12所示反並聯二極體裝置1300的等效電路示意圖。請參照圖12與圖13。半導體1322接觸於半導體1321，形成二極體D1301。半導體1323接觸於半導體1321，形成二極體D1302。半導體1321配置在半導體1322與1323之間，如圖12所示。半導體1321可以作為基極，半導體1323可以作為集極，而半導體1322可以作為射極。因為二極體D1301與D1302共用同一個半導體1321，所以可以節省積體電路的面積。
半導體1324被放置在半導體1323上。半導體1324接觸於半導體1323，形成二極體D1305。因為二極體D1302與D1305共用同一個半導體1323，所以可以節省積體電路的面積。
於圖12所示實施例中，半導體1329與1332被放置在半導體1331上。半導體1332接觸於半導體1331，形成二極體D1304。半導體1330接觸於半導體1329，形成二極體D1303。半導體1329配置在半導體1330與1331之間，如圖12所示。半導體1329可以作為基極，半導體1331可以作為集極，而半導體1330可以作為射極。
二極體D1303的第一端（例如陰極，即半導體1330）經由接線1313電性連接至二極體D1304的第二端（例如陽極，即半導體1332）、半導體1321（二極體D1301與D1302的第二端）以及半導體1323（二極體D1302與D1305的第一端）。二極體D1303的第二端（例如陽極，即半導體1329）經由接線1314電性連接至二極體D1304的第一端（例如陰極，即半導體1331）。
半導體1325與1328被放置在半導體1327上。半導體1325接觸於半導體1327，形成二極體D1307。半導體1328接觸於半導體1327，形成二極體D1308。二極體D1308、D1305與D1304形成一個二極體串。因為二極體D1307與D1308共用同一個半導體1327，所以可以節省積體電路的面積。
半導體1326接觸於半導體1325，形成二極體D1306。二極體D1306、D1301與D1303形成另一個二極體串。半導體1325配置在半導體1326與1327之間，如圖12所示。半導體1325可以作為基極，半導體1327可以作為集極，而半導體1326可以作為射極。因為二極體D1306與D1307共用同一個半導體1325，所以可以節省積體電路的面積。
二極體D1306的第二端（例如陰極，即半導體1326）經由接線1311電性連接至半導體1328（二極體D1308的第一端）。半導體1327（二極體D1307與D1308的第二端）經由接線1312電性連接至半導體1325（二極體D1306與D1307的第一端）、二極體D1305的第一端（例如陽極，即半導體1324）以及二極體D1301的第二端（例如陰極，即半導體1322）。此外如圖12所示，配置在半導體1331相同表面的半導體1329與1332彼此之間可互相隔離且未接觸，配置在半導體1323相同表面的半導體1321與1324彼此之間可互相隔離且未接觸，配置在半導體1327相同表面的半導體1325與1328彼此之間可互相隔離且未接觸，且配置在一基板上相同表面的半導體1331、1323與1327彼此之間可互相隔離且未接觸。
此反並聯二極體裝置1300的應用以及在無靜電發生的正常操作和在靜電脈衝發生狀況下的操作原理，可以參照反並聯二極體裝置500、700、1100的相關說明來類推，故不再贅述。在本實施例中，當靜電放電發生導致反並聯二極體裝置1300的二極體D1308、D1305與D1304順向導通時，二極體D1306、D1301與D1303處於逆向偏壓狀態。當二極體D1306、D1301與D1303處於逆向偏壓狀態時，二極體D1308與D1305之間的節點N131可以提供分壓電壓給二極體D1306與D1301之間的節點N132，而二極體D1305與D1304之間的節點N133可以提供分壓電壓給二極體D1301與D1303之間的節點N134。因此，反並聯二極體裝置1300可以儘量使二極體D1306、D1301與D1303的跨壓不會過大，以避免損壞二極體D1306、D1301與D1303。二極體D1308、D1305與D1304的跨壓問題可以參照二極體D1306、D1301與D1303的相關說明來類推，故不再贅述。
上述反並聯二極體裝置300、500、700、900、1100與/或1300的製程技術可以依照設計需求來決定。舉例來說，所述反並聯二極體裝置300、500、700、900、1100與/或1300可以採用三五族材料系統之異質接面雙極性電晶體（Heterojunction bipolar transistor，HBT）技術、三五族材料系統之假形高電子遷移率電晶體（Pseudomorphic High Electron Mobility Transistor, PHEMT）技術、矽鍺（SiGe）異質接面雙極性電晶體技術、絕緣體上矽（silicon-on-insulator，SOI）技術或是其他製程技術。
綜上所述，本發明實施例所述的反並聯二極體裝置，其兩邊反並聯之二極體在一邊二極體順向導通時，另一邊每個二極體的兩端有明確的逆向電壓值以避免逆向崩潰導通，且有較小的佈局面積。此外，本發明其他實施例所述的反並聯二極體裝置，其配置兩個二極體串。當第一個二極體串順向導通時，第一個二極體串的分壓節點可以控制第二個二極體串中的二極體的跨壓。反之亦然。因此，所述反並聯二極體裝置可以儘量使二極體的跨壓不會過大。本發明諸實施例所述的共用半導體的佈局設計以及不同半導體層組成的二極體，可以達到節省積體電路的面積以及對稱或非對稱的電壓箝制設計和靜電保護設計。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
200、300、500、700、900、1100、1300‧‧‧反並聯二極體裝置205、301、501、701、901、1101、1301‧‧‧焊墊206、302、502、702、902、1102、1302‧‧‧參考電壓端207、208、209、210、211、212、D31～D34、D51～D56、D71～D76、D901～D912、D1101～D1108、D1301～D1308‧‧‧二極體311～313、511～514、711～714、911～918、1111～1116、1311～1314‧‧‧接線321～327、521～530、721～730、921～936、1121～1132、1321～1332‧‧‧半導體N‧‧‧N型導電型N31、N32、N51、N52、N53、N54、N71、N72、N73、N74、 N91、N92、N93、N94、N111、N112、N113、N114、N131、 N132、N133、N134‧‧‧節點P‧‧‧P型導電型
圖1繪示了一種反並聯二極體裝置的電路示意圖。 圖2是依照本發明的第一實施例所繪示的一種反並聯二極體裝置的佈局示意圖。 圖3是依照本發明實施例說明圖2所示反並聯二極體裝置的等效電路示意圖。 圖4是依照本發明的第二實施例所繪示的一種反並聯二極體裝置的佈局示意圖。 圖5是依照本發明實施例說明圖4所示反並聯二極體裝置的等效電路示意圖。 圖6是依照本發明的第三實施例所繪示的一種反並聯二極體裝置的佈局示意圖。 圖7是依照本發明實施例說明圖6所示反並聯二極體裝置的等效電路示意圖。 圖8是依照本發明的第四實施例所繪示的一種反並聯二極體裝置的佈局示意圖。 圖9是依照本發明實施例說明圖8所示反並聯二極體裝置的等效電路示意圖。 圖10是依照本發明的第五實施例所繪示的一種反並聯二極體裝置的佈局示意圖。 圖11是依照本發明實施例說明圖10所示反並聯二極體裝置的等效電路示意圖。 圖12是依照本發明的第六實施例所繪示的一種反並聯二極體裝置的佈局示意圖。 圖13是依照本發明實施例說明圖12所示反並聯二極體裝置的等效電路示意圖。
300‧‧‧反並聯二極體裝置
301‧‧‧焊墊
302‧‧‧參考電壓端
311、312、313‧‧‧接線
321、322、323、324、325、326、327‧‧‧半導體
D31、D32、D33、D34‧‧‧二極體
N‧‧‧N型導電型
P‧‧‧P型導電型

Claims (20)

  1. 一種反並聯二極體裝置，包括：一第一半導體，其中該第一半導體為一第一導電型；一第二半導體，接觸於該第一半導體，其中該第二半導體為一第二導電型，以及該第一半導體與該第二半導體形成一第一二極體；一第三半導體，接觸於該第一半導體，其中該第三半導體為該第二導電型，以及該第一半導體與該第三半導體形成一第二二極體，其中該第二半導體與該第三半導體均設置於該第一半導體上，使得該第一二極體與該第二二極體共用該第一半導體；以及一第三二極體，具有通過一第一連接線電性連接至該第一二極體和該第二二極體共用的該第一半導體的一第一端，並具有通過一第二連接線電性連接至該第一二極體的該第二半導體的一第二端，其中該第三二極體的該第一端的導電型為該第二導電型且該第三二極體的該第二端為該第一導電類型。
  2. 如申請專利範圍第1項所述的反並聯二極體裝置，其中該第一導電型為N型，而該第二導電型為P型。
  3. 如申請專利範圍第1項所述的反並聯二極體裝置，其中該第一導電型為P型，而該第二導電型為N型。
  4. 如申請專利範圍第1項所述的反並聯二極體裝置，更包括：一第四二極體，具有一第一端電性連接至該第一半導體，其 中該第四二極體的該第一端的導電型為該第二導電型。
  5. 如申請專利範圍第4項所述的反並聯二極體裝置，其中該第二半導體與該第三半導體均配置在該第一半導體的相同的一第一表面，該反並聯二極體裝置更包括：一參考電壓端，電性耦接至該第三二極體的該第二端以及該第二半導體；以及一焊墊，電性耦接至該第四二極體的一第二端以及該第三半導體。
  6. 如申請專利範圍第4項所述的反並聯二極體裝置，其中該第二半導體與該第三半導體均配置在該第一半導體的相同的一第一表面，該反並聯二極體裝置更包括：一第四半導體，其中該第四半導體為該第一導電型，以及該第四半導體電性連接至該第三半導體；一第五半導體，接觸於該第四半導體，其中該第五半導體為該第二導電型，該第四半導體與該第五半導體形成該第四二極體，以及該第五半導體電性連接至該第一半導體；一第六半導體，接觸於該第四半導體，其中該第六半導體為該第二導電型，該第四半導體與該第六半導體形成一第五二極體，以及該第五半導體與該第六半導體均配置在該第四半導體的相同的一第一表面；以及一第六二極體，具有一第一端電性連接至該第四半導體，其中該第六二極體的該第一端的導電型為該第二導電型。
  7. 如申請專利範圍第6項所述的反並聯二極體裝置，更包括：一參考電壓端，電性耦接至該第三二極體的該第二端以及該第二半導體；以及一焊墊，電性耦接至該第六二極體的一第二端以及該第六半導體。
  8. 如申請專利範圍第6項所述的反並聯二極體裝置，其中該第五半導體與該第六半導體均配置在該第四半導體的相同的一第二表面。
  9. 如申請專利範圍第4項所述的反並聯二極體裝置，其中該第一半導體配置在該第二半導體與該第三半導體之間，該反並聯二極體裝置更包括：一第四半導體，其中該第四半導體為該第一導電型，以及該第四半導體電性連接至該第三半導體；一第五半導體，接觸於該第四半導體，其中該第五半導體為該第二導電型，該第四半導體與該第五半導體形成該第四二極體，以及該第五半導體電性連接至該第一半導體；一第六半導體，接觸於該第四半導體，其中該第六半導體為該第二導電型，該第四半導體與該第六半導體形成一第五二極體，以及該第四半導體配置在該第五半導體與該第六半導體之間；以及一第六二極體，具有一第一端電性連接至該第四半導體，其 中該第六二極體的該第一端的導電型為該第二導電型。
  10. 如申請專利範圍第9項所述的反並聯二極體裝置，更包括：一參考電壓端，電性耦接至該第三二極體的該第二端以及該第二半導體；以及一焊墊，電性耦接至該第六二極體的一第二端以及該第六半導體。
  11. 如申請專利範圍第9項所述的反並聯二極體裝置，其中該第一半導體為一電晶體的一基極，該第二半導體為該電晶體的一集極，而該第三半導體為該電晶體的一射極。
  12. 如申請專利範圍第1項所述的反並聯二極體裝置，其中該第一半導體配置在該第二半導體與該第三半導體之間，該反並聯二極體裝置更包括：一第四半導體，其中該第四半導體為該第一導電型，以及該第四半導體電性連接至該第二半導體；一第五半導體，接觸於該第四半導體，其中該第五半導體為該第二導電型，以及該第四半導體與該第五半導體形成一第四二極體；一第六半導體，接觸於該第四半導體，其中該第六半導體為該第二導電型，該第四半導體與該第六半導體形成一第五二極體，該第四半導體配置在該第五半導體與該第六半導體之間，以及該第六半導體電性連接至該第一半導體； 一第七半導體，接觸於該第二半導體，其中該第七半導體為該第一導電型，該第二半導體與該第七半導體形成一第六二極體；一第八半導體，其中該第八半導體為該第一導電型；一第九半導體，接觸於該第八半導體，其中該第九半導體為該第二導電型，該第八半導體與該第九半導體形成一第七二極體，以及該第九半導體電性連接至該第七半導體；一第十半導體，接觸於該第八半導體，其中該第十半導體為該第二導電型，該第八半導體與該第十半導體形成一第八二極體，以及該第八半導體配置在該第九半導體與該第十半導體之間；一第十一半導體，接觸於該第十半導體，其中該第十一半導體為該第一導電型，該第十一半導體電性連接至該第三半導體，以及該第十半導體與該第十一半導體形成一第九二極體；一第十二半導體，其中該第十二半導體為該第一導電型，以及該第十二半導體電性連接至該第十半導體；一第十三半導體，接觸於該第十二半導體，其中該第十三半導體為該第二導電型，該第十二半導體與該第十三半導體形成一第十二極體，以及該第十三半導體電性連接至該第八半導體；一第十四半導體，接觸於該第十二半導體，其中該第十四半導體為該第二導電型，該第十二半導體與該第十四半導體形成一第十一二極體，以及該第十二半導體配置在該第十三半導體與該第十四半導體之間；以及一第十二二極體，具有一第一端電性連接至該第八半導體， 其中該第十二二極體的該第一端的導電型為該第二導電型。
  13. 如申請專利範圍第12項所述的反並聯二極體裝置，更包括：一參考電壓端，電性耦接至該第三二極體的該第二端以及該第五半導體；以及一焊墊，電性耦接至該第十二二極體的一第二端以及該第十四半導體。
  14. 如申請專利範圍第12項所述的反並聯二極體裝置，其中該第一半導體為一電晶體的一基極，該第二半導體為該電晶體的一集極，而該第三半導體為該電晶體的一射極。
  15. 如申請專利範圍第1項所述的反並聯二極體裝置，其中該第一半導體配置在該第二半導體與該第三半導體之間，該反並聯二極體裝置更包括：一第四二極體，其中該第四二極體的一第一端的導電型為該第二導電型，以及該第四二極體的一第二端電性連接至該第三半導體；一第四半導體，接觸於該第三半導體，其中該第四半導體為該第一導電型，以及該第三半導體與該第四半導體形成一第五二極體；一第五半導體，其中該第五半導體為該第一導電型，以及該第五半導體電性連接至該第二半導體；一第六半導體，接觸於該第五半導體，其中該第六半導體為 該第二導電型，該第五半導體與該第六半導體形成一第六二極體；一第七半導體，接觸於該第五半導體，其中該第七半導體為該第二導電型，該第五半導體與該第七半導體形成一第七二極體，該第五半導體配置在該第六半導體與該第七半導體之間，以及該第七半導體電性連接至該第四半導體；以及一第八二極體，具有一第一端電性連接至該第四半導體，其中該第八二極體的該第一端的導電型為該第二導電型。
  16. 如申請專利範圍第15項所述的反並聯二極體裝置，更包括：一參考電壓端，電性耦接至該第三二極體的該第二端以及該第四二極體的該第一端；以及一焊墊，電性耦接至該第八二極體的一第二端以及該第六半導體。
  17. 如申請專利範圍第15項所述的反並聯二極體裝置，其中該第一半導體為一電晶體的一基極，該第二半導體為該電晶體的一射極，而該第三半導體為該電晶體的一集極。
  18. 如申請專利範圍第1項所述的反並聯二極體裝置，其中該第一半導體配置在該第二半導體與該第三半導體之間，該反並聯二極體裝置更包括：一第四二極體，其中該第四二極體的一第一端的導電型為該第二導電型，以及該第四二極體的一第二端電性連接至該第一半導體以及該第三半導體； 一第四半導體，接觸於該第三半導體，其中該第四半導體為該第一導電型，該第四半導體電性連接至該第二半導體，以及該第三半導體與該第四半導體形成一第五二極體；一第五半導體，其中該第五半導體為該第一導電型，以及該第五半導體電性連接至該第二半導體以及該第四半導體；一第六半導體，接觸於該第五半導體，其中該第六半導體為該第二導電型，以及該第五半導體與該第六半導體形成一第六二極體；一第七半導體，接觸於該第五半導體，其中該第七半導體為該第二導電型，該第五半導體與該第七半導體形成一第七二極體，該第五半導體配置在該第六半導體與該第七半導體之間，以及該第七半導體電性連接至該第二半導體以及該第四半導體；以及一第八二極體，具有一第一端電性連接至該第二半導體以及該第四半導體，其中該第八二極體的該第一端的導電型為該第二導電型。
  19. 如申請專利範圍第18項所述的反並聯二極體裝置，更包括：一參考電壓端，電性耦接至該第三二極體的該第二端以及該第四二極體的該第一端；以及一焊墊，電性耦接至該第八二極體的一第二端以及該第六半導體。
  20. 如申請專利範圍第1項所述的反並聯二極體裝置，其中所述反並聯二極體裝置採用砷化鎵異質介面雙極性電晶體技術、假形高電子遷移率電晶體技術、矽異質介面雙極性電晶體技術、矽鍺異質介面雙極性電晶體技術或絕緣體上矽技術。
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