TWI788213B - 雙向靜電放電保護裝置 - Google Patents
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Abstract
本發明係揭露一種雙向靜電放電保護裝置,包含第一暫態電壓抑制器晶片、第二暫態電壓抑制器晶片、第一導電線與第二導電線。第一暫態電壓抑制器晶片包含第一二極體與第一雙極性接面電晶體,第一二極體與第一雙極性接面電晶體電性連接第一接腳。第二暫態電壓抑制器晶片包含第二二極體與第二雙極性接面電晶體,第二二極體與第二雙極性接面電晶體電性連接第二接腳。第一導電線電性連接於第一二極體與第二雙極性接面電晶體之間,第二導電線電性連接於第二二極體與第一雙極性接面電晶體之間。
Description
本發明係關於一種靜電放電技術,且特別關於一種雙向靜電放電保護裝置。
靜電放電(ESD)損壞已成為奈米級互補式金氧半(CMOS)製程中製造的CMOS積體電路產品的主要可靠性問題。ESD保護元件通常設計用於釋放ESD能量,從而可以防止積體電路晶片的ESD損壞。
靜電放電保護裝置的工作原理如第1圖所示,在積體電路晶片上,靜電放電(ESD)保護裝置1並聯欲保護電路2,當ESD情況發生時,ESD保護裝置1係瞬間被觸發,同時,ESD保護裝置1亦可提供一低電阻路徑,以供暫態之ESD電流進行放電,讓ESD暫態電流之能量透過ESD保護裝置1得以釋放。為了達到雙向靜電放電的目的,雙向暫態電壓抑制器包含兩條靜電放電路徑。一條靜電放電路徑為放電路徑,另一條靜電放電路徑為逆向崩潰路徑。在先前技術中,只有一個二極體在逆向崩潰路徑承受逆向電壓,使施加在放電路徑上的導通電壓容易超過二極體的崩潰電壓。在放電路徑上,有串聯三個靜電放電元件。因此,此三個靜電放電元件之箝位電壓較高。此外,美國專利號7361942B1實現一種雙向暫態電壓抑制器。然而,此雙向暫態電壓抑制器之埋層卻用於連接多個二極體,以增加製程複雜度。
因此,本發明係在針對上述的困擾,提出一種雙向靜電放電保護裝置,以解決習知所產生的問題。
本發明提供一種雙向靜電放電保護裝置,其在放電路徑上具有較低之箝位電壓,降低製程複雜度,並增加靜電放電等級。
在本發明之一實施例中,提供一種雙向靜電放電保護裝置,其包含一第一暫態電壓抑制器晶片、一第二暫態電壓抑制器晶片、一第一導電線與一第二導電線。第一暫態電壓抑制器晶片包含一第一二極體與一第一PNP雙極性接面電晶體。第一二極體之陽極電性連接一第一接腳,第一PNP雙極性接面電晶體之集極電性連接第一接腳。第二暫態電壓抑制器晶片包含一第二二極體與一第二PNP雙極性接面電晶體。第二二極體之陽極電性連接一第二接腳,第二PNP雙極性接面電晶體之集極電性連接第二接腳。第一導電線電性連接於第一二極體之陰極與第二PNP雙極性接面電晶體之射極之間,第二導電線電性連接於第二二極體之陰極與第一PNP雙極性接面電晶體之射極之間。
在本發明之一實施例中,第一PNP雙極性接面電晶體與第二PNP雙極性接面電晶體之基極為浮接。
在本發明之一實施例中,第一PNP雙極性接面電晶體或第二PNP雙極性接面電晶體之寄生電容大於第一二極體或第二二極體之寄生電容。
在本發明之一實施例中,雙向靜電放電保護裝置更包含一第一導線架與一第一導電材。第一導線架作為第一接腳,第一導電材設於第一導線架上,並電性連接第一導線架,其中第一暫態電壓抑制器晶片設於第一導電材上。
在本發明之一實施例中,第一二極體與第一PNP雙極性接面電晶體以一第一P型半導體基板、一第一N型半導體磊晶層、一第一N型重摻雜區與一第一P型重摻雜區實現。第一P型半導體基板設於第一導電材上,並電性連接第一導電材。第一N型半導體磊晶層設於第一P型半導體基板上,第一N型重摻雜區與第一P型重摻雜區設於第一N型半導體磊晶層中。第一N型重摻雜區電性連接第一導電線,第一P型重摻雜區電性連接第二導電線。第一暫態電壓抑制器晶片更包含一第一隔離結構,第一隔離結構設於第一N型半導體磊晶層中,並位於第一N型重摻雜區與第一P型重摻雜區之間。第一隔離結構接觸第一P型半導體基板,並分離第一N型重摻雜區與第一P型重摻雜區,且第一隔離結構之高度等於或大於第一N型半導體磊晶層之厚度。
在本發明之一實施例中,第一隔離結構環繞第一N型重摻雜區與第一P型重摻雜區。
在本發明之一實施例中,雙向靜電放電保護裝置更包含一第二導線架與一第二導電材。第二導線架作為第二接腳,第二導電材設於第二導線架上,並電性連接第二導線架,其中第二暫態電壓抑制器晶片設於第二導電材上。
在本發明之一實施例中,第二二極體與第二PNP雙極性接面電晶體以一第二P型半導體基板、一第二N型半導體磊晶層、一第二N型重摻雜區與一第二P型重摻雜區實現。第二P型半導體基板設於第二導電材上,並電性連接第二導電材。第二N型半導體磊晶層設於第二P型半導體基板上,第二N型重摻雜區與第二P型重摻雜區設於第二N型半導體磊晶層中。第二N型重摻雜區電性連接第二導電線,第二P型重摻雜區電性連接第一導電線。第二暫態電壓抑制器晶片更包含一第二隔離結構,第二隔離結構設於第二N型半導體磊晶層中,並位於第二N型重摻雜區與第二P型重摻雜區之間。第二隔離結構接觸第二P型半導體基板,並分離第二N型重摻雜區與第二P型重摻雜區,且第二隔離結構之高度等於或大於第二N型半導體磊晶層之厚度。
在本發明之一實施例中,第二隔離結構環繞第二N型重摻雜區與第二P型重摻雜區。
在本發明之一實施例中,雙向靜電放電保護裝置更包含一封裝膠體,其包覆第一暫態電壓抑制器晶片、第二暫態電壓抑制器晶片、第一導電線與第二導電線。
在本發明之一實施例中,一種雙向靜電放電保護裝置包含一第一暫態電壓抑制器晶片、一第二暫態電壓抑制器晶片、一第一導電線與一第二導電線。第一暫態電壓抑制器晶片包含一第一二極體與一第一NPN雙極性接面電晶體。第一二極體之陰極電性連接一第一接腳,第一NPN雙極性接面電晶體之集極電性連接第一接腳。第二暫態電壓抑制器晶片包含一第二二極體與一第二NPN雙極性接面電晶體。第二二極體之陰極電性連接一第二接腳,第二NPN雙極性接面電晶體之集極電性連接第二接腳。第一導電線電性連接於第一二極體之陽極與第二NPN雙極性接面電晶體之射極之間,第二導電線電性連接於第二二極體之陽極與第一NPN雙極性接面電晶體之射極之間。
在本發明之一實施例中,第一NPN雙極性接面電晶體與第二NPN雙極性接面電晶體之基極為浮接。
在本發明之一實施例中,第一NPN雙極性接面電晶體或第二NPN雙極性接面電晶體之寄生電容大於第一二極體或第二二極體之寄生電容。
在本發明之一實施例中,雙向靜電放電保護裝置更包含一第一導線架與一第一導電材。第一導線架作為第一接腳,第一導電材設於第一導線架上,並電性連接第一導線架,其中第一暫態電壓抑制器晶片設於第一導電材上。
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在本發明之一實施例中,第一隔離結構環繞第一P型重摻雜區與第一N型重摻雜區。
在本發明之一實施例中,雙向靜電放電保護裝置更包含一第二導線架與一第二導電材。第二導線架作為第二接腳,第二導電材設於第二導線架上,並電性連接第二導線架,其中第二暫態電壓抑制器晶片設於第二導電材上。
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在本發明之一實施例中,第二隔離結構環繞第二P型重摻雜區與第二N型重摻雜區。
在本發明之一實施例中,雙向靜電放電保護裝置更包含一封裝膠體,其包覆第一暫態電壓抑制器晶片、第二暫態電壓抑制器晶片、第一導電線與第二導電線。
基於上述,雙向靜電放電保護裝置在逆向崩潰路徑上利用兩個靜電放電元件承受逆向電壓,使靜電放電元件之崩潰電壓容易超過施加在放電路徑上的總導通電壓。此外,較少串聯之靜電放電元件在放電路徑上具有較低之箝位電壓。導電線取代高濃度與低阻抗路徑,以降低製程複雜度,並形成電感器以增加靜電放電等級。
茲為使 貴審查委員對本發明的結構特徵及所達成的功效更有進一步的瞭解與認識,謹佐以較佳的實施例圖及配合詳細的說明,說明如後:
本發明之實施例將藉由下文配合相關圖式進一步加以解說。盡可能的,於圖式與說明書中,相同標號係代表相同或相似構件。於圖式中,基於簡化與方便標示,形狀與厚度可能經過誇大表示。可以理解的是,未特別顯示於圖式中或描述於說明書中之元件,為所屬技術領域中具有通常技術者所知之形態。本領域之通常技術者可依據本發明之內容而進行多種之改變與修改。
除非特別說明,一些條件句或字詞,例如「可以(can)」、「可能(could)」、「也許(might)」,或「可(may)」,通常是試圖表達本案實施例具有,但是也可以解釋成可能不需要的特徵、元件,或步驟。在其他實施例中,這些特徵、元件,或步驟可能是不需要的。
於下文中關於“一個實施例”或“一實施例”之描述係指關於至少一實施例內所相關連之一特定元件、結構或特徵。因此,於下文中多處所出現之“一個實施例”或 “一實施例”之多個描述並非針對同一實施例。再者,於一或多個實施例中之特定構件、結構與特徵可依照一適當方式而結合。
在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而,所屬技術領域中具有通常知識者應可理解,同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式,而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語, 故應解釋成「包含但不限定於」。另外,「耦接」在此包含任何直接及間接的連接手段。因此,若文中描述第一元件耦接於第二元件,則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件,或者通過其他元件或連接手段間接地電性或信號連接至該第二元件。
揭露特別以下述例子加以描述,這些例子僅係用以舉例說明而已,因為對於熟習此技藝者而言,在不脫離本揭示內容之精神和範圍內,當可作各種之更動與潤飾,因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。在通篇說明書與申請專利範圍中,除非內容清楚指定,否則「一」以及「該」的意義包含這一類敘述包括「一或至少一」該元件或成分。此外,如本揭露所用,除非從特定上下文明顯可見將複數個排除在外,否則單數冠詞亦包括複數個元件或成分的敘述。而且,應用在此描述中與下述之全部申請專利範圍中時,除非內容清楚指定,否則「在其中」的意思可包含「在其中」與「在其上」。在通篇說明書與申請專利範圍所使用之用詞(terms),除有特別註明,通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論,以提供從業人員(practitioner)在有關本揭露之描述上額外的引導。在通篇說明書之任何地方之例子,包含在此所討論之任何用詞之例子的使用,僅係用以舉例說明,當然不限制本揭露或任何例示用詞之範圍與意義。同樣地,本揭露並不限於此說明書中所提出之各種實施例。
在下面的描述中,將提供一種雙向靜電放電保護裝置,其在逆向崩潰路徑上利用兩個靜電放電元件承受逆向電壓,使靜電放電元件之崩潰電壓容易超過施加在放電路徑上的總導通電壓。此外,較少串聯之靜電放電元件在放電路徑上具有較低之箝位電壓。導電線取代高濃度與低阻抗路徑,以降低製程複雜度,並形成電感器以增加靜電放電等級。
第2圖為本發明之雙向靜電放電保護裝置之第一實施例之示意圖。請參閱第2圖,雙向靜電放電保護裝置3包含一第一暫態電壓抑制器晶片30、一第二暫態電壓抑制器晶片31、一第一導電線32與一第二導電線33。第一暫態電壓抑制器晶片30包含一第一二極體300與一第一PNP雙極性接面電晶體301。第二暫態電壓抑制器晶片31包含一第二二極體310與一第二PNP雙極性接面電晶體311。第一二極體300之陽極電性連接一第一接腳34。第一PNP雙極性接面電晶體301之集極電性連接第一接腳34。第一PNP雙極性接面電晶體301之基極為浮接。第二二極體310之陽極電性連接一第二接腳35。第二PNP雙極性接面電晶體311之集極電性連接第二接腳35。第二PNP雙極性接面電晶體311之基極為浮接。第一導電線32電性連接於第一二極體300之陰極與第二PNP雙極性接面電晶體311之射極之間,第二導電線33電性連接於第二二極體310之陰極與第一PNP雙極性接面電晶體301之射極之間。雙向靜電放電保護裝置3具有兩條靜電放電路徑,其包含放電路徑與逆向崩潰路徑。一條靜電放電路徑包含第一二極體300、第一導電線32與第二PNP雙極性接面電晶體311,另一條靜電放電路徑包含第一PNP雙極性接面電晶體301、第二導電線33與第二二極體310。為了降低雙向靜電放電保護裝置3之整體寄生電容,第一PNP雙極性接面電晶體301或第二PNP雙極性接面電晶體311之寄生電容設計成大於第一二極體300或第二二極體310之寄生電容。
以下介紹第一實施例之雙向靜電放電保護裝置3之運作過程。當第一接腳34與第二接腳35分別接收正靜電放電電壓與接地電壓時,靜電放電電流依序流過第一二極體300、第一導電線32與第二PNP雙極性接面電晶體311。在此例中,放電路徑包含第一二極體300、第一導電線32與第二PNP雙極性接面電晶體311,逆向崩潰路徑包含第一PNP雙極性接面電晶體301、第二導電線33與第二二極體310。此外,施加在放電路徑之導通電壓小於施加在逆向崩潰路徑之總崩潰電壓。也就是說,第一二極體300與第二PNP雙極性接面電晶體311之總導通電壓小於第一PNP雙極性接面電晶體301與第二二極體310之總崩潰電壓。因為逆向崩潰路徑使用兩個靜電放電元件,所以施加在逆向崩潰路徑之總崩潰電壓得以提升。因為放電路徑使用僅兩個靜電放電元件,所以放電路徑之箝位電壓較低。此外,第一導電線32與第二導電線33取代先前技術之高濃度與低阻抗路徑,以降低製程複雜度。
當第一接腳34與第二接腳35分別接收接地電壓與正靜電放電電壓時,靜電放電電流依序流過第二二極體310、第二導電線33與第一PNP雙極性接面電晶體301。在此例中,放電路徑包含第一PNP雙極性接面電晶體301、第二導電線33與第二二極體310,逆向崩潰路徑包含第一二極體300、第一導電線32與第二PNP雙極性接面電晶體311。此外,施加在放電路徑之導通電壓小於施加在逆向崩潰路徑之總崩潰電壓。也就是說,第一PNP雙極性接面電晶體301與第二二極體310之總導通電壓小於第一二極體300與第二PNP雙極性接面電晶體311之總崩潰電壓。因為逆向崩潰路徑使用兩個靜電放電元件,所以施加在逆向崩潰路徑之總崩潰電壓得以提升。因為放電路徑使用僅兩個靜電放電元件,所以放電路徑之箝位電壓較低。
第3圖為本發明之雙向靜電放電保護裝置之第二實施例之示意圖。請參閱第3圖,當高頻靜電放電電壓施加在第一接腳34與第二接腳35時,第一導電線32與第二導電線33產生電感效應以具有高阻抗,並增加靜電放電電壓之上升時間,從而增進雙向靜電放電保護裝置3之靜電放電等級,並防止雙向靜電放電保護裝置3受到傷害。
第4圖為本發明之雙向靜電放電保護裝置之第三實施例之結構剖視圖。請參閱第4圖與第3圖,第三實施例之雙向靜電放電保護裝置3更包含一第一導線架36、一第一導電材37、一第二導線架38與一第二導電材39。舉例來說,第一導電材37與第二導電材39可為導電膠、共晶材料或其他適合導電材。第一導線架36作為第一接腳34,第二導線架38作為第二接腳35。第一導電材37設於第一導線架36上,並電性連接第一導線架36。第一暫態電壓抑制器晶片30設於第一導電材37上。第二導電材39設於第二導線架38上,並電性連接第二導線架38。第二暫態電壓抑制器晶片31設於第二導電材39上。
第一二極體300與第一PNP雙極性接面電晶體301可以一第一P型半導體基板302、一第一N型半導體磊晶層303、一第一N型重摻雜區304與一第一P型重摻雜區305實現。第一二極體300以第一P型半導體基板302、第一N型半導體磊晶層303與第一N型重摻雜區304實現。第一PNP雙極性接面電晶體301第一P型半導體基板302、第一N型半導體磊晶層303與第一P型重摻雜區305實現。第一P型半導體基板302設於第一導電材37上,並電性連接第一導電材37。第一N型半導體磊晶層303設於第一P型半導體基板302上,第一N型重摻雜區304與第一P型重摻雜區305設於第一N型半導體磊晶層303中。第一N型重摻雜區304電性連接第一導電線32,第一P型重摻雜區305電性連接第二導電線33。此外,第一暫態電壓抑制器晶片30更可包含以絕緣材質形成之一第一隔離結構306,第一隔離結構306設於第一N型半導體磊晶層303中,並位於第一N型重摻雜區304與第一P型重摻雜區305之間。第一隔離結構306接觸第一P型半導體基板302,並分離第一N型重摻雜區304與第一P型重摻雜區305,且第一隔離結構306之高度等於或大於第一N型半導體磊晶層304之厚度。為了降低第一二極體300之寄生電容,第一隔離結構306可環繞第一N型重摻雜區304與第一P型重摻雜區305。此外,第一二極體300與第一PNP雙極性接面電晶體301並未通過金屬、多晶矽或重摻雜半導體層互相連接。
第二二極體310與第二PNP雙極性接面電晶體311可以一第二P型半導體基板312、一第二N型半導體磊晶層313、一第二N型重摻雜區314與一第二P型重摻雜區315實現。第二二極體310以第二P型半導體基板312、第二N型半導體磊晶層313與第二N型重摻雜區314實現,第二PNP雙極性接面電晶體311以第二P型半導體基板312、第二N型半導體磊晶層313與第二P型重摻雜區315實現。第二P型半導體基板312設於第二導電材39上,並電性連接第二導電材39。第二N型半導體磊晶層313設於第二P型半導體基板312上,第二N型重摻雜區314與第二P型重摻雜區315設於第二N型半導體磊晶層313中,第二N型重摻雜區314電性連接第二導電線33,第二P型重摻雜區315電性連接第一導電線32。第二暫態電壓抑制器晶片31可更包含由絕緣材質形成之一第二隔離結構316,第二隔離結構316設於第二N型半導體磊晶層313中,並位於第二N型重摻雜區314與第二P型重摻雜區315之間。第二隔離結構316接觸第二P型半導體基板312,並分離第二N型重摻雜區314與第二P型重摻雜區315,且第二隔離結構316之高度等於或大於第二N型半導體磊晶層313之厚度。為了降低第二二極體310之寄生電容,第二隔離結構316可環繞第二N型重摻雜區314與第二P型重摻雜區315。此外,第二二極體310與第二PNP雙極性接面電晶體311並未通過金屬、多晶矽或重摻雜半導體層互相連接。
在本發明之某些實施例中,雙向靜電放電保護裝置3更可包含一封裝膠體41。封裝膠體41利用模具形成以包覆第一暫態電壓抑制器晶片30、第二暫態電壓抑制器晶片31、第一導電線32與第二導電線33。
第5圖為本發明之雙向靜電放電保護裝置之第四實施例之示意圖。請參閱第5圖,雙向靜電放電保護裝置3’包含一第一暫態電壓抑制器晶片30’、一第二暫態電壓抑制器晶片31’、一第一導電線32’與一第二導電線33’。第一暫態電壓抑制器晶片30’包含一第一二極體300’與一第一NPN雙極性接面電晶體301’。第二暫態電壓抑制器晶片31’包含一第二二極體310’與一第二NPN雙極性接面電晶體311’。第一二極體300’之陰極電性連接一第一接腳34’。第一NPN雙極性接面電晶體301’之集極電性連接第一接腳34’。第一NPN雙極性接面電晶體301’之基極為浮接。第二二極體310’之陰極電性連接一第二接腳35’。第二NPN雙極性接面電晶體311’之集極電性連接第二接腳35’。第二NPN雙極性接面電晶體311’之基極為浮接。第一導電線32’電性連接於第一二極體300’之陽極與第二NPN雙極性接面電晶體311’之射極之間,第二導電線33’電性連接於第二二極體310’之陽極與第一NPN雙極性接面電晶體301’之射極之間。雙向靜電放電保護裝置3’具有兩條靜電放電路徑,其包含放電路徑與逆向崩潰路徑。一條靜電放電路徑包含第一二極體300’、第一導電線32’與第二NPN雙極性接面電晶體311’,另一條靜電放電路徑包含第一NPN雙極性接面電晶體301’、第二導電線33’與第二二極體310’。為了降低雙向靜電放電保護裝置3’之整體寄生電容,第一NPN雙極性接面電晶體301’或第二NPN雙極性接面電晶體311’之寄生電容設計成大於第一二極體300’或第二二極體310’之寄生電容。
以下介紹第四實施例之雙向靜電放電保護裝置3’之運作過程。當第一接腳34’與第二接腳35’分別接收接地電壓與正靜電放電電壓時,靜電放電電流依序流過第二NPN雙極性接面電晶體311’、第一導電線32’與第一二極體300’。在此例中,放電路徑包含第二NPN雙極性接面電晶體311’、第一導電線32’與第一二極體300’,逆向崩潰路徑包含第一NPN雙極性接面電晶體301’、第二導電線33’與第二二極體310’。此外,施加在放電路徑之導通電壓小於施加在逆向崩潰路徑之總崩潰電壓。也就是說,第一二極體300’與第二NPN雙極性接面電晶體311’之總導通電壓小於第一NPN雙極性接面電晶體301’與第二二極體310’之總崩潰電壓。因為逆向崩潰路徑使用兩個靜電放電元件,所以施加在逆向崩潰路徑之總崩潰電壓得以提升。因為放電路徑使用僅兩個靜電放電元件,所以放電路徑之箝位電壓較低。此外,第一導電線32’與第二導電線33’取代先前技術之高濃度與低阻抗路徑,以降低製程複雜度。
當第一接腳34’與第二接腳35’分別接收正靜電放電電壓與接地電壓時,靜電放電電流依序流過第一NPN雙極性接面電晶體301’、第二導電線33’與第二二極體310’。在此例中,放電路徑包含第一NPN雙極性接面電晶體301’、第二導電線33’與第二二極體310’,逆向崩潰路徑包含第一二極體300’、第一導電線32’與第二NPN雙極性接面電晶體311’。此外,施加在放電路徑之導通電壓小於施加在逆向崩潰路徑之總崩潰電壓。也就是說,第一NPN雙極性接面電晶體301’與第二二極體310’之總導通電壓小於第一二極體300’與第二NPN雙極性接面電晶體311’之總崩潰電壓。因為逆向崩潰路徑使用兩個靜電放電元件,所以施加在逆向崩潰路徑之總崩潰電壓得以提升。因為放電路徑使用僅兩個靜電放電元件,所以放電路徑之箝位電壓較低。
第6圖為本發明之雙向靜電放電保護裝置之第五實施例之示意圖。請參閱第6圖,當高頻靜電放電電壓施加在第一接腳34’與第二接腳35’時,第一導電線32’與第二導電線33’產生電感效應以具有高阻抗,並增加靜電放電電壓之上升時間,從而增進雙向靜電放電保護裝置3’之靜電放電等級,並防止雙向靜電放電保護裝置3’受到傷害。
第7圖為本發明之雙向靜電放電保護裝置之第六實施例之結構剖視圖。請參閱第7圖與第6圖,第三實施例之雙向靜電放電保護裝置3’更包含一第一導線架36’、一第一導電材37’、一第二導線架38’與一第二導電材39’。舉例來說,第一導電材37’與第二導電材39’可為導電膠、共晶材料或其他適合導電材。第一導線架36’作為第一接腳34’,第二導線架38’作為第二接腳35’。第一導電材37’設於第一導線架36’上,並電性連接第一導線架36’。第一暫態電壓抑制器晶片30’設於第一導電材37’上。第二導電材39’設於第二導線架38’上,並電性連接第二導線架38’。第二暫態電壓抑制器晶片31’設於第二導電材39’上。
第一二極體300’與第一NPN雙極性接面電晶體301’可以一第一N型半導體基板302’、一第一P型半導體磊晶層303’、一第一P型重摻雜區304’與一第一N型重摻雜區305’實現。第一二極體300’以第一N型半導體基板302’、第一P型半導體磊晶層303’與第一P型重摻雜區304’實現。第一NPN雙極性接面電晶體301’第一N型半導體基板302’、第一P型半導體磊晶層303’與第一N型重摻雜區305’實現。第一N型半導體基板302’設於第一導電材37’上,並電性連接第一導電材37’。第一P型半導體磊晶層303’設於第一N型半導體基板302’上,第一P型重摻雜區304’與第一N型重摻雜區305’設於第一P型半導體磊晶層303’中。第一P型重摻雜區304’電性連接第一導電線32’,第一N型重摻雜區305’電性連接第二導電線33’。此外,第一暫態電壓抑制器晶片30’更可包含以絕緣材質形成之一第一隔離結構306’,第一隔離結構306’設於第一P型半導體磊晶層303’中,並位於第一P型重摻雜區304’與第一N型重摻雜區305’之間。第一隔離結構306’接觸第一N型半導體基板302’,並分離第一P型重摻雜區304’與第一N型重摻雜區305’,且第一隔離結構306’之高度等於或大於第一P型半導體磊晶層304’之厚度。為了降低第一二極體300’之寄生電容,第一隔離結構306’可環繞第一P型重摻雜區304’與第一N型重摻雜區305’。此外,第一二極體300’與第一NPN雙極性接面電晶體301’並未通過金屬、多晶矽或重摻雜半導體層互相連接。
第二二極體310’與第二NPN雙極性接面電晶體311’可以一第二N型半導體基板312’、一第二P型半導體磊晶層313’、一第二P型重摻雜區314’與一第二N型重摻雜區315’實現。第二二極體310’以第二N型半導體基板312’、第二P型半導體磊晶層313’與第二P型重摻雜區314’實現,第二NPN雙極性接面電晶體311’以第二N型半導體基板312’、第二P型半導體磊晶層313’與第二N型重摻雜區315’實現。第二N型半導體基板312’設於第二導電材39’上,並電性連接第二導電材39’。第二P型半導體磊晶層313’設於第二N型半導體基板312’上,第二P型重摻雜區314’與第二N型重摻雜區315’設於第二P型半導體磊晶層313’中,第二P型重摻雜區314’電性連接第二導電線33’,第二N型重摻雜區315’電性連接第一導電線32’。第二暫態電壓抑制器晶片31’可更包含由絕緣材質形成之一第二隔離結構316’,第二隔離結構316’設於第二P型半導體磊晶層313’中,並位於第二P型重摻雜區314’與第二N型重摻雜區315’之間。第二隔離結構316’接觸第二N型半導體基板312’,並分離第二P型重摻雜區314’與第二N型重摻雜區315’,且第二隔離結構316’之高度等於或大於第二P型半導體磊晶層313’之厚度。為了降低第二二極體310’之寄生電容,第二隔離結構316’可環繞第二P型重摻雜區314’與第二N型重摻雜區315’。此外,第二二極體310’與第二NPN雙極性接面電晶體311’並未通過金屬、多晶矽或重摻雜半導體層互相連接。
在本發明之某些實施例中,雙向靜電放電保護裝置3’更可包含一封裝膠體41’。封裝膠體41’利用模具形成以包覆第一暫態電壓抑制器晶片30’、第二暫態電壓抑制器晶片31’、第一導電線32’與第二導電線33’。
根據上述實施例,雙向靜電放電保護裝置在逆向崩潰路徑上利用兩個靜電放電元件承受逆向電壓,使靜電放電元件之崩潰電壓容易超過施加在放電路徑上的總導通電壓。此外,較少串聯之靜電放電元件在放電路徑上具有較低之箝位電壓。導電線取代高濃度與低阻抗路徑,以降低製程複雜度,並形成電感器以增加靜電放電等級。
以上所述者,僅為本發明一較佳實施例而已,並非用來限定本發明實施之範圍,故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾,均應包括於本發明之申請專利範圍內。
1:靜電放電保護裝置
2:欲保護電路
3、3’:雙向靜電放電保護裝置
30、30’:第一暫態電壓抑制器晶片
300、300’:第一二極體
301:第一PNP雙極性接面電晶體
301’:第一NPN雙極性接面電晶體
302:第一P型半導體基板
302’:第一N型半導體基板
303:第一N型半導體磊晶層
303’:第一P型半導體磊晶層
304:第一N型重摻雜區
304’:第一P型重摻雜區
305:第一P型重摻雜區
305’:第一N型重摻雜區
306、306’:第一隔離結構
31、31’:第二暫態電壓抑制器晶片
310、310’:第二二極體
311:第二PNP雙極性接面電晶體
311’:第二NPN雙極性接面電晶體
312:第二P型半導體基板
312’:第二N型半導體基板
313:第二N型半導體磊晶層
313’:第二P型半導體磊晶層
314:第二N型重摻雜區
314’:第二P型重摻雜區
315:第二P型重摻雜區
315’:第二N型重摻雜區
316、316’:第二隔離結構
32、32’:第一導電線
33、33’:第二導電線
34、34’:第一接腳
35、35’:第二接腳
36、36’:第一導線架
37、37’:第一導電材
38、38’:第二導線架
39、39’:第二導電材
41、41’:封裝膠體
第1圖為先前技術之積體電路晶片上的靜電放電保護裝置連接一欲保護電路之示意圖。
第2圖為本發明之雙向靜電放電保護裝置之第一實施例之示意圖。
第3圖為本發明之雙向靜電放電保護裝置之第二實施例之示意圖。
第4圖為本發明之雙向靜電放電保護裝置之第三實施例之結構剖視圖。
第5圖為本發明之雙向靜電放電保護裝置之第四實施例之示意圖。
第6圖為本發明之雙向靜電放電保護裝置之第五實施例之示意圖。
第7圖為本發明之雙向靜電放電保護裝置之第六實施例之結構剖視圖。
3:雙向靜電放電保護裝置
30:第一暫態電壓抑制器晶片
300:第一二極體
301:第一PNP雙極性接面電晶體
31:第二暫態電壓抑制器晶片
310:第二二極體
311:第二PNP雙極性接面電晶體
32:第一導電線
33:第二導電線
34:第一接腳
35:第二接腳
Claims (20)
- 一種雙向靜電放電保護裝置,包含: 一第一暫態電壓抑制器晶片,包含: 一第一二極體,其陽極電性連接一第一接腳;以及 一第一PNP雙極性接面電晶體,其集極電性連接該第一接腳; 一第二暫態電壓抑制器晶片,包含: 一第二二極體,其陽極電性連接一第二接腳;以及 一第二PNP雙極性接面電晶體,其集極電性連接該第二接腳; 一第一導電線,電性連接於該第一二極體之陰極與該第二PNP雙極性接面電晶體之射極之間;以及 一第二導電線,電性連接於該第二二極體之陰極與該第一PNP雙極性接面電晶體之射極之間。
- 如請求項1所述之雙向靜電放電保護裝置,其中該第一PNP雙極性接面電晶體與該第二PNP雙極性接面電晶體之基極為浮接。
- 如請求項1所述之雙向靜電放電保護裝置,其中該第一PNP雙極性接面電晶體或該第二PNP雙極性接面電晶體之寄生電容大於該第一二極體或該第二二極體之寄生電容。
- 如請求項1所述之雙向靜電放電保護裝置,更包含: 一第一導線架,作為該第一接腳;以及 一第一導電材,設於該第一導線架上,並電性連接該第一導線架,其中該第一暫態電壓抑制器晶片設於該第一導電材上。
- 如請求項4所述之雙向靜電放電保護裝置,其中該第一二極體與該第一PNP雙極性接面電晶體以一第一P型半導體基板、一第一N型半導體磊晶層、一第一N型重摻雜區與一第一P型重摻雜區實現,該第一P型半導體基板設於該第一導電材上,並電性連接該第一導電材,該第一N型半導體磊晶層設於該第一P型半導體基板上,該第一N型重摻雜區與該第一P型重摻雜區設於該第一N型半導體磊晶層中,該第一N型重摻雜區電性連接該第一導電線,該第一P型重摻雜區電性連接該第二導電線,該第一暫態電壓抑制器晶片更包含一第一隔離結構,該第一隔離結構設於該第一N型半導體磊晶層中,並位於該第一N型重摻雜區與該第一P型重摻雜區之間,該第一隔離結構接觸該第一P型半導體基板,並分離該第一N型重摻雜區與該第一P型重摻雜區,且該第一隔離結構之高度等於或大於該第一N型半導體磊晶層之厚度。
- 如請求項5所述之雙向靜電放電保護裝置,其中該第一隔離結構環繞該第一N型重摻雜區與該第一P型重摻雜區。
- 如請求項5所述之雙向靜電放電保護裝置,更包含: 一第二導線架,作為該第二接腳;以及 一第二導電材,設於該第二導線架上,並電性連接該第二導線架,其中該第二暫態電壓抑制器晶片設於該第二導電材上。
- 如請求項7所述之雙向靜電放電保護裝置,其中該第二二極體與該第二PNP雙極性接面電晶體以一第二P型半導體基板、一第二N型半導體磊晶層、一第二N型重摻雜區與一第二P型重摻雜區實現,該第二P型半導體基板設於該第二導電材上,並電性連接該第二導電材,該第二N型半導體磊晶層設於該第二P型半導體基板上,該第二N型重摻雜區與該第二P型重摻雜區設於該第二N型半導體磊晶層中,該第二N型重摻雜區電性連接該第二導電線,該第二P型重摻雜區電性連接該第一導電線,該第二暫態電壓抑制器晶片更包含一第二隔離結構,該第二隔離結構設於該第二N型半導體磊晶層中,並位於該第二N型重摻雜區與該第二P型重摻雜區之間,該第二隔離結構接觸該第二P型半導體基板,並分離該第二N型重摻雜區與該第二P型重摻雜區,且該第二隔離結構之高度等於或大於該第二N型半導體磊晶層之厚度。
- 如請求項8所述之雙向靜電放電保護裝置,其中該第二隔離結構環繞該第二N型重摻雜區與該第二P型重摻雜區。
- 如請求項1所述之雙向靜電放電保護裝置,更包含一封裝膠體,其包覆該第一暫態電壓抑制器晶片、該第二暫態電壓抑制器晶片、該第一導電線與該第二導電線。
- 一種雙向靜電放電保護裝置,包含: 一第一暫態電壓抑制器晶片,包含: 一第一二極體,其陰極電性連接一第一接腳;以及 一第一NPN雙極性接面電晶體,其集極電性連接該第一接腳; 一第二暫態電壓抑制器晶片,包含: 一第二二極體,其陰極電性連接一第二接腳;以及 一第二NPN雙極性接面電晶體,其集極電性連接該第二接腳; 一第一導電線,電性連接於該第一二極體之陽極與該第二NPN雙極性接面電晶體之射極之間;以及 一第二導電線,電性連接於該第二二極體之陽極與該第一NPN雙極性接面電晶體之射極之間。
- 如請求項11所述之雙向靜電放電保護裝置,其中該第一NPN雙極性接面電晶體與該第二NPN雙極性接面電晶體之基極為浮接。
- 如請求項11所述之雙向靜電放電保護裝置,其中該第一NPN雙極性接面電晶體或該第二NPN雙極性接面電晶體之寄生電容大於該第一二極體或該第二二極體之寄生電容。
- 如請求項11所述之雙向靜電放電保護裝置,更包含: 一第一導線架,作為該第一接腳;以及 一第一導電材,設於該第一導線架上,並電性連接該第一導線架,其中該第一暫態電壓抑制器晶片設於該第一導電材上。
- 如請求項14所述之雙向靜電放電保護裝置,其中該第一二極體與該第一NPN雙極性接面電晶體以一第一N型半導體基板、一第一P型半導體磊晶層、一第一P型重摻雜區與一第一N型重摻雜區實現,該第一N型半導體基板設於該第一導電材上,並電性連接該第一導電材,該第一P型半導體磊晶層設於該第一N型半導體基板上,該第一P型重摻雜區與該第一N型重摻雜區設於該第一P型半導體磊晶層中,該第一P型重摻雜區電性連接該第一導電線,該第一N型重摻雜區電性連接該第二導電線,該第一暫態電壓抑制器晶片更包含一第一隔離結構,該第一隔離結構設於該第一P型半導體磊晶層中,並位於該第一P型重摻雜區與該第一N型重摻雜區之間,該第一隔離結構接觸該第一N型半導體基板,並分離該第一P型重摻雜區與該第一N型重摻雜區,且該第一隔離結構之高度等於或大於該第一P型半導體磊晶層之厚度。
- 如請求項15所述之雙向靜電放電保護裝置,其中該第一隔離結構環繞該第一P型重摻雜區與該第一N型重摻雜區。
- 如請求項15所述之雙向靜電放電保護裝置,更包含: 一第二導線架,作為該第二接腳;以及 一第二導電材,設於該第二導線架上,並電性連接該第二導線架,其中該第二暫態電壓抑制器晶片設於該第二導電材上。
- 如請求項17所述之雙向靜電放電保護裝置,其中該第二二極體與該第二NPN雙極性接面電晶體以一第二N型半導體基板、一第二P型半導體磊晶層、一第二P型重摻雜區與一第二N型重摻雜區實現,該第二N型半導體基板設於該第二導電材上,並電性連接該第二導電材,該第二P型半導體磊晶層設於該第二N型半導體基板上,該第二P型重摻雜區與該第二N型重摻雜區設於該第二P型半導體磊晶層中,該第二P型重摻雜區電性連接該第二導電線,該第二N型重摻雜區電性連接該第一導電線,該第二暫態電壓抑制器晶片更包含一第二隔離結構,該第二隔離結構設於該第二P型半導體磊晶層中,並位於該第二P型重摻雜區與該第二N型重摻雜區之間,該第二隔離結構接觸該第二N型半導體基板,並分離該第二P型重摻雜區與該第二N型重摻雜區,且該第二隔離結構之高度等於或大於該第二P型半導體磊晶層之厚度。
- 如請求項18所述之雙向靜電放電保護裝置,其中該第二隔離結構環繞該第二P型重摻雜區與該第二N型重摻雜區。
- 如請求項11所述之雙向靜電放電保護裝置,更包含一封裝膠體,其包覆該第一暫態電壓抑制器晶片、該第二暫態電壓抑制器晶片、該第一導電線與該第二導電線。
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