JP2005223026A - 半導体装置 - Google Patents

Abstract

【課題】 ＥＳＤ保護回路を構成する面積が半導体チップ内に占める割合を小さくできる半導体装置を提供することを目的とする。
【解決手段】 グランド配線（８）に接続された第１の半導体領域（２）と、第１の半導体領域（２）で囲まれた領域に形成されたの第２の半導体領域（４）と、第２の半導体領域（４）上に形成されたボンディングパッド領域（１８）と、ボンディングパッド領域（１８）に接続された第３の半導体領域（１３）と、ボンディングパッド領域（１８）に接続された第４の半導体領域（１４−１，１４−２）と、第４の半導体領域（１４−１，１４−２）内に形成されて電源配線（１０）に接続された第５の半導体領域（１６−１，１６−２）とを有する。
【選択図】 図１

Description

本発明は、静電気（ElectroStatic Discharge ＥＳＤと称す）保護を行った半導体装置に関する発明である。

図３に、半導体装置に用いられる一般的なＥＳＤ保護回路を示す。
半導体装置の内部に形成される内部回路Ａは、グランド配線８、入力配線９および電源配線１０が接続され、グランド配線８と入力配線９との間にローサイド保護ダイオードＤ１が接続され、入力配線９と電源配線１０との間にハイサイド保護ダイオードＤ２が接続される。

そして、半導体装置の外部から入力配線９に入力される負のサージは、ローサイド保護ダイオードＤ１により、入力電圧をクランプして内部回路Ａに過大な電圧が入力されないように機能する。また、半導体装置の外部から入力配線９に入力されら正のサージはハイサイド保護ダイオードＤ２により、入力電圧をクランプして内部回路Ａに過大な電圧が入力されないように機能して、半導体装置を静電気のようなサージ電圧から保護している。

図２は図３の半導体集積回路の断面構造を示す。
ローサイド保護ダイオードＤ１の構成は、Ｐ型半導体基板１、Ｎ型埋め込み拡散層３−１、アノード電極に接続されるＰ型分離拡散層２、Ｎ型エピタキシャル層４−１、高濃度のＮ型カソード拡散層５から構成される。

ハイサイド保護ダイオードＤ２の構成は、Ｐ型の半導体基板１、Ｎ型埋め込み拡散層３−２、Ｐ型分離拡散層２、Ｎ型エピタキシャル層４−２、高濃度のＮ型カソード拡散層６、Ｐ型アノード拡散層７から構成される。１１は保護膜、１７は酸化膜、１８はボンディングパッド領域、１２はボンディングワイヤである。

これらのローサイド保護ダイオードＤ１とハイサイド保護ダイオードＤ２は、同一のＰ型半導体基板１の上に構成され、それぞれ、Ｐ型分離拡散層２により電気的に分離されている。
特開平２−２１５１５０号公報

図２に示す従来の構造においては、ローサイド保護ダイオードＤ１、ハイサイド保護ダイオードＤ２、及び、ボンディングパッド領域１８が、それぞれ、Ｐ型分離拡散層２により独立に分離されているため、保護素子を形成するために必要な面積がチップ面積に対する占有率が大きく、多ピンの半導体集積回路を構成する場合に半導体装置の集積度を悪化させるという課題がある。

本発明は、このような課題を解決するものであり、ＥＳＤ保護回路の面積効率を上げる、つまり、ＥＳＤ保護回路を構成する面積が半導体チップ内に占める割合を小さくできる半導体装置を提供することを目的とする。

本発明の半導体装置は、グランド配線に接続された第一導電型の第１の半導体領域と、前記第１の半導体領域で囲まれた領域に形成された第二導電型の第２の半導体領域と、前記第２の半導体領域上に形成されたボンディングパッド領域と、前記第２の半導体領域の表面に形成されかつ前記第２の半導体領域よりも高濃度で前記ボンディングパッド領域に接続された前記第二導電型の第３の半導体領域と、前記第２の半導体領域の表面に形成され前記ボンディングパッド領域に接続された前記第一導電型の第４の半導体領域と、前記第４の半導体領域内に形成されて電源配線に接続された前記第二導電型の第５の半導体領域とを有することを特徴とする。

本発明によると、ローサイド保護ダイオード、ハイサイド保護ダイオード及びボンディングパッド領域が、第１の半導体領域で囲まれた１つの第２の半導体領域内に構成することが出来るため、ＥＳＤ保護回路を構成する面積が半導体チップ内に占める割合が小さくなる。このような、多ピンの半導体集積回路を構成する場合には、チップ面積を縮小する効果が顕著である。

本発明の一実施の形態に係る半導体装置の断面構造を図１に示す。
図１において、Ｐ型半導体基板１の上に形成されたＮ型エピタキシャル層の所定箇所を包囲するようにＰ型分離拡散層２を形成しており、Ｐ型分離拡散層２の表面には高濃度Ｐ型拡散層１５−３が形成され、グランド配線８に接続されている。Ｎ型エピタキシャル層４の島領域は、周辺部の半導体素子と電気的に分離されている。この島領域の中央部の表面に高濃度Ｎ型拡散層１３を形成し、この島領域の下層部にはＮ型埋め込み拡散層３を形成している。

この高濃度Ｎ型拡散層１３の上部がボンディングパッド領域１８として活用され、その周辺部にはＰ型拡散層１４−１，１４−２がボンディングパッド領域１８を包囲するように形成されている。そして、Ｐ型拡散層１４−１，１４−２内に形成されたコンタクト用Ｐ型拡散層１５−１，１５−２及び高濃度Ｎ型拡散層１３は入力配線９と接続されている。また、高濃度Ｎ型拡散層１６−１，１６−２はＰ型拡散層１４−１，１４−２内に形成され、電源配線１０に接続されている。

半導体基板の表面には酸化膜１７が形成され、グランド配線８、入力配線９及び電源配線１０と半導体基板との間の電気的絶縁を行っている。半導体基板の最上層には、保護膜１１が形成されており、保護膜１１はグランド配線８、入力配線９及び電源配線１０の電気的な絶縁保護を行っている。

Ｎ型エピタキシャル層４の島領域上の保護膜１１は部分的に開口されており、その開口部に在る入力配線９の上にボンディングワイヤ１２が接続される。そのボンディングワイヤ１２の先端部は、熱圧着され半球状に成っている。

そして、ローサイド保護ダイオードＤ１のアノードは、Ｐ型分離拡散層２およびＰ型半導体基板１で構成され、カソードは、Ｎ型埋め込み拡散層３、Ｎ型エピタキシャル層４及び、高濃度Ｎ型拡散層１３で構成される。

また、ハイサイド保護ダイオードＤ２のアノードは、Ｐ型拡散層１４−１，１４−２及びコンタクト用Ｐ型拡散層１５−１，１５−２で構成され、カソードは高濃度Ｎ型拡散層１６−１，１６−２で構成される。

このように、ローサイド保護ダイオードＤ１，ハイサイド保護ダイオードＤ２及びボンディングパッド領域１８が、一つのＰ型分離拡散層２で囲まれた領域に構成することが出来るため、ＥＳＤ保護回路を構成する面積が半導体チップ内に占める割合が小さくなる。

特に、ハイサイド保護ダイオードＤ２の逆バイアス耐圧は、電源電圧以上の耐圧を必要とするため、ＤＭＯＳトランジスタを製造するプロセスにおいては、ＭＯＳトランジスタのドレイン拡散層をＰ型拡散層１４−１，１４−２として、ＭＯＳトランジスタのボディ拡散層を高濃度Ｎ型拡散層１６−１，１６−２として構成されるダイオードを用いる。

なお、この実施の形態では、請求項に記載の第一導電型がＰ型、第二導電型がＮ型の場合である。さらに、請求項の各構成用件の第１の半導体領域はＰ型分離拡散層２、第２の半導体領域はＮ型エピタキシャル層４、第３の半導体領域は高濃度Ｎ型拡散層１３、第４の半導体領域はＰ型拡散層１４−１，１４−２、第５の半導体領域は高濃度Ｎ型拡散層１６−１，１６−２に対応している。

本発明はＥＳＤ保護回路を構成する面積が半導体チップ内に占める割合を小さくできるので各種半導体装置の一層の小型化、ならびに半導体装置を組み合わせて構成される各種電気機器に使用できる。

本発明のＥＳＤ保護半導体装置の断面構造図 従来例のＥＳＤ保護半導体装置の断面構造図 ローサイド保護ダイオードとハイサイド保護ダイオードから構成されたＥＳＤ保護回路図

符号の説明

１ Ｐ型半導体基板
２ Ｐ型分離拡散層（第１の半導体領域）
３ Ｎ型埋め込み拡散層
４ Ｎ型エピタキシャル層（第２の半導体領域）
５ 高濃度Ｎ型カソード拡散層
６ 高濃度Ｎ型カソード拡散層
７ Ｐ型アノード拡散層
８ グランド配線
９ 入力配線
１０ 電源配線
１１ 保護膜
１２ ボンディングワイヤ
１３ 高濃度Ｎ型拡散層（第３の半導体領域）
１４−１，１４−２ Ｐ型拡散層（第４の半導体領域）
１５−１，１５−２ コンタクト用Ｐ型拡散層
１５−３ 高濃度Ｐ型拡散層
１６−１，１６−２ 高濃度Ｎ型拡散層（第５の半導体領域）
１７ 酸化膜
１８ ボンディングパッド領域
Ｄ１ ローサイド保護ダイオード
Ｄ２ ハイサイド保護ダイオード

Claims (1)

1. グランド配線に接続された第一導電型の第１の半導体領域と、
   前記第１の半導体領域で囲まれた領域に形成された第二導電型の第２の半導体領域と、
   前記第２の半導体領域上に形成されたボンディングパッド領域と、
   前記第２の半導体領域の表面に形成されかつ前記第２の半導体領域よりも高濃度で前記ボンディングパッド領域に接続された前記第二導電型の第３の半導体領域と、
   前記第２の半導体領域の表面に形成され前記ボンディングパッド領域に接続された前記第一導電型の第４の半導体領域と、
   前記第４の半導体領域内に形成されて電源配線に接続された前記第二導電型の第５の半導体領域と
   を有する半導体装置。

Images