CN114551435A - 双向静电放电保护装置 - Google Patents

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陈子平
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Abstract

本发明公开一种双向静电放电保护装置，其包括第一瞬时电压抑制器芯片、第二瞬时电压抑制器芯片、第一导电线与第二导电线。第一瞬时电压抑制器芯片包括第一二极管与第一双极性接面晶体管，第一二极管与第一双极性接面晶体管电性连接第一接脚。第二瞬时电压抑制器芯片包括第二二极管与第二双极性接面晶体管，第二二极管与第二双极性接面晶体管电性连接第二接脚。第一导电线电性连接于第一二极管与第二双极性接面晶体管之间，第二导电线电性连接于第二二极管与第一双极性接面晶体管之间。

Description

双向静电放电保护装置
技术领域
本发明涉及一种静电放电技术，且特别涉及一种双向静电放电保护装置。
背景技术
静电放电(ESD)损坏已成为纳米级互补式金氧半(CMOS)制程中制造的CMOS集成电路产品的主要可靠性问题。ESD保护元件通常设计用于释放ESD能量，从而可以防止集成电路芯片的ESD损坏。
静电放电保护装置的工作原理如图1所示，在集成电路芯片上，静电放电(ESD)保护装置1并联欲保护电路2，当ESD情况发生时，ESD保护装置1瞬间被触发，同时，ESD保护装置1亦可提供一低电阻路径，以供瞬时的ESD电流进行放电，让ESD瞬时电流的能量通过ESD保护装置1得以释放。为了达到双向静电放电的目的，双向瞬时电压抑制器包括两条静电放电路径。一条静电放电路径为放电路径，另一条静电放电路径为逆向崩溃路径。在现有技术中，只有一个二极管在逆向崩溃路径承受逆向电压，使施加在放电路径上的导通电压容易超过二极管的崩溃电压。在放电路径上，有串联三个静电放电元件。因此，此三个静电放电元件的箝位电压较高。此外，美国专利号7361942B1实现一种双向瞬时电压抑制器。然而，此双向瞬时电压抑制器的埋层却用于连接多个二极管，以增加制程复杂度。
因此，本发明在针对上述的困扰，提出一种双向静电放电保护装置，以解决现有技术所产生的问题。
发明内容
本发明提供一种双向静电放电保护装置，其在放电路径上具有较低的箝位电压，降低制程复杂度，并增加静电放电等级。
在本发明的一实施例中，提供一种双向静电放电保护装置，其包括一第一瞬时电压抑制器芯片、一第二瞬时电压抑制器芯片、一第一导电线与一第二导电线。第一瞬时电压抑制器芯片包括一第一二极管与一第一PNP双极性接面晶体管。第一二极管的阳极电性连接一第一接脚，第一PNP双极性接面晶体管的集极电性连接第一接脚。第二瞬时电压抑制器芯片包括一第二二极管与一第二PNP双极性接面晶体管。第二二极管的阳极电性连接一第二接脚，第二PNP双极性接面晶体管的集极电性连接第二接脚。第一导电线电性连接于第一二极管的阴极与第二PNP双极性接面晶体管的射极之间，第二导电线电性连接于第二二极管的阴极与第一PNP双极性接面晶体管的射极之间。
在本发明的一实施例中，第一PNP双极性接面晶体管与第二PNP双极性接面晶体管的基极为浮接。
在本发明的一实施例中，第一PNP双极性接面晶体管或第二PNP双极性接面晶体管的寄生电容大于第一二极管或第二二极管的寄生电容。
在本发明的一实施例中，双向静电放电保护装置还包括一第一导线架与一第一导电材。第一导线架作为第一接脚，第一导电材设于第一导线架上，并电性连接第一导线架，其中第一瞬时电压抑制器芯片设于第一导电材上。
在本发明的一实施例中，第一二极管与第一PNP双极性接面晶体管以一第一P型半导体基板、一第一N型半导体磊晶层、一第一N型重掺杂区与一第一P型重掺杂区实现。第一P型半导体基板设于第一导电材上，并电性连接第一导电材。第一N型半导体磊晶层设于第一P型半导体基板上，第一N型重掺杂区与第一P型重掺杂区设于第一N型半导体磊晶层中。第一N型重掺杂区电性连接第一导电线，第一P型重掺杂区电性连接第二导电线。第一瞬时电压抑制器芯片还包括一第一隔离结构，第一隔离结构设于第一N型半导体磊晶层中，并位于第一N型重掺杂区与第一P型重掺杂区之间。第一隔离结构接触第一P型半导体基板，并分离第一N型重掺杂区与第一P型重掺杂区，且第一隔离结构的高度等于或大于第一N型半导体磊晶层的厚度。
在本发明的一实施例中，第一隔离结构环绕第一N型重掺杂区与第一P型重掺杂区。
在本发明的一实施例中，双向静电放电保护装置还包括一第二导线架与一第二导电材。第二导线架作为第二接脚，第二导电材设于第二导线架上，并电性连接第二导线架，其中第二瞬时电压抑制器芯片设于第二导电材上。
在本发明的一实施例中，第二二极管与第二PNP双极性接面晶体管以一第二P型半导体基板、一第二N型半导体磊晶层、一第二N型重掺杂区与一第二P型重掺杂区实现。第二P型半导体基板设于第二导电材上，并电性连接第二导电材。第二N型半导体磊晶层设于第二P型半导体基板上，第二N型重掺杂区与第二P型重掺杂区设于第二N型半导体磊晶层中。第二N型重掺杂区电性连接第二导电线，第二P型重掺杂区电性连接第一导电线。第二瞬时电压抑制器芯片还包括一第二隔离结构，第二隔离结构设于第二N型半导体磊晶层中，并位于第二N型重掺杂区与第二P型重掺杂区之间。第二隔离结构接触第二P型半导体基板，并分离第二N型重掺杂区与第二P型重掺杂区，且第二隔离结构的高度等于或大于第二N型半导体磊晶层的厚度。
在本发明的一实施例中，第二隔离结构环绕第二N型重掺杂区与第二P型重掺杂区。
在本发明的一实施例中，双向静电放电保护装置还包括一封装胶体，其包覆第一瞬时电压抑制器芯片、第二瞬时电压抑制器芯片、第一导电线与第二导电线。
在本发明的一实施例中，一种双向静电放电保护装置包括一第一瞬时电压抑制器芯片、一第二瞬时电压抑制器芯片、一第一导电线与一第二导电线。第一瞬时电压抑制器芯片包括一第一二极管与一第一NPN双极性接面晶体管。第一二极管的阴极电性连接一第一接脚，第一NPN双极性接面晶体管的集极电性连接第一接脚。第二瞬时电压抑制器芯片包括一第二二极管与一第二NPN双极性接面晶体管。第二二极管的阴极电性连接一第二接脚，第二NPN双极性接面晶体管的集极电性连接第二接脚。第一导电线电性连接于第一二极管的阳极与第二NPN双极性接面晶体管的射极之间，第二导电线电性连接于第二二极管的阳极与第一NPN双极性接面晶体管的射极之间。
在本发明的一实施例中，第一NPN双极性接面晶体管与第二NPN双极性接面晶体管的基极为浮接。
在本发明的一实施例中，第一NPN双极性接面晶体管或第二NPN双极性接面晶体管的寄生电容大于第一二极管或第二二极管的寄生电容。
在本发明的一实施例中，双向静电放电保护装置还包括一第一导线架与一第一导电材。第一导线架作为第一接脚，第一导电材设于第一导线架上，并电性连接第一导线架，其中第一瞬时电压抑制器芯片设于第一导电材上。
在本发明的一实施例中，第一二极管与第一NPN双极性接面晶体管以一第一N型半导体基板、一第一P型半导体磊晶层、一第一P型重掺杂区与一第一N型重掺杂区实现。第一N型半导体基板设于第一导电材上，并电性连接第一导电材。第一P型半导体磊晶层设于第一N型半导体基板上，第一P型重掺杂区与第一N型重掺杂区设于第一P型半导体磊晶层中。第一P型重掺杂区电性连接第一导电线，第一N型重掺杂区电性连接第二导电线。第一瞬时电压抑制器芯片还包括一第一隔离结构，第一隔离结构设于第一P型半导体磊晶层中，并位于第一P型重掺杂区与第一N型重掺杂区之间。第一隔离结构接触第一N型半导体基板，并分离第一P型重掺杂区与第一N型重掺杂区，且第一隔离结构的高度等于或大于第一P型半导体磊晶层的厚度。
在本发明的一实施例中，第一隔离结构环绕第一P型重掺杂区与第一N型重掺杂区。
在本发明的一实施例中，双向静电放电保护装置还包括一第二导线架与一第二导电材。第二导线架作为第二接脚，第二导电材设于第二导线架上，并电性连接第二导线架，其中第二瞬时电压抑制器芯片设于第二导电材上。
在本发明的一实施例中，第二二极管与第二NPN双极性接面晶体管以一第二N型半导体基板、一第二P型半导体磊晶层、一第二P型重掺杂区与一第二N型重掺杂区实现。第二N型半导体基板设于第二导电材上，并电性连接第二导电材。第二P型半导体磊晶层设于第二N型半导体基板上，第二P型重掺杂区与第二N型重掺杂区设于第二P型半导体磊晶层中。第二P型重掺杂区电性连接第二导电线，第二N型重掺杂区电性连接第一导电线。第二瞬时电压抑制器芯片还包括一第二隔离结构，第二隔离结构设于第二P型半导体磊晶层中，并位于第二P型重掺杂区与第二N型重掺杂区之间。第二隔离结构接触第二N型半导体基板，并分离第二P型重掺杂区与第二N型重掺杂区，且第二隔离结构的高度等于或大于第二P型半导体磊晶层的厚度。
在本发明的一实施例中，第二隔离结构环绕第二P型重掺杂区与第二N型重掺杂区。
在本发明的一实施例中，双向静电放电保护装置还包括一封装胶体，其包覆第一瞬时电压抑制器芯片、第二瞬时电压抑制器芯片、第一导电线与第二导电线。
基于上述，双向静电放电保护装置在逆向崩溃路径上利用两个静电放电元件承受逆向电压，使静电放电元件的崩溃电压容易超过施加在放电路径上的总导通电压。此外，较少串联的静电放电元件在放电路径上具有较低的箝位电压。导电线取代高浓度与低阻抗路径，以降低制程复杂度，并形成电感器以增加静电放电等级。
附图说明
图1为现有技术的集成电路芯片上的静电放电保护装置连接一欲保护电路的示意图。
图2为本发明的双向静电放电保护装置的第一实施例的示意图。
图3为本发明的双向静电放电保护装置的第二实施例的示意图。
图4为本发明的双向静电放电保护装置的第三实施例的结构剖视图。
图5为本发明的双向静电放电保护装置的第四实施例的示意图。
图6为本发明的双向静电放电保护装置的第五实施例的示意图。
图7为本发明的双向静电放电保护装置的第六实施例的结构剖视图。
附图标记说明：1-静电放电保护装置；2-欲保护电路；3、3’-双向静电放电保护装置；30、30’-第一瞬时电压抑制器芯片；300、300’-第一二极管；301-第一PNP双极性接面晶体管；301’-第一NPN双极性接面晶体管；302-第一P型半导体基板；302’-第一N型半导体基板；303-第一N型半导体磊晶层；303’-第一P型半导体磊晶层；304-第一N型重掺杂区；304’-第一P型重掺杂区；305-第一P型重掺杂区；305’-第一N型重掺杂区；306、306’-第一隔离结构；31、31’-第二瞬时电压抑制器芯片；310、310’-第二二极管；311-第二PNP双极性接面晶体管；311’-第二NPN双极性接面晶体管；312-第二P型半导体基板；312’-第二N型半导体基板；313-第二N型半导体磊晶层；313’-第二P型半导体磊晶层；314-第二N型重掺杂区；314’-第二P型重掺杂区；315-第二P型重掺杂区；315’-第二N型重掺杂区；316、316’-第二隔离结构；32、32’-第一导电线；33、33’-第二导电线；34、34’-第一接脚；35、35’-第二接脚；36、36’-第一导线架；37、37’-第一导电材；38、38’-第二导线架；39、39’-第二导电材；41、41’-封装胶体。
具体实施方式
本发明的实施例将通过下文配合相关图式进一步加以解说。尽可能的，于图式与说明书中，相同标号代表相同或相似构件。于图式中，基于简化与方便标示，形状与厚度可能经过夸大表示。可以理解的是，未特别显示于图式中或描述于说明书中的元件，为所属技术领域中具有通常技术者所知的形态。本领域的通常技术者可依据本发明的内容而进行多种的改变与修改。
除非特别说明，一些条件句或字词，例如“可以(can)”、“可能(could)”、“也许(might)”，或“可(may)”，通常是试图表达本案实施例具有，但是也可以解释成可能不需要的特征、元件或步骤。在其他实施例中，这些特征、元件或步骤可能是不需要的。
于下文中关于“一个实施例”或“一实施例”的描述指关于至少一实施例内所相关连的一特定元件、结构或特征。因此，于下文中多处所出现的“一个实施例”或“一实施例”的多个描述并非针对同一实施例。再者，于一或多个实施例中的特定构件、结构与特征可依照一适当方式而结合。
在说明书及权利要求书中使用了某些词汇来指称特定的元件。然而，所属技术领域中具有通常知识者应可理解，同样的元件可能会用不同的名词来称呼。说明书及权利要求书并不以名称的差异做为区分元件的方式，而是以元件在功能上的差异来做为区分的基准。在说明书及权利要求书所提及的“包括”为开放式的用语，故应解释成“包括但不限定于”。另外，“耦接”在此包括任何直接及间接的连接手段。因此，若文中描述第一元件耦接于第二元件，则代表第一元件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二元件，或者通过其他元件或连接手段间接地电性或信号连接至所述第二元件。
本发明特别以下述例子加以描述，这些例子仅用以举例说明而已，因为对于熟习此技艺者而言，在不脱离本揭示内容的精神和范围内，当可作各种的更动与润饰，因此本揭示内容的保护范围当视权利要求书所界定者为准。在通篇说明书与权利要求书中，除非内容清楚指定，否则“一”以及“所述”的意义包括这一类叙述包括“一或至少一”所述元件或成分。此外，如本发明所用，除非从特定上下文明显可见将复数个排除在外，否则单数冠词亦包括复数个元件或成分的叙述。而且，应用在此描述中与下述的全部权利要求书中时，除非内容清楚指定，否则“在其中”的意思可包括“在其中”与“在其上”。在通篇说明书与权利要求书所使用的用词(terms)，除有特别注明，通常具有每个用词使用在此领域中、在此发明的内容中与特殊内容中的平常意义。某些用以描述本发明的用词将于下或在此说明书的别处讨论，以提供从业人员(practitioner)在有关本发明的描述上额外的引导。在通篇说明书的任何地方的例子，包括在此所讨论的任何用词的例子的使用，仅用以举例说明，当然不限制本发明或任何例示用词的范围与意义。同样地，本发明并不限于此说明书中所提出的各种实施例。
在下面的描述中，将提供一种双向静电放电保护装置，其在逆向崩溃路径上利用两个静电放电元件承受逆向电压，使静电放电元件的崩溃电压容易超过施加在放电路径上的总导通电压。此外，较少串联的静电放电元件在放电路径上具有较低的箝位电压。导电线取代高浓度与低阻抗路径，以降低制程复杂度，并形成电感器以增加静电放电等级。
图2为本发明的双向静电放电保护装置的第一实施例的示意图。请参阅图2，双向静电放电保护装置3包括一第一瞬时电压抑制器芯片30、一第二瞬时电压抑制器芯片31、一第一导电线32与一第二导电线33。第一瞬时电压抑制器芯片30包括一第一二极管300与一第一PNP双极性接面晶体管301。第二瞬时电压抑制器芯片31包括一第二二极管310与一第二PNP双极性接面晶体管311。第一二极管300的阳极电性连接一第一接脚34。第一PNP双极性接面晶体管301的集极电性连接第一接脚34。第一PNP双极性接面晶体管301的基极为浮接。第二二极管310的阳极电性连接一第二接脚35。第二PNP双极性接面晶体管311的集极电性连接第二接脚35。第二PNP双极性接面晶体管311的基极为浮接。第一导电线32电性连接于第一二极管300的阴极与第二PNP双极性接面晶体管311的射极之间，第二导电线33电性连接于第二二极管310的阴极与第一PNP双极性接面晶体管301的射极之间。双向静电放电保护装置3具有两条静电放电路径，其包括放电路径与逆向崩溃路径。一条静电放电路径包括第一二极管300、第一导电线32与第二PNP双极性接面晶体管311，另一条静电放电路径包括第一PNP双极性接面晶体管301、第二导电线33与第二二极管310。为了降低双向静电放电保护装置3的整体寄生电容，第一PNP双极性接面晶体管301或第二PNP双极性接面晶体管311的寄生电容设计成大于第一二极管300或第二二极管310的寄生电容。
以下介绍第一实施例的双向静电放电保护装置3的运作过程。当第一接脚34与第二接脚35分别接收正静电放电电压与接地电压时，静电放电电流依序流过第一二极管300、第一导电线32与第二PNP双极性接面晶体管311。在此例中，放电路径包括第一二极管300、第一导电线32与第二PNP双极性接面晶体管311，逆向崩溃路径包括第一PNP双极性接面晶体管301、第二导电线33与第二二极管310。此外，施加在放电路径的导通电压小于施加在逆向崩溃路径的总崩溃电压。也就是说，第一二极管300与第二PNP双极性接面晶体管311的总导通电压小于第一PNP双极性接面晶体管301与第二二极管310的总崩溃电压。因为逆向崩溃路径使用两个静电放电元件，所以施加在逆向崩溃路径的总崩溃电压得以提升。因为放电路径使用仅两个静电放电元件，所以放电路径的箝位电压较低。此外，第一导电线32与第二导电线33取代现有技术的高浓度与低阻抗路径，以降低制程复杂度。
当第一接脚34与第二接脚35分别接收接地电压与正静电放电电压时，静电放电电流依序流过第二二极管310、第二导电线33与第一PNP双极性接面晶体管301。在此例中，放电路径包括第一PNP双极性接面晶体管301、第二导电线33与第二二极管310，逆向崩溃路径包括第一二极管300、第一导电线32与第二PNP双极性接面晶体管311。此外，施加在放电路径的导通电压小于施加在逆向崩溃路径的总崩溃电压。也就是说，第一PNP双极性接面晶体管301与第二二极管310的总导通电压小于第一二极管300与第二PNP双极性接面晶体管311的总崩溃电压。因为逆向崩溃路径使用两个静电放电元件，所以施加在逆向崩溃路径的总崩溃电压得以提升。因为放电路径使用仅两个静电放电元件，所以放电路径的箝位电压较低。
图3为本发明的双向静电放电保护装置的第二实施例的示意图。请参阅图3，当高频静电放电电压施加在第一接脚34与第二接脚35时，第一导电线32与第二导电线33产生电感效应以具有高阻抗，并增加静电放电电压的上升时间，从而增进双向静电放电保护装置3的静电放电等级，并防止双向静电放电保护装置3受到伤害。
图4为本发明的双向静电放电保护装置的第三实施例的结构剖视图。请参阅图4与图3，第三实施例的双向静电放电保护装置3还包括一第一导线架36、一第一导电材37、一第二导线架38与一第二导电材39。举例来说，第一导电材37与第二导电材39可为导电胶、共晶材料或其他适合导电材。第一导线架36作为第一接脚34，第二导线架38作为第二接脚35。第一导电材37设于第一导线架36上，并电性连接第一导线架36。第一瞬时电压抑制器芯片30设于第一导电材37上。第二导电材39设于第二导线架38上，并电性连接第二导线架38。第二瞬时电压抑制器芯片31设于第二导电材39上。
第一二极管300与第一PNP双极性接面晶体管301可以一第一P型半导体基板302、一第一N型半导体磊晶层303、一第一N型重掺杂区304与一第一P型重掺杂区305实现。第一二极管300以第一P型半导体基板302、第一N型半导体磊晶层303与第一N型重掺杂区304实现。第一PNP双极性接面晶体管301第一P型半导体基板302、第一N型半导体磊晶层303与第一P型重掺杂区305实现。第一P型半导体基板302设于第一导电材37上，并电性连接第一导电材37。第一N型半导体磊晶层303设于第一P型半导体基板302上，第一N型重掺杂区304与第一P型重掺杂区305设于第一N型半导体磊晶层303中。第一N型重掺杂区304电性连接第一导电线32，第一P型重掺杂区305电性连接第二导电线33。此外，第一瞬时电压抑制器芯片30还可包括以绝缘材质形成的一第一隔离结构306，第一隔离结构306设于第一N型半导体磊晶层303中，并位于第一N型重掺杂区304与第一P型重掺杂区305之间。第一隔离结构306接触第一P型半导体基板302，并分离第一N型重掺杂区304与第一P型重掺杂区305，且第一隔离结构306的高度等于或大于第一N型半导体磊晶层304的厚度。为了降低第一二极管300的寄生电容，第一隔离结构306可环绕第一N型重掺杂区304与第一P型重掺杂区305。此外，第一二极管300与第一PNP双极性接面晶体管301并未通过金属、多晶硅或重掺杂半导体层互相连接。
第二二极管310与第二PNP双极性接面晶体管311可以一第二P型半导体基板312、一第二N型半导体磊晶层313、一第二N型重掺杂区314与一第二P型重掺杂区315实现。第二二极管310以第二P型半导体基板312、第二N型半导体磊晶层313与第二N型重掺杂区314实现，第二PNP双极性接面晶体管311以第二P型半导体基板312、第二N型半导体磊晶层313与第二P型重掺杂区315实现。第二P型半导体基板312设于第二导电材39上，并电性连接第二导电材39。第二N型半导体磊晶层313设于第二P型半导体基板312上，第二N型重掺杂区314与第二P型重掺杂区315设于第二N型半导体磊晶层313中，第二N型重掺杂区314电性连接第二导电线33，第二P型重掺杂区315电性连接第一导电线32。第二瞬时电压抑制器芯片31可还包括由绝缘材质形成的一第二隔离结构316，第二隔离结构316设于第二N型半导体磊晶层313中，并位于第二N型重掺杂区314与第二P型重掺杂区315之间。第二隔离结构316接触第二P型半导体基板312，并分离第二N型重掺杂区314与第二P型重掺杂区315，且第二隔离结构316的高度等于或大于第二N型半导体磊晶层313的厚度。为了降低第二二极管310的寄生电容，第二隔离结构316可环绕第二N型重掺杂区314与第二P型重掺杂区315。此外，第二二极管310与第二PNP双极性接面晶体管311并未通过金属、多晶硅或重掺杂半导体层互相连接。
在本发明的某些实施例中，双向静电放电保护装置3还可包括一封装胶体41。封装胶体41利用模具形成以包覆第一瞬时电压抑制器芯片30、第二瞬时电压抑制器芯片31、第一导电线32与第二导电线33。
图5为本发明的双向静电放电保护装置的第四实施例的示意图。请参阅图5，双向静电放电保护装置3’包括一第一瞬时电压抑制器芯片30’、一第二瞬时电压抑制器芯片31’、一第一导电线32’与一第二导电线33’。第一瞬时电压抑制器芯片30’包括一第一二极管300’与一第一NPN双极性接面晶体管301’。第二瞬时电压抑制器芯片31’包括一第二二极管310’与一第二NPN双极性接面晶体管311’。第一二极管300’的阴极电性连接一第一接脚34’。第一NPN双极性接面晶体管301’的集极电性连接第一接脚34’。第一NPN双极性接面晶体管301’的基极为浮接。第二二极管310’的阴极电性连接一第二接脚35’。第二NPN双极性接面晶体管311’的集极电性连接第二接脚35’。第二NPN双极性接面晶体管311’的基极为浮接。第一导电线32’电性连接于第一二极管300’的阳极与第二NPN双极性接面晶体管311’的射极之间，第二导电线33’电性连接于第二二极管310’的阳极与第一NPN双极性接面晶体管301’的射极之间。双向静电放电保护装置3’具有两条静电放电路径，其包括放电路径与逆向崩溃路径。一条静电放电路径包括第一二极管300’、第一导电线32’与第二NPN双极性接面晶体管311’，另一条静电放电路径包括第一NPN双极性接面晶体管301’、第二导电线33’与第二二极管310’。为了降低双向静电放电保护装置3’的整体寄生电容，第一NPN双极性接面晶体管301’或第二NPN双极性接面晶体管311’的寄生电容设计成大于第一二极管300’或第二二极管310’的寄生电容。
以下介绍第四实施例的双向静电放电保护装置3’的运作过程。当第一接脚34’与第二接脚35’分别接收接地电压与正静电放电电压时，静电放电电流依序流过第二NPN双极性接面晶体管311’、第一导电线32’与第一二极管300’。在此例中，放电路径包括第二NPN双极性接面晶体管311’、第一导电线32’与第一二极管300’，逆向崩溃路径包括第一NPN双极性接面晶体管301’、第二导电线33’与第二二极管310’。此外，施加在放电路径的导通电压小于施加在逆向崩溃路径的总崩溃电压。也就是说，第一二极管300’与第二NPN双极性接面晶体管311’的总导通电压小于第一NPN双极性接面晶体管301’与第二二极管310’的总崩溃电压。因为逆向崩溃路径使用两个静电放电元件，所以施加在逆向崩溃路径的总崩溃电压得以提升。因为放电路径使用仅两个静电放电元件，所以放电路径的箝位电压较低。此外，第一导电线32’与第二导电线33’取代现有技术的高浓度与低阻抗路径，以降低制程复杂度。
当第一接脚34’与第二接脚35’分别接收正静电放电电压与接地电压时，静电放电电流依序流过第一NPN双极性接面晶体管301’、第二导电线33’与第二二极管310’。在此例中，放电路径包括第一NPN双极性接面晶体管301’、第二导电线33’与第二二极管310’，逆向崩溃路径包括第一二极管300’、第一导电线32’与第二NPN双极性接面晶体管311’。此外，施加在放电路径的导通电压小于施加在逆向崩溃路径的总崩溃电压。也就是说，第一NPN双极性接面晶体管301’与第二二极管310’的总导通电压小于第一二极管300’与第二NPN双极性接面晶体管311’的总崩溃电压。因为逆向崩溃路径使用两个静电放电元件，所以施加在逆向崩溃路径的总崩溃电压得以提升。因为放电路径使用仅两个静电放电元件，所以放电路径的箝位电压较低。
图6为本发明的双向静电放电保护装置的第五实施例的示意图。请参阅图6，当高频静电放电电压施加在第一接脚34’与第二接脚35’时，第一导电线32’与第二导电线33’产生电感效应以具有高阻抗，并增加静电放电电压的上升时间，从而增进双向静电放电保护装置3’的静电放电等级，并防止双向静电放电保护装置3’受到伤害。
图7为本发明的双向静电放电保护装置的第六实施例的结构剖视图。请参阅图7与图6，第三实施例的双向静电放电保护装置3’还包括一第一导线架36’、一第一导电材37’、一第二导线架38’与一第二导电材39’。举例来说，第一导电材37’与第二导电材39’可为导电胶、共晶材料或其他适合导电材。第一导线架36’作为第一接脚34’，第二导线架38’作为第二接脚35’。第一导电材37’设于第一导线架36’上，并电性连接第一导线架36’。第一瞬时电压抑制器芯片30’设于第一导电材37’上。第二导电材39’设于第二导线架38’上，并电性连接第二导线架38’。第二瞬时电压抑制器芯片31’设于第二导电材39’上。
第一二极管300’与第一NPN双极性接面晶体管301’可以一第一N型半导体基板302’、一第一P型半导体磊晶层303’、一第一P型重掺杂区304’与一第一N型重掺杂区305’实现。第一二极管300’以第一N型半导体基板302’、第一P型半导体磊晶层303’与第一P型重掺杂区304’实现。第一NPN双极性接面晶体管301’第一N型半导体基板302’、第一P型半导体磊晶层303’与第一N型重掺杂区305’实现。第一N型半导体基板302’设于第一导电材37’上，并电性连接第一导电材37’。第一P型半导体磊晶层303’设于第一N型半导体基板302’上，第一P型重掺杂区304’与第一N型重掺杂区305’设于第一P型半导体磊晶层303’中。第一P型重掺杂区304’电性连接第一导电线32’，第一N型重掺杂区305’电性连接第二导电线33’。此外，第一瞬时电压抑制器芯片30’还可包括以绝缘材质形成的一第一隔离结构306’，第一隔离结构306’设于第一P型半导体磊晶层303’中，并位于第一P型重掺杂区304’与第一N型重掺杂区305’之间。第一隔离结构306’接触第一N型半导体基板302’，并分离第一P型重掺杂区304’与第一N型重掺杂区305’，且第一隔离结构306’的高度等于或大于第一P型半导体磊晶层304’的厚度。为了降低第一二极管300’的寄生电容，第一隔离结构306’可环绕第一P型重掺杂区304’与第一N型重掺杂区305’。此外，第一二极管300’与第一NPN双极性接面晶体管301’并未通过金属、多晶硅或重掺杂半导体层互相连接。
第二二极管310’与第二NPN双极性接面晶体管311’可以一第二N型半导体基板312’、一第二P型半导体磊晶层313’、一第二P型重掺杂区314’与一第二N型重掺杂区315’实现。第二二极管310’以第二N型半导体基板312’、第二P型半导体磊晶层313’与第二P型重掺杂区314’实现，第二NPN双极性接面晶体管311’以第二N型半导体基板312’、第二P型半导体磊晶层313’与第二N型重掺杂区315’实现。第二N型半导体基板312’设于第二导电材39’上，并电性连接第二导电材39’。第二P型半导体磊晶层313’设于第二N型半导体基板312’上，第二P型重掺杂区314’与第二N型重掺杂区315’设于第二P型半导体磊晶层313’中，第二P型重掺杂区314’电性连接第二导电线33’，第二N型重掺杂区315’电性连接第一导电线32’。第二瞬时电压抑制器芯片31’可还包括由绝缘材质形成的一第二隔离结构316’，第二隔离结构316’设于第二P型半导体磊晶层313’中，并位于第二P型重掺杂区314’与第二N型重掺杂区315’之间。第二隔离结构316’接触第二N型半导体基板312’，并分离第二P型重掺杂区314’与第二N型重掺杂区315’，且第二隔离结构316’的高度等于或大于第二P型半导体磊晶层313’的厚度。为了降低第二二极管310’的寄生电容，第二隔离结构316’可环绕第二P型重掺杂区314’与第二N型重掺杂区315’。此外，第二二极管310’与第二NPN双极性接面晶体管311’并未通过金属、多晶硅或重掺杂半导体层互相连接。
在本发明的某些实施例中，双向静电放电保护装置3’还可包括一封装胶体41’。封装胶体41’利用模具形成以包覆第一瞬时电压抑制器芯片30’、第二瞬时电压抑制器芯片31’、第一导电线32’与第二导电线33’。
根据上述实施例，双向静电放电保护装置在逆向崩溃路径上利用两个静电放电元件承受逆向电压，使静电放电元件的崩溃电压容易超过施加在放电路径上的总导通电压。此外，较少串联的静电放电元件在放电路径上具有较低的箝位电压。导电线取代高浓度与低阻抗路径，以降低制程复杂度，并形成电感器以增加静电放电等级。
以上所述仅为本发明一优选实施例而已，并非用来限定本发明实施的范围，故举凡依本发明权利要求所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的范围内。

Claims (20)

1.一种双向静电放电保护装置，其特征在于，包括：
一第一瞬时电压抑制器芯片，包括：
一第一二极管，其阳极电性连接一第一接脚；以及
一第一PNP双极性接面晶体管，其集极电性连接所述第一接脚；
一第二瞬时电压抑制器芯片，包括：
一第二二极管，其阳极电性连接一第二接脚；以及
一第二PNP双极性接面晶体管，其集极电性连接所述第二接脚；
一第一导电线，电性连接于所述第一二极管的阴极与所述第二PNP双极性接面晶体管的射极之间；以及
一第二导电线，电性连接于所述第二二极管的阴极与所述第一PNP双极性接面晶体管的射极之间。
2.如权利要求1所述的双向静电放电保护装置，其特征在于，所述第一PNP双极性接面晶体管与所述第二PNP双极性接面晶体管的基极为浮接。
3.如权利要求1所述的双向静电放电保护装置，其特征在于，所述第一PNP双极性接面晶体管或所述第二PNP双极性接面晶体管的寄生电容大于所述第一二极管或所述第二二极管的寄生电容。
4.如权利要求1所述的双向静电放电保护装置，其特征在于，还包括：
一第一导线架，作为所述第一接脚；以及
一第一导电材，设于所述第一导线架上，并电性连接所述第一导线架，其中所述第一瞬时电压抑制器芯片设于所述第一导电材上。
5.如权利要求4所述的双向静电放电保护装置，其特征在于，所述第一二极管与所述第一PNP双极性接面晶体管以一第一P型半导体基板、一第一N型半导体磊晶层、一第一N型重掺杂区与一第一P型重掺杂区实现，所述第一P型半导体基板设于所述第一导电材上，并电性连接所述第一导电材，所述第一N型半导体磊晶层设于所述第一P型半导体基板上，所述第一N型重掺杂区与所述第一P型重掺杂区设于所述第一N型半导体磊晶层中，所述第一N型重掺杂区电性连接所述第一导电线，所述第一P型重掺杂区电性连接所述第二导电线，所述第一瞬时电压抑制器芯片还包括一第一隔离结构，所述第一隔离结构设于所述第一N型半导体磊晶层中，并位于所述第一N型重掺杂区与所述第一P型重掺杂区之间，所述第一隔离结构接触所述第一P型半导体基板，并分离所述第一N型重掺杂区与所述第一P型重掺杂区，且所述第一隔离结构的高度等于或大于所述第一N型半导体磊晶层的厚度。
6.如权利要求5所述的双向静电放电保护装置，其特征在于，所述第一隔离结构环绕所述第一N型重掺杂区与所述第一P型重掺杂区。
7.如权利要求5所述的双向静电放电保护装置，其特征在于，还包括：
一第二导线架，作为所述第二接脚；以及
一第二导电材，设于所述第二导线架上，并电性连接所述第二导线架，其中所述第二瞬时电压抑制器芯片设于所述第二导电材上。
8.如权利要求7所述的双向静电放电保护装置，其特征在于，所述第二二极管与所述第二PNP双极性接面晶体管以一第二P型半导体基板、一第二N型半导体磊晶层、一第二N型重掺杂区与一第二P型重掺杂区实现，所述第二P型半导体基板设于所述第二导电材上，并电性连接所述第二导电材，所述第二N型半导体磊晶层设于所述第二P型半导体基板上，所述第二N型重掺杂区与所述第二P型重掺杂区设于所述第二N型半导体磊晶层中，所述第二N型重掺杂区电性连接所述第二导电线，所述第二P型重掺杂区电性连接所述第一导电线，所述第二瞬时电压抑制器芯片还包括一第二隔离结构，所述第二隔离结构设于所述第二N型半导体磊晶层中，并位于所述第二N型重掺杂区与所述第二P型重掺杂区之间，所述第二隔离结构接触所述第二P型半导体基板，并分离所述第二N型重掺杂区与所述第二P型重掺杂区，且所述第二隔离结构的高度等于或大于所述第二N型半导体磊晶层的厚度。
9.如权利要求8所述的双向静电放电保护装置，其特征在于，所述第二隔离结构环绕所述第二N型重掺杂区与所述第二P型重掺杂区。
10.如权利要求1所述的双向静电放电保护装置，其特征在于，还包括一封装胶体，其包覆所述第一瞬时电压抑制器芯片、所述第二瞬时电压抑制器芯片、所述第一导电线与所述第二导电线。
11.一种双向静电放电保护装置，其特征在于，包括：
一第一瞬时电压抑制器芯片，包括：
一第一二极管，其阴极电性连接一第一接脚；以及
一第一NPN双极性接面晶体管，其集极电性连接所述第一接脚；
一第二瞬时电压抑制器芯片，包括：
一第二二极管，其阴极电性连接一第二接脚；以及
一第二NPN双极性接面晶体管，其集极电性连接所述第二接脚；
一第一导电线，电性连接于所述第一二极管的阳极与所述第二NPN双极性接面晶体管的射极之间；以及
一第二导电线，电性连接于所述第二二极管的阳极与所述第一NPN双极性接面晶体管的射极之间。
12.如权利要求11所述的双向静电放电保护装置，其特征在于，所述第一NPN双极性接面晶体管与所述第二NPN双极性接面晶体管的基极为浮接。
13.如权利要求11所述的双向静电放电保护装置，其特征在于，所述第一NPN双极性接面晶体管或所述第二NPN双极性接面晶体管的寄生电容大于所述第一二极管或所述第二二极管的寄生电容。
14.如权利要求11所述的双向静电放电保护装置，其特征在于，还包括：
一第一导线架，作为所述第一接脚；以及
一第一导电材，设于所述第一导线架上，并电性连接所述第一导线架，其中所述第一瞬时电压抑制器芯片设于所述第一导电材上。
15.如权利要求14所述的双向静电放电保护装置，其特征在于，所述第一二极管与所述第一NPN双极性接面晶体管以一第一N型半导体基板、一第一P型半导体磊晶层、一第一P型重掺杂区与一第一N型重掺杂区实现，所述第一N型半导体基板设于所述第一导电材上，并电性连接所述第一导电材，所述第一P型半导体磊晶层设于所述第一N型半导体基板上，所述第一P型重掺杂区与所述第一N型重掺杂区设于所述第一P型半导体磊晶层中，所述第一P型重掺杂区电性连接所述第一导电线，所述第一N型重掺杂区电性连接所述第二导电线，所述第一瞬时电压抑制器芯片还包括一第一隔离结构，所述第一隔离结构设于所述第一P型半导体磊晶层中，并位于所述第一P型重掺杂区与所述第一N型重掺杂区之间，所述第一隔离结构接触所述第一N型半导体基板，并分离所述第一P型重掺杂区与所述第一N型重掺杂区，且所述第一隔离结构的高度等于或大于所述第一P型半导体磊晶层的厚度。
16.如权利要求15所述的双向静电放电保护装置，其特征在于，所述第一隔离结构环绕所述第一P型重掺杂区与所述第一N型重掺杂区。
17.如权利要求15所述的双向静电放电保护装置，其特征在于，还包括：
一第二导线架，作为所述第二接脚；以及
一第二导电材，设于所述第二导线架上，并电性连接所述第二导线架，其中所述第二瞬时电压抑制器芯片设于所述第二导电材上。
18.如权利要求17所述的双向静电放电保护装置，其特征在于，所述第二二极管与所述第二NPN双极性接面晶体管以一第二N型半导体基板、一第二P型半导体磊晶层、一第二P型重掺杂区与一第二N型重掺杂区实现，所述第二N型半导体基板设于所述第二导电材上，并电性连接所述第二导电材，所述第二P型半导体磊晶层设于所述第二N型半导体基板上，所述第二P型重掺杂区与所述第二N型重掺杂区设于所述第二P型半导体磊晶层中，所述第二P型重掺杂区电性连接所述第二导电线，所述第二N型重掺杂区电性连接所述第一导电线，所述第二瞬时电压抑制器芯片还包括一第二隔离结构，所述第二隔离结构设于所述第二P型半导体磊晶层中，并位于所述第二P型重掺杂区与所述第二N型重掺杂区之间，所述第二隔离结构接触所述第二N型半导体基板，并分离所述第二P型重掺杂区与所述第二N型重掺杂区，且所述第二隔离结构的高度等于或大于所述第二P型半导体磊晶层的厚度。
19.如权利要求18所述的双向静电放电保护装置，其特征在于，所述第二隔离结构环绕所述第二P型重掺杂区与所述第二N型重掺杂区。
20.如权利要求11所述的双向静电放电保护装置，其特征在于，还包括一封装胶体，其包覆所述第一瞬时电压抑制器芯片、所述第二瞬时电压抑制器芯片、所述第一导电线与所述第二导电线。
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