CN116153923A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

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朱斌
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Abstract

本申请技术方案提供一种半导体结构及其形成方法，所述半导体结构包括：半导体衬底；掺杂类型不同的第一阱区和第二阱区，均自所述半导体衬底的表面向内部延伸且侧壁接触；基区和发射区，分立的自所述第一阱区的表面向内部延伸；集电区，分立的自所述第二阱区的表面向内部延伸；其中所述发射区和所述半导体衬底电连接，而所述发射区与所述基区之间不进行电连接。本申请技术方案的半导体结构及其形成方法可以降低双极结型晶体管的击穿电压。

Description

半导体结构及其形成方法
技术领域
本申请涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
静电放电(ESD)是造成电子元器件损伤、电路失效的一个重要原因。用于静电防护的器件主要包括电阻器、二极管、栅极接地的NMOS(GGNMOS)和双极结型晶体管(BJT)。目前，对于5V的NPN型双极结型晶体管而言，由于击穿电压较高，因此无法有效地起到ESD保护作用。
发明内容
本申请要解决的技术问题是降低双极结型晶体管的击穿电压。
为解决上述技术问题，本申请提供了一种半导体结构，包括：半导体衬底；掺杂类型不同的第一阱区和第二阱区，均自所述半导体衬底的表面向内部延伸且侧壁接触；基区和发射区，分立的自所述第一阱区的表面向内部延伸；集电区，分立的自所述第二阱区的表面向内部延伸；其中所述发射区和所述半导体衬底电连接，而所述发射区与所述基区之间不进行电连接。
在本申请实施例中，所述半导体衬底包括自表面向内部延伸的轻掺杂区，且所述轻掺杂区和所述发射区电连接。
在本申请实施例中，所述基区和所述发射区依次由外向内环绕所述集电区；所述轻掺杂区位于所述基区的外围，且所述轻掺杂区与所述基区之间的半导体衬底具有特定宽度。
在本申请实施例中，所述轻掺杂区与所述基区之间的半导体衬底的宽度为5微米～25微米。
在本申请实施例中，所述基区、所述第一阱区及所述轻掺杂区为P型掺杂，所述发射区、集电区与所述第二阱区为N型掺杂。
在本申请实施例中，所述发射区分别与所述基区、所述集电区通过隔离结构进行隔离。
本申请还提供一种半导体结构的形成方法，包括：
提供半导体衬底，所述半导体衬底包括掺杂类型不同的第一阱区和第二阱区，均自所述半导体衬底的表面向内部延伸且侧壁接触；
形成基区、发射区及集电区，其中所述基区和发射区分立的自所述第一阱区的表面向内部延伸，所述集电区分立的自所述第二阱区的表面向内部延伸；
形成所述基区、发射区、集电区及所述半导体衬底的导电连线，其中所述发射区和所述半导体衬底的导电连线连接，而所述发射区与所述基区的导电连线不连接。
在本申请实施例中，形成导电连线之前，还包括：在所述半导体衬底中形成自表面向内部延伸的轻掺杂区。
在本申请实施例中，所述轻掺杂区与所述基区之间的半导体衬底的宽度为5微米～25微米。
在本申请实施例中，所述基区和所述发射区依次由外向内环绕所述集电区；所述轻掺杂区位于所述基区的外围，且所述轻掺杂区与所述基区之间的半导体衬底具有特定宽度。
在本申请实施例中，形成基区、发射区及集电区之前，还包括在所述第一阱区中形成分立的隔离结构，所述隔离结构用于隔离所述发射区和所述基区，以及所述发射区和所述集电区。
本申请技术方案使发射区和半导体衬底电连接，而发射区与基区之间不进行电连接，在电路结构中增加半导体衬底的等效电阻；进一步地，尽可能的增加半导体衬底的轻掺杂区与基区之间的距离，实现半导体衬底的等效电阻阻值的最大化，进而降低击穿电压，使得半导体结构对ESD的响应更加迅速，提高了电路抗ESD的能力，增强了ESD的如棒性。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：
图1为本申请实施例的半导体结构的剖视图；
图2为本申请实施例的半导体结构的俯视示意图；
图3为本申请实施例的半导体结构的等效电路图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
参考图1和图2，本申请实施例提供一种半导体结构，可以作为双极结型晶体管。所述半导体结构包括半导体衬底100，所述半导体衬底100可以是以下材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括所述材料层构成的多层结构或者为绝缘体上硅(SOI)，绝缘体上层叠硅(SSOI)等。在本申请实施例中，所述半导体衬底100的构成材料为单晶硅。
所述半导体衬底100中包括第一阱区110和第二阱区120，且均自所述半导体衬底100的表面向内部延伸特定深度，所述第一阱区110和第二阱区120的深度可以根据实际情况确定。所述第一阱区110环绕所述第二阱区120分布，且所述第一阱区110和所述第二阱区120的侧壁接触。所述第一阱区110和所述第二阱区120的掺杂类型不同，在本申请实施例中，所述第一阱区110为P型掺杂，所述第二阱区120为N型掺杂。
所述第一阱区110中包括基区130和发射区140，其中所述基区130环绕所述发射区140，且自所述第一阱区110的表面向内部延伸。所述基区130可以呈环状结构且深度和宽度可以根据实际情况确定。在本申请实施例中，所述基区130和所述第一阱区110的掺杂类型相同且均为P型掺杂。所述发射区140自所述第一阱区110的表面向内部延伸，且与所述基区130相互分立。在本申请实施例中，所述发射区140和所述基区130通过隔离结构170进行隔离。所述发射区140也可以呈环状结构，且深度和宽度可以根据实际情况确定。所述发射区140和所述基区130、所述第一阱区110的掺杂类型相反，而与所述第二阱区120的掺杂类型相同。在本申请实施例中，所述发射区140为N型掺杂。
所述第二阱区120中包括集电区150，且所述集电区150分立的自所述第二阱区120的表面向内部延伸，深度可以根据实际情况确定。所述集电区150被所述基区130和所述发射区140依次由外向内环绕包围。所述集电区150和所述发射区140的侧壁不接触。在本申请实施例中，通过隔离结构170隔离所述集电区150和所述发射区140。所述集电区150与所述第二阱区120的掺杂类型相同，本申请实施例的集电区150为N型掺杂。
结合图1和图3，所述发射区140(e)和所述半导体衬底100电连接，其中所述半导体衬底100的等效电阻为Rp，而所述发射区140(e)与所述基区130(b)之间不进行电连接。所述发射区140(e)和所述半导体衬底100电连接至电源负极或是接地，相当于ESD电路的阴极(-)，所述集电区150(c)电连接至电源的正极，作为ESD电路的阳极(+)。在阳极施加ESD正向脉冲，集电结反偏。当阳极电压增大到集电结反向击穿电压时，集电结发生雪崩击穿，此时的电压称为击穿电压Vt，产生的电子从集电极被抽走，成为阳极电流的一部分；而空穴电流流经基极到发射极，抬高基区130(b)的电势。随着电流的增大，基区-发射区电阻上的压降Vbe增大，最终达到发射结的正偏开启电压Von，BJT开启。此时，在大电场下集电结空间电荷层不再需要通过离子碰撞产生电子-空穴对，阳极电压快速下降，BJT进入负阻区，形成一条低阻电流泄放通道。随着电流的增加，注入所述基区130的空穴导致空穴浓度急剧增大，使BJT的电流放大能力降低；BJT电流放大倍数的降低进一步促使器件两端电压随电流增大而减小，所述基区130的载流子浓度渐趋平衡，阳极电压被钳制在一个较低值Vh。当ESD脉冲电压继续加大时，电流密度继续增加，在电场作用下载流子加速运动，通过碰撞使晶格温度持续上升，最后出现热击穿，导致电压迅速下降，二次击穿产生。由此，在ESD脉冲作用下，集电结被击穿并泄放电流，使被保护的电路免受损坏。
在响应ESD脉冲的过程中，BJT的击穿电压Vt起到关键的作用。若要使BJT可以快速的响应ESD脉冲，进而有效的起到ESD保护作用，就需要尽可能的降低击穿电压Vt。本申请实施例在所述基区130外围的半导体衬底100中，还包括轻掺杂区160，所述轻掺杂区160用于将所述半导体衬底100引出，并与所述发射区140电连接，起到欧姆接触的作用。所述轻掺杂区160与所述基区130的掺杂类型相同。所述轻掺杂区160与所述基区130之间还相隔有特定宽度w的半导体衬底。为了尽可能增大Rp的阻值，可以通过增大所述轻掺杂区160与所述基区130之间的距离实现。在一些实施例中，所述轻掺杂区160与所述基区130之间的半导体衬底的宽度w为5微米～25微米。
由于本申请实施例通过增大BJT基极的电阻，使得ESD电流到来时，基极电压升高，基极和发射极间的PN结导通，达到降低击穿电压Vt的作用，进而更快的开启泄放目的，并且还能够防止内部电路的超压风险。在一些实施例中，本申请的半导体结构可以用于5V的NPN型BJT，且可以将击穿电压Vt由9V降低至7～8V。
本申请实施例还提供一种半导体结构的形成方法，包括：
步骤S1：提供半导体衬底，所述半导体衬底包括掺杂类型不同的第一阱区和第二阱区，均自所述半导体衬底的表面向内部延伸且侧壁接触；
步骤S2：形成基区、发射区及集电区，其中所述基区和发射区分立的自所述第一阱区的表面向内部延伸，所述集电区分立的自所述第二阱区的表面向内部延伸；
步骤S3：形成所述基区、发射区、集电区及所述半导体衬底的导电连线，其中所述发射区和所述半导体衬底的导电连线连接，而所述发射区与所述基区的导电连线不连接。
为了引出所述半导体衬底的导电连线，在形成导电连线之前，还包括：在所述半导体衬底中形成自表面向内部延伸的轻掺杂区，所述轻掺杂区起到欧姆接触的作用。在一些实施例中，形成的所述基区和所述发射区依次由外向内环绕所述集电区；所述轻掺杂区位于所述基区的外围，且所述轻掺杂区与所述基区之间的半导体衬底具有特定宽度。在一些实施例中，使所述轻掺杂区与所述基区之间的半导体衬底的宽度为5微米～25微米，以在满足器件微型化的要求下，最大程度的增加半导体衬底的等效电阻，进而降低击穿电压。
在一些实施例中，形成基区、发射区及集电区之前，还包括在所述第一阱区中形成分立的隔离结构，所述隔离结构用于隔离所述发射区和所述基区，以及所述发射区和所述集电区。
综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。
应当理解，本实施例使用的术语“和/或”包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作“连接”或“耦接”至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件“上”时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语“直接地”表示没有中间元件。还应当理解，术语“包含”、“包含着”、“包括”或者“包括着”，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。

Claims (11)

1.一种半导体结构，其特征在于，包括：
半导体衬底；
掺杂类型不同的第一阱区和第二阱区，均自所述半导体衬底的表面向内部延伸且侧壁接触；
基区和发射区，分立的自所述第一阱区的表面向内部延伸；
集电区，分立的自所述第二阱区的表面向内部延伸；
其中所述发射区和所述半导体衬底电连接，而所述发射区与所述基区之间不进行电连接。
2.根据权利要求1所述的半导体结构，其特征在于，所述半导体衬底包括自表面向内部延伸的轻掺杂区，且所述轻掺杂区和所述发射区电连接。
3.根据权利要求1所述的半导体结构，其特征在于，所述基区和所述发射区依次由外向内环绕所述集电区；所述轻掺杂区位于所述基区的外围，且所述轻掺杂区与所述基区之间的半导体衬底具有特定宽度。
4.根据权利要求3所述的半导体结构，其特征在于，所述轻掺杂区与所述基区之间的半导体衬底的宽度为5微米～25微米。
5.根据权利要求1所述的半导体结构，其特征在于，所述基区、所述第一阱区及所述轻掺杂区为P型掺杂，所述发射区、集电区与所述第二阱区为N型掺杂。
6.根据权利要求1所述的半导体结构，其特征在于，所述发射区分别与所述基区、所述集电区通过隔离结构进行隔离。
7.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括掺杂类型不同的第一阱区和第二阱区，均自所述半导体衬底的表面向内部延伸且侧壁接触；
形成基区、发射区及集电区，其中所述基区和发射区分立的自所述第一阱区的表面向内部延伸，所述集电区分立的自所述第二阱区的表面向内部延伸；
形成所述基区、发射区、集电区及所述半导体衬底的导电连线，其中所述发射区和所述半导体衬底的导电连线连接，而所述发射区与所述基区的导电连线不连接。
8.根据权利要求7所述的半导体结构的形成方法，其特征在于，形成导电连线之前，还包括：在所述半导体衬底中形成自表面向内部延伸的轻掺杂区。
9.根据权利要求8所述的半导体结构的形成方法，其特征在于，所述基区和所述发射区依次由外向内环绕所述集电区；所述轻掺杂区位于所述基区的外围，且所述轻掺杂区与所述基区之间的半导体衬底具有特定宽度。
10.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述轻掺杂区与所述基区之间的半导体衬底的宽度为5微米～25微米。
11.根据权利要求9所述的半导体结构的形成方法，其特征在于，形成基区、发射区及集电区之前，还包括在所述第一阱区中形成分立的隔离结构，所述隔离结构用于隔离所述发射区和所述基区，以及所述发射区和所述集电区。
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