TWI807931B - 暫態電壓抑制裝置 - Google Patents

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Abstract

本發明係揭露一種暫態電壓抑制裝置，其包含至少一個P型輕摻雜結構與至少一個靜電放電結構。靜電放電結構包含一N型輕摻雜井區、一N型井區、一第一P型重摻雜區與一第一N型重摻雜區。N型輕摻雜井區位於P型輕摻雜結構中，N型井區位於N型輕摻雜井區中，N型輕摻雜井區之摻雜濃度小於N型井區之摻雜濃度。第一P型重摻雜區位於N型井區中，第一N型重摻雜區位於P型輕摻雜結構中。

Description

暫態電壓抑制裝置
本發明係關於一種抑制裝置，且特別關於一種暫態電壓抑制裝置。
靜電放電 (ESD) 傷害成為採用奈米級互補式金氧半製程的互補式金氧半積體電路產品的主要可靠性問題。靜電放電保護裝置一般設計為釋放靜電放電能量，從而防止積體電路晶片受到ESD傷害。
靜電放電保護裝置的工作原理如第1圖所示。在第1圖中，靜電放電保護裝置1與積體電路晶片上的保護電路2並聯。當靜電放電事件發生時，靜電放電保護裝置1將立即被觸發。如此一來，靜電放電保護裝置1就可以提供一個極低電阻的路徑來釋放暫態靜電放電電流，從而使暫態靜電放電電流的能量可以被靜電放電保護裝置1釋放。第2圖為先前技術之矽控整流器之結構剖視圖。請參閱第2圖，矽控整流器3包含一P型基板30、一N型井區31、一N型重摻雜區32、一P型重摻雜區33、一N型重摻雜區34、一P型重摻雜區35、一第一接腳36與一第二接腳37。N型井區31位於P型基板30中，N型重摻雜區32與P型重摻雜區33位於N型井區31中，N型重摻雜區34與P型重摻雜區35位於P型基板30中。N型重摻雜區32與P型重摻雜區33耦接第一接腳36，N型重摻雜區34與P型重摻雜區35耦接第二接腳37。當正靜電放電電壓施加在第一接腳36，且第二接腳37接地時，靜電放電電流從第一接腳36經由P型重摻雜區33、N型井區31、P型基板30與N型重摻雜區34流向第二接腳37。為了增加矽控整流器3之握持電壓，需增加N型井區31之摻雜濃度。然而，N型井區31之高摻雜濃度將增加N型井區31與P型基板30之間的接面電容。此外，靜電放電電流沿著P型基板30之表面流動，以降低矽控整流器3之靜電放電耐受度。
因此，本發明係在針對上述的困擾，提出一種暫態電壓抑制裝置，以解決習知所產生的問題。
本發明提供一種暫態電壓抑制裝置，其增加握持電壓，並具有低電容量。
在本發明之一實施例中，提供一種暫態電壓抑制裝置，其包含至少一個P型輕摻雜結構與至少一個靜電放電結構。靜電放電結構設於P型輕摻雜結構中。靜電放電結構包含一N型輕摻雜井區、一N型井區、一第一P型重摻雜區與一第一N型重摻雜區。N型輕摻雜井區設於P型輕摻雜結構中，N型井區設於N型輕摻雜井區中，其中N型輕摻雜井區之摻雜濃度小於N型井區之摻雜濃度。第一P型重摻雜區設於N型井區中，第一N型重摻雜區設於P型輕摻雜結構中。
在本發明之一實施例中，第一P型重摻雜區與N型輕摻雜井區耦接一第一接腳，第一N型重摻雜區與P型輕摻雜結構耦接一第二接腳。
在本發明之一實施例中，靜電放電結構更包含一第二N型重摻雜區與一第二P型重摻雜區。第二N型重摻雜區設於N型輕摻雜井區中，其中第一P型重摻雜區位於第二N型重摻雜區與第一N型重摻雜區之間，N型輕摻雜井區透過第二N型重摻雜區耦接第一接腳。第二P型重摻雜區設於P型輕摻雜結構中，其中P型輕摻雜結構透過第二P型重摻雜區耦接第二接腳。
在本發明之一實施例中，靜電放電結構更包含一第三N型重摻雜區，其設於N型輕摻雜井區中，並位於第一P型重摻雜區與第一N型重摻雜區之間，其中第三N型重摻雜區為電性浮接。
在本發明之一實施例中，靜電放電結構更包含一P型井區，其設於P型輕摻雜結構中，其中P型井區之摻雜濃度大於P型輕摻雜結構之摻雜濃度，第一N型重摻雜區與第二P型重摻雜區設於P型井區中，P型輕摻雜結構透過第二P型重摻雜區與P型井區耦接第二接腳。
在本發明之一實施例中，第二N型重摻雜區環繞N型井區與第一P型重摻雜區。
在本發明之一實施例中，至少一個靜電放電結構更包含兩個靜電放電結構，所有靜電放電結構之第一N型重摻雜區透過一導電線互相耦接，所有靜電放電結構之其中一者的第一P型重摻雜區與N型輕摻雜井區耦接一第一接腳，所有靜電放電結構之另一者的第一P型重摻雜區與N型輕摻雜井區耦接一第二接腳。
在本發明之一實施例中，至少一個靜電放電結構更包含兩個靜電放電結構，至少一個P型輕摻雜結構包含兩個P型輕摻雜結構，所有靜電放電結構之第一N型重摻雜區與所有P型輕摻雜結構透過一導電線互相耦接，所有靜電放電結構之其中一者的第一P型重摻雜區與N型輕摻雜井區耦接一第一接腳，所有靜電放電結構之另一者的第一P型重摻雜區與N型輕摻雜井區耦接一第二接腳。
在本發明之一實施例中，P型輕摻雜結構為P型輕摻雜基板。
在本發明之一實施例中，P型輕摻雜結構為P型輕摻雜磊晶層，P型輕摻雜磊晶層設於一N型輕摻雜基板上。
基於上述，暫態電壓抑制裝置形成N型井區於N型輕摻雜井區與第一P型重摻雜區之間，進而增加握持電壓，並具有低電容量。
茲為使　貴審查委員對本發明的結構特徵及所達成的功效更有進一步的瞭解與認識，謹佐以較佳的實施例圖及配合詳細的說明，說明如後：
本發明之實施例將藉由下文配合相關圖式進一步加以解說。盡可能的，於圖式與說明書中，相同標號係代表相同或相似構件。於圖式中，基於簡化與方便標示，形狀與厚度可能經過誇大表示。可以理解的是，未特別顯示於圖式中或描述於說明書中之元件，為所屬技術領域中具有通常技術者所知之形態。本領域之通常技術者可依據本發明之內容而進行多種之改變與修改。
除非特別說明，一些條件句或字詞，例如「可以(can)」、「可能(could)」、「也許(might)」，或「可(may)」，通常是試圖表達本案實施例具有，但是也可以解釋成可能不需要的特徵、元件，或步驟。在其他實施例中，這些特徵、元件，或步驟可能是不需要的。
於下文中關於“一個實施例”或“一實施例”之描述係指關於至少一實施例內所相關連之一特定元件、結構或特徵。因此，於下文中多處所出現之“一個實施例”或 “一實施例”之多個描述並非針對同一實施例。再者，於一或多個實施例中之特定構件、結構與特徵可依照一適當方式而結合。
在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語， 故應解釋成「包含但不限定於」。另外，「耦接」在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件，或者通過其他元件或連接手段間接地電性或信號連接至該第二元件。
揭露特別以下述例子加以描述，這些例子僅係用以舉例說明而已，因為對於熟習此技藝者而言，在不脫離本揭示內容之精神和範圍內，當可作各種之更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。在通篇說明書與申請專利範圍中，除非內容清楚指定，否則「一」以及「該」的意義包含這一類敘述包括「一或至少一」該元件或成分。此外，如本揭露所用，除非從特定上下文明顯可見將複數個排除在外，否則單數冠詞亦包括複數個元件或成分的敘述。而且，應用在此描述中與下述之全部申請專利範圍中時，除非內容清楚指定，否則「在其中」的意思可包含「在其中」與「在其上」。在通篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論，以提供從業人員(practitioner)在有關本揭露之描述上額外的引導。在通篇說明書之任何地方之例子，包含在此所討論之任何用詞之例子的使用，僅係用以舉例說明，當然不限制本揭露或任何例示用詞之範圍與意義。同樣地，本揭露並不限於此說明書中所提出之各種實施例。
在下面的描述中，將提供一種暫態電壓抑制裝置，其形成N型井區於N型輕摻雜井區與第一P型重摻雜區之間，進而增加握持電壓，並具有低電容量。
第3圖為本發明之暫態電壓抑制裝置之第一實施例之結構剖視圖。請參閱第3圖，以下介紹暫態電壓抑制裝置4之第一實施例。暫態電壓抑制裝置4包含至少一個P型輕摻雜結構40與至少一個靜電放電結構S。為了方便與清晰，第一實施例以一個P型輕摻雜結構40與一個靜電放電結構S為例。靜電放電結構S設於P型輕摻雜結構40中。靜電放電結構S包含一N型輕摻雜井區41、一N型井區42、一第一P型重摻雜區43、一第一N型重摻雜區44、一第一接腳45與一第二接腳46。在第一實施例中，P型輕摻雜結構40以P型輕摻雜基板為例。N型輕摻雜井區41設於P型輕摻雜結構40中，N型井區42設於N型輕摻雜井區41中。N型輕摻雜井區41之摻雜濃度小於N型井區42之摻雜濃度。第一P型重摻雜區43設於N型井區42中，第一N型重摻雜區44設於P型輕摻雜結構40中。第一P型重摻雜區43與N型輕摻雜井區41可耦接第一接腳45。第一N型重摻雜區44與P型輕摻雜結構40可耦接第二接腳46。
在某些實施例中，靜電放電結構S更可包含一第二N型重摻雜區47與一第二P型重摻雜區48。第二N型重摻雜區47之摻雜濃度高於N型井區42之摻雜濃度。第二N型重摻雜區47設於N型輕摻雜井區41中，第一P型重摻雜區43位於第二N型重摻雜區47與第一N型重摻雜區44之間。N型輕摻雜井區41透過第二N型重摻雜區47耦接第一接腳45，第二P型重摻雜區48設於P型輕摻雜結構40中。P型輕摻雜結構40透過第二P型重摻雜區48耦接第二接腳46。
在正靜電放電電壓施加在第一接腳45，且第二接腳46接地時，靜電放電電流從第一接腳45透過第一P型重摻雜區43、N型井區42、N型輕摻雜井區41、P型輕摻雜結構40與第一N型重摻雜區44流向第二接腳46。在此例中，暫態電壓抑制裝置4可作為矽控整流器使用。為了具有低電容，暫態電壓抑制裝置4需要在N型輕摻雜井區41與P型輕摻雜結構40之間具有低接面電容。第一P型重摻雜區43、N型井區42、N型輕摻雜井區41與P型輕摻雜結構40形成PNP雙載子接面電晶體。因為有N型井區42的存在，藉由提高或改變N型井區42之摻雜濃度，此PNP雙載子接面電晶體之電流增益會降低，以增加暫態電壓抑制裝置4之握持電壓。且因為N型輕摻雜井區41與P型輕摻雜結構40之間的接面並未改變，仍可維持低接面電容的特性。當正靜電放電電壓施加在第二接腳46，且第一接腳45接地時，靜電放電電流從第二接腳46透過第二P型重摻雜區48、P型輕摻雜結構40、N型輕摻雜井區41與第二N型重摻雜區47。在此例中，暫態電壓抑制裝置4可作為二極體使用。
第4圖為本發明之暫態電壓抑制裝置之第二實施例之結構剖視圖。請參閱第4圖，以下介紹暫態電壓抑制裝置4之第二實施例。相較第一實施例，第二實施例之靜電放電結構S更包含一第三N型重摻雜區49，其設於N型輕摻雜井區41中，並位於第一P型重摻雜區43與第一N型重摻雜區44之間，其中第三N型重摻雜區49為電性浮接，其餘特徵已揭露於第一實施例中，於此不再贅述。
在某些實施例中，第一P型重摻雜區43、N型井區42、第三N型重摻雜區49、N型輕摻雜井區41與P型輕摻雜結構40形成一水平PNP雙載子接面電晶體。由於第三N型重摻雜區49是電性浮接且摻雜濃度高於N型輕摻雜井區41，所以水平PNP雙載子接面電晶體之電流增益小於由第一P型重摻雜區43、N型井區42、N型輕摻雜井區41與P型輕摻雜結構40形成之垂直PNP雙載子接面電晶體之電流增益。因此，當正靜電放電電壓施加在第一接腳45，且第二接腳46接地時，第二實施例之握持電壓高於第一實施例之握持電壓。因為水平PNP雙載子接面電晶體之電流增益被抑制，所以當正靜電放電電壓施加在第一接腳45，且第二接腳46接地時，大部分之靜電放電電流會通過較深之垂直PNP雙載子接面電晶體，以增強暫態電壓抑制裝置4之靜電放電耐受度。
在正靜電放電電壓施加在第二接腳46，且第一接腳45接地時，靜電放電電流從第二接腳46透過第二P型重摻雜區48、P型輕摻雜結構40、N型輕摻雜井區41、第三N型重摻雜區49、N型井區42與第二N型重摻雜區47流向第一接腳45。通過第二P型重摻雜區48、P型輕摻雜結構40、N型輕摻雜井區41與第二N型重摻雜區47之第一路徑遠離P型輕摻雜結構40之表面。通過第二P型重摻雜區48、P型輕摻雜結構40、N型輕摻雜井區41、第三N型重摻雜區49、N型井區42與第二N型重摻雜區47之第二路徑接近P型輕摻雜結構40之表面。因此，第二路徑短於第一路徑，且第二路徑之導通阻抗小於第一路徑之導通阻抗，可使整體二極體在靜電放電路徑上的導通阻抗降低。
第5圖為本發明之暫態電壓抑制裝置之第三實施例之結構剖視圖。請參閱第5圖，以下介紹暫態電壓抑制裝置4之第三實施例。相較第一實施例，第三實施例之第二N型重摻雜區47環繞N型井區42與第一P型重摻雜區43，其餘特徵已揭露於第一實施例中，於此不再贅述。
在第三實施例中，第一P型重摻雜區43、N型井區42、第二N型重摻雜區47、N型輕摻雜井區41與P型輕摻雜結構40形成一水平PNP雙載子接面電晶體。由於第二N型重摻雜區47是正向偏壓，所以當正靜電放電電壓施加在第一接腳45，且第二接腳46接地時，水平PNP雙載子接面電晶體之電流增益會小於垂直PNP雙載子接面電晶體之電流增益。因此，當正靜電放電電壓施加在第一接腳45，且第二接腳46接地時，第三實施例之握持電壓會大於第二實施例之握持電壓。因為水平PNP雙載子接面電晶體之電流增益被抑制，所以當正靜電放電電壓施加在第一接腳45，且第二接腳46接地時，大部分之靜電放電電流會通過較深的垂直PNP雙載子接面電晶體，以增強暫態電壓抑制裝置4之靜電放電耐受度。
在正靜電放電電壓施加在第二接腳46，且第一接腳45接地時，靜電放電電流從第二接腳46透過第二P型重摻雜區48、P型輕摻雜結構40、N型輕摻雜井區41、第二N型重摻雜區47、N型井區42與第二N型重摻雜區47流向第一接腳45。通過第二P型重摻雜區48、P型輕摻雜結構40、N型輕摻雜井區41與第二N型重摻雜區47之第一路徑遠離P型輕摻雜結構40之表面。通過第二P型重摻雜區48、P型輕摻雜結構40、N型輕摻雜井區41、第二N型重摻雜區47、N型井區42與第二N型重摻雜區47之第二路徑接近P型輕摻雜結構40之表面。因此，第二路徑短於第一路徑，且第二路徑之導通阻抗小於第一路徑之導通阻抗，可使整體二極體在靜電放電路徑上的導通阻抗降低。
第6圖為本發明之第一、第二與第三實施例之暫態電壓抑制裝置之電流與電壓曲線圖。請參閱第6圖，其係為先前技術、第一、第二與第三實施例之矽控整流器之電流與電壓曲線圖。如第6圖所示，先前技術之矽控整流器之握持電壓低於欲保護電路之操作電壓Vop。相反地，第一、第二與第三實施例之矽控整流器之握持電壓高於欲保護電路之操作電壓Vop。此外，第三實施例之矽控整流器之握持電壓高於第二實施例之矽控整流器之握持電壓。第二實施例之矽控整流器之握持電壓高於第一實施例之矽控整流器之握持電壓。
第7圖為本發明之暫態電壓抑制裝置之第四實施例之結構剖視圖。請參閱第7圖，以下介紹暫態電壓抑制裝置4之第四實施例。相較第二實施例，第四實施例之靜電放電結構S更包含一P型井區50，其設於P型輕摻雜結構40中。P型井區50之摻雜濃度大於P型輕摻雜結構40之摻雜濃度，第一N型重摻雜區44與第二P型重摻雜區48設於P型井區50中。P型輕摻雜結構40透過第二P型重摻雜區48與P型井區50耦接第二接腳46，其餘特徵已揭露於第二實施例中，於此不再贅述。
在第四實施例中， N型井區42、第三N型重摻雜區49、N型輕摻雜井區41、P型輕摻雜結構40、P型井區50與第一N型重摻雜區44形成一水平NPN雙載子接面電晶體。由於P型井區50之摻雜濃度高於P型輕摻雜結構40之摻雜濃度，所以水平NPN雙載子接面電晶體之電流增益會被抑制。因此，當正靜電放電電壓施加在第一接腳45，且第二接腳46接地時，第四實施例之握持電壓高於第二實施例之握持電壓。因為水平NPN雙載子接面電晶體之電流增益會被抑制，所以當正靜電放電電壓施加在第一接腳45，且第二接腳46接地時，大部分之靜電放電電流會通過較深的垂直PNP雙載子接面電晶體，以增強暫態電壓抑制裝置4之靜電放電耐受度。
在正靜電放電電壓施加在第二接腳46，且第一接腳45接地時，靜電放電電流從第二接腳46透過第二P型重摻雜區48、P型井區50、P型輕摻雜結構40、N型輕摻雜井區41、第三N型重摻雜區49、N型井區42與第二N型重摻雜區47流向第一接腳45。
P型井區50亦可應用於第3圖、第4圖與第5圖之架構。當P型井區50應用於第3圖、第4圖與第5圖之架構時，P型井區50設於P型輕摻雜結構40中。此外，P型井區50之摻雜濃度高於P型輕摻雜結構40之摻雜濃度。第一N型重摻雜區44與第二P型重摻雜區48設於P型井區50中。
為了形成一具有高握持電壓之雙向暫態電壓抑制裝置，以下介紹本發明之第五實施例與第六實施例。
第8圖為本發明之暫態電壓抑制裝置之第五實施例之結構剖視圖。請參閱第8圖，第五實施例與第一實施例差別在於第五實施例形成兩個靜電放電結構S。此外，靜電放電結構S之第一N型重摻雜區44與第二P型重摻雜區48通過一導電線W彼此互相耦接。靜電放電結構S之其中一者之第一P型重摻雜區43、N型輕摻雜井區41與第二N型重摻雜區47耦接第一接腳45，靜電放電結構S之其中一者之第一P型重摻雜區43、N型輕摻雜井區41與第二N型重摻雜區47耦接第二接腳46。
在正靜電放電電壓施加在第一接腳45，且第二接腳46接地時，靜電放電電流從第一接腳45透過第一P型重摻雜區43、N型井區42、N型輕摻雜井區41、P型輕摻雜結構40、第一N型重摻雜區44、導電線W、第二P型重摻雜區48、P型輕摻雜結構40、N型輕摻雜井區41、N型井區42與第二N型重摻雜區47流向第二接腳46。當正靜電放電電壓施加在第二接腳46，且第一接腳45接地時，靜電放電電流從第二接腳46透過第一P型重摻雜區43、N型井區42、N型輕摻雜井區41、P型輕摻雜結構40、第一N型重摻雜區44、導電線W、第二P型重摻雜區48、P型輕摻雜結構40、N型輕摻雜井區41、N型井區42與第二N型重摻雜區47。
第9圖為本發明之暫態電壓抑制裝置之第六實施例之結構剖視圖。請參閱第9圖，第六實施例與第一實施例差別在於第六實施例形成兩個靜電放電結構S與兩個P型輕摻雜結構40。此外，靜電放電結構S之第一N型重摻雜區44與第二P型重摻雜區48及P型輕摻雜結構40透過一導電線W互相耦接。靜電放電結構S之其中一者之第一P型重摻雜區43、N型輕摻雜井區41與第二N型重摻雜區47耦接第一接腳45，靜電放電結構S之其中一者之第一P型重摻雜區43、N型輕摻雜井區41與第二N型重摻雜區47耦接第二接腳46。
在正靜電放電電壓施加在第一接腳45，且第二接腳46接地時，靜電放電電流從第一接腳45透過第一P型重摻雜區43、N型井區42、N型輕摻雜井區41、P型輕摻雜結構40、第一N型重摻雜區44、導電線W、第二P型重摻雜區48、P型輕摻雜結構40、N型輕摻雜井區41、N型井區42與第二N型重摻雜區47流向第二接腳46。當正靜電放電電壓施加在第二接腳46，且第一接腳45接地時，靜電放電電流從第二接腳46透過第一P型重摻雜區43、N型井區42、N型輕摻雜井區41、P型輕摻雜結構40、第一N型重摻雜區44、導電線W、第二P型重摻雜區48、P型輕摻雜結構40、N型輕摻雜井區41、N型井區42與第二N型重摻雜區47。
第10圖為本發明之暫態電壓抑制裝置之第七實施例之結構剖視圖。請參閱第10圖，以下介紹第七實施例。第七實施例與第一實施例差別在於P型輕摻雜結構40。在第七實施例中，P型輕摻雜結構40為P型輕摻雜磊晶層，P型輕摻雜磊晶層設於一N型輕摻雜基板51上，其餘特徵已揭露於第一實施例中，於此不再贅述。
第7圖中的P型井區50亦可應用在第8圖、第9圖與第10圖之架構上。當P型井區50應用在第8圖、第9圖與第10圖之架構上時，P型井區50設於每一P型輕摻雜結構40中。此外，P型井區50之摻雜濃度高於P型輕摻雜結構40之摻雜濃度，且第一N型重摻雜區44與第二P型重摻雜區48設於P型井區50中。
根據上述實施例，暫態電壓抑制裝置形成N型井區於N型輕摻雜井區與第一P型重摻雜區之間，進而增加握持電壓，並具有低電容量。
以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。
3:矽控整流器 30:P型基板 31:N型井區 32:N型重摻雜區 33:P型重摻雜區 34:N型重摻雜區 35:P型重摻雜區 36:第一接腳 37:第二接腳 4:暫態電壓抑制裝置 40:P型輕摻雜結構 41:N型輕摻雜井區 42:N型井區 43:第一P型重摻雜區 44:第一N型重摻雜區 45:第一接腳 46:第二接腳 47:第二N型重摻雜區 48:第二P型重摻雜區 49:第三N型重摻雜區 50:P型井區 S:靜電放電結構 Vop:操作電壓 W:導電線
第1圖為先前技術之連接積體電路晶片上的欲保護電路之靜電放電保護裝置之示意圖。 第2圖為先前技術之矽控整流器之結構剖視圖。 第3圖為本發明之暫態電壓抑制裝置之第一實施例之結構剖視圖。 第4圖為本發明之暫態電壓抑制裝置之第二實施例之結構剖視圖。 第5圖為本發明之暫態電壓抑制裝置之第三實施例之結構剖視圖。 第6圖為本發明之第一、第二與第三實施例之暫態電壓抑制裝置之電流與電壓曲線圖。 第7圖為本發明之暫態電壓抑制裝置之第四實施例之結構剖視圖。 第8圖為本發明之暫態電壓抑制裝置之第五實施例之結構剖視圖。 第9圖為本發明之暫態電壓抑制裝置之第六實施例之結構剖視圖。 第10圖為本發明之暫態電壓抑制裝置之第七實施例之結構剖視圖。
4:暫態電壓抑制裝置
40:P型輕摻雜結構
41:N型輕摻雜井區
42:N型井區
43:第一P型重摻雜區
44:第一N型重摻雜區
45:第一接腳
46:第二接腳
47:第二N型重摻雜區
48:第二P型重摻雜區
S:靜電放電結構

Claims (10)

  1. 一種暫態電壓抑制裝置，包含： 至少一個P型輕摻雜結構；以及 至少一個靜電放電結構，設於該至少一個P型輕摻雜結構中，其中該至少一個靜電放電結構包含： 一N型輕摻雜井區，設於該至少一個P型輕摻雜結構中； 一N型井區，設於該N型輕摻雜井區中，其中該N型輕摻雜井區之摻雜濃度小於該N型井區之摻雜濃度； 一第一P型重摻雜區，設於該N型井區中；以及 一第一N型重摻雜區，設於該至少一個P型輕摻雜結構中。
  2. 如請求項1所述之暫態電壓抑制裝置，其中該第一P型重摻雜區與該N型輕摻雜井區耦接一第一接腳，該第一N型重摻雜區與該至少一個P型輕摻雜結構耦接一第二接腳。
  3. 如請求項2所述之暫態電壓抑制裝置，其中該至少一個靜電放電結構更包含： 一第二N型重摻雜區，設於該N型輕摻雜井區中，其中該第一P型重摻雜區位於該第二N型重摻雜區與該第一N型重摻雜區之間，該N型輕摻雜井區透過該第二N型重摻雜區耦接該第一接腳；以及 一第二P型重摻雜區，設於該至少一個P型輕摻雜結構中，其中該至少一個P型輕摻雜結構透過該第二P型重摻雜區耦接該第二接腳。
  4. 如請求項3所述之暫態電壓抑制裝置，其中該至少一個靜電放電結構更包含一第三N型重摻雜區，其設於該N型輕摻雜井區中，並位於該第一P型重摻雜區與該第一N型重摻雜區之間，其中該第三N型重摻雜區為電性浮接。
  5. 如請求項4所述之暫態電壓抑制裝置，其中該至少一個靜電放電結構更包含一P型井區，其設於該至少一個P型輕摻雜結構中，其中該P型井區之摻雜濃度大於該至少一個P型輕摻雜結構之摻雜濃度，該第一N型重摻雜區與該第二P型重摻雜區設於該P型井區中，該至少一個P型輕摻雜結構透過該第二P型重摻雜區與該P型井區耦接該第二接腳。
  6. 如請求項3所述之暫態電壓抑制裝置，其中該第二N型重摻雜區環繞該N型井區與該第一P型重摻雜區。
  7. 如請求項1所述之暫態電壓抑制裝置，其中該至少一個靜電放電結構更包含兩個靜電放電結構，該些靜電放電結構之該第一N型重摻雜區透過一導電線互相耦接，該些靜電放電結構之其中一者的該第一P型重摻雜區與該N型輕摻雜井區耦接一第一接腳，該些靜電放電結構之另一者的該第一P型重摻雜區與該N型輕摻雜井區耦接一第二接腳。
  8. 如請求項1所述之暫態電壓抑制裝置，其中該至少一個靜電放電結構更包含兩個靜電放電結構，該至少一個P型輕摻雜結構包含兩個P型輕摻雜結構，該些靜電放電結構之該第一N型重摻雜區與該些P型輕摻雜結構透過一導電線互相耦接，該些靜電放電結構之其中一者的該第一P型重摻雜區與該N型輕摻雜井區耦接一第一接腳，該些靜電放電結構之另一者的該第一P型重摻雜區與該N型輕摻雜井區耦接一第二接腳。
  9. 如請求項1所述之暫態電壓抑制裝置，其中該至少一個P型輕摻雜結構為P型輕摻雜基板。
  10. 如請求項1所述之暫態電壓抑制裝置，其中該至少一個P型輕摻雜結構為P型輕摻雜磊晶層，該P型輕摻雜磊晶層設於一N型輕摻雜基板上。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200816474A (en) * 2006-09-30 2008-04-01 Alpha & Amp Omega Semiconductor Ltd Symmetric blocking transient voltage suppressor (TVS) using bipolar transistor base snatch
TW200826276A (en) * 2006-11-16 2008-06-16 Alpha & Omega Semiconductor Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter
US20170221875A1 (en) * 2016-02-01 2017-08-03 Ubiq Semiconductor Corp. Diode device of transient voltage suppressor and manufacturing method thereof
US20180175018A1 (en) * 2016-12-21 2018-06-21 Nuvoton Technology Corporation Transient-voltage-suppression (tvs) diode device and method of fabricating the same
TW201926726A (zh) * 2017-11-24 2019-07-01 力智電子股份有限公司 暫態電壓抑制器
US20200051968A1 (en) * 2018-08-13 2020-02-13 Infineon Technologies Ag Semiconductor Device
TW202011564A (zh) * 2018-09-06 2020-03-16 晶焱科技股份有限公司 暫態電壓抑制器
US20210020625A1 (en) * 2019-07-16 2021-01-21 Upi Semiconductor Corp. Transient voltage suppression device
TW202224137A (zh) * 2020-11-30 2022-06-16 晶焱科技股份有限公司 暫態電壓抑制裝置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5959820A (en) 1998-04-23 1999-09-28 Taiwan Semiconductor Manufacturing Co., Ltd. Cascode LVTSCR and ESD protection circuit
TW457689B (en) 2000-01-11 2001-10-01 Winbond Electronics Corp High current ESD protection circuit
TWI357070B (en) 2006-12-29 2012-01-21 Hon Hai Prec Ind Co Ltd Optical disk drive
TW200905860A (en) 2007-07-31 2009-02-01 Amazing Microelectroing Corp Symmetric type bi-directional silicon control rectifier
US7773356B2 (en) 2008-03-19 2010-08-10 Fairchild Korea Semiconductor Ltd Stacked SCR with high holding voltage
US7786507B2 (en) 2009-01-06 2010-08-31 Texas Instruments Incorporated Symmetrical bi-directional semiconductor ESD protection device
US8350355B2 (en) 2010-03-01 2013-01-08 Infineon Technologies Ag Electrostatic discharge devices
US8872223B2 (en) 2012-02-08 2014-10-28 Robert Newton Rountree Programmable SCR for ESD protection
CN106298764B (zh) 2015-05-19 2019-06-28 中芯国际集成电路制造(上海)有限公司 一种半导体器件和电子装置
US10141300B1 (en) 2017-10-19 2018-11-27 Alpha And Omega Semiconductor (Cayman) Ltd. Low capacitance transient voltage suppressor
US10825805B2 (en) * 2018-10-26 2020-11-03 Alpha & Omega Semiconductor (Cayman) Ltd. Low capacitance transient voltage suppressor including a punch-through silicon controlled rectifier as low-side steering diode

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200816474A (en) * 2006-09-30 2008-04-01 Alpha & Amp Omega Semiconductor Ltd Symmetric blocking transient voltage suppressor (TVS) using bipolar transistor base snatch
TW200826276A (en) * 2006-11-16 2008-06-16 Alpha & Omega Semiconductor Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter
US20170221875A1 (en) * 2016-02-01 2017-08-03 Ubiq Semiconductor Corp. Diode device of transient voltage suppressor and manufacturing method thereof
US20180175018A1 (en) * 2016-12-21 2018-06-21 Nuvoton Technology Corporation Transient-voltage-suppression (tvs) diode device and method of fabricating the same
TW201926726A (zh) * 2017-11-24 2019-07-01 力智電子股份有限公司 暫態電壓抑制器
US20200051968A1 (en) * 2018-08-13 2020-02-13 Infineon Technologies Ag Semiconductor Device
TW202011564A (zh) * 2018-09-06 2020-03-16 晶焱科技股份有限公司 暫態電壓抑制器
US20210020625A1 (en) * 2019-07-16 2021-01-21 Upi Semiconductor Corp. Transient voltage suppression device
TW202105723A (zh) * 2019-07-16 2021-02-01 力智電子股份有限公司 暫態電壓抑制元件
TW202224137A (zh) * 2020-11-30 2022-06-16 晶焱科技股份有限公司 暫態電壓抑制裝置

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