TWI531040B - 靜電放電保護裝置 - Google Patents

Description

靜電放電保護裝置

本發明是有關於一種靜電放電(Electrostatic Discharge，ESD)保護裝置，且特別是有關於一種具有半導體積體電路的靜電放電保護裝置。

靜電放電係起因於短時間內(一般在100奈秒nanosecond之內)的高壓放電所引進的強大電流脈衝。積體電路及半導體元件對於靜電放電相當敏感。尤其是在元件安裝時，因為人類或機器碰觸接腳，常使強大電流脈衝通過積體電路，而導致元件失效。因此有需要提供積體電路有效的靜電放電保護裝置。

矽控整流器(Silicon Controlled Rectifier，SCR)是一種晶片式(on-chip)的半導體靜電放電保護裝置；由於具有關鍵尺寸小、電流的汲取/供應能力(current sinking/sourcing capacity)強、低導通阻抗(turn-on impedance)、低消耗功率(power dissipation)以及高散熱效率等特性。因此，是目前業界所廣為採用的靜電放電保護裝置之一。

然而，矽控整流器仍有高啟動電壓(trigger voltage)，而無法即時啟動，來保護積體電路的問題。因此在實際運用上，矽控整流器通常還必須搭配其他，例如二極體或擴散電阻(diffusion resistor)，等次級保護元件，以提供積體電路有效的靜電放電保護。也因此使積體電路的整體佈局尺寸(lay-out size)無法降低，也使積體電路的製程相對複雜化，進而增加製造成 本。

因此有需要提供一種先進的半導體積體電路靜電放電保護裝置，解決習知技術所面臨的問題。

有鑑於此，本發明提供一種靜電放電保護裝置包括：基材、第一井區、第一摻雜區、第二摻雜區以及磊晶層。第一井區位於基材中，具有第一電性。第一摻雜區具有第一電性，位於第一井區之中。第二摻雜區具有第二電性，位於第一井區之中。磊晶層，位於基材中，具有彼此分隔的第三摻雜區和第四摻雜區，第三摻雜區具有第一電性，第四摻雜區具有第二電性。其中，第一摻雜區、第一井區和第三摻雜區之間具有一第一雙極電晶體等效電路；第二摻雜區、第一井區和第四摻雜區之間具有一第二雙極電晶體等效電路；且第一雙極電晶體等效電路和第二雙極電晶體等效電路，具有相異的多數載子(majority carrier)。

在本發明的一實施例之中，磊晶層還包括第一分隔區，用來分隔第三摻雜區、第四摻雜區以及基材，且第一分隔區的摻雜濃度，實質小於第四摻雜區的摻雜濃度。在本發明的一實施例之中，第一分隔區具有第二電性，且具有實質大於等於0的摻雜濃度。在本發明的一實施例之中，磊晶層係由矽鍺(SiGe)磊晶材質所構成。

在本發明的一實施例之中，第一電性為N型，第二電性為P型。第一雙極電晶體等效電路係一NPN雙極電晶體等效電路；第二雙極電晶體等效電路係一PNP雙極電晶體等效電 路。在本發明的一實施例之中，第二摻雜區係由矽鍺磊晶材質所構成。

在本發明的一實施例之中，第一摻雜區和第二摻雜區係包含於一碳化矽(SiC)摻雜磊晶層所構成；且此碳化矽摻雜磊晶結構更包括一個第二分隔區，用來分隔第一摻雜區、第二摻雜區以及第一井區，且第二分隔區的摻雜濃度實質小於第一摻雜區的摻雜濃度。在本發明的一實施例之中，第二分隔區具有N型電性，且具有實質大於等於0的摻雜濃度。

在本發明的一實施例之中，靜電放電保護裝置更包括位於基材中，具有第二電性的第二井區；且磊晶層位於第二井區中。其中，第一分隔區係用來分隔第三摻雜區、第四摻雜區以及第二井區。在本發明的一實施例之中，第一電性為N型，第二電性為P型；第一電性為N型，第二電性為P型。第一雙極電晶體等效電路係一NPN雙極電晶體等效電路；第二雙極電晶體等效電路係一PNP雙極電晶體等效電路。

在本發明的一實施例之中，磊晶層係由碳化矽所構成。其中，第一電性為P型，第二電性為N型；第一雙極電晶體等效電路係一PNP雙極電晶體等效電路；第二雙極電晶體等效電路係一NPN雙極電晶體等效電路。在本發明的一實施例之中，第二摻雜區係由碳化矽磊晶材質所構成。

在本發明的一實施例之中，第一摻雜區和第二摻雜區係包含於一矽鍺磊晶層中；且此矽鍺磊晶層更包括一第二分隔區，用來分隔第一摻雜區、第二摻雜區以及第一井區，且第二分隔區的摻雜濃度實質小於第一摻雜區的摻雜濃度。其中，第二分隔區具有P型電性，且具有實質大於等於0的摻雜濃度。

在本發明的一實施例之中，靜電放電保護裝置更包括位於 基材中，具有第二電性的第二井區；且磊晶層位於第二井區中，第一分隔區係用來分隔第三摻雜區、第四摻雜區以及第二井區。其中，第一電性為P型，第二電性為N型；第一雙極電晶體等效電路係一PNP雙極電晶體等效電路；第二雙極電晶體等效電路係一NPN雙極電晶體等效電路。

在本發明的一實施例之中，第一摻雜區和第二摻雜區係包含於一矽鍺磊晶層中。而此鍺磊晶層更包括一第二分隔區，用來分隔第一摻雜區、第二摻雜區以及第一井區，且第二分隔區的摻雜濃度實質小於第一摻雜區的摻雜濃度。其中，第二分隔區為P型，且具有實質大於等於0的摻雜濃度。

根據上述，本發明的實施例是提供一種先進的半導體積體電路靜電放電保護裝置。其中，半導體積體電路靜電放電保護裝置，包含兩個分別為NPN及PNP的雙極電晶體等效電路所構成的矽控整流器。一方面，採用摻雜濃度相對較低於矽控整流器之陰極或陽極的磊晶材質，來形成至少一個連接矽控整流器之陰極或陽極端的P/N接面，藉以增加用來連接NPN或PNP雙極電晶體，與相對應之陰極或陽極之電路的阻抗。另一方面，利用磊晶材質所提供的壓縮或拉伸應力，來增進PNP或NPN電晶體的載子或電子遷移率，以達到降低半導體矽控整流器的啟動電壓，提供半導體元件更有效的靜電放電保護的效果。應用於積體電路的製造，可簡化積體電路的結構與製程工序，進而降低積體電路的整體佈局尺寸和製造成本。

本發明是在提供一種半導體靜電放電保護裝置，以降低半 導體靜電放電保護裝置中，矽控整流器的啟動電壓，增進靜電放電保護效果。為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉數個半導體積體電路靜電放電保護裝置作為較佳實施例，並配合所附圖式，作詳細說明如下。

請參照圖1，圖1係根據本發明的一實施例，所繪示的一種具有矽控整流器100之半導體靜電放電保護裝置10的剖面示意圖。半導體靜電放電保護裝置10包括：基材101、井區102、摻雜區103、摻雜區104以及磊晶層105。基材101為一P型摻雜矽基材。井區102，則係一具有N型摻質，且由基材101之表面101a向下延伸的N型井區(以N well表示)。摻雜區103為N型摻雜區；亦由基材101的表面101a延伸進入井區102中；且摻雜區103，具有較井區102還要高的N型摻雜濃度(以N+表示)。摻雜區104為P型摻雜區(以P+表示)，由基材101的表面101a延伸進入井區102，並藉由一淺溝隔離結構106，與摻雜區103隔離。

磊晶層105，嵌設於基材101之中，且向外延伸而穿過基材101的表面101a，並藉由另一淺溝隔離結構106，與摻雜區103和104分離。磊晶層105包含摻雜區105a、摻雜區105b以及分隔區105c。其中，摻雜區105a為N型摻雜區，具有實質高於井區102的N型摻雜濃度(以N+表示)；摻雜區105b為P型摻雜區(以P+表示)；且摻雜區105a和摻雜區105b二者，分別由基材101的表面101a延伸進入井區102之中。分隔區105c係用來分隔摻雜區105a、摻雜區105b和井區102，使三者彼此隔離。

在本發明的一些實施例之中，分隔區105c可以由無摻雜的磊晶材質所構成，也可以由摻雜有摻質的磊晶材質所構成。 在本實施例之中，磊晶層105係由矽鍺磊晶材質所構成；且分隔區105c具有P型摻質，其摻雜濃度實質小於摻雜區105b中的P型摻雜濃度。

藉由上述結構，可在摻雜區104、井區102、分隔區105c和摻雜區105b之間形成一個PNP雙極電晶體110等效電路；並且在摻雜區103、井區102、分隔區105c和摻雜區105a之間形成一個NPN雙極電晶體120等效電路。進而，構成一組具有矽控整流器100的半導體靜電放電保護裝置10。可用來提供形成於基材101中的積體電路(未繪示)，有效的靜電放電保護。

其中，摻雜區104、井區102和分隔區105c分別為PNP雙極電晶體110的射極(Emitter，E)、基極(Base，B)與集極(Collector，C)；摻雜區105a、分隔區105c和井區102則分別為NPN雙極電晶體120的射極、基極與集極。摻雜區103和104連接矽控整流器100的陽極(以Anode表示)；摻雜區105a和105b連接矽控整流器100的陰極(以Cathode表示)。

由於，用來連接矽控整流器100之陰極，且作為NPN雙極電晶體120之基極的分隔區105c，具有相對較低於摻雜區105b的摻雜濃度，因此可增加NPN雙極電晶體120和陰極之間連接電路的阻抗，達到降低矽控整流器100的啟動電壓的效果。

又由於磊晶層105係由矽鍺磊晶材質所構成，可對矽基材101的井區102提供壓縮應力，來增進PNP雙極電晶體110中的電洞載子遷移率，可更進一步降低矽控整流器100的啟動電壓。

請參照圖2，圖2根據本發明的另一實施例，所繪示的一 種具有矽控整流器200之半導體靜電放電保護裝置20的剖面示意圖。其中，半導體靜電放電保護裝置20的結構，大致與半導體靜電放電保護裝置10相同。二者的差別在於：半導體靜電放電保護裝置20之摻雜區204，亦為矽鍺磊晶材質所構成。由矽鍺磊晶材質所構成的磊晶層105和摻雜區204，可提供更高的壓縮應力，更進一步增進PNP雙極電晶體210中的電洞載子遷移率，進而更降低矽控整流器200(包含PNP雙極電晶體210和NPN雙極電晶體220)的啟動電壓。

另外，在本發明的一些實施例之中，半導體靜電放電保護裝置10之摻雜區103和104，可採用碳化矽磊晶材質來加以取代。例如請參照圖3，圖3係根據本發明的又一實施例，所繪示的一種具有矽控整流器300之半導體靜電放電保護裝置30的剖面示意圖。在本實施例之中，除了磊晶層308以外，半導體靜電放電保護裝置10的結構，大致與半導體靜電放電保護裝置30的結構相同。

在本實施例之中，磊晶層308包含摻雜區308a、摻雜區308b以及分隔區308c。摻雜區308a為N型摻雜區，具有高於井區102的摻雜濃度(以N+表示)；摻雜區308b為P型摻雜區(以P+表示)；而分隔區308c則係用來分離摻雜區308a、摻雜區308b和井區102，使三者彼此隔離。

在本發明的一些實施例之中，分隔區308c可以由無摻雜的碳化矽磊晶材質所構成，也可以由摻雜有N型摻質的碳化矽磊晶材質所構成。在本實施例之中，分隔區308c具有N型摻質，其摻雜濃度實質小於摻雜區308b和井區102中的N型摻雜濃度。

藉由上述結構，可在摻雜區308b、分隔區308c、井區102、 分隔區105c和摻雜區105b之間形成一個PNP雙極電晶體310等效電路；並且在摻雜區105a、分隔區105c、井區102、分隔區308c和摻雜區308a之間形成一個NPN雙極電晶體320等效電路。進而，構成一組具有矽控整流器300的半導體靜電放電保護裝置30。可用來提供形成於基材101中的積體電路(未繪示)，有效的靜電放電保護。

在本實施例之中，分隔區308c、井區102和分隔區105c則分別為PNP雙極電晶體310的射極、基極與集極；摻雜區105b、分隔區105c和井區102分別為NPN雙極電晶體320的射極、基極與集極。摻雜區308a和308b連接矽控整流器300的陽極；摻雜區105a和105b則連接矽控整流器300的陰極。

由於，用來連接矽控整流器300之陰極，且作為NPN雙極電晶體320之基極的分隔區105c，具有相對較低於摻雜區105b的摻雜濃度，因此可增加NPN雙極電晶體320和陰極之間連接電路的阻抗。同理，用來連接矽控整流器300之陽極，且作為PNP雙極電晶體310之射極的分隔區308c，因為具有相對較低於摻雜區308a和井區102的摻雜濃度，亦可增加PNP雙極電晶體310和陽極之間連接電路的阻抗。而上述二者的結合，恰可達到降矽控整流器300之啟動電壓的加乘效果。

請參照圖4，圖4係根據本發明的再一實施例，所繪示的一種具有矽控整流器400之半導體靜電放電保護裝置40的剖面示意圖。半導體靜電放電保護裝置40包括：基材401、井區402、摻雜區403、摻雜區404以及磊晶層405。基材401為一P型摻雜矽基材。井區402則係位於基材401之中的P型井區(以P well表示)。摻雜區403亦為P型摻雜區，由基材401的表面401a延伸進入井區402中；且摻雜區403，具有實 質高於井區402的P型摻雜濃度(以P+表示)。摻雜區404為N型摻雜區(以N+表示)，由基材401的表面401a延伸進入井區402，並藉由一淺溝隔離結構406與摻雜區403隔離。

磊晶層405，嵌設於基材401之中，並向外延伸穿過基材401的表面401a，並藉由另一淺溝隔離結構406，與摻雜區403和404分離。磊晶層405包含摻雜區405a、摻雜區405b以及分隔區405c。其中，摻雜區405a為P型摻雜區，具有實質高於井區402的P型摻雜濃度(以P+表示)；摻雜區405b為N型摻雜區(以N+表示)；且摻雜區405a和摻雜區405b二者，分別由基材401的表面401a延伸進入井區402之中。分隔區405c係用來分離摻雜區405a、摻雜區405b和井區402，使三者彼此隔離。

在本發明的一些實施例之中，分隔區405c可以由無摻雜的磊晶材質所構成，也可以由摻雜有N型摻質的磊晶材質所構成。在本實施例之中，磊晶層405係由碳化矽磊晶材質所構成，分隔區405c具有N型摻質，其摻雜濃度實質小於摻雜區405b的摻質濃度。

藉由上述結構，可在摻雜區403、井區402、分隔區405c和摻雜區405a之間形成一個PNP雙極電晶體410等效電路；並且在摻雜區404、井區402、分隔區405c和摻雜區405b之間形成一個NPN雙極電晶體420等效電路。進而，構成包含有至少一組矽控整流器400的半導體靜電放電保護裝置40。可用來提供形成於基材401中的積體電路(未繪示)有效的靜電放電保護。

其中，摻雜區405a、分隔區405c和井區402，分別為PNP雙極電晶體410的射極、基極與集極；摻雜區404、井區402 和分隔區405c，則分別為NPN雙極電晶體420的射極、基極與集極。摻雜區403和404連接矽控整流器400的陰極；摻雜區405a和405b連接矽控整流器400的陽極。

由於，用來連接矽控整流器400之陽極，且作為PNP雙極電晶體410之基極的分隔區405c，具有相對較低於摻雜區405b的摻雜濃度，因此可增加PNP雙極電晶體410和陽極之間連接電路的阻抗，達到降矽控整流器400的啟動電壓的效果。

又由於分隔區405c係由碳化矽磊晶材質所構成，可對矽基材401的井區402提供拉伸應力，來增進NPN雙極電晶體420中的電子遷移率，進而更進一步降低矽控整流器400的啟動電壓。

請參照圖5，圖5根據本發明的又另一實施例，所繪示的一種具有矽控整流器500之半導體靜電放電保護裝置50的剖面示意圖。其中，半導體靜電放電保護裝置50的結構，大致與半導體靜電放電保護裝置40相同。二者的差別在於：半導體靜電放電保護裝置50之摻雜區504，係由碳化矽磊晶材質所構成。藉由磊晶層405和摻雜區504所形成的拉伸應力，可更進一步增進NPN雙極電晶體520中的電子遷移率，進而更降低矽控整流器500(包含PNP雙極電晶體510和NPN雙極電晶體520)的啟動電壓。

另外，在本發明的一些實施例之中，半導體靜電放電保護裝置40之摻雜區403和404，可採用矽鍺磊晶材質來加以取代。例如請參照圖6，圖6係根據本發明的又再一實施例，所繪示的一種具有矽控整流器600之半導體靜電放電保護裝置60的剖面示意圖。在本實施例之中，除了磊晶層608以外， 半導體靜電放電保護裝置60的結構，大致與半導體靜電放電保護裝置40的結構相同。

在本實施例之中，磊晶層608包含摻雜區608a、摻雜區608b以及分隔區608c。其中，摻雜區608a為N型摻雜區(以N+表示)；摻雜區608b為P型摻雜區(以P+表示)，具有實質高於井區402的P型摻雜濃度；而分隔區608c則係用來分離摻雜區608a、摻雜區608b和井區402，使三者彼此隔離。

在本發明的一些實施例之中，分隔區608c可以由無摻雜的矽鍺磊晶材質所構成，也可以由摻雜有P型摻質的矽鍺磊晶材質所構成。在本實施例之中，分隔區608c具有P型摻質，其摻雜濃度實質小於摻雜區608b和井區402的摻質濃度。

藉由上述結構，可在摻雜區405a、分隔區405c、井區402、分隔區608c和摻雜區608b之間，形成一個PNP雙極電晶體610等效電路；並且在摻雜區608a、分隔區608c、井區402、分隔區405c和摻雜區405b之間，形成一個NPN雙極電晶體620等效電路。進而，構成一組具有矽控整流器600的半導體靜電放電保護裝置60。可用來提供形成於基材401中的積體電路(未繪示)，有效的靜電放電保護。

其中，摻雜區405a、分隔區405c和井區402，分別為PNP雙極電晶體610的射極、基極與集極；分隔區608c、井區402和分隔區405c，則分別為NPN雙極電晶體620的射極、基極與集極。摻雜區608a和608b連接矽控整流器600的陰極；摻雜區405a和405b連接矽控整流器600的陽極。

由於，用來連接矽控整流器600之陽極，且作為PNP雙極電晶體610之基極的分隔區405c，具有相對較低於摻雜區405a的摻雜濃度，因此可增加PNP雙極電晶體610和陽極之 間連接電路的阻抗。同理，用來連接矽控整流器600之陰極，且作為NPN雙極電晶體620之射極的分隔區608c，因為具有相對較低於摻雜區608b和井區402的摻雜濃度，亦可增加NPN雙極電晶體620和陰極之間連接電路的阻抗。而上述二者的結合，可達到降矽控整流器600的啟動電壓的加乘效果。

請參照圖7，圖7係根據本發明的再另一實施例，所繪示的一種具有矽控整流器700之半導體靜電放電保護裝置70的剖面示意圖。半導體靜電放電保護裝置70包括：基材701、井區702、井區707、摻雜區703、摻雜區704以及磊晶層705。基材701為一P型摻雜矽基材。井區702係一的N型井區(以N well表示)，由基材701之表面701a向下延伸進入基材701。井區707，則係一由基材701之表面701a向下延伸的P型井區(以P well表示)。

摻雜區703為N型摻雜區，由基材701的表面701a延伸進入井區702之中；且摻雜區703，具有較井區702較高的N型摻雜濃度(以N+表示)。摻雜區704為P型摻雜區(以P+表示)，由基材701的表面701a延伸進入井區702，之中，且藉由一淺溝隔離結構706，和摻雜區703隔離。

磊晶層705，由基材701的表面701a延伸進入井區707之中，並藉由另一淺溝隔離結構706，與摻雜區703和704隔離。磊晶層705包含摻雜區705a、摻雜區705b以及分隔區705c。其中，摻雜區705a為N型摻雜區(以N+表示)；摻雜區705b為P型摻雜區(以P+表示)，具有實質高於井區707的P型摻雜濃度。分隔區705c係用來分離摻雜區705a、摻雜區705b和井區707，使三者彼此隔離。

在本發明的一些實施例之中，分隔區705c可以由無摻雜 的磊晶材質所構成，也可以由摻雜有P型摻質的磊晶材質所構成。在本實施例之中，磊晶層705係由矽鍺磊晶材質所構成。分隔區705c具有P型摻質，其摻雜濃度實質小於摻雜區705b和井區707的摻質濃度。

藉由上述結構，可在摻雜區704、井區702、井區707、分隔區705c和摻雜區705b之間，形成一個PNP雙極電晶體710等效電路；並且在摻雜區703、井區702、井區707、分隔區705c和摻雜區705a之間，形成一個NPN雙極電晶體720等效電路。進而，構成一組具有矽控整流器700的半導體靜電放電保護裝置70。可用來提供形成於基材701中的積體電路(未繪示)，有效的靜電放電保護。

其中，摻雜區704、井區702和井區707，分別為PNP雙極電晶體710的射極、基極與集極；分隔區705c、井區707和井區702，則分別為NPN雙極電晶體720的射極、基極與集極。摻雜區703和704連接矽控整流器700的陽極；摻雜區705a和705連接矽控整流器700的陰極。

由於，用來連接矽控整流器700之陰極，且作為NPN雙極電晶體720之基極的分隔區705c，具有相對較低於摻雜區705b和井區707的摻雜濃度，因此可增加NPN雙極電晶體720和陰極之間連接電路的阻抗，達到降矽控整流器700的啟動電壓的效果。

在本發明的再一些實施例之中，半導體靜電放電保護裝置70之摻雜區703和704，可採用碳化矽磊晶材質來加以取代。例如請參照圖8，圖8係根據本發明的又再一實施例，所繪示的一種具有矽控整流器800之半導體靜電放電保護裝置80的剖面示意圖。在本實施例之中，除了磊晶層808以外，半導體 靜電放電保護裝置80的結構，大致與半導體靜電放電保護裝置70的結構相同。

在本實施例之中，磊晶層808包含摻雜區808a、摻雜區808b以及分隔區808c。其中，摻雜區808a為N型摻雜區(以N+表示)，具有實質較井區702還高的N型摻雜濃度；摻雜區808b為P型摻雜區(以P+表示)；而分隔區808c係用來分離摻雜區808a、摻雜區808b和井區702，使三者彼此隔離。

在本發明的一些實施例之中，分隔區808c可以由無摻雜的碳化矽磊晶材質所構成，也可以由摻雜有N型摻質的碳化矽磊晶材質所構成。在本實施例之中，分隔區808c具有N型摻質，其摻雜濃度，實質小於摻雜區808a和井區702的摻質濃度。

藉由上述結構，可在摻雜區808b、分隔區808c、井區702、井區707、分隔區705c和摻雜區705b之間，形成一個PNP雙極電晶體810等效電路；並且在摻雜區705a、分隔區705c、井區702、井區707、分隔區808c和摻雜區808a之間，形成一個NPN雙極電晶體820等效電路。進而，構成一組具有矽控整流器800的半導體靜電放電保護裝置80。可用來提供形成於基材701中的積體電路(未繪示)，有效的靜電放電保護。

其中，分隔區808c、井區702和井區707，分別為PNP雙極電晶體810的射極、基極與集極；分隔區705c、井區707和井區702，則分別為NPN雙極電晶體820的射極、基極與集極。摻雜區808a和808b，連接矽控整流器800的陽極；摻雜區705a和705b，則連接矽控整流器800的陰極。

由於，用來連接矽控整流器800之陰極，且作為NPN雙極電晶體820之射極的分隔區705c，具有相對較低於摻雜區 805b和井區707的摻雜濃度，因此可增加NPN雙極電晶體820和陰極之間連接電路的阻抗。同理，用來連接矽控整流器800之陽極，且作為PNP雙極電晶體810之基極的分隔區808c，因為具有相對較低於摻雜區808a和井區702的摻雜濃度，亦可增加PNP雙極電晶體810和陽極之間連接電路的阻抗。而上述二者的結合，恰可達到降矽控整流器800的啟動電壓的加乘效果。

請參照圖9，圖9係根據本發明的又再一實施例，所繪示的一種具有矽控整流器900之半導體靜電放電保護裝置90的剖面示意圖。半導體靜電放電保護裝置90包括：基材901、井區902、井區907、摻雜區903、摻雜區904以及磊晶層905。基材901為一P型摻雜矽基材。井區902係一由基材901之表面901a向下延伸的P型井區(以P well表示)。井區907則係一由基材901之表面901a向下延伸的N型井區(以N well表示)。

摻雜區903為P型摻雜區，由基材901的表面901a延伸進入井區902中；且摻雜區903，具有較井區902較高的P型摻雜濃度(以P+表示)。摻雜區904為N型摻雜區(以N+表示)，由基材901的表面901a延伸進入井區902，並藉由淺溝隔離結構906，和摻雜區903隔離。

磊晶層905，由基材901的表面901a延伸進入井區907之中，並藉由淺溝隔離結構906，與摻雜區903和904隔離。磊晶層905包含摻雜區905a、摻雜區905b以及分隔區905c。其中，摻雜區905a為N型摻雜區(以N+表示)，具有實質高於井區907的P型摻雜濃度；摻雜區905b為P型摻雜區(以P+表示)。分隔區905c係用來分離摻雜區905a、摻雜區905b和 井區907，使三者彼此隔離。

分隔區905c可以由無摻雜的磊晶材質所構成，也可以由摻雜有摻質的磊晶材質所構成。在本實施例之中，磊晶層905係由矽鍺磊晶材質所構成。分隔區905c具有N型摻質，其摻雜濃度實質小於摻雜區905a和井區907的摻質濃度。

藉由上述結構，可在摻雜區903、井區902、井區907、分隔區905c和摻雜區905a之間，形成一個PNP雙極電晶體910等效電路；並且在摻雜區904、井區902、井區907、分隔區905c和摻雜區905b之間，形成一個NPN雙極電晶體920等效電路。進而，構成一組具有矽控整流器900的半導體靜電放電保護裝置90。可用來提供形成於基材901中的積體電路(未繪示)，有效的靜電放電保護。

其中，分隔區905c、井區907和井區902，分別為PNP雙極電晶體910的射極、基極與集極；摻雜區904、井區902和井區907，則分別為NPN雙極電晶體920的射極、基極與集極。摻雜區903和904連接矽控整流器900的陰極；摻雜區905a和905b連接矽控整流器900的陽極。

由於，用來連接矽控整流器900之陽極，且作為PNP雙極電晶體910之基極的分隔區905c，具有相對較低於摻雜區905a和井區907的摻雜濃度，因此可增加PNP雙極電晶體910和陽極之間連接電路的阻抗，達到降矽控整流器900的啟動電壓的效果。

根據上述，本發明的實施例是提供一種先進的半導體積體電路靜電放電保護裝置。其中，半導體積體電路靜電放電保護裝置包含，由兩個分別為NPN及PNP的雙極電晶體等效電路所構成的矽控整流器。一方面，採用摻雜濃度相對較低於矽控 整流器之陰極或陽極的磊晶材質，來形成至少一個連接矽控整流器之陰極或陽極端的P/N接面，藉以增加用來連接NPN或PNP雙極電晶體，與相對應之陰極或陽極之電路的阻抗。另一方面，利用磊晶材質所提供的壓縮或拉伸應力，來增進PNP或NPN電晶體的載子或電子遷移率，以達到降低半導體矽控整流器的啟動電壓，提供半導體元件更有效的靜電放電保護的效果。應用於積體電路的製造，可簡化積體電路的結構與製程工序，進而降低積體電路的整體佈局尺寸和製造成本。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧半導體靜電放電保護裝置

20‧‧‧半導體靜電放電保護裝置

30‧‧‧半導體靜電放電保護裝置

40‧‧‧半導體靜電放電保護裝置

50‧‧‧半導體靜電放電保護裝置

60‧‧‧半導體靜電放電保護裝置

70‧‧‧半導體靜電放電保護裝置

80‧‧‧半導體靜電放電保護裝置

90‧‧‧半導體靜電放電保護裝置

100‧‧‧矽控整流器

101‧‧‧基材

101a‧‧‧基材的表面

102‧‧‧井區

103‧‧‧摻雜區

104‧‧‧摻雜區

105‧‧‧磊晶層

105a‧‧‧摻雜區

105b‧‧‧摻雜區

105c‧‧‧分隔區

106‧‧‧淺溝隔離結構

110‧‧‧PNP雙極電晶體

120‧‧‧NPN雙極電晶體

200‧‧‧矽控整流器

204‧‧‧摻雜區

210‧‧‧PNP雙極電晶體

220‧‧‧NPN雙極電晶體

300‧‧‧矽控整流器

308‧‧‧磊晶層

308a‧‧‧摻雜區

308b‧‧‧摻雜區

308c‧‧‧分隔區

310‧‧‧PNP雙極電晶體

320‧‧‧NPN雙極電晶體

400‧‧‧矽控整流器

401‧‧‧基材

401a‧‧‧基材的表面

402‧‧‧井區

403‧‧‧摻雜區

404‧‧‧摻雜區

405‧‧‧磊晶層

405a‧‧‧摻雜區

405b‧‧‧摻雜區

405c‧‧‧分隔區

406‧‧‧淺溝隔離結構

410‧‧‧PNP雙極電晶體

420‧‧‧NPN雙極電晶體

500‧‧‧矽控整流器

504‧‧‧摻雜區

510‧‧‧PNP雙極電晶體

520‧‧‧NPN雙極電晶體

600‧‧‧矽控整流器

608‧‧‧磊晶層

608a‧‧‧摻雜區

608b‧‧‧摻雜區

608c‧‧‧分隔區

610‧‧‧PNP雙極電晶體

620‧‧‧NPN雙極電晶體

700‧‧‧矽控整流器

701‧‧‧基材

701a‧‧‧基材的表面

702‧‧‧井區

703‧‧‧摻雜區

704‧‧‧摻雜區

705‧‧‧磊晶層

705a‧‧‧摻雜區

705b‧‧‧摻雜區

705c‧‧‧分隔區

706‧‧‧淺溝隔離結構

707‧‧‧井區

710‧‧‧PNP雙極電晶體

720‧‧‧NPN雙極電晶體

800‧‧‧矽控整流器

808‧‧‧磊晶層

808a‧‧‧摻雜區

808b‧‧‧摻雜區

808c‧‧‧分隔區

810‧‧‧PNP雙極電晶體

820‧‧‧NPN雙極電晶體

900‧‧‧矽控整流器

901‧‧‧基材

901a‧‧‧基材的表面

902‧‧‧井區

903‧‧‧摻雜區

904‧‧‧摻雜區

905‧‧‧磊晶層

905a‧‧‧摻雜區

905b‧‧‧摻雜區

905c‧‧‧分隔區

906‧‧‧淺溝隔離結構

907‧‧‧井區

910‧‧‧PNP雙極電晶體

920‧‧‧NPN雙極電晶體

圖1係根據本發明的一實施例，所繪示的一種具有矽控整流器之半導體靜電放電保護裝置的剖面示意圖。

圖2根據本發明的另一實施例，所繪示的一種具有矽控整流器之半導體靜電放電保護裝置的剖面示意圖。

圖3係根據本發明的又一實施例，所繪示的一種具有矽控整流器之半導體靜電放電保護裝置的剖面示意圖。

圖4係根據本發明的再一實施例，所繪示的一種具有矽控整流器之半導體靜電放電保護裝置的剖面示意圖。

圖5根據本發明的又另一實施例，所繪示的一種具有矽控整流器之半導體靜電放電保護裝置的剖面示意圖。

圖6係根據本發明的又再一實施例，所繪示的一種具有矽 控整流器之半導體靜電放電保護裝置的剖面示意圖。

圖7係根據本發明的再另一實施例，所繪示的一種具有矽控整流器之半導體靜電放電保護裝置的剖面示意圖。

圖8係根據本發明的又再一實施例，所繪示的一種具有矽控整流器之半導體靜電放電保護裝置的剖面示意圖。

圖9係根據本發明的又另一實施例，所繪示的一種具有矽控整流器之半導體靜電放電保護裝置的剖面示意圖。

10‧‧‧半導體靜電放電保護裝置

100‧‧‧矽控整流器

101‧‧‧基材

101a‧‧‧基材的表面

102‧‧‧井區

103‧‧‧摻雜區

104‧‧‧摻雜區

105‧‧‧磊晶層

105a‧‧‧摻雜區

105b‧‧‧摻雜區

105c‧‧‧分隔區

106‧‧‧淺溝隔離結構

110‧‧‧PNP雙極電晶體

120‧‧‧NPN雙極電晶體

Claims (19)

1. 一種靜電放電保護裝置包括：一基材；一第一井區，位於該基材中，具有一第一電性；一第一摻雜區，具有該第一電性，位於該第一井區之中；一第二摻雜區，具有一第二電性，位於該第一井區之中；以及一磊晶層，位於該基材中，具有彼此分隔的一第三摻雜區和一第四摻雜區，其中該第三摻雜區位於第一井區之中且具有該第一電性，該第四摻雜區位於第一井區之中且具有該第二電性；其中，該第一摻雜區、該第一井區和第三摻雜區之間具有一第一雙極電晶體等效電路，該第二摻雜區、該第一井區和該第四摻雜區之間具有一第二雙極電晶體等效電路，且該第一雙極電晶體等效電路和第二雙極電晶體等效電路，具有相異的多數載子(majority carrier)。
2. 如申請專利範圍第1項所述的靜電放電保護裝置，其中該磊晶層還包括一第一分隔區，用來分隔該第三摻雜區、該第四摻雜區以及該基材，且該第一分隔區具有實質小於該第四摻雜區的一摻雜濃度。
3. 如申請專利範圍第2項所述的靜電放電保護裝置，其中該第一分隔區具有該第二電性，且具有實質大於等於0的該摻雜濃度。
4. 如申請專利範圍第2項所述的靜電放電保護裝置，其中該磊晶層係由矽鍺(SiGe)磊晶材質所構成。
5. 如申請專利範圍第4項所述的靜電放電保護裝置，其中該第一電性為N型，該第二電性為P型；該第一雙極電晶體等效電路係一NPN雙極電晶體等效電路；該第二雙極電晶體等效電路係一PNP雙極電晶體等效電路。
6. 如申請專利範圍第5項所述的靜電放電保護裝置，其中該第二摻雜區係由矽鍺磊晶材質所構成。
7. 如申請專利範圍第5項所述的靜電放電保護裝置，其中該第一摻雜區和該第二摻雜區，係包含於一碳化矽(SiC)磊晶層中；該碳化矽磊晶層更包括一第二分隔區，用來分隔該第一摻雜區、該第二摻雜區以及該第一井區；且該第二分隔區，具有實質小於該第一摻雜區的一摻雜濃度。
8. 如申請專利範圍第7項所述的靜電放電保護裝置，其中該第二分隔區具有N型電性，且具有實質大於等於0的該摻雜濃度。
9. 如申請專利範圍第4項所述的靜電放電保護裝置，更包括一第二井區，位於該基材中，具有該第二電性；且該磊晶層位於該第二井區中，該第一分隔區係用來分隔該第三摻雜區、該第四摻雜區以及該第二井區。
10. 如申請專利範圍第9項所述的靜電放電保護裝置，其中該第一電性為N型，該第二電性為P型；該第一雙極電晶體等效電路係一NPN雙極電晶體等效電路；該第二雙極電晶體等效電路係一PNP雙極電晶體等效電路。
11. 如申請專利範圍第2項所述的靜電放電保護裝置，其中該磊晶層係由碳化矽磊晶材質所構成。
12. 如申請專利範圍第11項所述的靜電放電保護裝置，其中該第一電性為P型，該第二電性為N型；該第一雙極電晶體等效電路係一PNP雙極電晶體等效電路；且該第二雙極電晶體等效電路係一NPN雙極電晶體等效電路。
13. 如申請專利範圍第12項所述的靜電放電保護裝置，其中該第二摻雜區係由一碳化矽磊晶材質所構成。
14. 如申請專利範圍第12項所述的靜電放電保護裝置，其中該第一摻雜區和該第二摻雜區，係包含於一矽鍺磊晶層中；該矽鍺磊晶層更包括一第二分隔區，用來分隔該第一摻雜區、該第二摻雜區以及該第一井區；且該第二區具有質小於該第一摻雜區的一摻雜濃度。
15. 如申請專利範圍第14項所述的靜電放電保護裝置，其中該第二分隔區為P型，且具有實質大於等於0的該摻雜濃度。
16. 如申請專利範圍第11項所述的靜電放電保護裝置，更包括一第二井區，位於該基材中，具有該第二電性；且該磊晶層位於該第二井區中，該第一分隔區係用來分隔該第三摻雜區、該第四摻雜區以及該第二井區。
17. 如申請專利範圍第16項所述的靜電放電保護裝置，其中該第一電性為P型，該第二電性為N型，該第一雙極電晶體等效電路係一PNP雙極電晶體等效電路；且該第二雙極電晶體等效電路係一NPN雙極電晶體等效電路。
18. 如申請專利範圍第17項所述的靜電放電保護裝置，其中該第一摻雜區和該第二摻雜區係包含於一矽鍺磊晶層中；該矽鍺磊晶層更包括一第二分隔區，用來分隔該第一摻雜區、該第二摻雜區以及該第一井區；且該第二分隔區具有實質小於該第一摻雜區的一摻雜濃度。
19. 如申請專利範圍第18項所述的靜電放電保護裝置，其中該第二分隔區為P型，且具有實質大於等於0的該摻雜濃度。